KR102163872B1 - 멀티 비트 메모리 장치, 그것의 온칩 버퍼 프로그램 방법 및 멀티 비트 메모리 시스템 - Google Patents
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Abstract
멀티 비트 메모리 장치, 그것의 온칩 버퍼 프로그램 방법 및 멀티 비트 메모리 시스템이 제공된다. 상기 멀티 비트 메모리 장치의 온칩 버퍼 프로그램 밥법은 제1 페이지 데이터를 메모리 셀 어레이의 제1 영역에 프로그램하고, 상기 제1 페이지 데이터를 페이지 버퍼의 제1 버퍼에 백업하고, 제2 페이지 데이터를 상기 메모리 셀 어레이의 상기 제1 영역에 프로그램하고, 상기 제2 페이지 데이터를 상기 페이지 버퍼의 제3 버퍼에 백업하고, 제3 페이지 데이터를 상기 메모리 셀 어레이의 상기 제1 영역에 프로그램하고, 상기 제3 버퍼에 백업된 상기 제2 페이지 데이터를 상기 페이지 버퍼의 제2 버퍼에 덤프하고, 상기 제3 페이지 데이터를 상기 제3 버퍼에 백업하고, 상기 제1 내지 제3 버퍼에 각각 백업된 상기 제1 내지 제3 페이지 데이터를 상기 메모리 셀 어레이의 제2 영역에 프로그램하는 것을 포함한다.
Description
본 발명은 멀티 비트 메모리 장치, 그것의 온칩 버퍼 프로그램 방법 및 멀티 비트 메모리 시스템에 관한 것이다.
메모리 장치는 크게 휘발성 메모리 장치(Volatile Memory Device)와 비휘발성 메모리 장치(Non-volatile Memory Device)로 구분된다. 휘발성 메모리 장치는 프로그램/독출 속도가 빠르지만 외부 전원 공급이 차단되면 저장된 데이터가 사라져 버린다. 비휘발성 메모리 장치는 외부 전원 공급이 차단되더라도 데이터가 보존된다. 메모리 장치는 각각의 메모리 셀이 하나의 비트 데이터를 저장하는 싱글 비트 메모리 장치와 각각의 메모리 셀이 둘 이상의 비트 데이터를 저장하는 멀티 비트 메모리 장치로 구분될 수도 있다.
본 발명이 해결하려는 과제는, 프로그램 성능이 개선된 멀티 비트 메모리 장치의 온칩 버퍼 프로그램 방법을 제공하는 것이다.
본 발명이 해결하려는 과제는, 프로그램 성능이 개선된 멀티 비트 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는, 프로그램 성능이 개선된 멀티 비트 메모리 시스템을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 멀티 비트 메모리 장치의 온칩 버퍼 프로그램 방법의 일 면(aspect)은 제1 페이지 데이터를 메모리 셀 어레이의 제1 영역에 프로그램하고, 상기 제1 페이지 데이터를 페이지 버퍼의 제1 버퍼에 백업하고, 제2 페이지 데이터를 상기 메모리 셀 어레이의 상기 제1 영역에 프로그램하고, 상기 제2 페이지 데이터를 상기 페이지 버퍼의 제3 버퍼에 백업하고, 제3 페이지 데이터를 상기 메모리 셀 어레이의 상기 제1 영역에 프로그램하고, 상기 제3 버퍼에 백업된 상기 제2 페이지 데이터를 상기 페이지 버퍼의 제2 버퍼에 덤프하고, 상기 제3 페이지 데이터를 상기 제3 버퍼에 백업하고, 상기 제1 내지 제3 버퍼에 각각 백업된 상기 제1 내지 제3 페이지 데이터를 상기 메모리 셀 어레이의 제2 영역에 프로그램하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제3 페이지 데이터를 상기 메모리 셀 어레이의 상기 제1 영역에 프로그램하는 것은, 상기 제1 내지 제3 페이지 데이터를 상기 페이지 버퍼의 입력 버퍼에 입력하고, 상기 입력 버퍼에 입력된 상기 제1 내지 제3 페이지 데이터를 상기 제2 버퍼에 덤프하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제3 페이지 데이터를 상기 메모리 셀 어레이의 상기 제1 영역에 프로그램하는 것은, 상기 제2 버퍼에 덤프된 상기 제1 내지 제3 페이지 데이터를 상기 페이지 버퍼의 출력 버퍼에 덤프하고, 상기 출력 버퍼에 덤프된 상기 제1 내지 제3 페이지 데이터를 상기 메모리 셀 어레이의 상기 제1 영역에 프로그램하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 페이지 데이터를 상기 제1 버퍼에 백업하는 것은, 상기 입력 버퍼에 입력된 상기 제1 페이지 데이터를 상기 제1 버퍼에 백업할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 내지 제3 페이지 데이터를 상기 제3 버퍼에 백업하는 것은, 상기 입력 버퍼에 입력된 상기 제2 내지 제3 페이지 데이터를 상기 제3 버퍼에 백업할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제3 페이지 데이터를 상기 메모리 셀 어레이의 상기 제1 영역에 프로그램하는 것은, 메모리 컨트롤러의 버퍼 메모리에 저장된 상기 제1 내지 제3 페이지 데이터를 상기 메모리 셀 어레이의 상기 제1 영역에 프로그램할 수 있다.
본 발명의 몇몇 실시예에서, 상기 메모리 셀 어레이의 상기 제1 영역은 1-비트 데이터를 저장하는 메모리 셀들로 구성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 메모리 셀 어레이의 상기 제2 영역은 M-비트 데이터(M은 3 이상의 자연수)를 저장하는 메모리 셀들로 구성될 수 있다.
상기 과제를 해결하기 위한 본 발명의 멀티 비트 메모리 장치의 일 면은 제1 영역과 제2 영역을 포함하는 메모리 셀 어레이, 및 상기 메모리 셀 어레이에 프로그램될 페이지 데이터를 저장하는 페이지 버퍼를 포함하되, 버퍼 프로그램 동작에서, 제1 내지 제3 페이지 데이터가 상기 메모리 셀 어레이의 상기 제1 영역에 프로그램된 후, 상기 제1 내지 제3 페이지 데이터가 상기 페이지 버퍼에 백업되고, 메인 프로그램 동작에서, 상기 페이지 버퍼에 백업된 상기 제1 내지 제3 페이지 데이터가 상기 메모리 셀 어레이의 상기 제2 영역에 프로그램된다.
본 발명의 몇몇 실시예에서, 상기 메인 프로그램 동작은 제1 내지 제3 프로그램을 수행하여 완료되고, 상기 제1 프로그램 수행시, 상기 페이지 버퍼에 백업된 상기 제1 내지 제3 페이지 데이터가 상기 메모리 셀 어레이의 상기 제2 영역에 프로그램되고, 상기 제2 내지 제3 프로그램 수행시, 상기 메모리 셀 어레이의 상기 제1 영역에 프로그램된 상기 제1 내지 제3 페이지 데이터가 상기 페이지 버퍼에 독출되고, 상기 페이지 버퍼에 독출된 상기 제1 내지 제3 페이지 데이터가 상기 메모리 셀 어레이의 상기 제2 영역에 프로그램될 수 있다.
본 발명의 몇몇 실시예에서, 상기 메인 프로그램 동작의 상기 제1 내지 제3 프로그램은 ISPP(Incremental Step Pulse Program) 알고리즘으로 수행될 수 있다.
본 발명의 몇몇 실시예에서, 현재 페이지 데이터에 대한 상기 메인 프로그램 동작의 상기 제1 프로그램이 수행된 후, 다음 페이지 데이터에 대한 상기 버퍼 프로그램 동작이 수행될 수 있다.
본 발명의 몇몇 실시예에서, 상기 페이지 버퍼는 제1 내지 제3 버퍼를 포함하고, 상기 제1 내지 제3 페이지 데이터가 상기 제1 내지 제3 버퍼에 각각 백업될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 페이지 데이터가 상기 메모리 셀 어레이의 상기 제1 영역에 프로그램된 후, 상기 제1 페이지 데이터가 상기 제1 버퍼에 백업될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 페이지 데이터가 상기 메모리 셀 어레이의 상기 제1 영역에 프로그램된 후, 상기 제2 페이지 데이터가 상기 제3 버퍼에 백업되고, 상기 제3 페이지 데이터가 상기 메모리 셀 어레이의 상기 제1 영역에 프로그램된 후, 상기 제3 버퍼에 백업된 상기 제2 페이지 데이터가 상기 제2 버퍼에 덤프되고, 상기 제3 페이지 데이터가 상기 제3 버퍼에 백업될 수 있다.
본 발명의 몇몇 실시예에서, 상기 메모리 셀 어레이의 상기 제1 영역은 1-비트 데이터를 저장하는 메모리 셀들로 구성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 메모리 셀 어레이의 상기 제2 영역은 M-비트 데이터(M은 3 이상의 자연수)를 저장하는 메모리 셀들로 구성될 수 있다.
상기 과제를 해결하기 위한 본 발명의 멀티 비트 메모리 시스템의 일 면은 M-비트 데이터(M은 3 이상의 자연수)를 저장하는 멀티 비트 메모리 장치, 및 상기 멀티 비트 메모리 장치를 제어하는 메모리 컨트롤러를 포함하되, 상기 멀티 비트 메모리 장치는, 1-비트 데이터를 저장하는 메모리 셀들로 구성되는 제1 영역과, M-비트 데이터를 저장하는 메모리 셀들로 구성되는 제2 영역을 포함하는 메모리 셀 어레이와, 상기 메모리 셀 어레이에 프로그램될 페이지 데이터를 저장하는 페이지 버퍼를 포함하되, 버퍼 프로그램 동작에서, 제1 내지 제3 페이지 데이터가 상기 메모리 셀 어레이의 상기 제1 영역에 프로그램된 후, 상기 제1 내지 제3 페이지 데이터가 상기 페이지 버퍼에 백업되고, 메인 프로그램 동작에서, 상기 페이지 버퍼에 백업된 상기 제1 내지 제3 페이지 데이터가 상기 메모리 셀 어레이의 상기 제2 영역에 프로그램된다.
본 발명의 몇몇 실시예에서, 상기 메인 프로그램 동작은 제1 내지 제3 프로그램을 수행하여 완료되고, 상기 제1 프로그램 수행시, 상기 페이지 버퍼에 백업된 상기 제1 내지 제3 페이지 데이터가 상기 메모리 셀 어레이의 상기 제2 영역에 프로그램되고, 상기 제2 내지 제3 프로그램 수행시, 상기 메모리 셀 어레이의 상기 제1 영역에 프로그램된 상기 제1 내지 제3 페이지 데이터가 상기 페이지 버퍼에 독출되고, 상기 페이지 버퍼에 독출된 상기 제1 내지 제3 페이지 데이터가 상기 메모리 셀 어레이의 상기 제2 영역에 프로그램될 수 있다.
본 발명의 몇몇 실시예에서, 상기 페이지 버퍼는 제1 내지 제3 버퍼를 포함하고, 상기 제1 페이지 데이터가 상기 메모리 셀 어레이의 상기 제1 영역에 프로그램된 후, 상기 제1 페이지 데이터가 상기 제1 버퍼에 백업되고, 상기 제2 페이지 데이터가 상기 메모리 셀 어레이의 상기 제1 영역에 프로그램된 후, 상기 제2 페이지 데이터가 상기 제3 버퍼에 백업되고, 상기 제3 페이지 데이터가 상기 메모리 셀 어레이의 상기 제1 영역에 프로그램된 후, 상기 제3 버퍼에 백업된 상기 제2 페이지 데이터가 상기 제2 버퍼에 덤프되고, 상기 제3 페이지 데이터가 상기 제3 버퍼에 백업될 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 멀티 비트 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 컨트롤러를 세부적으로 설명하기 위한 블록도이다.
도 3은 도 1의 메모리 장치를 세부적으로 설명하기 위한 블록도이다.
도 4는 도 3의 메모리 셀 어레이의 메모리 블록을 세부적으로 설명하기 위한 회로도이다.
도 5a는 도 3의 SLC 영역의 프로그램 상태를 설명하기 위한 도면이고, 도 5b는 도 3의 TLC 영역의 프로그램 상태를 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 멀티 비트 메모리 장치의 프로그램 동작을 설명하기 위한 흐름도이다.
도 7은 멀티 비트 메모리 장치의 프로그램 동작시 페이지 데이터의 이동을 설명하기 위한 도면이다.
도 8a 내지 도 8c는 도 3의 TLC 영역의 프로그램 방법을 설명하기 위한 도면이다.
도 9는 도 6의 멀티 비트 메모리 장치의 프로그램 동작의 응용 예를 설명하기 위한 흐름도이다.
도 10은 도 9의 제2 프로그램 동작을 세부적으로 설명하기 위한 흐름도이다.
도 11은 도 9의 제2 프로그램 동작시 페이지 데이터의 이동을 설명하기 위한 도면이다.
도 12는 도 1의 멀티 비트 메모리 시스템의 응용 예를 설명하기 위한 블록도이다.
도 13은 솔리드 스테이트 드라이브를 포함하는 사용자 시스템을 설명하기 위한 블록도이다.
도 14는 멀티 비트 메모리 장치를 포함하는 메모리 카드를 설명하기 위한 블록도이다.
도 15는 멀티 비트 메모리 장치를 포함하는 컴퓨팅 시스템을 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 컨트롤러를 세부적으로 설명하기 위한 블록도이다.
도 3은 도 1의 메모리 장치를 세부적으로 설명하기 위한 블록도이다.
도 4는 도 3의 메모리 셀 어레이의 메모리 블록을 세부적으로 설명하기 위한 회로도이다.
도 5a는 도 3의 SLC 영역의 프로그램 상태를 설명하기 위한 도면이고, 도 5b는 도 3의 TLC 영역의 프로그램 상태를 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 멀티 비트 메모리 장치의 프로그램 동작을 설명하기 위한 흐름도이다.
도 7은 멀티 비트 메모리 장치의 프로그램 동작시 페이지 데이터의 이동을 설명하기 위한 도면이다.
도 8a 내지 도 8c는 도 3의 TLC 영역의 프로그램 방법을 설명하기 위한 도면이다.
도 9는 도 6의 멀티 비트 메모리 장치의 프로그램 동작의 응용 예를 설명하기 위한 흐름도이다.
도 10은 도 9의 제2 프로그램 동작을 세부적으로 설명하기 위한 흐름도이다.
도 11은 도 9의 제2 프로그램 동작시 페이지 데이터의 이동을 설명하기 위한 도면이다.
도 12는 도 1의 멀티 비트 메모리 시스템의 응용 예를 설명하기 위한 블록도이다.
도 13은 솔리드 스테이트 드라이브를 포함하는 사용자 시스템을 설명하기 위한 블록도이다.
도 14는 멀티 비트 메모리 장치를 포함하는 메모리 카드를 설명하기 위한 블록도이다.
도 15는 멀티 비트 메모리 장치를 포함하는 컴퓨팅 시스템을 설명하기 위한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 멀티 비트 메모리 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 멀티 비트 메모리 시스템(1)은 메모리 컨트롤러(100; memory controller) 및 메모리 장치(200; memory device)를 포함한다.
메모리 컨트롤러(100)는 호스트(미도시)의 요청에 응답하여 메모리 장치(200)를 제어하도록 구성된다. 예를 들어, 메모리 컨트롤러(100)는 메모리 장치(200)의 프로그램(program), 독출(read), 소거(erase) 동작 등을 제어하도록 구성될 수 있다. 메모리 컨트롤러(100)는 메모리 장치(200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
메모리 장치(200)는 복수의 메모리 셀을 포함하여 데이터를 저장하도록 구성된다. 예를 들어, 메모리 장치(200)는 M-비트 데이터(M은 3 이상의 자연수)를 저장하는 멀티 비트 메모리 장치로 구성될 수 있다. 메모리 장치(200)는 온칩 버퍼 프로그램(on-chip buffered program) 알고리즘으로 프로그램될 수 있다. 여기서, 온칩 버퍼 프로그램이란 메모리 장치(200)의 일부 공간을 버퍼 메모리로서 활용하는 방식을 나타낼 수 있다. 메모리 장치(200)는 비휘발성 메모리 장치로 제공될 수 있다.
도 2는 도 1의 메모리 컨트롤러를 세부적으로 설명하기 위한 블록도이다.
도 2를 참조하면, 메모리 컨트롤러(100)는 호스트 인터페이스(110; host I/F), 프로세서(120; processor), 버퍼 메모리(130), 메모리 인터페이스(140; memory I/F)를 포함한다.
호스트 인터페이스(110)는 호스트와 인터페이싱 하도록 구성될 수 있다. 예를 들어, 호스트 인터페이스(110)는 USB(Universal Serial Bus) 프로토콜, MMC(multimedia card) 프로토콜, PCI(peripheral component interconnection) 프로토콜, PCI-E(PCI-express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(small computer small interface) 프로토콜, ESDI(enhanced small disk interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 포함하도록 구성될 수 있다.
프로세서(120)는 메모리 컨트롤러(100)의 제반 동작을 제어하도록 구성될 수 있다.
버퍼 메모리(130)는 메모리 장치(200)에 프로그램될 데이터를 호스트로부터 전달받아 임시 저장할 수 있다. 프로그램 동작시, 버퍼 메모리(130)에 임시 저장된 데이터는 메모리 장치(200)에 전달되어 프로그램될 수 있다. 버퍼 메모리(130)는 메모리 장치(200)로부터 독출된 데이터를 전달받아 임시 저장할 수도 있다. 예를 들어, 버퍼 메모리(130)는 SRAM(Static Random Access Memory)으로 구성될 수 있으나, 이에 한정되는 것은 아니다.
메모리 인터페이스(140)는 메모리 장치(200)와 인터페이싱 하도록 구성될 수 있다. 예를 들어, 메모리 인터페이스(140)는 낸드 인터페이스 프로토콜을 포함하도록 구성될 수 있으나, 이에 한정되는 것은 아니다.
도 2에서는 명확하게 도시하지 않았으나, 메모리 컨트롤러(100)는 오류 정정 블록을 추가적으로 포함할 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 메모리 장치(200)로부터 독출된 데이터의 오류를 검출하고, 이를 정정하도록 구성될 수 있다.
오류 정정 블록은 메모리 컨트롤러(100)의 구성 요소로서 제공되거나, 메모리 장치(200)의 구성 요소로서 제공될 수 있다.
도 3은 도 1의 메모리 장치를 세부적으로 설명하기 위한 블록도이다.
도 3을 참조하면, 메모리 장치(200)는 제어 로직(210; control logic), 메모리 셀 어레이(220), 페이지 버퍼(230; page buffer)를 포함한다.
제어 로직(210)은 메모리 장치(200)의 제반 동작을 제어하도록 구성될 수 있다.
메모리 셀 어레이(220)는 데이터를 저장하는 저장 공간으로 제공된다. 메모리 셀 어레이(220)는 워드라인(WL)을 통해 제어 로직(210)과 연결되고, 비트라인(BL)을 통해 페이지 버퍼(230)과 연결될 수 있다.
메모리 셀 어레이9220)는 복수의 영역(221, 222)으로 구분될 수 있다. 예를 들어, 복수의 영역은 1-비트 데이터를 저장하는 메모리 셀들로 구성되는 제1 영역(221)과, M-비트 데이터(M은 3 이상의 자연수)를 저장하는 메모리 셀들로 구성되는 제2 영역(222)으로 구분될 수 있다. 즉, 제1 영역(221)은 SLC(Single Level Cell) 영역이고, 제2 영역(222)은 TLC(Tri Level Cell) 영역일 수 있다. SLC 영역(221)과 TLC 영역(222)은 물리적으로 또는 논리적으로 구분될 수 있다.
상술한 바와 같이, 온칩 버퍼 프로그램 알고리즘에 따라 메모리 장치(200)의 프로그램 동작은, 데이터가 SLC 영역(221)에 프로그램되는 버퍼 프로그램 동작과, 데이터가 TLC 영역(222)에 프로그램되는 메인 프로그램 동작을 포함할 수 있다.
SLC 영역(221)과 TLC 영역(222)은 복수의 메모리 블록들을 포함할 수 있다. 복수의 메모리 셀들은 복수의 행과 복수의 열로 배열되어 복수의 메모리 블록들을 구성할 수 있다. 복수의 메모리 셀들은 2차원 셀 어레이 구조 또는 3차원 셀 어레이 구조를 가질 수 있으나, 이에 한정되는 것은 아니다. SLC 영역(221)의 프로그램 또는 독출 동작은 하나의 페이지 단위로 수행되고, TLC 영역(222)의 프로그램 또는 독출 동작은 복수의 페이지 단위로 수행될 수 있다.
페이지 버퍼(230)는 제어 로직(210)의 요청에 응답하여 메모리 셀 어레이(220)에 데이터를 프로그램하거나, 메모리 셀 어레이(220)로부터 데이터를 독출할 수 있다. 즉, 페이지 버퍼(230)는 메모리 장치(200)의 동작에 따라, 기입 드라이버 또는 감지 증폭기로 동작할 수 있다. 메모리 장치(200)의 프로그램 동작시, 페이지 버퍼(230)는 메모리 셀 어레이(220)에 프로그램될 페이지 데이터를 임시 저장할 수 있다. 또는, 메모리 장치(200)의 독출 동작시, 페이지 버퍼(230)는 메모리 셀 어레이(220)로부터 독출된 페이지 데이터를 임시 저장할 수도 있다.
도 4는 도 3의 메모리 셀 어레이의 메모리 블록을 세부적으로 설명하기 위한 회로도이다.
도 4를 참조하면, 메모리 블록은 낸드 스트링(nand string) 구조를 가질 수 있다. 도 4에 도시된 낸드 스트링 구조는 SLC 영역(221)을 구성하는 메모리 블록들은 물론, TLC 영역(222)을 구성하는 메모리 블록들에도 적용될 수 있다.
메모리 블록은 복수의 열들 또는 비트 라인들(BL0∼BLm)에 각각 대응되는 복수의 스트링들을 포함할 수 있다. 각각의 스트링은 스트링 선택 트랜지스터(SST), 복수 개의 메모리 셀들(MC0∼MCn), 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 각각의 스트링에서, 스트링 선택 트랜지스터(SST)의 드레인은 대응하는 비트 라인에 연결되고, 접지 선택 트랜지스터(GST)의 소오스는 공통 소오스 라인(CSL)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 소오스와 접지 선택 트랜지스터(GST)의 드레인 사이에는 복수 개의 메모리 셀들(MC0∼MCn)이 직렬로 연결될 수 있다. 동일한 행에 배열되는 메모리 셀들의 게이트는 대응되는 워드라인(WL0∼WLn)과 공통으로 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)을 통해 인가되는 전압에 의해 제어되고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)을 통해 인가되는 전압에 의해 제어될 수 있다. 메모리 셀들(MC0∼MCn)은 대응하는 워드 라인(WL0∼WLn)을 통해 인가되는 전압에 의해서 제어될 수 있다. 각각의 워드 라인(WL0∼WLn)에 접속되는 메모리 셀들은 하나의 또는 복수의 페이지에 해당하는 데이터를 저장할 수 있다.
도 5a는 도 3의 SLC 영역의 프로그램 상태를 설명하기 위한 도면이고, 도 5b는 도 3의 TLC 영역의 프로그램 상태를 설명하기 위한 도면이다.
예를 들어, 도 5a를 참조하면, SLC 영역(221)의 메모리 셀은 “E(Erase)”, “P(Program)” 중 어느 하나의 프로그램 상태를 가질 수 있다. 메모리 셀은 프로그램 상태에 대응되는 전압 분포를 가질 수 있다. 이로써, SLC 영역(221)의 메모리 셀은 1-비트 데이터를 저장할 수 있다.
예를 들어, TLC 영역(222)의 메모리 셀은 “E”, “P1”, “P2”, “P3”, “P4”, “P5”, “P6”, “P7” 중 어느 하나의 프로그램 상태를 가질 수 있다. 메모리 셀은 프로그램 상태에 대응되는 전압 분포를 가질 수 있다. 각각의 프로그램 상태는 각각의 문턱 전압(VR1~VR6)에 의해 판별될 수 있다. 이로써, TLC 영역(222)의 메모리 셀은 3-비트 데이터를 저장할 수 있다.
도 5a 내지 도 5b에서는 SLC 영역(221)의 메모리 셀이 1-1ㅣ트 데이터를 저장하고, TLC 영역(222)의 메모리 셀이 3-비트 데이터를 저장하는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니고, TLC 영역(222)의 메모리 셀은 3 이상의 비트 데이터를 저장할 수도 있다.
도 5a 내지 도 5b에 도시된 문턱 전압 분포는 다양한 형태로 변형될 수 있다.
도 6은 본 발명의 일 실시예에 따른 멀티 비트 메모리 장치의 프로그램 동작을 설명하기 위한 흐름도이고, 도 7은 멀티 비트 메모리 장치의 프로그램 동작시 페이지 데이터의 이동을 설명하기 위한 도면이다.
도 7을 참조하면, 페이지 버퍼(230)는 복수의 버퍼를 포함하도록 구성될 수 있다. 복수의 버퍼는 각각 하나의 페이지 데이터를 저장할 수 있다. 각각의 버퍼는 선택된 메모리 셀들에 프로그램할 페이지 데이터 또는 선택된 메모리 셀들로부터 독출된 페이지 데이터를 임시 저장할 수 있다. 각각의 버퍼는 서로 연결되어 페이지 데이터를 교환할 수 있다. 예를 들어, 복수의 버퍼는 래치로 구성될 수 있으나, 이에 한정되는 것은 아니다.
도 6 및 도 7을 참조하면, 본 발명의 일 실시예에 따른 멀티 비트 메모리 장치의 프로그램 동작은, 먼저 제1 페이지 데이터를 SLC 영역(221)에 프로그램하고, 이후 제1 페이지 데이터를 제1 버퍼(231)에 백업한다(S11). 제1 페이지 데이터는 입력 버퍼(234)에 입력된다. 입력 버퍼(234)에 입력된 제1 페이지 데이터는 제2 버퍼(232)에 덤프(dump)되고, 제2 버퍼(232)에 덤프된 제1 페이지 데이터는 다시 출력 버퍼(235)에 덤프된다. 그리고, 출력 버퍼(235)에 덤프된 1 페이지 데이터가 SLC 영역(221)에 프로그램된다. 이후 입력 버퍼(234)에 입력된 제1 페이지 데이터가 제1 버퍼(231)에 백업된다.
이어서, 제2 페이지 데이터를 SLC 영역(221)에 프로그램하고, 이후 제2 페이지 데이터를 제3 버퍼(233)에 백업한다(S12). 제1 페이지 데이터를 SLC 영역(221)에 프로그램하는 것과 유사하게, 제2 페이지 데이터도 입력 버퍼(234), 제2 버퍼(232), 출력 버퍼(235)를 이용하여 SLC 영역(221)에 프로그램된다. 이후 입력 버퍼(234)에 입력된 제2 페이지 데이터가 제3 버퍼(233)에 임시 백업된다. 이는, 제2 페이지 데이터를 제2 버퍼(232)에 백업하는 경우, 후술하는 제3 페이지 데이터를 SLC 영역(221)에 프로그램할 때 소실될 수 있기 때문이다.
이어서, 제3 페이지 데이터를 SLC 영역(221)에 프로그램하고, 이후 제3 버퍼(233)에 백업된 제2 페이지 데이터를 제2 버퍼(232)에 덤프하고, 제3 페이지 데이터를 제3 버퍼(233)에 백업한다(S13). 제1 페이지 데이터를 SLC 영역(221)에 프로그램하는 것과 유사하게, 제3 페이지 데이터도 입력 버퍼(234), 제2 버퍼(232), 출력 버퍼(235)를 이용하여 SLC 영역(221)에 프로그램된다. 이후 제3 버퍼(233)에 백업된 제2 페이지 데이터가 제2 버퍼(232)에 덤프되어, 제2 페이지 데이터가 제2 버퍼(232)에 백업된다. 그리고, 입력 버퍼(234)에 입력된 제3 페이지 데이터가 제3 버퍼(233)에 백업된다.
이어서, 제1 내지 제3 버퍼(231~233)에 백업된 제1 내지 제3 페이지 데이터를 TLC 영역(222)에 프로그램한다(S14). 상술한 바와 같이, TLC 영역(222)의 프로그램 동작은 복수의 페이지 단위로 수행되므로, 제1 내지 제3 페이지 데이터가 TLC 영역(222)에 함께 프로그램된다.
SLC 영역(221)에 프로그램할 페이지 데이터는 SRAM(130)으로부터 입력 버퍼(234)에 제공될 수 있다. 상술한 바와 같이, SRAM(130)은 SLC 영역(221)에 프로그램할 페이지 데이터를 호스트로부터 전달받아 임시 저장할 수 있다.
도 8a 내지 도 8c는 도 3의 TLC 영역의 프로그램 방법을 설명하기 위한 도면이다.
TLC 영역(222)의 메모리 셀은 다수의 프로그램 상태를 가지므로, 각각의 프로그램 상태의 문턱 전압 분포를 명확하게 구분하는데 어려움이 있다. 이와 같은 신뢰성 문제를 해결하기 위해서, TLC 영역의 프로그램 동작은 후술하는 ISPP(Incremental Step Pulse Program) 알고리즘(또는 재프로그램(reprogram) 알고리즘)으로 수행될 수 있다. ISPP 알고리즘은 복수 회의 프로그램을 수행하여, 각각의 프로그램 상태의 문턱 전압 분포를 조밀하게 하는 프로그램 방법이다.
도 8a를 참조하면, 제1 프로그램 동작을 수행한 후, 메모리 셀의 문턱 전압 분포가 도시된다. 제1 프로그램 수행 후에는, 각각의 프로그램 상태(“P1”~”P6”) 간의 문턱 전압 분포가 서로 명확하게 구분되지 않는다. 예를 들어, 제1 프로그램 상태(“P1”)의 문턱 전압 분포와 제2 프로그램 상태(“P2”)의 문턱 전압 분포는 서로 겹치는 부분을 갖는다.
도 8b를 참조하면, 제2 프로그램 동작(또는, 거친(coarse) 프로그램 동작)을 수행한 후, 메모리 셀의 문턱 전압 분포가 도시된다. 제2 프로그램 수행 후에는, 각각의 프로그램 상태(“P1”~”P6”) 간의 문턱 전압 분포가, 제1 프로그램 수행 후와 비교하여, 상대적으로 명확하게 구분된다. 예를 들어, 제1 프로그램 상태(“P1”)의 문턱 전압 분포와 제2 프로그램 상태(“P2”)의 문턱 전압 분포의 서로 겹치는 부분이, 도 8a와 비교하여, 상대적으로 감소된다.
도 8c를 참조하면, 제3 프로그램 동작(또는, 정교한(fine) 프로그램 동작)을 수행한 후, 메모리 셀의 문턱 전압 분포가 도시된다. 제3 프로그램 수행 후, 각각의 프로그램 상태(“P1”~”P6”)는 최종 문턱 전압 분포를 가질 수 있다.
이와 같이, TLC 영역(222)의 프로그램 동작은 제1 프로그램, 제2 프로그램, 제3 프로그램을 수행하여 완료되므로써, 신뢰성 문제를 해결할 수 있다.
도 9는 도 6의 멀티 비트 메모리 장치의 프로그램 동작의 응용 예를 설명하기 위한 흐름도이다.
도 9를 참조하면, 멀티 비트 메모리 장치의 프로그램 동작의 응용 예는, 먼저 제1 내지 제3 페이지 데이터를 TLC 영역(222)에 1회째 프로그램하는 제1 프로그램 동작을 수행한다(S20). 제1 프로그램 동작은 도 6을 참조하여 설명한 TLC 영역(222)의 프로그램 동작(S14)과 실질적으로 동일하게 구성될 수 있다. 즉, 제1 프로그램 동작은 페이지 버퍼(230)에 백업된 제1 내지 제3 페이지 데이터를 이용하여 수행된다.
이어서, 제1 내지 제3 페이지 데이터를 TLC 영역(222)에 2회째 프로그램하는 거친 프로그램 동작을 수행한다(S20). 이어서, 제1 내지 제3 페이지 데이터를 TLC 영역(222)에 3회째 프로그램하는 정교한 프로그램 동작을 수행한다(S30). 거친 또는 정교한 프로그램 동작은 SLC 영역(221)으로부터 독출된 제1 내지 제3 페이지 데이터를 이용하여 수행된다.
도 10은 도 9의 제2 프로그램 동작을 세부적으로 설명하기 위한 흐름도이고, 도 11은 도 9의 제2 프로그램 동작시 페이지 데이터의 이동을 설명하기 위한 도면이다.
도 10 및 도 11을 참조하면, 제2 프로그램 동작은, 먼저 SLC 영역(221)으로부터 제1 내지 제3 페이지 데이터를 독출하여, 제1 내지 제3 버퍼(231~233)에 각각 덤프한다(S31). 제1 페이지 데이터는 SLC 영역(221)으로부터 독출되어 입력 버퍼(234)에 입력된다. 입력 버퍼(234)에 입력된 제1 페이지 데이터는 제1 버퍼(231)에 덤프된다. 이후, 제1 페이지 데이터의 이동과 유사하게, 제2 내지 제3 페이지 데이터도 순차적으로 입력 버퍼(234)를 거쳐 제2 내지 제3 버퍼(232~233)에 각각 덤프된다.
이어서, 제1 내지 제3 버퍼(231~233)에 덤프된 제1 내지 제3 페이지 데이터를 TLC 영역(222)에 프로그램한다(S32).
제1 프로그램 동작이 수행된 후, SRAM(130)으로부터 다음 페이지 데이터가 입력 버퍼(234)에 제공될 수 있다. 그리고, 프로그램 순서에 따라, 다음 페이지 데이터의 버퍼 프로그램 동작(및 메인 프로그램 동작의 제1 프로그램 동작)이 현재 페이지 데이터의 제2 프로그램 동작 전에 수행될 수 있다. 이 경우, 페이지 버퍼(230)에는 다음 페이지 데이터가 로드된 상태이므로, 페이지 버퍼(230)에 백업된 현재 페이지 데이터는 소실된다. 따라서, 제2 프로그램 동작을 수행하기 위해서는, SLC 영역(221)로부터 페이지 데이터를 독출하는 과정이 요구된다.
도 9의 제3 프로그램 동작도 도 10 내지 도 11을 참조하여 설명한 제2 프로그램 동작과 실질적으로 동일하게 수행될 수 있다.
도 12는 도 1의 멀티 비트 메모리 시스템의 응용 예를 설명하기 위한 블록도이다. 설명의 편의를 위해, 도 1과 차이점을 중점으로 하여 설명하기로 한다.
도 12를 참조하면, 멀티 비트 메모리 시스템의 응용 예(2000)는 메모리 컨트롤러(2100; memory controller) 및 메모리 장치(2200; memory device)를 포함한다.
메모리 장치(2200)는 복수의 메모리 칩들을 포함하여 구성될 수 있다. 복수의 메모리 칩들은 복수의 그룹으로 분할될 수 있다. 복수의 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 메모리 컨트롤러(2100)와 인터페이싱할 수 있다. 예를 들어, 복수의 메모리 칩들의 각 그룹은 제1 내지 제l 채널들(CH1~CHl)을 통해 메모리 컨트롤러(2100)와 인터페이싱할 수 있다.
도 12의 메모리 시스템의 응용예(2000)에서 복수의 메모리 칩들은 도 1을 참조하여 설명한 메모리 장치(200)와 실질적으로 동일하게 구성될 수 있다. 복수의 메모리 칩들은 메인 프로그램 동작의 제1 프로그램 동작시, 페이지 버퍼에 백업된 복수의 페이지 데이터를 이용하여 수행할 수 있다.
도 12에서는, 하나의 채널에 복수의 메모리 칩들이 연결되는 것으로 도시하였으나, 하나의 채널에 하나의 메모리 칩이 연결되도록 변형될 수도 있다.
이상에서 설명한 멀티 비트 메모리 장치의 온칩 버퍼 프로그램 방법에 따르면, 메인 프로그램 동작의 제1 프로그램 동작시, SLC 영역(221)으로부터 페이지 데이터를 독출하지 않고, 페이지 버퍼(230)에 백업된 페이지 데이터를 이용한다. 따라서, SLC 영역(221)으로부터 페이지 데이터를 독출하는데 소요되는 레이턴시(latency)를 감소시키므로, 멀티 비트 메모리 장치의 프로그램 성능을 개선시킬 수 있다.
예를 들어, 도 1 및 도 12를 참조하여 설명한 메모리 시스템들(1, 2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공될 수 있다.
도 13은 솔리드 스테이트 드라이브를 포함하는 사용자 시스템을 설명하기 위한 블록도이다.
도 13을 참조하면, 사용자 시스템(3000)은 호스트(3100; host) 및 솔리드 스테이트 드라이브(3200; SSD)를 포함한다.
솔리드 스테이트 드라이브(3200)는 SSD 컨트롤러(3210; SSD controller), 메모리 장치(3220, memory device), 및 버퍼 메모리(3230; buffer memory)를 포함한다.
SSD 컨트롤러(3210)는 호스트(3100)와 인터페이싱하도록 구성될 수 있다. SSD 컨트롤러(3210)는 호스트(3100)의 요청에 응답하여 메모리 장치(3220)를 액세스할 수 있다. SSD 컨트롤러(3210)는 호스트(3100)로부터 수신되는 데이터를 버퍼 메모리(3230)에 전달할 수 있다.
메모리 장치(3220)는 솔리드 스테이트 드라이브(3200)의 저장 매체로서 제공될 수 있다. 메모리 장치(3220)는 복수의 메모리 칩들을 포함하여 구성될 수 있다. 복수의 메모리 칩들은 도 1을 참조하여 설명한 메모리 장치(200)와 실질적으로 동일하게 구성될 수 있다. 복수의 메모리 칩들은 메인 프로그램 동작의 제1 프로그램 동작시, 페이지 버퍼에 백업된 복수의 페이지 데이터를 이용하여 수행할 수 있다.
버퍼 메모리(3230)는 SSD 컨트롤러(3210)로부터 전달받은 데이터를 임시 저장할 수 있다. 메모리 장치(3220)의 프로그램 동작시, 버퍼 메모리(3230)는 임시 저장된 데이터를 메모리 장치(3220)에 전달할 수 있다. 버퍼 메모리(3230)는 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 구성될 수 있으나, 이에 한정되는 것은 아니다.
도 13에서는 버퍼 메모리(3230)가 SSD 컨트롤러(3210)의 외부에 위치하는 것으로 도시하였으나, 이에 한정되는 것은 아니고, 버퍼 메모리(3230)는 SSD 컨트롤러(3210)의 내부 구성 요소로 제공될 수도 있다.
도 14는 멀티 비트 메모리 장치를 포함하는 메모리 카드를 설명하기 위한 블록도이다.
도 14를 참조하면, 메모리 카드(4000)는 카드 인터페이스(4100; card I/F), 카드 컨트롤러(4200; card controller), 메모리 장치(4300; memory device)를 포함한다.
카드 인터페이스(4100)는 복수의 핀으로 구성되어, 호스트와 인터페이싱할 수 있다. 이들 핀에는 커맨드 핀, 데이터 핀, 클록 핀, 전원 핀 등이 포함될 수 있으나, 이에 한정디는 것은 아니다. 핀의 수는 메모리 카드(4000)의 종류에 따라 다양하게 변형될 수 있다.
카드 컨트롤러(4200)는 호스트의 요청에 응답하여 메모리 장치(4300)에 데이터를 기입하거나, 메모리 장치(4300)로부터 데이터를 독출하도록 구성될 수 있다.
메모리 장치(4300)는 도 1을 참조하여 설명한 메모리 장치(200)와 실질적으로 동일하게 구성될 수 있다. 메모리 장치(4300)는 메인 프로그램 동작의 제1 프로그램 동작시, 페이지 버퍼에 백업된 복수의 페이지 데이터를 이용하여 수행할 수 있다.
예를 들어, 메모리 카드(4000)는 PC 카드(personal computer memory card international association; PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 다양한 메모리 카드들 중 하나의 메모리 카드로 구성될 수 있다.
도 15는 멀티 비트 메모리 장치를 포함하는 컴퓨팅 시스템을 설명하기 위한 블록도이다.
도 15를 참조하면, 컴퓨팅 시스템(5000)은 중앙 처리 장치(5100; CPU), 램(5200; RAM), 사용자 인터페이스(5300; user interface). 메모리 시스템(5400) 및 전원 공급 장치(5500; power supply)를 포함한다.
메모리 시스템(5400)은 시스템 버스(5600)를 통해서, 중앙 처리 장치(5100), 램(5200), 사용자 인터페이스(5300) 및 전원 공급 장치(5500)에 연결될 수 있다.
메모리 시스템(5400)은 도 1을 참조하여 설명한 메모리 시스템(1)과 실질적으로 동일하게 구성될 수 있다. 메모리 시스템(5400)은 도 12를 참조하여 설명한 메모리 시스템의 응용예(2000)와 실질적으로 동일하게 구성될 수도 있다. 사용자 인터페이스(5300)을 통해 제공되거나, 중앙 처리 장치(5100)에 의해 처리된 데이터가 메모리 시스템(5400)에 저장될 수 있다.
도 15에서는 메모리 장치(5420)가 메모리 컨트롤러(5410)를 통해 시스템 버스(5600)에 연결되는 것으로 도시하였으나, 메모리 장치(5410)는 시스템 버스(5600)에 직접 연결되도록 변형될 수 있다.
한편, 컴퓨팅 시스템(5000)은 도 1 및 도 12을 참조하여 설명한 메모리 시스템들(1, 2000)을 모두 포함하도록 구성될 수도 있다.
본 발명의 실시예들과 관련하여 설명된 방법 또는 알고리즘의 단계는, 프로세서에 의해 실행되는 하드웨어 모듈, 소프트웨어 모듈, 또는 그 2 개의 결합으로 직접 구현될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터, 하드 디스크, 착탈형 디스크, CD-ROM, 또는 본 발명의 기술 분야에서 잘 알려진 임의의 형태의 컴퓨터로 읽을 수 있는 기록 매체에 상주할 수도 있다. 예시적인 기록 매체는 프로세서에 연결되며, 상기 프로세서는 기록 매체로부터 정보를 독출할 수 있고 기록 매체에 정보를 기입할 수 있다. 다른 방법으로, 기록 매체는 프로세서와 일체형일 수도 있다. 프로세서 및 기록 매체는 주문형 집적회로(ASIC) 내에 상주할 수도 있다. ASIC는 사용자 단말기 내에 상주할 수도 있다. 다른 방법으로, 프로세서 및 기록 매체는 사용자 단말기 내에 개별 구성 요소로서 상주할 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 메모리 시스템
100: 메모리 컨트롤러
110: 호스트 인터페이스
120: 프로세서
130: 버퍼 메모리
140: 메모리 인터페이스
200: 메모리 장치
210: 제어 로직
220: 메모리 셀 어레이
221: SLC 영역
222: TLC 영역
230: 페이지 버퍼
100: 메모리 컨트롤러
110: 호스트 인터페이스
120: 프로세서
130: 버퍼 메모리
140: 메모리 인터페이스
200: 메모리 장치
210: 제어 로직
220: 메모리 셀 어레이
221: SLC 영역
222: TLC 영역
230: 페이지 버퍼
Claims (10)
- 제1 페이지 데이터를 메모리 셀 어레이의 제1 영역에 프로그램하고,
상기 제1 페이지 데이터를 프로그램한 후, 상기 제1 페이지 데이터를 페이지 버퍼의 제1 버퍼에 저장하고,
상기 제1 페이지 데이터를 저장한 후, 제2 페이지 데이터를 상기 메모리 셀 어레이의 상기 제1 영역에 프로그램하고,
상기 제2 페이지 데이터를 프로그램한 후, 상기 제2 페이지 데이터를 상기 페이지 버퍼의 제3 버퍼에 저장하고,
상기 제2 페이지 데이터를 저장한 후, 제3 페이지 데이터를 상기 메모리 셀 어레이의 상기 제1 영역에 프로그램하고,
상기 제3 페이지 데이터를 프로그램한 후, 상기 제3 버퍼에 저장된 상기 제2 페이지 데이터를 상기 페이지 버퍼의 제2 버퍼에 전송하고, 상기 제3 페이지 데이터를 상기 제3 버퍼에 저장하고,
상기 페이지 버퍼에 저장된 상기 제1 내지 제3 페이지 데이터에 기초하여, 상기 메모리 셀 어레이의 제2 영역에 제1 프로그램 동작을 수행하고,
상기 메모리 셀 어레이의 상기 제1 영역은 1-비트 데이터를 저장하는 메모리 셀을 포함하고, 상기 메모리 셀 어레이의 상기 제2 영역은 M-비트 데이터를 저장하는 메모리 셀을 포함하고, 상기 M은 3 이상의 자연수인 멀티 비트 메모리 장치의 온칩 버퍼 프로그램 방법. - 제1항에 있어서,
상기 제1 내지 제3 페이지 데이터를 상기 메모리 셀 어레이의 상기 제1 영역에 프로그램하는 것은,
상기 제1 내지 제3 페이지 데이터를 상기 페이지 버퍼의 입력 버퍼에 입력하고,
상기 입력 버퍼에 입력된 상기 제1 내지 제3 페이지 데이터를 상기 제2 버퍼에 덤프하는 것을 포함하는, 멀티 비트 메모리 장치의 온칩 버퍼 프로그램 방법. - 제2항에 있어서,
상기 제1 내지 제3 페이지 데이터를 상기 메모리 셀 어레이의 상기 제1 영역에 프로그램하는 것은,
상기 제2 버퍼에 전송된 상기 제1 내지 제3 페이지 데이터를 상기 페이지 버퍼의 출력 버퍼에 전송하고,
상기 출력 버퍼에 전송된 상기 제1 내지 제3 페이지 데이터에 기초하여, 상기 메모리 셀 어레이의 상기 제1 영역에 프로그램하는 것을 포함하는, 멀티 비트 메모리 장치의 온칩 버퍼 프로그램 방법. - 제2 항에 있어서,
상기 제1 버퍼에 상기 제1 페이지 데이터를 저장하는 것은 상기 입력 버퍼에 일시적으로 저장된 상기 제1 페이지 데이터를 상기 제1 버퍼에 전송하는 것을 포함하는 멀티 비트 메모리 장치의 온칩 버퍼 프로그램 방법. - 제2 항에 있어서,
상기 제3 버퍼에 상기 제2 페이지 데이터를 저장하는 것은 상기 입력 버퍼에 일시적으로 저장된 상기 제2 페이지 데이터를 상기 제3 버퍼에 전송하는 것을 포함하고,
상기 제3 버퍼에 상기 제3 페이지 데이터를 저장하는 것은 상기 입력 버퍼에 일시적으로 저장된 상기 제3 페이지 데이터를 상기 제3 버퍼에 전송하는 것을 포함하는 멀티 비트 메모리 장치의 온칩 버퍼 프로그램 방법. - 제1 항에 있어서,
상기 제1 프로그램 동작을 수행한 후, 상기 메모리 셀 어레이의 상기 제1 영역에서 독출된 후, 상기 페이지 버퍼의 입력 버퍼로 전송되는 상기 제1 내지 제3 페이지 데이터에 기초하여, 상기 메모리 셀 어레이의 상기 제2 영역에 제2 프로그램 동작을 수행하는 것을 더 포함하는 멀티 비트 메모리 장치의 온칩 버퍼 프로그램 방법. - 1-비트 데이터를 저장하는 메모리 셀들을 포함하는 제1 영역과 M-비트 데이터를 저장하는 메모리 셀들을 포함하는 제2 영역을 포함하는 메모리 셀 어레이으로서, 상기 M은 3 이상의 자연수인 메모리 셀 어레이;
페이지 버퍼; 및
상기 제1 영역에 제1 페이지 데이터를 프로그램하고, 상기 제1 페이지 데이터를 프로그램한 후, 상기 제1 페이지 데이터를 페이지 버퍼의 제1 버퍼에 저장하고, 상기 제1 페이지 데이터를 저장한 후, 제2 페이지 데이터를 상기 메모리 셀 어레이의 상기 제1 영역에 프로그램하고, 상기 제2 페이지 데이터를 프로그램한 후, 상기 제2 페이지 데이터를 상기 페이지 버퍼의 제3 버퍼에 저장하고, 상기 제2 페이지 데이터를 저장한 후, 제3 페이지 데이터를 상기 메모리 셀 어레이의 상기 제1 영역에 프로그램하고, 상기 제3 페이지 데이터를 프로그램한 후, 상기 제3 버퍼에 저장된 상기 제2 페이지 데이터를 상기 페이지 버퍼의 제2 버퍼에 전송하고, 상기 제3 페이지 데이터를 상기 제3 버퍼에 저장하고, 상기 제1 내지 제3 버퍼에 각각 저장된 상기 제1 내지 제3 페이지 데이터에 기초하여, 상기 메모리 셀 어레이의 제2 영역에 제1 프로그램 동작을 수행하는 제어 로직을 포함하는 멀티 비트 메모리 장치. - 제 7항에 있어서,
상기 제1 프로그램 동작은 상기 제1 내지 제3 페이지 데이터를 상기 페이지 버퍼의 입력 버퍼에 일시적으로 저장한 후, 상기 입력 버퍼에 저장된 상기 제1 내지 제3 페이지 데이터를 상기 제2 버퍼에 전송하는 것을 더 포함하는 멀티 비트 메모리 장치. - 제8항에 있어서,
상기 제1 프로그램 동작은 상기 제2 버퍼에 저장된 상기 제1 내지 제3 페이지 데이터를 출력 버퍼에 전송하고, 상기 출력 버퍼에 전송된 상기 제1 내지 제3 페이지 데이터에 기초하여 상기 제2 영역을 프로그램하는 것을 더 포함하는 멀티 비트 메모리 장치. - 제7항에 있어서,
상기 제어 로직은 상기 제1 프로그램 동작을 수행한 후, 상기 제1 영역에서 독출된 후, 상기 페이지 버퍼의 입력 버퍼로 전송되는 상기 제1 내지 제3 페이지 데이터에 기초하여, 상기 제2 영역에 제2 프로그램 동작을 수행하는 멀티 비트 메모리 장치.
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