JP2009158775A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】信頼性が高い不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】シリコン基板２上に、それぞれ複数の絶縁膜３及び電極膜４を交互に積層して積層体５を形成する。次に、積層体５に積層方向に延びる貫通ホール７を形成する。次に、選択窒化処理を施し、貫通ホール７の内面のうち電極膜４に相当する領域に、窒化シリコンからなるチャージ層１２を選択的に形成する。次に、高圧酸化処理を行い、チャージ層１２と電極膜４との間に、酸化シリコンからなるブロック層１３を形成する。次に、貫通ホール７の内側面上に、酸化シリコンからなるトンネル層１１を形成する。これにより、チャージ層１２が電極膜４ごとに分断されたフラッシュメモリ１が製造される。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、基板上に複数の絶縁膜及び電極膜が交互に積層された不揮発性半導体記憶装置及びその製造方法に関する。

近年、フラッシュメモリの高密度化を図るために、セルを多層化する技術が開発されている。この技術は、基板上に絶縁膜と電極膜とを交互に積層した後、一括で貫通ホールを形成し、この貫通ホールの内面上に電荷を保持するチャージ層を形成し、貫通ホールの内部に柱状電極を埋め込むというものである。これにより、セル・トランジスタを３次元的に積層したフラッシュメモリを作製することができる（例えば、非特許文献１参照。）。

しかしながら、このようにして作製されたフラッシュメモリは、長期間にわたってデータを保持する際の信頼性が低いという問題がある。

インターネット<URL:http://techon.nikkeibp.co.jp/article/NEWS/20071212/144035/?ST=lsi>、平成１９年１２月１８日検索

本発明の目的は、信頼性が高い不揮発性半導体記憶装置及びその製造方法を提供することである。

本発明の一態様によれば、基板と、前記基板上に交互に積層され、積層方向に延びる貫通ホールが形成されたそれぞれ複数の絶縁膜及び電極膜と、前記貫通ホールの内側面上に形成され、絶縁材料からなるトンネル層と、前記トンネル層と前記電極膜との間に形成され、前記トンネル層とは異なる材料によって形成されたチャージ層と、前記チャージ層と前記電極膜との間に形成され、前記チャージ層とは異なる絶縁材料によって形成されたブロック層と、前記貫通ホールの内部に埋設された導電体と、を備え、前記チャージ層は、前記電極膜ごとに分断されていることを特徴とする不揮発性半導体記憶装置が提供される。

本発明の一態様によれば、基板上に、それぞれ複数の絶縁膜及び電極膜が交互に積層され、積層方向に延びる貫通ホールが形成された積層体を形成する工程と、前記貫通ホールの内面のうち、前記電極膜に相当する領域に選択的にチャージ層を形成する工程と、前記チャージ層と前記電極膜との間に、前記チャージ層とは異なる絶縁材料からなるブロック層を形成する工程と、前記貫通ホールの内側面上に、前記チャージ層とは異なる絶縁材料からなるトンネル層を形成する工程と、前記貫通ホールの内部に導電体を埋設する工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。

本発明によれば、信頼性が高い不揮発性半導体記憶装置及びその製造方法を実現することができる。

以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
本実施形態は、不揮発性半導体記憶装置の一種であるフラッシュメモリの実施形態である。
図１は、本実施形態に係るフラッシュメモリを例示する断面図であり、
図２は、図１の一部拡大図である。

図１に示すように、本実施形態に係るフラッシュメモリ１においては、例えば単結晶シリコンからなるシリコン基板２が設けられている。シリコン基板２上には、例えば酸化シリコン（ＳｉＯ_２）からなる複数の絶縁膜３と、例えば多結晶シリコンからなる複数の電極膜４とが、交互に積層されて、積層体５が形成されている。電極膜４の膜厚は、例えば５０ナノメートル（ｎｍ）以上である。また、電極膜４の層数は、例えば６４層である。なお、図１においては、図示の便宜上、積層体５の積層数は少なく描いている。電極膜４は、図１に示す部分から外れた部分において、コンタクトを介して相互に異なる上層配線に接続されている。積層体５上には上層絶縁膜６が設けられている。

また、上層絶縁膜６の下部から、積層体５を貫通して、シリコン基板２の上層部に到達するように、貫通ホール７が形成されている。貫通ホール７の形状は、例えば、円柱形状であり、その中心軸は、積層体５の積層方向、すなわち、シリコン基板２の上面に対して垂直な方向に延びている。貫通ホール７の直径は、例えば９０ナノメートル程度である。更に、上層絶縁膜６の上部であって貫通ホール７の直上域を含む部分には、例えばポリシリコンからなるビット線８が設けられている。ビット線８は図１の紙面に対して垂直な方向に延びている。

そして、図１及び図２に示すように、貫通ホール７の内側面上の全面には、絶縁材料、例えば、酸化シリコンからなるトンネル層１１が形成されている。また、トンネル層１１と電極膜４との間には、トンネル層１１とは異なる材料、例えば、窒化シリコン（ＳｉＮ）からなるチャージ層１２が形成されている。更に、チャージ層１２と電極膜４との間には、チャージ層１２とは異なる絶縁材料、例えば、酸化シリコンからなるブロック層１３が形成されている。

すなわち、貫通ホール７の内側から見て、電極膜４に向かっては、トンネル層１１、チャージ層１２、ブロック層１３及び電極膜４がこの順に配列されている。一方、絶縁膜３に向かっては、トンネル層１１及び絶縁膜３がこの順に配列されている。このように、チャージ層１２は、トンネル層１１と電極膜４との間にのみ形成されており、トンネル層１１と絶縁膜３との間には形成されていない。従って、チャージ層１２は、電極膜４ごとに分断されている。

例えば、トンネル層１１とチャージ層１２とは接しており、チャージ層１２とブロック層１３とは接している。従って、貫通ホール７の内側面における電極膜４に相当する領域においては、トンネル層１１、チャージ層１２及びブロック層１３により、ＯＮＯ膜（Oxide Nitride Oxide film：酸化物−窒化物−酸化物膜）１４が形成されている。トンネル層１１、チャージ層１２及びブロック層１３の各層厚は、例えば、それぞれ３ナノメートル以上である。

また、貫通ホール７の内部には、導電体１６が埋設されている。導電体１６は、導電材料、例えば多結晶シリコンにより形成されている。例えば、導電体１６の形状は円柱形状であり、その外側面はトンネル層１１に接している。また、導電体１６の上端部はビット線８に接触しており、下端部はシリコン基板２に接触している。なお、シリコン基板２内には、導電体１６に接続された電極配線（図示せず）が形成されていてもよい。

次に、本実施形態の動作及び効果について説明する。
図１に示すように、本実施形態に係るフラッシュメモリ１においては、ビット線８を介して導電体１６に所定の電位が印加されることにより、導電体１６がセレクトゲートとして機能する。一方、各電極膜４は、相互に独立して電位が印加されることにより、コントロールゲートとして機能する。これにより、各電極膜４と導電体１６との間に配置された各チャージ層１２内に電荷が充放電され、メモリセルとして機能する。

そして、図２に示すように、本実施形態においては、チャージ層１２が電極膜４ごとに分断されている。このため、チャージ層１２内に蓄積された電子ｅは、そのチャージ層１２内に閉じ込められ、そのチャージ層１２の外部に漏洩しにくい。従って、電子の拡散によるデータの消失が発生しにくい。この結果、本実施形態に係るフラッシュメモリ１は、データを長時間保持する際の信頼性が高い。

次に、本実施形態の比較例について説明する。
図３は、本実施形態の比較例に係るフラッシュメモリを例示する断面図であり、
図４は、図３の一部拡大図である。

図３に示すように、比較例に係るフラッシュメモリ１０１においては、貫通ホール７の内側面上の全面に、トンネル層１１、チャージ層１２及びブロック層１３からなるＯＮＯ膜１４が形成されている。すなわち、チャージ層１２は電極膜４ごとに分断されておらず、貫通ホール７の内側面全域にわたって連続的に形成されている。本比較例における上記以外の構成は、前述の第１の実施形態と同様である。

図４に示すように、本比較例に係るフラッシュメモリ１０１においては、チャージ層１２が、各電極膜４と導電体１６との間の領域間を連通するように連続的に形成されているため、チャージ層１２のある電極膜４に対応する部分に蓄積された電子ｅが、時間の経過と共にこの部分から漏洩し、例えば他の電極膜４に対応する部分に移動してしまう。このため、データを長時間保持する際の信頼性が低い。

次に、本発明の第２の実施形態について説明する。
本実施形態は、前述の第１の実施形態に係るフラッシュメモリの製造方法の実施形態である。
図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）は、本実施形態に係るフラッシュメモリの製造方法を例示する工程断面図である。

先ず、図５（ａ）に示すように、シリコン基板２を用意する。そして、シリコン基板２上に、例えばＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）によって酸化シリコンを堆積させることにより、絶縁膜３を形成する。次いで、多結晶シリコンを堆積させることにより、電極膜４を形成する。以下同様に、絶縁膜３及び電極膜４を交互に堆積させていく。このとき、電極膜４の膜厚は、例えば５０ナノメートル以上とする。これにより、それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体５を形成する。その後、積層体５上に上層絶縁膜６を形成する。

次に、図５（ｂ）に示すように、上層絶縁膜６上にレジスト膜を成膜し、フォトリソグラフィ法によりパターニングする。これにより、開口部２１ａが形成されたレジストパターン２１を形成する。開口部２１ａの形状は例えば円形とし、その直径は例えば９０ｎｍとする。次に、このレジストパターン２１をマスクとしてエッチングを行い、上層絶縁膜６及び積層体５における開口部２１ａの直下域に相当する部分を除去し、シリコン基板２まで到達する貫通ホール７を形成する。その後、レジストパターン２１を除去する。これにより、シリコン基板２上に、それぞれ複数の絶縁膜３及び電極膜４が交互に積層され、積層方向に延びる貫通ホール７が形成された積層体５が形成される。なお、エッチングのマスクには、レジストパターン２１の替わりに絶縁膜を用いてもよい。

次に、図５（ｃ）に示すように、選択窒化処理を行い、多結晶シリコンからなる電極膜４の表面のみに選択的に窒化シリコン層を形成する。この選択窒化処理は、例えば、圧力が０．５Ｔｏｒｒ（＝６７Ｐａ）以上の窒素ガスを接触させることによって行う。これにより、貫通ホール７の内面のうち、電極膜４に相当する領域に選択的にチャージ層１２が形成される。チャージ層１２の厚さは、例えば３ナノメートル以上とする。なお、このとき、貫通ホール７の底面において露出しているシリコン基板２の上面にも、窒化シリコン層２２が形成される。

次に、図６（ａ）に示すように、高圧酸化処理を行い、電極膜４におけるチャージ層１２に接する部分を酸化する。この高圧酸化処理は、例えば、圧力が２気圧（＝２０３ｋＰａ）以上の水蒸気（Ｈ_２Ｏ）を接触させることによって行う。これにより、チャージ層１２内を酸素が拡散し、チャージ層１２と電極膜４との間に、酸化シリコンからなるブロック層１３が形成される。ブロック層１３の厚さは、例えば３ナノメートル以上とする。なお、このとき、絶縁膜３の表面には新たな酸化シリコン層は形成されない。一方、貫通ホール７の底面に形成された窒化シリコン層２２の直下には、酸化シリコン層２３が形成される。

次に、図６（ｂ）に示すように、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等の異方性エッチングを施し、貫通ホール７の底面においてシリコン基板２の上層部分に形成された窒化シリコン層２２及び酸化シリコン層２３を除去する。

次に、図６（ｃ）に示すように、酸化処理を施して、貫通ホール７の内面上の全面に、酸化シリコン層を形成する。そして、ＲＩＥ等の異方性エッチングを行い、この酸化シリコン層のうち、貫通ホール７の底面上に形成された部分を除去する。これにより、貫通ホール７の内側面上の全面に、酸化シリコンからなるトンネル層１１が形成される。なお、図６（ｂ）に示す工程におけるＲＩＥを省略し、本工程において、窒化シリコン層２２及び酸化シリコン層２３も併せて除去してもよい。

次に、図１に示すように、貫通ホール７の内部に例えば多結晶シリコンを埋め込むことにより、導電体１６を埋設する。その後、導電体１６に接続されるように、上層絶縁膜６の上層部分にビット線８を形成する。これにより、第１の実施形態に係るフラッシュメモリ１が製造される。

次に、本実施形態の効果について説明する。
上述の如く、本実施形態においては、図５（ｃ）に示す工程において、選択窒化処理によりチャージ層１２を形成し、図６（ａ）に示す工程において、高圧酸化処理によりブロック層１３を形成している。このように、本実施形態においては、チャージ層１２及びブロック層１３をＣＶＤ等の成膜技術ではなく、窒化・酸化処理によって形成しているため、コントロールゲート電極である電極膜４の表面上のみにブロック層１３及びチャージ層１２を形成し、絶縁膜３の表面上には形成しないことが可能となる。この結果、チャージ層１２を電極膜４ごとに分離して形成することができる。また、本実施形態によれば、ブロック層１３及びチャージ層１２の形成により、貫通ホール７の径が小さくなることがないため、その分、貫通ホール７内に余裕が発生する。

これに対して、図３及び図４に示す比較例に係るフラッシュメモリ１０１を製造する際には、貫通ホール７を形成した後、ＣＶＤ法等により、貫通ホール７の内側面上にブロック層１３、チャージ層１２及びトンネル層１１を形成する。このため、どうしてもチャージ層１２が連続的に成膜されてしまい、メモリセル間で電子の移動が発生する。

次に、本発明の第３の実施形態について説明する。
本実施形態は、チャージ層をシリコンを含む金属酸化物によって形成した例である。
図７は、本実施形態に係るフラッシュメモリを例示する断面図である。
図７に示すように、本実施形態に係るフラッシュメモリ３１は、前述の第１の実施形態に係るフラッシュメモリ１（図１参照）と比較して、窒化シリコンからなるチャージ層１２（図１参照）の替わりに、シリコンを含む金属酸化物からなるチャージ層３２が設けられている点が異なっている。チャージ層３２は、例えば、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）又はタングステン（Ｗ）等の金属がシリサイド化され酸化された材料によって形成されている。フラッシュメモリ３１においては、前述の第１の実施形態と同様に、チャージ層３２は電極膜４ごとに分断されている。本実施形態に係るフラッシュメモリの上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。

次に、本発明の第４の実施形態について説明する。
本実施形態は、前述の第３の実施形態に係るフラッシュメモリの製造方法の実施形態である。
図８（ａ）〜（ｃ）は、本実施形態に係るフラッシュメモリの製造方法を例示する工程断面図である。なお、図８においては、上層絶縁膜６（図１参照）は図示が省略されている。

先ず、図５（ａ）に示すように、シリコン基板２上に積層体５及び上層絶縁膜６を形成する。次に、図５（ｂ）に示すように、積層体５及び上層絶縁膜６に貫通ホール７を形成する。ここまでの工程は、前述の第２の実施形態と同様である。

次に、図８（ａ）に示すように、例えば、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）又はタングステン（Ｗ）等の金属をＣＶＤ法等によって堆積させることにより、全面に金属膜４１を形成する。これにより、貫通ホール７の内面上にも、全面に金属膜４１が形成される。その後、アニール処理を行い、金属膜４１を形成している金属を電極膜４を形成しているシリコンと反応させ、金属膜４１における電極膜４に接している部分をシリサイド化させる。なお、このとき、金属膜４１におけるシリコン基板２１に接している部分もシリサイド化する。

次に、貫通ホール７の内面を例えばアルカリ性の薬液に接触させることにより、金属膜４１におけるシリサイド化していない部分を溶解させて除去する。このとき、金属膜４１におけるシリサイド化している部分は、溶解せずに残留する。これにより、貫通ホール７の内側面上における電極膜４に相当する領域のみに、シリサイド化した金属膜４１を選択的に残留させることができる。

次に、図８（ｂ）に示すように、酸化処理を施し、シリサイド化された金属膜４１を酸化する。これにより、シリコンを含む金属酸化物からなるチャージ層３２が形成される。このとき、チャージ層３２内を酸素が拡散するため、チャージ層３２と電極膜４との界面に、酸化シリコンからなるブロック層１３が形成される。このようにして、貫通ホール７の内側面上における電極膜４に相当する領域のみに、チャージ層３２及びブロック層１３を形成することができる。その後、ＲＩＥ等の異方性エッチングを行い、貫通ホール７の底面に形成された酸化シリコン層及び金属酸化層を除去する。

次に、図８（ｃ）に示すように、再び酸化処理を施して、貫通ホール７の内面上の全面に、酸化シリコン層を形成する。そして、ＲＩＥ等の異方性エッチングを行い、この酸化シリコン層のうち、貫通ホール７の底面上に形成された部分を除去する。これにより、貫通ホール７の内側面上の全面に、酸化シリコンからなるトンネル層１１が形成される。

以後、前述の第２の実施形態と同様に、貫通ホール７内に導電体１６を埋設し、上層絶縁膜６の上層部分にビット線８を形成する。これにより、本実施形態に係るフラッシュメモリが製造される。本実施形態における上記以外の製造方法は、前述の第２の実施形態と同様である。このように、本実施形態によれば、チャージ層がシリコンを含む金属酸化層によって形成されたフラッシュメモリ３１を製造することができる。

以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったもの、又は、工程の追加、省略、条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、チャージ層の材料の窒化シリコン及びシリコンを含む金属酸化物には限定されない。また、トンネル層及びブロック層の材料も酸化シリコンには限定されない。更に、導電体の形状は円柱形状には限定されず、例えば、円筒形状であってもよい。

本発明の第１の実施形態に係るフラッシュメモリを例示する断面図である。 図１の一部拡大図である。 第１の実施形態の比較例に係るフラッシュメモリを例示する断面図である。 図３の一部拡大図である。 （ａ）〜（ｃ）は、本発明の第２の実施形態に係るフラッシュメモリの製造方法を例示する工程断面図である。 （ａ）〜（ｃ）は、本発明の第２の実施形態に係るフラッシュメモリの製造方法を例示する工程断面図である。 本発明の第３の実施形態に係るフラッシュメモリを例示する断面図である。 （ａ）〜（ｃ）は、本発明の第４の実施形態に係るフラッシュメモリの製造方法を例示する工程断面図である。

符号の説明

１、３１、１０１ フラッシュメモリ、２ シリコン基板、３ 絶縁膜、４ 電極膜、５ 積層体、６ 上層絶縁膜、７ 貫通ホール、８ ビット線、１１ トンネル層、１２、３２ チャージ層、１３ ブロック層、１４ ＯＮＯ膜、１６ 導電体、２１ レジストパターン、２１ａ 開口部、２２ 窒化シリコン層、２３ 酸化シリコン層、４１ 金属膜、ｅ 電子

Claims (5)

1. 基板と、
   前記基板上に交互に積層され、積層方向に延びる貫通ホールが形成されたそれぞれ複数の絶縁膜及び電極膜と、
   前記貫通ホールの内側面上に形成され、絶縁材料からなるトンネル層と、
   前記トンネル層と前記電極膜との間に形成され、前記トンネル層とは異なる材料によって形成されたチャージ層と、
   前記チャージ層と前記電極膜との間に形成され、前記チャージ層とは異なる絶縁材料によって形成されたブロック層と、
   前記貫通ホールの内部に埋設された導電体と、
   を備え、
   前記チャージ層は、前記電極膜ごとに分断されていることを特徴とする不揮発性半導体記憶装置。
2. 基板上に、それぞれ複数の絶縁膜及び電極膜が交互に積層され、積層方向に延びる貫通ホールが形成された積層体を形成する工程と、
   前記貫通ホールの内面のうち、前記電極膜に相当する領域に選択的にチャージ層を形成する工程と、
   前記チャージ層と前記電極膜との間に、前記チャージ層とは異なる絶縁材料からなるブロック層を形成する工程と、
   前記貫通ホールの内側面上に、前記チャージ層とは異なる絶縁材料からなるトンネル層を形成する工程と、
   前記貫通ホールの内部に導電体を埋設する工程と、
   を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
3. 前記積層体を形成する工程において、前記電極膜をシリコンにより形成し、
   前記チャージ層を形成する工程は、前記領域に露出しているシリコンを選択的に窒化する工程であり、
   前記ブロック層を形成する工程は、前記電極膜における前記チャージ層に接する部分を酸化する工程であり、
   前記トンネル層を形成する工程は、前記貫通ホールの内面上に酸化シリコン層を形成する工程である
   ことを特徴とする請求項２記載の不揮発性半導体記憶装置の製造方法。
4. 前記シリコンの選択的な窒化は、圧力が０．５Ｔｏｒｒ以上の窒素ガスを接触させることによって行い、
   前記チャージ層に接する部分の酸化は、圧力が２気圧以上の水蒸気（Ｈ_２Ｏ）を接触させることによって行う
   ことを特徴とする請求項３記載の不揮発性半導体記憶装置の製造方法。
5. 前記積層体を形成する工程において、前記電極膜をシリコンにより形成し、
   前記チャージ層を形成する工程は、
   前記貫通ホールの内側面上の全面に金属膜を形成する工程と、
   前記金属膜を形成している金属を前記電極膜を形成しているシリコンと反応させ、前記金属膜における前記電極膜に接している部分をシリサイド化させる工程と、
   前記金属膜におけるシリサイド化していない部分を除去する工程と、
   を有し、
   前記ブロック層を形成する工程は、前記電極膜における前記チャージ層に接する部分を酸化する工程であり、
   前記トンネル層を形成する工程は、前記貫通ホールの内面上に酸化シリコン層を形成する工程である
   ことを特徴とする請求項２記載の不揮発性半導体記憶装置の製造方法。

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