JP2014509454A - 電荷蓄積装置、システム、および方法 - Google Patents

電荷蓄積装置、システム、および方法 Download PDF

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Abstract

多層半導体デバイスを含む装置およびシステムに加えて、多層半導体デバイスを形成する方法が記載される。このような方法の１つにおいて、開口部は、半導体材料の層および誘電体の層内に形成される。開口部によって露出される半導体材料の層の一部分が、層内の残りの半導体材料とは異なってドープされるように処理される。その層の残りの半導体材料の少なくとも実質的に全てが除去され、半導体材料の層の異なってドープされた一部分を電荷蓄積構造として残す。トンネリング誘電体は、電荷蓄積構造の第１の表面上に形成され、インターゲート誘電体は、電荷蓄積構造の第２の表面上に形成される。さらなる実施形態も記載される。
【選択図】図１９

Description

優先権出願
本特許出願は、参照によりその全体が本明細書に組み込まれる、２０１１年２月２５日出願の米国特許出願番号第１３／０３５，７００号からの優先権の利益を主張する。
不揮発性半導体メモリ（ＮＶＳＭ）は、個人情報機器（ＰＤＡ）、ラップトップコンピュータ、携帯電話、およびデジタルカメラ等の多くの電子デバイスにおいて広く使用されている。これらのメモリのいくつかは、浮遊ゲートトランジスタ等の電荷蓄積トランジスタの配列を有する。
いくつかの実施形態が以下の添付の図面の図中に示され、これらは、例示を目的としており、限定するものではない。
本発明の様々な実施形態に従う半導体構造の３次元図である。 本発明の様々な実施形態に従う半導体構造の３次元図である。 本発明の様々な実施形態に従う半導体構造の３次元図である。 本発明の様々な実施形態に従う半導体構造の３次元図である。 本発明の様々な実施形態に従う半導体構造の３次元図である。 本発明の様々な実施形態に従う半導体構造の３次元図である。 本発明の様々な実施形態に従う半導体構造の３次元図である。 本発明の様々な実施形態に従う半導体構造の３次元図である。 本発明の様々な実施形態に従う半導体構造の３次元図である。 本発明の様々な実施形態に従う半導体構造の３次元図である。 本発明の様々な実施形態に従う半導体構造の３次元図である。 本発明の様々な実施形態に従う半導体構造の３次元図である。 本発明の様々な実施形態に従う半導体構造の３次元図である。 本発明の様々な実施形態に従う半導体構造の３次元図である。 本発明の様々な実施形態に従う半導体構造の３次元図である。 本発明の様々な実施形態に従う半導体構造の３次元図である。 本発明の様々な実施形態に従う半導体構造の３次元図である。 本発明の様々な実施形態に従う半導体構造の３次元図である。 本発明の様々な実施形態に従う半導体構造の３次元図である。 本発明の様々な実施形態に従う方法の流れ図である。 本発明の様々な実施形態に従うシステムを例示する略図である。
本発明の様々な実施形態に従う電荷蓄積デバイスの配列は、否定論理積（ＮＡＮＤ）記憶デバイス等の記憶デバイスの記憶セルの配列として機能することができる。
図１は、本発明の様々な実施形態に従う半導体構造１００の３次元図である。簡潔化および明確化のために、半導体構造１００の層および領域は、図１〜図８にわたって同一の参照番号で識別される。薄膜トランジスタ（ＴＦＴ）を備える電荷蓄積デバイスの配列は、本明細書で後述されるように、半導体構造１００内に形成される。半導体構造１００は、本発明の様々な実施形態に従う記憶セルのＮＡＮＤストリングの配列を備える。
半導体構造１００は、ドープされていないポリシリコン１１０および誘電体１２０等の半導体材料の交互層を含む。誘電体１２０の各層は、ドープされていないポリシリコン１１０の２つの層の間にあり、それらの層と接触している。誘電体１２０は、本発明の様々な実施形態に従って、例えば、二酸化ケイ素（ＳｉＯ２）、酸窒化物または窒化酸化物を含んでもよい。ハードマスク（図示せず）は、半導体構造１００の最上部のドープされていないポリシリコン１１０の層の１つの上に形成されてもよい。ハードマスクは、例えば、本発明の様々な実施形態に従って、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）またはポリシリコンであってもよい。図１は、ドープされていないポリシリコン１１０の３つの層および誘電体１２０の２つの層を示し、半導体構造１００は、例えば、ドープされていないポリシリコン１１０の８個、１６個、２４個、３２個、４０個、４８個またはそれ以上の層を含んでもよく、本発明の様々な実施形態に従って、誘電体１２０の層と交互に形成される。半導体構造１００において、Ｐ型またはＮ型のポリシリコンを、本発明の様々な実施形態に従って、ドープされていないポリシリコン１１０の代わりに使用してもよい。
図２は、本発明の様々な実施形態に従う半導体構造１００の３次元図である。空孔２２０等の開口部は、半導体構造１００の中にドープされていないポリシリコン１１０および誘電体１２０の層を貫通してエッチングされる。本発明の様々な実施形態によれば、空孔２２０をパターン化して、単一の乾式エッチング、例えば反応イオンエッチング等を用いて、半導体構造１００を貫通させてエッチングしてもよい。
図３は、本発明の様々な実施形態に従う半導体構造１００の３次元図である。半導体構造１００は、ホウ素等のＰ型ドーパントを受ける。ホウ素は、例えば、プラズマ補助付着（ＰＬＡＤ）で植設されてもよい。空孔２２０によって露出されるドープされていないポリシリコン１１０の部分は、空孔２２０を通してホウ素を受け、空孔２２０を包囲するＰ＋型ポリシリコンの環３０６が生じる。Ｐ＋型ポリシリコンの環３０６は、ホウ素が達しないドープされていないポリシリコン１１０の部分に囲まれている。ハードマスク（図示せず）は、ホウ素をハードマスク表面下の半導体構造１００に達するのを実質的に防ぐ。半導体構造１００は、本発明の様々な実施形態に従って、ホウ素以外のＰ型ドーパントでドープされてもよい。
空孔２２０によって露出されるドープされていないポリシリコン１１０の部分は、ホウ素を受け、環でなくてもよい。すなわち、これらの部分は、本発明の様々な実施形態に従って、それぞれの空孔２２０を部分的に包囲するだけでもよい。
あるいは、Ｐ型ポリシリコンは、空孔２２０のプラグと形成されても（例えば、堆積される）よく、ホウ素等のＰ型ドーパントが、Ｐ型ポリシリコンから空孔２２０に隣接してドープされていないポリシリコン１１０の中に拡散することを可能にする。Ｐ＋型ポリシリコンの環３０６が形成されれば、次いでＰ型ポリシリコンプラグが空孔２２０から選択的に除去される。Ｐ＋型ポリシリコンの環３０６を、本発明の様々な実施形態に従って、ガスまたは固相ドーピングで形成してもよい。Ｐ＋型ポリシリコンの環３０６は、ポリシリコンの環３０６が選択的にエッチングされる残りのポリシリコンとは異なってドープされる限り、本発明の様々な実施形態に従って、ドープされてＮ型になっても、ドープされないままであってもよい。
図４は、本発明の様々な実施形態に従う半導体構造１００の３次元図である。トンネリング誘電体４２８は、誘電体１２０上の空孔２２０およびＰ＋型ポリシリコンの環３０６の内部に形成される。トンネリング誘電体４２８は、例えば、二酸化ケイ素（ＳｉＯ２）または窒化ケイ素（Ｓｉ３Ｎ４）であってもよく、堆積したものまたは成長させたものでもよい。薄いシリコン膜４４２は、トンネリング誘電体４２８上の空孔２２０の内部に形成（例えば、堆積）される。薄いシリコン膜４４２は、約３ナノメートル〜約１５ナノメートルの厚さと、約３０ナノメートル〜約１００ナノメートルの外寸法（図４では直径）を有する。薄いシリコン膜４４２が、Ｐ＋型ポリシリコンの環３０６を含むＴＦＴ用チャネルとして使用されてもよい。
図５は、本発明の様々な実施形態に従う半導体構造１００の３次元図である。垂直スロット５６０は、ドープされていないポリシリコン１１０および誘電体１２０の層を貫通して、かつ空孔２２０同士の間にエッチングして作ることができ、半導体構造１００を分割する。本発明の様々な実施形態によれば、垂直スロット５６０をパターン化して、単一の乾式エッチング、例えば反応イオンエッチング等を用いて、エッチングしてもよい。
図６は、本発明の様々な実施形態に従う半導体構造１００の３次元図である。ドープされていないポリシリコン１１０の部分（例えば、少なくともドープされていないポリシリコン１１０の実質的に全て）は、エッチングによって除去され、Ｐ＋型ポリシリコンの環３０６および誘電体１２０の層が残る。例えば、ドープされていないポリシリコン１１０は、水酸化テトラメチルアンモニウム（ＴＭＡＨ）エッチングによって、選択的に除去することができる。上で記述されるハードマスク（図示せず）は、ＴＭＡＨエッチングの間も残存する。Ｐ＋型ポリシリコンの環３０６は、ほぼ１０ナノメートル〜１５ナノメートルの厚さであってもよく、そして、半導体構造１００において、フローティングゲート等の電荷蓄積構造として使うことができる。ドープされていないポリシリコン１１０によって以前ふさがれていた誘電体１２０の層間の空所６７０を、誘電体１２０の部分を除去するウェットエッチングによって広げることができる。誘電体１２０は、Ｐ＋型ポリシリコンの環３０６が誘電体１２０からオーバーハング状に突出するように、ウェットエッチングによってＰ＋型ポリシリコンの環３０６に対して下を切り取ることができる。
図７は、本発明の様々な実施形態に従う半導体構造１００の３次元図である。誘電体１２０間の広がった空所６７０は、第１のインターゲート誘電体（ＩＧＤ）、例えばＰ＋型ポリシリコンの環３０６の周囲に形成される第１のポリ間誘電体（ＩＰＤ）層を収容することができる。誘電体１２０は、例えば、希釈したフッ化水素酸または水酸化アンモニウムによってエッチングされてもよい。Ｐ＋型ポリシリコンの環３０６が、酸素に露出され、第１のＩＰＤ層として二酸化ケイ素（ＳｉＯ２）７１０を形成してもよい。二酸化ケイ素（ＳｉＯ２）７１０は、Ｐ＋型ポリシリコンの環３０６上でＰ＋型ポリシリコンの環３０６と誘電体１２０との間の縁部まで選択的に成長させることができる。
図８は、本発明の様々な実施形態に従う半導体構造１００の３次元図である。窒化ケイ素（Ｓｉ３Ｎ４）８２０を、二酸化ケイ素（ＳｉＯ２）７１０および誘電体１２０を含む半導体構造１００上に堆積してもよい。二酸化ケイ素（ＳｉＯ２）８２４を、空所６７０内の窒化ケイ素（Ｓｉ３Ｎ４）８２０上に堆積してもよい。二酸化ケイ素（ＳｉＯ２）７１０および８２４ならびに窒化ケイ素（Ｓｉ３Ｎ４）８２０は共に、Ｐ＋型ポリシリコンの環３０６とワード線８４０との間にオキシド窒化酸化物（ＳｉＯ２Ｓｉ３Ｎ４ＳｉＯ２または「ＯＮＯ」）のＩＰＤを含む。ＩＰＤは、酸化ジルコニウム（ＺｒＯｘ）、酸化ハフニウム（ＨｆＯｘ）、酸化アルミニウム（ＡｌＯｘ）または酸化チタン（ＴｉＯｘ）を択一的に含んでもよい。ワード線８４０に関して、金属を半導体構造１００上に形成（例えば、堆積）し、金属ワード線８４０が相互から実質的に分離されるように、選択的にエッチングして誘電体１２０の層の間に金属ワード線８４０を形成し、空所６７０を充填することができる。金属を、本発明の様々な実施形態に従って、反応イオンエッチングによってエッチングしてもよい。金属は、本発明の様々な実施形態に従って、例えば、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはタングステン（Ｗ）であってもよい。二酸化ケイ素（ＳｉＯ２）７１０および８２４、窒化ケイ素（Ｓｉ３Ｎ４）８２０および金属ワード線８４０は、Ｐ＋型ポリシリコンの環３０６を少なくとも部分的に包囲する（例えば、場合によっては完全に包囲する）。
半導体構造１００のそれぞれの薄いシリコン膜４４２は、本発明の様々な実施形態に従って、ＮＡＮＤストリング８７０の複数の電荷蓄積トランジスタ８６０にチャネルを提供するのに使用してもよい。電荷蓄積トランジスタ８６０は、記憶セルと呼ばれる場合もある。それぞれの電荷蓄積トランジスタ８６０は、トンネリング誘電体４２８によって薄いシリコン膜４４２から分離される電荷蓄積構造であるＰ＋型ポリシリコンの環３０６うちの１つの少なくとも一部を含む。それぞれの電荷蓄積トランジスタ８６０は、ＩＰＤ（例えば、二酸化ケイ素（ＳｉＯ２）７１０および８２４ならびに窒化ケイ素（Ｓｉ３Ｎ４）８２０）によってＰ＋型ポリシリコン３０６の環から分離されるワード線８４０のうちの１つの少なくとも一部をさらに含む。アクセスデバイス（図示せず）が、半導体構造１００の下に形成され、薄いシリコン膜４４２を介して電荷蓄積トランジスタにアクセスする。それぞれのＮＡＮＤストリングが示され、３つの電荷蓄積トランジスタ８６０を含んでおり、４つのＮＡＮＤストリング８７０が、図８に示され、電荷蓄積トランジスタ８６０または記憶セルの配列を含む。それぞれのＮＡＮＤストリング８７０は、それより多い電荷蓄積トランジスタを含んでもよく、半導体構造１００は、本発明の様々な実施形態に従って、それより多いＮＡＮＤストリングを含んでもよい。
図９は、本発明の様々な実施形態に従う半導体構造９００の３次元図である。簡潔化および明確化のために、半導体構造９００の層および領域は、図９〜図１９にわたって同一の参照番号で識別される。ＴＦＴを備える電荷蓄積デバイスの配列は、本明細書において後述するように半導体構造９００内に形成されることになる。半導体構造９００は、本発明の様々な実施形態に従う記憶セルのＮＡＮＤストリングの配列を備える。
ポリシリコンを堆積させて、半導体構造９００のポリシリコン基板９０４を形成することができる。凹部をパターン化して、ポリシリコン基板９０４にエッチングされ、そして、窒化ケイ素（Ｓｉ３Ｎ４）９０６の細長い部分を、凹部に堆積することができる。ポリシリコン基板９０４は、エッチングして外縁からポリシリコンを取り除くこともできる。ポリシリコン基板９０４は、本発明の様々な実施形態に従って、反応イオンエッチングでエッチングしてもよい。窒化ケイ素（Ｓｉ３Ｎ４）９０６の細長い部分は、例えば、ポリシリコン基板９０４で止まる化学機械平坦化（ＣＭＰ）等の平坦化を施すことができる。
ポリシリコン基板９０４および窒化ケイ素（Ｓｉ３Ｎ４）９０６を、他の方法で形成してもよい。例えば、ポリシリコンは堆積することができ、次いで窒化ケイ素（Ｓｉ３Ｎ４）を堆積することができる。窒化ケイ素（Ｓｉ３Ｎ４）は、パターン化してエッチングすることができ、エッチングはポリシリコン上で止まる。次いで、厚いポリシリコンを堆積させ、ＣＭＰ等の平坦化を施すことができ、平坦化は、窒化ケイ素（Ｓｉ３Ｎ４）上で止まり、ポリシリコンを平面のままにする。窒化ケイ素（Ｓｉ３Ｎ４）９０６の上のポリシリコン基板９０４上に付加的なポリシリコンを形成することによって、窒化ケイ素（Ｓｉ３Ｎ４）９０６は、囲まれてもよい。ポリシリコン基板９０４の外縁上のポリシリコンを、本発明の様々な実施形態に従って、反応イオンエッチング等のエッチングを使用して（例えば、ワード線金属と共に）除去してもよい。
図１０は、本発明の様々な実施形態に従う半導体構造９００の３次元図である。半導体材料（例えばドープされていないポリシリコン１０１０）および誘電体１００８の交互層がポリシリコン基板９０４上で形成されるので、誘電体１００８は、ドープされていないポリシリコン１０１０またはポリシリコン基板９０４、およびドープされていないポリシリコン１０１０の２つの層の間にあり、及びそれらの層と接触している。誘電体１００８は、本発明の様々な実施形態に従って、例えば、二酸化ケイ素（ＳｉＯ２）、酸窒化物または窒化酸化物を含んでもよい。ハードマスク１０３０は、半導体構造９００の最上部のドープされていないポリシリコン１０１０の層の１つの上に形成される。ハードマスク１０３０は、例えば、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）またはポリシリコンであってもよい。図１０は、ドープされていないポリシリコン１０１０の３つの層および誘電体１００８を示すが、半導体構造９００は、例えば、ドープされていないポリシリコン１０１０の８個、１６個、２４個、３２個、４０個、４８個またはそれ以上の層を含んでもよく、本発明の様々な実施形態に従って、誘電体１００８と交互に形成される。Ｐ型またはＮ型のポリシリコンを、本発明の様々な実施形態に従って、ドープされていないポリシリコン１０１０の代わりに半導体構造１００で使用してもよい。
図１１は、本発明の様々な実施形態に従う半導体構造９００の３次元図である。空孔１１４０等の開口部は、半導体構造９００でパターン化され、エッチングされる。空孔１１４０は、パターン化されて、窒化ケイ素９０６の細長い部分の端に揃えられる。空孔１１４０は、ハードマスク１０３０、ドープされていないポリシリコン１０１０および誘電体１００８の層を貫通してエッチングされ、窒化ケイ素９０６の細長い部分で止められる。空孔１１４０のうちの２つは、窒化ケイ素９０６の細長い部分のそれぞれの１つの各端部まで延在し、１つの空孔１１４０は、一方の端部まで延在するので、窒化ケイ素９０６のそれぞれの細長い部分が空孔１１４０の２つの間に延在する。空孔１１４０は、実質的に四角であるように示してあるが、実質的に円形、または実質的に楕円形であってもよく、または任意の適当な形状を有してもよい。本発明の様々な実施形態に従って、空孔１１４０を、単一の乾式エッチング、例えば反応イオンエッチング等を用いてエッチングする。
図１２は、本発明の様々な実施形態に従う半導体構造９００の３次元図である。半導体構造９００は、ホウ素等のＰ型ドーパントを受ける。ホウ素は、例えば、ＰＬＡＤで植設されてもよい。空孔１１４０によって露出されるドープされていないポリシリコン１０１０の部分は、ホウ素を受け、空孔１１４０を包囲するＰ＋型ポリシリコンの環１２７０が生じる。Ｐ＋型ポリシリコンの環１２７０は、ホウ素が達しないドープされていないポリシリコン１０１０の部分に囲まれている。空孔１１４０が四角形であるので、Ｐ＋型ポリシリコンの環１２７０は四角形状を有する。このように、環１２７０は、空孔１１４０の形状に合致した形状を概ね有する。ハードマスク１０３０は、ホウ素をハードマスク１０３０表面下の半導体構造９００に達するのを実質的に防ぐ。半導体構造９００は、本発明の様々な実施形態に従って、ホウ素以外のＰ型ドーパントでドープされてもよい。
あるいは、Ｐ型ポリシリコンは、空孔１１４０のプラグと形成されても（例えば、堆積される）よく、ホウ素等のＰ型ドーパントが、Ｐ型ポリシリコンから空孔１１４０に隣接するドープされていないポリシリコン１０１０の中に拡散することを可能にする。Ｐ＋型ポリシリコンの環１２７０が形成されれば、次いでＰ型ポリシリコンプラグが空孔１１４０から選択的に除去される。Ｐ＋型ポリシリコンの環１２７０を、本発明の様々な実施形態に従って、ガスまたは固相ドーピングで形成してもよい。Ｐ＋型ポリシリコンの環１２７０は、ポリシリコンの環１２７０が選択的にエッチングされる残りのポリシリコンとは異なってドープされる限り、本発明の様々な実施形態に従って、ドープされてＮ型になっても、またはドープされないままであってもよい。
空孔１１４０によって露出されるドープされていないポリシリコン１０１０の部分は、ホウ素を受けるが、環ではない、Ｐ＋型ポリシリコンの部分であってもよく、このため、これらの部分は、本発明の様々な実施形態に従って、それぞれの空孔１１４０を部分的に包囲するだけでもよい。
図１３は、本発明の様々な実施形態に従う半導体構造９００の３次元図である。窒化ケイ素９０６の細長い部分は、湿式の硝酸塩片（ＷＮＳ）で空孔１１４０貫通して選択的に除去される。窒化ケイ素９０６の細長い部分を除去すると、ポリシリコン基板９０４には細長い空腔が残る。それぞれの細長い空腔は、空孔１１４０のうちの２つに開口し、端部の１つの空孔１１４０は、半導体構造９００の中でＵ字形管１３８０を形成する。それぞれのＵ字形管１３８０は、開口部であり、開口部は、ハードマスク１０３０、ドープされていないポリシリコン１０１０および誘電体１００８の層を貫通する空孔１１４０の１つであって、除去された窒化ケイ素９０６の細長い部分によって残された空腔と、ドープされていないポリシリコン１０１０と誘電体１００８の層、およびハードマスク１０３０を貫通する空孔１１４０の第２の１つと、を含む。図１３は、６つのＵ字形管１３８０を示しているが、本発明の様々な実施形態に従って、それより多いまたは少ない数のＵ字形管１３８０を、半導体構造９００内に形成してもよい。
図１４は、本発明の様々な実施形態に従う半導体構造９００の３次元図である。トンネリング誘電体１４９２は、ハードマスク１０３０、誘電体１００８およびＰ＋型ポリシリコンの環１２７０上のＵ字形管１３８０の内部に形成される。トンネリング誘電体１４９２は、例えば、二酸化ケイ素（ＳｉＯ２）または窒化ケイ素（Ｓｉ３Ｎ４）であってもよく、本発明の様々な実施形態に従って、堆積したものまたは成長させたものでもよい。薄いシリコン膜は、トンネリング誘電体１４９２上のＵ字形管１３８０の内部に形成される（例えば、堆積される）。それぞれのＵ字形管１３８０の薄いシリコン膜は、Ｕ字形管チャネル１４９６を提供する。薄いシリコン膜は、厚さが約３ナノメートル〜約１５ナノメートルの範囲であるので、Ｕ字形管チャネル１４９６は、約３ナノメートル〜約１５ナノメートルの範囲の厚さを有し、３０ナノメートル〜１００ナノメートルの範囲の外寸法を有する。半導体構造９００は、ＣＭＰ等の平坦化が施され、Ｕ字形管チャネル１４９６の過剰な部分が除去される。
図１５は、本発明の様々な実施形態に従う半導体構造９００の３次元図である。二酸化ケイ素（ＳｉＯ２）マスク１５１６は、半導体構造９００上に形成され、ハードマスク１０３０およびＵ字形管チャネル１４９６を被覆する。半導体構造９００は、例えば、高温でテトラエチルオルトシリケート（ＴＥＯＳ）に曝露されて、二酸化ケイ素（ＳｉＯ２）マスク１５１６を形成することができる。
図１６は、本発明の様々な実施形態に従う半導体構造９００の３次元図である。垂直スロット１６２８は、マスク１５１６、ハードマスク１０３０およびドープされていないポリシリコン１０１０および誘電体１００８の層を貫通して半導体構造９００にエッチングされる。垂直スロット１６２８は、Ｕ字形管チャネル１４９６の空孔１１４０同士の間でエッチングされ、そして、ちょうどポリシリコン基板９０４の真上の誘電体１００８の中で終端するので、Ｕ字形管チャネル１４９６が垂直スロット１６２８によって破られないようになっている。それぞれの垂直スロット１６２８は、３つの描写されるＵ字形管チャネル１４９６の空孔１１４０の間でエッチングされるように示されているが、それぞれの垂直スロット１６２８は、本発明の様々な実施形態に従って、半導体構造９００の１つまたは複数のＵ字形管チャネルの空孔の間でエッチングされてもよい。本発明の様々な実施形態に従って、垂直スロット１６２８をパターン化して、単一の乾式エッチング、例えば反応イオンエッチング等を用いて、半導体構造９００を貫通させてエッチングする。
図１７は、本発明の様々な実施形態に従う半導体構造９００の３次元図である。少なくともドープされていないポリシリコン１０１０の実質的に全ては、エッチングによって除去され、Ｐ＋型ポリシリコンの環１２７０および誘電体１００８の層が残る。ドープされていないポリシリコン１０１０は、本発明の様々な実施形態に従って、ＴＭＡＨエッチングによって、選択的に除去することができる。ハードマスク１０３０およびマスク１５１６は、ＴＭＡＨエッチングの間も残存する。Ｐ＋型ポリシリコンの環１２７０は、ほぼ１０ナノメートル〜１５ナノメートルの厚さであってもよく、そして、半導体構造９００において、フローティングゲート等の電荷蓄積構造として使うことができる。本発明の様々な実施形態によれば、電荷蓄積構造であるＰ＋型ポリシリコンの部分は、完全な環ではなくてもよく、すなわち、部分的環が、それぞれの空孔１１４０を部分的に包囲するように形成されてもよい。ドープされていないポリシリコン１０１０によって以前ふさがれていた誘電体１００８の層間の空所１７３２を、誘電体１００８の部分を除去するウェットエッチングによって広げることができる。誘電体１００８は、Ｐ＋型ポリシリコンの環１２７０が誘電体１００８からオーバーハング状に突出するように、ウェットエッチングによってＰ＋型ポリシリコンの環１２７０に対して下を切り取ることができる。
図１８は、本発明の様々な実施形態に従う半導体構造９００の３次元図である。誘電体１００８間の広がった空所１７３２（図１７に示される）は、ＩＰＤを収容することができる。誘電体１００８は、例えば、希釈したフッ化水素酸または水酸化アンモニウムによってエッチングされてもよい。Ｐ＋型ポリシリコンの環１２７０が、酸素に曝露されて、二酸化ケイ素（ＳｉＯ２）１８３８を形成してもよい。二酸化ケイ素（ＳｉＯ２）１８３８を、Ｐ＋型ポリシリコンの環１２７０上にＰ＋型ポリシリコンの環１２７０と誘電体１２０との間の縁部まで選択的に成長させることができる。窒化ケイ素（Ｓｉ３Ｎ４）１８４２を、二酸化ケイ素（ＳｉＯ２）１８３８と、マスク１５１６、ハードマスク１０３０と、垂直スロット１６２８によって露出された誘電体１００８とを含む半導体構造９００上に堆積することができる。次いで、二酸化ケイ素（ＳｉＯ２）１８４６を、空所１７３２の中で窒化ケイ素（Ｓｉ３Ｎ４）１８４２上に堆積することができる。二酸化ケイ素（ＳｉＯ２）１８３８と１８４６および窒化ケイ素（Ｓｉ３Ｎ４）１８４２は、共に、Ｐ＋型ポリシリコンの環１２７０とワード線１８５２との間にＯＮＯのＩＰＤを備える。ワード線１８５２に関しては、金属を、二酸化ケイ素（ＳｉＯ２）１８３８および１８４６および窒化ケイ素（Ｓｉ３Ｎ４）１８４２を含むＩＰＤが被覆する誘電体１００８の間に、形成して（例えば、堆積させる）、空所１７３２を充填することができる。金属は、本発明の様々な実施形態に従って、例えば、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、またはタングステン（Ｗ）であってもよい。金属は、選択的にエッチングされて、実質的に相互に分離される金属ワード線１８５２を空所１７３２内に形成する。金属を、例えば、反応イオンエッチングによってエッチングしてもよい。二酸化ケイ素（ＳｉＯ２）１８３８および１８４６、窒化ケイ素（Ｓｉ３Ｎ４）１８４２および金属ワード線１８５２は、Ｐ＋型ポリシリコンの環１２７０を少なくとも部分的に包囲する（例えば、場合によっては、完全に包囲する）。
図１９は、本発明の様々な実施形態に従う半導体構造９００の３次元図である。垂直スロット１６２８は、例えば、二酸化ケイ素（ＳｉＯ２）等の誘電体１９６６で充填される。Ｕ字形管チャネル１４９６の内部空間は、エアーギャップを含んでもよく、または、ポリシリコンまたは例えば、二酸化ケイ素（ＳｉＯ２）等の誘電体で充填されてもよい。
半導体構造９００のそれぞれのＵ字形管チャネル１４９６は、本発明の様々な実施形態に従って、ＮＡＮＤストリング１９９０の複数の電荷蓄積トランジスタ１９８０用チャネルを提供することができる。電荷蓄積トランジスタ１９８０は、記憶セルと呼ばれる場合もある。それぞれの電荷蓄積トランジスタ１９８０は、トンネリング誘電体１４９２によってＵ字形管チャネル１４９６から分離される電荷蓄積構造であるＰ＋型ポリシリコンの環１２７０のうちの１つの少なくとも一部を含む。それぞれの電荷蓄積トランジスタ１９８０は、ＩＰＤ（例えば、二酸化ケイ素（ＳｉＯ２）１８３８および１８４６ならびに窒化ケイ素（Ｓｉ３Ｎ４）１８４２）によってＰ＋型ポリシリコン１２７０の環から分離される金属ワード線１８５２のうちの１つの少なくとも一部をさらに含む。アクセスデバイス（図示せず）が、半導体構造９００の下に形成され、Ｕ字形管チャネル１４９６を介してチャネルおよび電荷蓄積トランジスタ１９８０にアクセスする。図１９には、３つの電荷蓄積トランジスタ１９８０を含む、それぞれのＮＡＮＤストリング１９９０が示され、電荷蓄積トランジスタ１９８０または記憶セルの配列を含む、６つのＮＡＮＤストリング１９９０が示される。本発明の様々な実施形態に従って、それぞれのＮＡＮＤストリングは、それより多い電荷蓄積トランジスタを含んでもよく、半導体構造９００は、より多くのＮＡＮＤストリングを含んでもよい。
図２０は、本発明の様々な実施形態に従う１つの方法２０００の流れ図である。ブロック２０１０において、方法２０００が開始する。ブロック２０２０において、開口部を、ポリシリコンおよび第１の誘電体の交互層を含む半導体構造内に形成する。ブロック２０３０において、Ｐ型ドーパントを、開口部によって露出されるポリシリコンの一部分に開口部を通して添加する。ブロック２０４０において、Ｐ型ドーパントを受容しなかった残りのポリシリコンの少なくとも実質的に全てを除去し、Ｐ型ポリシリコンを含む複数の電荷蓄積構造を残し、それぞれの電荷蓄積構造は、その層内の開口部を少なくとも部分的に包囲する。ブロック２０５０において、第２の誘電体を、それぞれの電荷蓄積構造の第１の表面上（例えば、電荷蓄積構造と開口部との間）に形成する。ブロック２０６０において、第３の誘電体を、それぞれの電荷蓄積構造の第２の表面上（例えば、ポリシリコンが除去されたところ）に形成する。ブロック２０７０において、金属ゲートを、それぞれの第３の誘電体上に形成する。ブロック２０８０において、方法２０００が終了する。様々な実施形態では、図２０に示されるアクティビティよりも多いか、または少ないアクティビティを有してもよい。いくつかの実施形態では、アクティビティが繰り返され、かつ／または直列もしくは並列様式で実行されてもよい。
半導体材料の多層内に特徴を形成することが困難であるため、多層半導体デバイスの製造に費用がかかる場合がある。本発明者は、上記の課題のうちの少なくともいくつか、および他の課題を、例えば、ポリシリコンおよび誘電体の交互層を含む半導体構造に開口部を形成することによって対処することができることを発見した。ドーパントを、開口部によって露出されるポリシリコンに添加することができ、ドーパントを受けなかったポリシリコンの少なくとも実質的に全てを除去し、ドープされたポリシリコンの部分を開口部の周囲に残す。誘電体を、ドープされたポリシリコンの部分のそれぞれの周囲に形成する。したがって、ドープされたポリシリコンの部分は、実質的に相互に電気的に分離されるので、一方に関わる動作は、ドープされたポリシリコンの隣接する部分には実質的には影響を及ぼさない。例えば、ドープされたポリシリコンの部分の１つが電荷蓄積構造としてプログラムされるまたは読み込まれる場合には、隣接した部分の電位は、結果的に、実質的に変更されない。
図２１は、本発明の様々な実施形態に従うシステム２１００を図解する略図である。システム２１００は、プロセッサ２１１０、記憶デバイス２１２０、メモリコントローラ２１３０、グラフィックコントローラ２１４０、入出力（Ｉ／Ｏ）コントローラ２１５０、ディスプレイ２１５２、キーボード２１５４、ポインティングデバイス２１５６、周辺デバイス２１５８を含んでもよい。バス２１６０は、これらのデバイスの全てを連結する。クロック発振器２１７０はバス２１６０に連結され、バス２１６０通じてシステム２１００のデバイスの少なくとも１つにクロック信号を提供する。クロック発振器２１７０は、マザーボード等の基板にオシレータを含んでもよい。システム２１００に示される２つ以上のデバイスは、単一の集積回路チップ内に形成されてもよい。記憶デバイス２１２０は、本明細書に記載され、かつ本発明の様々な実施形態に従う図に示される、記憶セルのＮＡＮＤストリングの配列８７０および／または記憶セルのＮＡＮＤストリングの配列１９９０等のデバイスを含んでもよい。バス２１６０は、基板上の相互接続トレイスでもよく、または、１つまたは複数のケーブルでもよい。バス２１６０は、電磁放射、例えば、電波を用いる等の無線手段によってシステム２１００のデバイスを連結してもよい。Ｉ／Ｏコントローラ２１５０に連結する周辺デバイス２１５８は、プリンタ、ＣＤ―ＲＯＭやＤＶＤの読取りおよび書込み等の光学デバイス、フロッピー（登録商標）ディスクドライバ等の磁気デバイス読取りおよび書込み、またはマイクロホン等の音声デバイスであってもよい。
図２１に示されるシステム２１００は、コンピュータ（例えば、デスクトップコンピュータ、ラップトップコンピュータ、ハンドヘルドコンピュータ、サーバ、ウェブ機器、ルーター等）、無線通信デバイス（例えば、携帯電話、コードレスホン、無線呼出し、個人情報端末等）、コンピュータ関連の周辺機器（例えば、プリンタ、スキャナ、モニタ等）、エンターテイメントデバイス（例えば、テレビ、ラジオ、ステレオ、テープおよびコンパクトディスクプレーヤ、ビデオカセットレコーダ、ビデオカメラ、デジタルカメラ、ＭＰ３（カラー動画像データ圧縮標準規格、Ｍｏｔｉｏｎ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ、Ａｕｄｉｏ Ｌａｙｅｒ ３）プレーヤ、ビデオゲーム、腕時計等）等を含んでもよい。
本明細書に記載の回路またはシステムのうちのいずれもモジュールと称され得る。モジュールは、様々な実施形態に従う回路および／またはファームウェアを備えてもよい。
電荷蓄積トランジスタを製作する例示的構造および方法を説明してきた。特定の実施形態を説明してきたが、これらの実施形態にさまざまな修正および変更を行うことができることは明らかである。したがって、本明細書および図面は、限定的ではなく、例示的とみなされる。
開示内容の要約は、米国特許法施行規則（３７Ｃ．Ｆ．Ｒ．§１．７２（ｂ）に適合しており、同規則によって、要約は、読み手が技術的開示の本質を素早く確認することができるものであることが必要とされるものである。要約は、特許請求の範囲を解釈または制限するのに使用されないという了解の下で提出される。さらに、前述の詳細な説明では、開示の合理化のためにさまざまな特徴を単一の実施例にまとめて集めてあることが分かるであろう。開示のこの方法は、特許請求の範囲を制限するものと解釈されるべきものではない。したがって、以下の特許請求の範囲は、本明細書によって詳細説明に組み込まれ、特許請求の範囲のそれぞれが個別の実施例としてそれぞれに基づくものである。

Claims (30)

  1. 半導体材料の層および誘電体の層の中に開口部を形成することと、
    一部分が前記層内の残りの半導体材料とは異なってドープされるように、前記開口部によって露出される半導体材料の前記層の前記一部分を処理することと、
    半導体材料の前記層の前記異なってドープされる一部分が電荷蓄積構造を備える、前記層内の残りの半導体材料の少なくとも実質的に全てを除去することと、
    前記電荷蓄積構造の第１の表面上にトンネリング誘電体を形成することと、
    前記電荷蓄積構造の第２の表面上にインターゲート誘電体を形成することと、を含む、方法。
  2. 半導体材料の層および誘電体の層の中に開口部を形成することが、ポリシリコンおよび誘電体の交互層内に前記開口部を形成することを含み、一部分が前記層内の残りのポリシリコンとは異なってドープされるように、前記開口部によって露出されるポリシリコンの前記層の前記一部分を処理することが、各一部分が前記層内の残りのポリシリコンとは異なってドープされるように、前記開口部によって露出されるポリシリコンの前記層のそれぞれの前記各一部分を処理することを含む、請求項１の方法。
  3. 一部分が前記層内の残りの半導体材料とは異なってドープされるように、前記開口部によって露出される半導体材料の前記層の前記一部分を処理することが、ポリシリコンの層の一部分をドープすることを含み、前記層の残りのポリシリコンが、ドープされていないポリシリコンを含む、請求項１に記載の方法。
  4. ポリシリコンの前記層の前記一部分をドープすることが、Ｐ型ドーパントを前記開口部を通して前記開口部によって露出されるポリシリコンの前記一部分に添加することを含む、請求項３に記載の方法。
  5. ポリシリコンの前記層の前記一部分をドープすることが、前記開口部内にＰ型ポリシリコンプラグを形成することと、前記プラグから前記一部分にＰ型ドーパントを拡散することと、を含む、請求項３に記載の方法。
  6. ポリシリコンの前記層の前記一部分をドープすることが、ホウ素を埋め込むことを含む、請求項３に記載の方法。
  7. 開口部を形成することが、空孔を形成することを含む、請求項１に記載の方法。
  8. それぞれの電荷蓄積構造が、半導体構造の垂直な開口部を少なくとも部分的に包囲し、それぞれの電荷蓄積構造が、第１の誘電体によって隣接した電荷蓄積構造から分離される、複数の電荷蓄積構造を形成することと、
    前記開口部内のそれぞれの電荷蓄積構造上に第２の誘電体を形成することと、
    前記第２の誘電体が前記電荷蓄積構造を前記シリコンから分離する、前記垂直な開口部内の前記第２の誘電体上にシリコンを形成することと、
    それぞれの電荷蓄積構造上に第３の誘電体を形成することと、
    を含む、方法。
  9. それぞれの第３の誘電体上に金属ゲートを形成することをさらに含む、請求項８に記載の方法。
  10. 前記開口部が、実質的に正方形、楕円形、または円形形状を有する、請求項８に記載の方法。
  11. シリコンを形成することが、約３ナノメートル〜約１５ナノメートルの厚さのシリコン膜を前記垂直な開口部内に形成することを含む、請求項８に記載の方法。
  12. 第２の誘電体を形成することが、二酸化ケイ素または窒化ケイ素を形成し、
    第３の誘電体を形成することが、二酸化ケイ素および窒化ケイ素のうちの１つ以上を形成する、請求項８に記載の方法。
  13. 半導体構造がドープされていないポリシリコンおよび誘電体の交互層を備える、前記半導体構造内に開口部を形成することと、
    前記開口部を少なくとも部分的に包囲するドープされていないポリシリコンの前記層の各一部分にドーパントを添加することと、
    前記層の残りのドープされていないポリシリコンの少なくとも実質的に全てを除去することと、
    ドープされたポリシリコンの前記一部分のそれぞれの対向する表面上に誘電体を形成することと、
    を含む、方法。
  14. 前記開口部内にシリコン膜を形成することをさらに含む、請求項１３に記載の方法。
  15. ドープされたポリシリコンの前記一部分のそれぞれに隣接する導電ゲートを形成することをさらに含む、請求項１３に記載の方法。
  16. シリコン膜と、
    第１の位置で前記シリコン膜を少なくとも部分的に包囲する第１の電荷蓄積構造と、
    第２の位置で前記シリコン膜を少なくとも部分的に包囲する第２の電荷蓄積構造と、
    前記第１の電荷蓄積構造と前記シリコン膜との間、および前記第２の電荷蓄積構造と前記シリコン膜との間に誘電体と、
    を備える、装置。
  17. シリコン膜が、ＮＡＮＤストリングの複数の電荷蓄積トランジスタにチャネルを提供するために、約３ナノメートル〜約１５ナノメートルの厚さであり、前記電荷蓄積トランジスタのうちの第１の１つが、前記第１の電荷蓄積構造と、第１のワード線の少なくとも一部分と、を備え、前記電荷蓄積トランジスタのうちの第２の１つが、前記第２の電荷蓄積構造と、第２のワード線の少なくとも一部分と、を備える、請求項１６に記載の装置。
  18. 前記第１の電荷蓄積構造を少なくとも部分的に包囲する導電性ワード線をさらに備える、請求項１６に記載の装置。
  19. 前記第１の電荷蓄積構造と前記ワード線との間にＩＧＤをさらに備える、請求項１８に記載の装置。
  20. 前記誘電体が、トンネリング誘電体を備える、請求項１６に記載の装置。
  21. 前記シリコン膜の横断面がＵ字形である、請求項１６に記載の装置。
  22. 前記第１の電荷蓄積構造と前記第２の電荷蓄積構造との間に分離誘電体をさらに備える、請求項２０に記載の装置。
  23. 前記第１の電荷蓄積構造が、前記第１の位置の前記シリコン膜の周囲にドープされたポリシリコンの環を備える、請求項１６に記載の装置。
  24. 前記誘電体がトンネリング誘電体を備え、前記ドープされたポリシリコンの環を少なくとも部分的に包囲するインターゲート誘電体（ＩＧＤ）をさらに備える、請求項２３に記載の装置。
  25. 前記ドープされたポリシリコンの環を少なくとも部分的に包囲するワード線をさらに備え、前記ＩＧＤが、前記ワード線と前記ドープされたポリシリコンの環との間にある、請求項２４に記載の装置。
  26. 前記垂直な開口部内にシリコンを形成することが、Ｕ字形パイプ内にシリコンを形成することを含み、前記Ｕ字形パイプの一部分が前記垂直な開口部を備える、請求項８に記載の方法。
  27. 開口部を通って一対の第１の誘電体内に延在するシリコン膜と、
    前記一対の第１の誘電体間の前記シリコン膜を少なくとも部分的に包囲するポリシリコンゲートと、
    前記ポリシリコンゲートと前記シリコン膜との間の第２の誘電体と、
    前記ポリシリコンゲートと制御ゲートとの間の第３の誘電体と、
    を備える、装置。
  28. 前記一対の第１の誘電体が、二酸化ケイ素の一対の層を備え、
    前記第２の誘電体が、二酸化ケイ素または窒化ケイ素を含み、
    前記第３の誘電体が、二酸化ケイ素、窒化ケイ素、および二酸化ケイ素を含む、請求項２７に記載の装置。
  29. 前記シリコン膜が、約３ナノメートル〜約１５ナノメートルの厚さである、請求項２７に記載の装置。
  30. 前記ポリシリコンゲートが、Ｐ型ポリシリコン、Ｎ型ポリシリコン、またはドープされていないポリシリコンを備える、請求項２７に記載の装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016139725A1 (ja) * 2015-03-02 2016-09-09 株式会社 東芝 半導体記憶装置及びその製造方法
WO2016194211A1 (ja) * 2015-06-04 2016-12-08 株式会社 東芝 半導体記憶装置及びその製造方法
JP2016541111A (ja) * 2013-12-17 2016-12-28 インテル・コーポレーション 金属浮遊ゲート複合３次元ｎａｎｄメモリデバイスおよび関連する方法

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8803214B2 (en) 2010-06-28 2014-08-12 Micron Technology, Inc. Three dimensional memory and methods of forming the same
US9397093B2 (en) 2013-02-08 2016-07-19 Sandisk Technologies Inc. Three dimensional NAND device with semiconductor, metal or silicide floating gates and method of making thereof
US8759895B2 (en) 2011-02-25 2014-06-24 Micron Technology, Inc. Semiconductor charge storage apparatus and methods
KR101794017B1 (ko) * 2011-05-12 2017-11-06 삼성전자 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US9178077B2 (en) 2012-11-13 2015-11-03 Micron Technology, Inc. Semiconductor constructions
US8778762B2 (en) 2012-12-07 2014-07-15 Micron Technology, Inc. Methods of forming vertically-stacked structures, and methods of forming vertically-stacked memory cells
US9105737B2 (en) 2013-01-07 2015-08-11 Micron Technology, Inc. Semiconductor constructions
US8853769B2 (en) 2013-01-10 2014-10-07 Micron Technology, Inc. Transistors and semiconductor constructions
US8946807B2 (en) * 2013-01-24 2015-02-03 Micron Technology, Inc. 3D memory
US9064970B2 (en) 2013-03-15 2015-06-23 Micron Technology, Inc. Memory including blocking dielectric in etch stop tier
US9184175B2 (en) 2013-03-15 2015-11-10 Micron Technology, Inc. Floating gate memory cells in vertical memory
US9276011B2 (en) 2013-03-15 2016-03-01 Micron Technology, Inc. Cell pillar structures and integrated flows
US9159845B2 (en) 2013-05-15 2015-10-13 Micron Technology, Inc. Charge-retaining transistor, array of memory cells, and methods of forming a charge-retaining transistor
US9728584B2 (en) * 2013-06-11 2017-08-08 Micron Technology, Inc. Three dimensional memory array with select device
US9275909B2 (en) 2013-08-12 2016-03-01 Micron Technology, Inc. Methods of fabricating semiconductor structures
US9437604B2 (en) 2013-11-01 2016-09-06 Micron Technology, Inc. Methods and apparatuses having strings of memory cells including a metal source
US9136278B2 (en) 2013-11-18 2015-09-15 Micron Technology, Inc. Methods of forming vertically-stacked memory cells
KR102128465B1 (ko) 2014-01-03 2020-07-09 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
US20150194321A1 (en) * 2014-01-09 2015-07-09 Micron Technology, Inc. Methods of Processing Polysilicon-Comprising Compositions
US9171862B2 (en) * 2014-01-24 2015-10-27 Macronix International Co., Ltd. Three-dimensional memory and method of forming the same
CN104810326B (zh) * 2014-01-28 2017-09-08 旺宏电子股份有限公司 三维存储器及其制造方法
CN103904035B (zh) * 2014-03-05 2016-09-21 清华大学 Tcat结构及其形成方法
CN103904034A (zh) * 2014-03-05 2014-07-02 清华大学 P-BiCS结构及其形成方法
US9917096B2 (en) * 2014-09-10 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
CN104269406B (zh) * 2014-09-16 2017-04-19 华中科技大学 一种芯壳型纳米线三维nand闪存器件及其制备方法
US9741569B2 (en) * 2014-12-16 2017-08-22 Macronix International Co., Ltd. Forming memory using doped oxide
WO2016135849A1 (ja) * 2015-02-24 2016-09-01 株式会社 東芝 半導体記憶装置及びその製造方法
CN107534045B (zh) 2015-03-17 2021-03-30 美光科技公司 替换控制栅极的方法及设备
US9608000B2 (en) 2015-05-27 2017-03-28 Micron Technology, Inc. Devices and methods including an etch stop protection material
US9806089B2 (en) 2015-09-21 2017-10-31 Sandisk Technologies Llc Method of making self-assembling floating gate electrodes for a three-dimensional memory device
JP2017163044A (ja) 2016-03-10 2017-09-14 東芝メモリ株式会社 半導体装置およびその製造方法
KR102456494B1 (ko) * 2016-03-29 2022-10-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102626838B1 (ko) 2016-06-20 2024-01-18 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
US9673216B1 (en) * 2016-07-18 2017-06-06 Sandisk Technologies Llc Method of forming memory cell film
US10559752B2 (en) * 2016-12-05 2020-02-11 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
US10707121B2 (en) * 2016-12-31 2020-07-07 Intel Corporatino Solid state memory device, and manufacturing method thereof
US10217755B2 (en) * 2017-04-01 2019-02-26 Intel Corporation Flash memory cells, components, and methods
US10141221B1 (en) * 2017-07-18 2018-11-27 Macronix International Co., Ltd. Method for manufacturing three dimensional stacked semiconductor structure and structure manufactured by the same
US11282845B2 (en) * 2017-08-24 2022-03-22 Micron Technology, Inc. Semiconductor devices comprising carbon-doped silicon nitride and related methods
US10777566B2 (en) * 2017-11-10 2020-09-15 Macronix International Co., Ltd. 3D array arranged for memory and in-memory sum-of-products operations
US10355014B1 (en) * 2017-12-22 2019-07-16 Micron Technology, Inc. Assemblies having vertically-extending structures
US10957392B2 (en) 2018-01-17 2021-03-23 Macronix International Co., Ltd. 2D and 3D sum-of-products array for neuromorphic computing system
US10719296B2 (en) 2018-01-17 2020-07-21 Macronix International Co., Ltd. Sum-of-products accelerator array
US11138497B2 (en) 2018-07-17 2021-10-05 Macronix International Co., Ltd In-memory computing devices for neural networks
CN112956030A (zh) 2018-10-09 2021-06-11 美光科技公司 包含具有增加阈值电压的晶体管的半导体装置及其相关方法与系统
US11636325B2 (en) 2018-10-24 2023-04-25 Macronix International Co., Ltd. In-memory data pooling for machine learning
US11562229B2 (en) 2018-11-30 2023-01-24 Macronix International Co., Ltd. Convolution accelerator using in-memory computation
US11934480B2 (en) 2018-12-18 2024-03-19 Macronix International Co., Ltd. NAND block architecture for in-memory multiply-and-accumulate operations
US11119674B2 (en) 2019-02-19 2021-09-14 Macronix International Co., Ltd. Memory devices and methods for operating the same
US10783963B1 (en) 2019-03-08 2020-09-22 Macronix International Co., Ltd. In-memory computation device with inter-page and intra-page data circuits
US11132176B2 (en) 2019-03-20 2021-09-28 Macronix International Co., Ltd. Non-volatile computing method in flash memory
US10777576B1 (en) * 2019-04-03 2020-09-15 Micron Technology, Inc. Integrated assemblies having charge-trapping material arranged in vertically-spaced segments, and methods of forming integrated assemblies
US10910393B2 (en) 2019-04-25 2021-02-02 Macronix International Co., Ltd. 3D NOR memory having vertical source and drain structures
US11244954B2 (en) 2019-08-22 2022-02-08 Micron Technology, Inc. Integrated assemblies having vertically-spaced channel material segments, and methods of forming integrated assemblies
CN111063683B (zh) * 2019-12-06 2022-08-30 中国科学院微电子研究所 具有u形沟道的半导体装置及包括其的电子设备
US11621273B2 (en) 2020-05-13 2023-04-04 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
US20210391354A1 (en) * 2020-06-15 2021-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device
US11935956B2 (en) * 2020-06-26 2024-03-19 Intel Corporation TMD inverted nanowire integration
US11417683B2 (en) 2020-10-22 2022-08-16 Macronix International Co., Ltd. Flash memory and method of fabricating the same
TWI745132B (zh) * 2020-10-22 2021-11-01 旺宏電子股份有限公司 快閃記憶體
US11737274B2 (en) 2021-02-08 2023-08-22 Macronix International Co., Ltd. Curved channel 3D memory device
CN112885837A (zh) * 2021-03-22 2021-06-01 长江存储科技有限责任公司 三维存储器和制备三维存储器的方法
US11916011B2 (en) 2021-04-14 2024-02-27 Macronix International Co., Ltd. 3D virtual ground memory and manufacturing methods for same
US11710519B2 (en) 2021-07-06 2023-07-25 Macronix International Co., Ltd. High density memory with reference memory using grouped cells and corresponding operations
WO2024039982A2 (en) * 2022-08-17 2024-02-22 NEO Semiconductor, Inc. 3d memory cells and array architectures

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006132158A1 (ja) * 2005-06-10 2006-12-14 Sharp Kabushiki Kaisha 不揮発性半導体記憶装置およびその製造方法
US20080048237A1 (en) * 2006-07-26 2008-02-28 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP2009117843A (ja) * 2007-11-08 2009-05-28 Samsung Electronics Co Ltd 垂直型半導体素子及びその製造方法
JP2009158775A (ja) * 2007-12-27 2009-07-16 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2010147125A (ja) * 2008-12-17 2010-07-01 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP2010171185A (ja) * 2009-01-22 2010-08-05 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2010225946A (ja) * 2009-03-24 2010-10-07 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2011035228A (ja) * 2009-08-04 2011-02-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3651689B2 (ja) 1993-05-28 2005-05-25 株式会社東芝 Ｎａｎｄ型不揮発性半導体記憶装置及びその製造方法
US5352619A (en) * 1993-07-22 1994-10-04 United Microelectronics Corporation Method for improving erase characteristics and coupling ratios of buried bit line flash EPROM devices
EP0755540B1 (en) 1994-04-13 2003-04-09 Ericsson Inc. Efficient addressing of large memories
JP2002176114A (ja) 2000-09-26 2002-06-21 Toshiba Corp 半導体装置及びその製造方法
EP1271652A3 (en) 2001-06-22 2004-05-06 Fujio Masuoka A semiconductor memory and its production process
US6753224B1 (en) * 2002-12-19 2004-06-22 Taiwan Semiconductor Manufacturing Company Layer of high-k inter-poly dielectric
JP2005038909A (ja) * 2003-07-15 2005-02-10 Fujio Masuoka 不揮発性メモリ素子の駆動方法、半導体記憶装置及びそれを備えてなる液晶表示装置
US7788451B2 (en) 2004-02-05 2010-08-31 Micron Technology, Inc. Apparatus and method for data bypass for a bi-directional data bus in a hub-based memory sub-system
US20050283743A1 (en) 2004-06-07 2005-12-22 Mulholland Philip J Method for generating hardware information
US20060277355A1 (en) 2005-06-01 2006-12-07 Mark Ellsberry Capacity-expanding memory device
US7636881B2 (en) 2005-06-30 2009-12-22 International Business Machines Corporation Displaying a portal with render-when-ready portlets
US7462550B2 (en) 2005-10-24 2008-12-09 Semiconductor Components Industries, L.L.C. Method of forming a trench semiconductor device and structure therefor
US7409491B2 (en) 2005-12-14 2008-08-05 Sun Microsystems, Inc. System memory board subsystem using DRAM with stacked dedicated high speed point to point links
KR100707217B1 (ko) 2006-05-26 2007-04-13 삼성전자주식회사 리세스-타입 제어 게이트 전극을 구비하는 반도체 메모리소자 및 그 제조 방법
US7642160B2 (en) 2006-12-21 2010-01-05 Sandisk Corporation Method of forming a flash NAND memory cell array with charge storage elements positioned in trenches
JP2008160004A (ja) 2006-12-26 2008-07-10 Toshiba Corp 半導体記憶装置及びその製造方法
JP5118347B2 (ja) 2007-01-05 2013-01-16 株式会社東芝 半導体装置
JP4939955B2 (ja) 2007-01-26 2012-05-30 株式会社東芝 不揮発性半導体記憶装置
KR100866966B1 (ko) 2007-05-10 2008-11-06 삼성전자주식회사 비휘발성 메모리 소자, 그 제조 방법 및 반도체 패키지
SG148901A1 (en) 2007-07-09 2009-01-29 Micron Technology Inc Packaged semiconductor assemblies and methods for manufacturing such assemblies
JP4957500B2 (ja) 2007-10-12 2012-06-20 日本電気株式会社 文字列照合回路
KR20090037690A (ko) 2007-10-12 2009-04-16 삼성전자주식회사 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
US8198667B2 (en) 2007-12-27 2012-06-12 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US7906818B2 (en) 2008-03-13 2011-03-15 Micron Technology, Inc. Memory array with a pair of memory-cell strings to a single conductive pillar
JP5086851B2 (ja) 2008-03-14 2012-11-28 株式会社東芝 不揮発性半導体記憶装置
JP5072696B2 (ja) 2008-04-23 2012-11-14 株式会社東芝 三次元積層不揮発性半導体メモリ
JP5283960B2 (ja) 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
JP2009277770A (ja) 2008-05-13 2009-11-26 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP5230274B2 (ja) 2008-06-02 2013-07-10 株式会社東芝 不揮発性半導体記憶装置
US7732891B2 (en) 2008-06-03 2010-06-08 Kabushiki Kaisha Toshiba Semiconductor device
KR20100001260A (ko) 2008-06-26 2010-01-06 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR101052921B1 (ko) * 2008-07-07 2011-07-29 주식회사 하이닉스반도체 버티컬 플로팅 게이트를 구비하는 플래시 메모리소자의제조방법
JP5321589B2 (ja) 2008-08-13 2013-10-23 日本電気株式会社 有限オートマトン生成装置、パターンマッチング装置、有限オートマトン回路生成方法およびプログラム
KR101498676B1 (ko) 2008-09-30 2015-03-09 삼성전자주식회사 3차원 반도체 장치
JP5193796B2 (ja) 2008-10-21 2013-05-08 株式会社東芝 ３次元積層型不揮発性半導体メモリ
KR101495803B1 (ko) 2008-11-12 2015-02-26 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법 및 이에 따라 제조된 비휘발성 메모리 장치
US8148763B2 (en) 2008-11-25 2012-04-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices
US7878507B1 (en) 2009-02-09 2011-02-01 John Joseph Dimond Spatial game apparatus
KR101539699B1 (ko) 2009-03-19 2015-07-27 삼성전자주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조방법
JP2011009409A (ja) 2009-06-25 2011-01-13 Toshiba Corp 不揮発性半導体記憶装置
US8508997B2 (en) 2009-12-23 2013-08-13 Intel Corporation Multi-cell vertical memory nodes
US8803214B2 (en) 2010-06-28 2014-08-12 Micron Technology, Inc. Three dimensional memory and methods of forming the same
US8193054B2 (en) * 2010-06-30 2012-06-05 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
US8237213B2 (en) 2010-07-15 2012-08-07 Micron Technology, Inc. Memory arrays having substantially vertical, adjacent semiconductor structures and the formation thereof
US8759895B2 (en) 2011-02-25 2014-06-24 Micron Technology, Inc. Semiconductor charge storage apparatus and methods
KR20130046700A (ko) 2011-10-28 2013-05-08 삼성전자주식회사 3차원적으로 배열된 메모리 요소들을 구비하는 반도체 장치

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006132158A1 (ja) * 2005-06-10 2006-12-14 Sharp Kabushiki Kaisha 不揮発性半導体記憶装置およびその製造方法
US20080048237A1 (en) * 2006-07-26 2008-02-28 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP2009117843A (ja) * 2007-11-08 2009-05-28 Samsung Electronics Co Ltd 垂直型半導体素子及びその製造方法
JP2009158775A (ja) * 2007-12-27 2009-07-16 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2010147125A (ja) * 2008-12-17 2010-07-01 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP2010171185A (ja) * 2009-01-22 2010-08-05 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2010225946A (ja) * 2009-03-24 2010-10-07 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2011035228A (ja) * 2009-08-04 2011-02-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016541111A (ja) * 2013-12-17 2016-12-28 インテル・コーポレーション 金属浮遊ゲート複合３次元ｎａｎｄメモリデバイスおよび関連する方法
US10141322B2 (en) 2013-12-17 2018-11-27 Intel Corporation Metal floating gate composite 3D NAND memory devices and associated methods
WO2016139725A1 (ja) * 2015-03-02 2016-09-09 株式会社 東芝 半導体記憶装置及びその製造方法
US11257832B2 (en) 2015-03-02 2022-02-22 Kioxia Corporation Semiconductor memory device and method for manufacturing same
WO2016194211A1 (ja) * 2015-06-04 2016-12-08 株式会社 東芝 半導体記憶装置及びその製造方法
US11018148B2 (en) 2015-06-04 2021-05-25 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same

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