KR20190104430A - Ｎａｎｄ 메모리 어레이들 및 ｎａｎｄ 메모리 어레이들을 형성하는 방법 - Google Patents

Ｎａｎｄ 메모리 어레이들 및 ｎａｎｄ 메모리 어레이들을 형성하는 방법 Download PDF

Info

Publication number
KR20190104430A
KR20190104430A KR1020197025274A KR20197025274A KR20190104430A KR 20190104430 A KR20190104430 A KR 20190104430A KR 1020197025274 A KR1020197025274 A KR 1020197025274A KR 20197025274 A KR20197025274 A KR 20197025274A KR 20190104430 A KR20190104430 A KR 20190104430A
Authority
KR
South Korea
Prior art keywords
charge
levels
insulating
voids
forming
Prior art date
Application number
KR1020197025274A
Other languages
English (en)
Other versions
KR102237409B1 (ko
Inventor
아키라 고다
유시 후
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Publication of KR20190104430A publication Critical patent/KR20190104430A/ko
Application granted granted Critical
Publication of KR102237409B1 publication Critical patent/KR102237409B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H01L27/11556—
    • H01L27/11524—
    • H01L27/11529—
    • H01L27/11568—
    • H01L27/1157—
    • H01L27/11582—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

일부 실시예는 교번하는 절연성 레벨들 및 워드 라인 레벨들의 수직 스택을 갖는 NAND 메모리 어레이를 포함한다. 워드 라인 레벨들은 제어 게이트 영역들에 대응하는 종단 단부들을 갖는다. 전하-트랩핑 재료는 워드 라인 레벨의 제어 게이트 영역을 따라서 있고, 전하-차단 재료에 의해 제어 게이트 영역들로부터 이격된다. 수직으로 인접한 워드 라인 레벨들을 따라서의 전하-트랩핑 재료는 전하 이동이 방해되는 개재 영역들에 의해 이격된다. 채널 재료는 스택을 따라 수직으로 연장되고, 전하-터널링 재료에 의해 전하-트랩핑 재료로부터 이격된다. 일부 실시예는 NAND 메모리 어레이를 형성하는 방법을 포함한다.

Description

ＮＡＮＤ 메모리 어레이들 및 ＮＡＮＤ 메모리 어레이들을 형성하는 방법
관련 특허 데이터
본 출원은 "NAND 메모리 어레이들 및 NAND 메모리 어레이들을 형성하는 방법"이라는 명칭으로 2017 년 2 월 1 일자로 출원된 미국 특허 출원 일련 번호. 15/422,307 호에 대한 우선권을 주장하며, 이의 발명은 본 출원에 참조로서 통합된다.
기술 분야
NAND 메모리 어레이, 및 NAND 메모리 어레이를 형성하는 방법에 관한 것이다.
메모리는 전자 시스템용 데이터 스토리지를 제공한다. 플래시 메모리는 메모리의 일 유형이며, 최신 컴퓨터 및 디바이스들에서 수많은 용도로 사용된다. 예를 들어, 최신 퍼스널 컴퓨터는 플래시 메모리 칩 상에 저장된 BIOS를 가질 수 있다. 다른 예로서, 컴퓨터 및 다른 디바이스가 고체 상태 드라이브의 플래시 메모리를 사용하여 기존 하드 드라이브를 대체하는 것이 점차 보편화되고 있다. 또 다른 예로서, 플래시 메모리는 제조자가 표준화된 새로운 통신 프로토콜을 지원하고 향상된 특징을 위해 디바이스를 원격으로 업그레이드하는 능력을 제공하기 때문에 무선 전자 디바이스에서 널리 사용된다.
NAND는 통합 플래시 메모리의 기본 아키텍처일 수 있다. NAND 셀 유닛은 메모리 셀들의 직렬 조합에 직렬로 결합된 적어도 하나의 선택 디바이스를 포함한다(직렬 결합은 통상 NAND 스트링으로 지칭된다). NAND 아키텍처는 수직으로 적층된 메모리 셀들을 포함하는 3 차원 배열로 구성될 수 있다. 개선된 NAND 아키텍처를 개발하는 것이 바람직하다.
도 1은 예시적인 NAND 메모리 어레이의 영역을 갖는 예시적인 집적 구조의 도시적인 측 단면도이다.
도 2는 다른 예시적인 NAND 메모리 어레이의 영역을 갖는 다른 예시적인 집적 구조의 도시적인 측 단면도이다.
도 3 내지 도 12는 예시적인 방법의 프로세스 단계에서의 예시적인 집적 구조의 도식적인 측 단면도이다.
도 13 내지 도 17은 예시적인 방법의 프로세스 단계에서의 예시적인 집적 구조의 도식적인 측 단면도이다. 도 13의 프로세스 단계는 도 7의 프로세스 단계를 뒤따를 수 있다.
도 18 내지 도 20은 예시적인 방법의 프로세스 단계에서의 예시적인 집적 구조의 도식적인 측 단면도이다. 도 18의 프로세스 단계는 도 8의 프로세스 단계를 뒤따를 수 있다.
도 21 및 도 22는 예시적인 방법의 프로세스 단계에서의 예시적인 집적 구조의 도식적인 측 단면도이다. 도 21의 프로세스 단계는 도 15의 프로세스 단계를 뒤따를 수 있다.
NAND 메모리 셀들의 동작은 채널 재료와 전하-저장 재료 사이의 전하 이동을 포함한다. 예를 들어, NAND 메모리 셀의 프로그래밍은 채널 재료로부터 전하-저장 재료로 전하(즉, 전자)를 이동시킨 다음 전하-저장 재료 내에 전하를 저장하는 단계를 포함할 수 있다. NAND 메모리 셀의 소거는 전하-저장 재료에 저장된 전자들과 재결합하여 전하-저장 재료로부터 전하를 방출하기 위해 전하-저장 재료 내로 홀(hole)을 이동시키는 단계를 포함할 수 있다. 전하-저장 재료는 전하-트랩핑(charge-trapping) 재료(예를 들어, 실리콘 질화물, 금속 도트(dot) 등)을 포함할 수 있다. 종래의 NAND의 문제점은 전하-트랩핑 재료가 메모리 어레이의 다수의 메모리 셀로 확장되어 셀들 간의 전하 이동을 가능하게 할 수 있다는 것이다. 메모리 셀 간의 전하 이동은 데이터 보유 문제를 일으킬 수 있다. 일부 실시예들은 메모리 셀들 간의 전하의 이동을 방해하는 구조들을 포함한다. 예시적인 실시예에서, 전하 이동을 방해하는데 이용되는 구조는 메모리 셀 사이의 영역에서 전하-트랩핑 재료의 얇은 영역일 수 있거나, 메모리 셀 사이의 영역에서 전하-트랩핑 재료의 파괴(break)일 수 있다. 예시적인 실시예가 도 1 내지 도 22를 참조하여 설명된다.
도 1을 참조하여, 집적 구조(10)의 일부가 예시되고, 이들 부분은 3 차원 NAND 메모리 어레이(12)의 단편(fragment)을 포함한다.
집적 구조(10)는 교번하는 제 1 레벨 및 제 2 레벨(18 및 20)의 스택(15)을 포함한다. 레벨(18)은 절연성(즉, 유전체)이고, 레벨(20)은 전도성이다.
절연성 레벨(18)은 절연성 재료(26)를 포함한다. 이러한 절연성 재료는 임의의 적합한 조성물 또는 조성물의 조합을 포함할 수 있고; 예를 들어 실리콘 이산화물을 포함할 수 있다.
전도성 레벨(20)은 전도성 재료들 (28 및 30)을 포함한다. 전도성 재료(28)는 전도성 코어로 간주될 수 있고, 전도성 재료(30)는 전도성 코어를 둘러싸는 외측 전도성 층으로 간주될 수 있다. 전도성 재료(28 및 30)는 서로에 대해 상이한 조성물을 포함할 수 있다. 일부 실시예에서, 전도성 재료(28)는 하나 이상의 금속(예를 들어, 텅스텐, 티타늄 등)을 포함하거나, 이들로 본질적으로 구성되거나, 또는 이들로 구성될 수 있고, 전도성 재료(30)는 하나 이상의 금속-함유 조성물 (예, 금속 질화물, 금속 규화물, 금속 탄화물 등)을 포함하거나, 이들로 본질적으로 구성되거나, 또는 이들로 구성될 수 있다. 일부 실시예에서, 전도성 코어 재료(28)는 하나 이상의 금속(예를 들어, 텅스텐, 티타늄 등)을 포함하거나, 이들로 본질적으로 구성되거나, 또는 이들로 구성될 수 있고, 둘러싸는 전도성 재료(30)는 하나 이상의 금속 질화물(예를 들어, 질화 티타늄, 질화 텅스텐 등)을 포함할 수 있다.
재료(28/30)는 전도성 레벨(20)의 예시적인 구성을 예시한다. 다른 실시예에서, 전도성 레벨(20)은 전도성 재료의 다른 구성을 포함할 수 있다; 예를 들어, 단일 전도성 재료 또는 그 이상의 예시된 두개의 전도성 재료를 포함할 수 있다. 일반적으로, 전도성 레벨(20)은 적절한 조성물 또는 조성물의 조합을 갖는 전도성 재료를 포함할 수 있다; 그리고, 예를 들어, 하나이상의 다양한 금속들 (예를 들어, 텅스텐, 티타늄 등), 금속-함유 조성물(예를 들어, 금속 질화물, 금속 탄화물, 금속 규화물 등)과 전도성으로 도핑된 반도체 재료(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등)을 포함할 수 있다.
절연성 재료(32)는 재료(30)의 외측 전도성 층을 둘러싸는 절연 라이너(insulative liner)를 형성한다. 절연성 재료(32)는 고-k 재료(예를 들어, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 탄탈 산화물 등 중 하나 이상)를 포함할 수 있다; 여기서, 용어 "고-k"는 실리콘 이산화물의 유전 상수보다 큰 유전 상수를 의미한다. 절연성 재료(32)는 단일 균질 재료로 도시되어 있지만, 다른 실시예에서는 절연성 재료가 둘 이상의 이산 조성물을 포함할 수 있다. 예를 들어, 일부 실시예에서, 절연성 재료(32)는 실리콘 이산화물과 하나 이상의 고-k 재료의 라미네이트를 포함할 수 있다. 일부 실시예에서, 절연성 재료(32)는 전하-차단(charge-blocking) 재료로 지칭될 수 있다. 일부 실시예들에서, 전도성 레벨들(20)은 NAND 메모리 어레이의 워드 라인 레벨들로 간주될 수 있다. 워드 라인 레벨들(20)의 종단 단부들(34)은 NAND 메모리 셀들(36)의 제어 게이트 영역(35)으로 기능할 수 있으며, 메모리 셀들(36)의 근접(approximate) 위치들은 도 1에서 괄호로 표시된다.
전도성 레벨(20) 및 절연성 레벨(18)은 임의의 적절한 수직 두께를 가질 수 있다. 일부 실시예들에서, 전도성 레벨들(20) 및 절연성 레벨들(18)은 약 10 나노 미터(nm) 내지 약 300 nm의 범위 내의 수직 두께를 가질 수 있다. 일부 실시예에서, 전도성 레벨(20)은 절연성 레벨(18)과 거의 동일한 수직 두께를 가질 수 있다. 다른 실시예에서, 전도성 레벨(20)은 절연성 레벨(18)과 실질적으로 상이한 수직 두께를 가질 수 있다.
수직으로 적층된 메모리 셀들(36)은 수직 스트링(예컨대, 메모리 셀들의 수직 NAND 스트링과 같은)을 형성하며, 각각의 스트링 내의 메모리 셀들의 수는 전도성 레벨들(20)의 수에 의해 결정된다. 스택은 임의의 적절한 수의 전도성 레벨을 포함할 수 있다. 예를 들어, 스택은 8 개의 전도성 레벨, 16 개의 전도성 레벨, 32 개의 전도성 레벨, 64 개의 전도성 레벨, 512 개의 전도성 레벨, 1028 개의 전도성 레벨 등을 가질 수 있다.
절연성 재료(26 및 32)는 스택(15)을 통해 연장되는 개구(40)의 측벽들(38)을 형성하는 것으로 간주될 수 있으며, 이러한 측벽들은 재료(26)을 따라서 안쪽으로 그리고 재료(32)를 따라서 바깥쪽으로 기복져 있다(undulate). 개구(40)는 위에서 볼 때 연속 형상을 가질 수 있다; 예를 들어 원형, 타원형 등일 수 있다. 따라서, 도 1의 측벽(38)은 개구(40)의 둘레로 연장되는 연속 측벽에 의해 구성될 수 있다.
전하-차단 재료(42)는 워드 라인 레벨들(20)의 종단 단부들(34)을 따라 연장 되고, 절연성 재료(32)에 의해 워드 라인 레벨들(20)의 전도성 재료(30)로부터 이격된다. 예시된 실시예에서, 전하-차단 재료(42)는 워드 라인 레벨들(20)의 종단 단부들(34) 둘레를 랩핑(wrap)한다.
전하-차단 재료(42)는 메모리 셀(30)의 전하-차단 영역을 형성한다. 전하-차단 재료(42)는 임의의 적절한 조성물 또는 조성물의 조합을 포함할 수 있다; 예를 들어, 실리콘 이산화물, 하나 이상의 고-k 유전체 재료들, 등을 포함한다. 일부 실시예들에서, 절연성 재료(32) 및 전하-차단 재료(42)는 함께 메모리 셀들(36)의 전하-차단 영역을 형성한다.
전하-저장 재료(44)는 워드 라인 레벨(20)의 종단 단부(34)(즉, 제어 게이트 영역(35))를 따라서 연장되고, 전하-차단 재료 (32/42)에 의해 종단 단부(34)로부터 이격된다. 전하-저장 재료(44)는 임의의 적절한 조성물 또는 조성물의 조합을 포함할 수 있다; 일부 실시예들에서, 플로팅 게이트 재료(예컨대, 도핑되거나 도핑되지 않은 실리콘) 또는 전하-트랩핑 재료(예컨대, 실리콘 질화물, 금속 도트 등)를 포함할 수 있다. 일부 실시예에서, 전하-저장 재료(44)는 실리콘 및 질소를 포함하는 재료를 포함하거나, 이들로 본질적으로 구성되거나, 또는 이들로 구성될 수 있다. 일부 실시예에서, 전하-저장 재료(44)는 실리콘 질화물로 구성될 수 있고, 약 3nm 내지 약 10 nm 내지의 범위 내의 수평 방향의 두께 T1를 가질 수 있다. 일부 양태에서, "전하 트랩(charge trap)"은 전하 캐리어(예를 들어, 전자 또는 홀)를 가역적으로 포획할 수 있는 에너지 우물(energy well)을 지칭한다.
전하-저장 재료(44)는 갭(45)에 의해 서로 이격된 수직으로 적층된 세그먼트(43)에 제공된다. 갭(45)은 전하 이동이 방해되는 개재 영역으로 지칭될 수 있다. 일부 실시예에서, 전하-저장 재료(44)는 전하-트랩핑 재료(예를 들어, 실리콘 질화물)을 포함하고, 갭(45)는 수직으로 인접한 메모리 셀들(36) 사이에서 전하가 이동하는 것을 방지한다. 그에 반해서, 통상의 3차원 NAND 메모리 어레이는 NAND 스트링의 수직으로 적층된 메모리 셀들 모두를 따라 연장되는 전하-트랩핑 재료의 연속적인 층을 가질 수 있고, 이는 바람직하지 않게는 NAND 스트링의 메모리 셀들간의 전하 이동 및 데이터 손실을 가능하게 한다. 도 1의 실시예는, 이러한 종래의 3 차원 NAND 메모리 어레이와 비교하여 개선된 데이터 보유를 가질 수 있다.
게이트-유전체 재료(46)는 전하-저장 재료(42)를 따라 수직으로 연장되고, 갭(45)내로 연장된다. 게이트-유전체 재료(46)는 임의의 적절한 조성물 또는 조성물의 조합을 포함할 수 있다; 일부 실시예에서는 실리콘 이산화물을 포함하거나, 이들로 본질적으로 구성되거나, 또는 이들로 구성될 수 있다. 게이트-유전체 재료(46)는 메모리 셀(36)의 게이트 유전체 영역을 형성한다. 일부 실시예에서, 레벨(18)의 절연성 재료(26)는 제 1 절연성 재료로 간주될 수 있고, 게이트-유전체 재료(46)는 전하-저장 재료(44)의 세그먼트들 간의 갭(45) 내에 있는 제 2 절연성 재료로 간주될 수 있다. 제 1 절연성 재료 및 제 2 절연성 재료(26 및 46)는 일부 실시예에서 서로 동일한 조성물일 수 있거나 (예를 들어, 둘 다 실리콘 이산화물을 포함할 수 있거나, 이들로 본질적으로 구성되거나, 이들로 구성될 수 있다), 또는 다른 실시예들에서 서로 상이한 조성일 수 있다. 제 1 절연성 재료 및 제 2 절연성 재료(26 및 46)는 계면(47)을 따라 서로 접합한다. 일부 실시예들에서, 보이드(void)들(49)(이들이 옵션임을 표시하기 위해 점선으로 도시된다)은 계면들(47)을 따라 제 1 절연성 재료(26) 내로 연장될 수 있다. 보이드들(49)은 도 10를 참고로 하여 이하 더 상세히 논의되는 바와 같이 재료(26)의 증착 동안에 형성될 수 있다. 게이트-유전체 재료는 프로그래밍 동작, 소거 동작 등 동안에 전하 캐리어가 터널링되거나 달리 통과하는 재료로서 기능할 수 있다. 몇몇 상황에서, 게이트-유전체 재료는 단순히 절연성 재료 또는 유전체 재료로 지칭될 수 있다.
도시된 실시예에서, 제 1 절연성 재료(26)는 계면(47)를 따라 수직 두께 T2를 갖고, 제 2 절연성 재료(46)는 계면(47)를 따라 수직 두께 T3를 갖는다. 수직 두께 T3는 수직 두께 T2보다 작고, 일부 실시예들에서, 수직 두께 T2 의 약 1/2보다 작거나 같을 수 있다. 재료(26 및46)의 수직 두께 T2 및 T3는 일부 실시예에서, 개별적으로 제 1 수직 두께 및 제 2 수직 두께로 지칭될 수 있다.
채널 재료(48)는 게이트-유전체 재료(46)를 따라 수직으로 연장되고(일부 실시예들에서, 스택(15)를 따라 수직으로 연장되는 것으로 간주될 수 있고, 게이트-유전체 재료(46)에 의해 전하-저장 재료(44)로부터 이격된다. 채널 재료(48)는 임의의 적절한 조성물 또는 조성물의 조합을 포함할 수 있다; 일부 실시예들에서, 적절하게 도핑된 실리콘을 포함하거나, 이들로 본질적으로 구성되거나, 또는 이들로 구성될 수 있다. 채널 재료는 그것이 전체적으로 스택(15)을 통과하여 연장되는 것을 표시하기 위해 " 수직으로 연장된다(extending vertically)"로 지칭된다. 수직으로 연장된 재료(48)(수직으로 연장되는 것으로 본 출원에서 설명된 다른 재료)는 레벨들 (18 및 20)의 상단 표면에 대하여 실질적으로 직교하거나 직교하지 않고 연장될 수 있다; 이는 예를 들어, 개구(40)가 레벨(18, 20)들의 상단 표면들에 실질적으로 직교하거나 또는 직교하지 않는 측벽들을 갖는지 여부에 의존한다.
일부 실시예에서, 게이트-유전체 재료(46)는 전하-터널링 재료로 간주될 수 있으며; 즉, 프로그래밍 동작, 소거 동작 동안 메모리 셀들(36)의 전하-저장 재료(44)와 채널 재료(48) 사이에서 전하가 터널링되는 재료인 것으로 간주될 수 있다. 전하-터널링 재료는 상술한 바와 같이 실리콘 이산화물을 포함할 수 있으며, 또는 밴드 갭-엔지니어링된 재료를 포함할 수 있다(예컨대, 2 개의 산화물 사이에 측방으로 샌드위치된 실리콘 질화물과 같은, 여기서 산화물 중 하나 또는 양자는 실리콘 이산화물일 수 있다).
예시된 실시예에서, 절연 영역(50)은 개구(40)의 중앙을 따라 연장된다. 절연 영역(50)은 예를 들어, 실리콘 이산화물, 실리콘 질화물, 등을 포함하는 임의의 적절한 절연 조성물을 포함할 수 있다. 대안적으로, 절연 영역(50)의 적어도 일부는 보이드일 수 있다. 개구(40)의 중앙 아래쪽으로 연장되는 절연 영역(50)을 갖는 예시된 실시예는 소위 중공-채널 구성이다. 다른 실시예에서, 채널 재료(48)는 개구(40)의 중앙 영역을 완전히 채울 수 있어서 이런 중앙 영역내에서 수직으로 연장된 페데스탈(pedestal)을 형성한다.
스택(15)은 베이스(base)(52)에 의해 지지된다. 베이스 (52)와 스택 (15) 사이에 추가적인 재료 및/또는 집적 회로 구조가 존재할 수 있음을 표시하기 위해 베이스 (52)와 스택 (15) 사이에 브레이크가 제공된다. 일부 애플리케이션들에서, 이런 추가의 집적 재료들은 예를 들어, 소스-사이드 선택 게이트 재료 (SGS 재료)를 포함할 수 있다.
베이스(52)는 반도체 재료를 포함할 수 있다; 예를 들어, 단결정 실리콘을 포함하거나, 이들로 본질적으로 구성될 수 있거나, 이들로 구성될 수 있다. 베이스(52)는 반도체 기판으로 지칭될 수 있다. 용어 "반도체 기판"은 반전도성 재료를 포함하는 임의의 구성을 의미하고, 예컨대, 반전도성 웨이퍼(단독으로 또는 다른 재료를 포함하는 어셈블리로), 반전도성 재료 층(단독으로 또는 다른 재료를 포함하는 어셈블리로)을 포함하는 벌크 반전도성 재료들을 포함하지만, 이에 한정되는 것을 아니다. 용어 "기판"은 전술한 반도체 기판을 포함하지만 이에 한정되지 않는 임의의지지 구조를 지칭한다. 일부 애플리케이션에서, 베이스(52)는 집적 회로 제조와 관련된 하나 이상의 재료를 포함하는 반도체 기판에 대응할 수 있다. 이러한 재료는 예를 들어, 내화 금속 재료, 장벽(barrier) 재료, 확산 재료, 절연성 재료 중 하나 이상의 재료를 포함할 수 있다.
도 2는 다른 예시적인 구성을 나타내는 NAND 메모리 어레이(12a)를 갖는 구조(10a)를 도시한다. 도 2의 구성은 갭들(45)(도 1)이 전하-저장 재료(44)의 얇은 영역들(51)로 대체된다는 것을 제외하고는 도 1의 구성과 유사하다. 얇아진 영역(51)은 제어 게이트 영역(35)을 따라 전하-저장 재료의 두께 T1보다 훨씬 작은 두께 T4를 가진다. 얇아진 영역(51)은 전하 이동을 방해하기에 충분히 얇게 형성되어서 하나의 메모리 셀로부터 다른 메모리 셀로의 전하 이동을 방해하는 메모리 셀들(36)간에 개재된 영역들에 대응한다. 일부 실시예에서, 얇아진 영역(51)의 두께 T4는 메모리 셀(36) 내의 전하-저장 재료 세그먼트의 두께 T1의 1/2보다 작을 수 있다. 일부 실시예에서, 얇아진 영역(51)의 두께 T4는 약 2nm 미만, 약 1nm 미만, 약 0.5nm 미만 등일 수 있다. 일부 실시예들에서, 얇아진 영역들(51)은 약 1 단일 층 두께일 수 있다.
도 1 및 도 2의 3 차원 NAND 구성은 임의의 적절한 방법론을 이용하여 제조될 수 있다. 예시적인 방법론은 도면들 3 내지 22를 참고로 하여 설명된다. 제 1 실시예 방법은 도면들 3 내지 12를 참고로 하여 설명된다.
도 3을 참조하여, 구조(10b)는 베이스(52) 위에 교번하는 제 1 레벨(62) 및 제 2 레벨(64)의 수직 스택(60)을 포함한다. 제 1 레벨(62)은 제 1 재료(66)를 포함하고, 제 2 레벨(64)은 제 2 재료(68)를 포함한다. 제 1 재료 및 제 2 재료(66 및 68)는 임의의 적절한 조성물 또는 조성물들의 조합을 포함할 수 있다. 제 1 재료(66)는 제 2 재료(68)에 대해 선택적으로 제거 가능하고, 그 반대도 가능하다. 일부 실시예에서, 제 1 재료(66)는 실리콘 이산화물을 포함하거나, 이들로 본질적으로 구성되거나, 이들로 구성될 수 있다; 제 2 재료(68)는 실리콘 질화물을 포함하거나, 이들로 본질적으로 구성되거나, 이들로 구성될 수 있다.
도 4를 참조하여, 개구(40)가 스택(60)을 통과하여 연장되도록 형성된다. 개구(40)는 임의의 적절한 방법론을 이용하여 형성될 수 있다. 예를 들어, 패터닝된 마스크(미도시)가 개구(40)의 위치를 정의하도록 스택(60) 위에 형성될 수 있고, 그런 다음 개구(40)는 하나 이상의 적절한 에칭으로 스택(60)을 통과하여 연장되도록 형성될 수 있다. 이어서, 패터닝된 마스크가 제거될 수 있다.
개구(40)는 제 1 재료 및 제 2 재료(66 및 68)을 따라 연장되는 측벽(65)을 갖는다.
도 5를 참조하여, 제 1 레벨(62)은 제 2 레벨(64)에 대해 리세스(recess)된다. 이러한 리세싱은 제 2 재료(68)에 대비한 제 1 재료(66)에 대하여 선택적인 임의의 적절한 에칭을 이용하여 달성될 수 있다. 제 1 레벨(62)이 리세스된 후에, 제 2 레벨(64)은 리세스된 제 1 레벨(62) 너머 바깥쪽으로 연장된 돌출된 종단 단부(70)을 갖는다. 공동(72)은 돌출된 종단 단부들(70) 사이의 제 1 레벨(62)로 연장된다. 개구(40)의 측벽 표면(73) 기복이 공동(72) 내로 그리고 돌출된 종단 단부(70) 둘레로 연장된다.
도 6을 참조하여, 전하-차단 재료(42)는 기복 측벽 표면(73)을 따라 형성되고, 전하-저장 재료(44)는 전하-차단 재료(42)를 따라 형성된다. 재료(42/44)는 공동(72)으로 그리고 돌출된 종단 단부(70) 둘레로 연장된다. 일부 실시예에서, 재료(42/44)는 공동(72)을 라이닝하는 것으로 간주될 수 있다. 전하 블록은 메모리 셀에서 이하의 기능을 가질 수 있다 : 프로그램 모드에서, 전하 블록은 전하 캐리어가 전하-저장 재료 (예를 들어, 플로팅-게이트 재료, 전하-트랩핑 재료 등) 밖으로 제어 게이트 쪽으로 통과하는 것을 방지할 수 있다; 소거 모드에서, 전하 블록은 전하 캐리어가 제어 게이트로부터 전하-저장 재료로 흐르는 것을 방지할 수 있다. 전하-차단 영역은 원하는 전하-차단 특성을 제공하는 임의의 적절한 재료(들) 또는 구조(들)를 포함할 수 있다; 예를 들어, 제어 게이트와 전하-저장 재료 사이의 절연성 재료; 전하-트랩핑 재료의 최외측 부분 여기서, 이런 재료는 유전체이고 그리고 이런 부분에 "전하"가 저장되는 곳과 무관하다; 제어 게이트와 전하-트랩핑 재료 사이의 계면 등을 포함할 수 있다.
도 7을 참조하여, 게이트-유전체 재료(46)은 전하-저장 재료(44)을 따라 수직으로 연장되고, 공동(72)을 채우도록 형성된다. 채널 재료(48)는 게이트-유전체 재료(46)를 따라 수직으로 연장되도록 형성된다. 절연성 재료(74)가 그런 다음 개구(40)의 나머지 중앙 영역 내에 형성된다. 절연성 재료(74)는 도 1을 참조하여 전술한 절연 영역(50)을 형성한다; 임의의 적절한 조성물 또는 조성물의 조합(예컨대, 실리콘 질화물, 실리콘 이산화물 등)을 포함할 수 있다. 일부 실시예에서, 절연성 재료(74)는 생략될 수 있고, 보이드가 개구(40)의 중앙 영역 내에 남아 있을 수 있다. 대안적으로, 채널 재료(48)는 개구(40)를 완전히 채우도록 형성될 수 있다.
도 8을 참조하여, 제 1 재료(66)(도 7)는 제거되어 보이드(76)를 남긴다. 이러한 제거는 제 2 재료(68)에 대비한 제 1 재료(66)에 대하여 선택적인 임의의 적절한 에칭으로 달성될 수 있다. 도시되지 않은 프로세싱 단계에서, 제 1 레벨 및 제 2 레벨(62/64)(도 7)에 대한 액세스를 제공하기 위해 슬릿이 스택(60)(도 7)을 통해 형성될 수 있다. 에천트가 제 1 재료(66)에 액세스하기 위해 이러한 슬릿 내로 유동될 수 있다(도 7).
도 9를 참조하여, 전하-차단 재료(42) 및 전하-저장 재료(44)는 보이드(76)에 제공된 에천트로 에칭된다. 에칭은 공동(72) 내의 전하-저장 재료(42) 및 전하-차단 재료(44)의 영역을 제거하여 게이트-유전체 재료(46)의 표면을 노출시키고; 전하-저장 재료(42) 및 전하-차단 재료(44)를 돌출부(70) 둘레로 연장되는 세그먼트(77 및 43)로 각각 패턴화한다.
보이드(76) 내부로부터 전하-차단 재료(42) 및 전하-저장 재료(44) 중 하나 또는 둘 모두의 에칭은 보이드(76)를 형성하는데 이용되는 것과 동일한 에천트로 수행될 수 있거나, 보이드(76)를 형성하는데 이용되는 것과 다른 에천트로 수행될 수 있다.
도 10을 참조하여, 절연성 재료(26)가 보이드(76) 내에 형성된다. 도 3의 제 1 재료(66) 및 제 2 재료(68)와 구별하기 위해, 일부 실시예들에서, 절연성 재료(26)는 제 3 재료로 지칭될 수 있다. 보이드 (49) (이들이 옵션인 것을 표시하기 위해 점선으로 도시됨)는, 예를 들어, 이용되는 재료(26)의 조성, 증착 상태들에 의존하여 보이드 (76) 내에 재료(26)의 증착 후에 재료(26)내에 키홀(keyhole) 보이드로서 잔존하거나 또는 잔존하지 않을 수 있다. 재료(26)는 도시된 실시예에서 계면(47)을 따라 게이트-유전체 재료(46)를 컨택한다.
도 11을 참조하여, 제 2 재료(68)(도 10)는 제거되어 보이드(80)를 남긴다. 이러한 제거는 재료들(26 및 42)에 대비한 제 2 재료(68)에 대하여 선택적인 임의의 적절한 에칭으로 달성될 수 있다. 보이드(80)는 도 8의 프로세스 단계에서 형성된 제 1 보이드(76)와 구별하기 위해 제 2 보이드로 지칭될 수 있다. 용어 "제 1 보이드"는 제 1 재료(66)(도 3)를 제거함으로써 형성된 보이드를 지칭하는데 이용될 수 있고, 용어 "제 2 보이드"는 제 2 재료(68)를 제거함으로써 형성된 보이드를 지칭하는데 이용될 수 있다. 제 2 보이드는 도면들 8 내지 11의 프로세싱으로 도시된 바와 같이, 제 1 보이드 후에 형성될 수 있다 또는 제 1 보이드 전에 형성될 수 있다(도면들 13 내지 도 15를 참조하여 후술되는 프로세스에 도시된 바와 같이).
옵션의 보이드(49)는 제 1 보이드 및 제 2 보이드(76 및 80)와 구별하기 위해 일부 실시예에서 제 3 보이드로 지칭될 수 있다.
도 12를 참조하여, 절연성 재료(32)는 보이드들을 라이닝함으로써 보이드들 내의 절연성 라이너가 되도록 보이드들(80)(도 10)내에 형성된다. 절연성 재료(32)는 도 1을 참조하여 상기에서 논의된 바와 같이 고-k 재료(예를 들어, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 탄탈 산화물 등 중 하나 이상)를 포함할 수 있고, 전하-차단 재료일 수 있다.
전도성 재료(30)는 절연성 재료(32)를 형성한 후에 라이닝된 보이드(80)(도 10) 내에 형성되고, 그런 다음 전도성 재료(28)가 보이드(80) 내에 형성된다(도 10). 전도성 재료(28)는(도 1을 참조하여 상술한 바와 같이) 전도성 코어로 간주될 수 있고, 전도성 재료(30)는 전도성 코어를 둘러싸는 외측 전도성 층으로 간주될 수 있다(또한 도 1를 참조하여 상술된 바와 같이).
도 12의 구조(10b)는 도 1을 참조하여 상술한 NAND 메모리 어레이(12)와 유사한 NAND 메모리 어레이(12b)를 포함한다.
NAND 메모리 어레이를 제조하는 제 2 예시적인 실시예 방법이 도면들 13 내지 17을 참조하여 설명된다.
도 13을 참조하여, 구조(10c)는 도 7의 단계를 뒤따르는 프로세싱 단계에서 도시된다. 제 2 재료(68)(도 7)가 제거되어 보이드(80)(소위 "제 2 보이드")가 남겨진 후에 구조(10c)가 도시된다. 이러한 제거는 재료들(66 및 42)에 대비한 제 2 재료(68)에 대하여 선택적인 임의의 적절한 에칭으로 달성될 수 있다.
도 14를 참조하여, 재료(28, 30 및 32)가 제 2 보이드(80) 내에 형성된다(도 13).
도 15를 참조하여, 제 1 재료(66)(도 14)는 제거되어 보이드(76)(소위 "제 1 보이드")을 남긴다. 이러한 제거는 전하-차단 재료(32 및 42)에 대비한 제 1 재료(66)에 대하여 선택적인 임의의 적절한 에칭으로 달성될 수 있다.
도 16을 참조하여, 전하-차단 재료(42) 및 전하-저장 재료(44)은 도 9를 참조하여 상술된 것과 유사한 프로세싱에서 보이드(76) 내에 제공된 에천트로 에칭된다.
도 17을 참조하여, 보이드(76) 내에 절연성 재료(26)가 형성된다(도 16). 도 17의 구조(10c)는 도 1을 참조하여 전술한 NAND 메모리 어레이(12)와 유사한 NAND 메모리 어레이(12c)를 포함한다.
NAND 메모리 어레이를 제조하는 제 3 예시적인 실시예 방법이 도면들 18 내지 20을 참조하여 설명된다.
도 18을 참조하여, 도 8의 프로세싱 단계를 뒤따르는 프로세싱 단계에서 구조(10d)가 도시된다. 구조(10d)는 제 1 보이드(76)로의 에칭이 공동(72) 내로부터 전하-차단 재료(42)를 제거하고 전하-저장 재료(44)를 얇게 만든 후에 도시된다. 도 9를 참고로 하여 상기에서 설명된 프로세싱에 반해서, 전하-저장 재료(44)은 얇아지지만 제거되지 않는다. 전하-저장 재료(44)는 도 2를 참조하여 상술된 치수를 갖는 최종 두께 T4로 얇아질 수 있다.
도 19를 참조하여, 절연성 재료(26)가 도 10을 참조하여 상술된 것과 유사한 프로세싱으로 보이드(76)(도 18) 내에 형성된다.
도 20을 참조하여, 제 2 재료(68)(도 19)는 도 11를 참조하여 상술된 것 프로세싱과 유사한 프로세싱으로 제거되어 보이드를 남긴다 (도 11의 보이드(80)과 유사); 그런 다음 재료(28, 20 및 32)가 도 12를 참조하여 상술된 프로세싱과 유사한 프로세싱으로 보이드 내에 형성된다.
도 20의 구조(10d)는 도 2을 참조하여 전술한 NAND 메모리 어레이(12a)와 유사한 NAND 메모리 어레이(12d)를 포함한다.
NAND 메모리 어레이를 제조하는 제 4 예시적인 실시예 방법이 도면들 21 및 22를 참조하여 설명된다.
도 21을 참조하여, 도 15의 프로세싱을 뒤따르는 프로세싱 단계에서 구조(10e)가 도시된다. 구조(10e)는 제 1 보이드(76)로의 에칭이 공동(72) 내로부터 전하-차단 재료(42)를 제거하고 전하-저장 재료(44)를 얇게 만든 후에 도시된다. 도 16을 참고로 하여 상기에서 설명된 프로세싱에 반해서, 전하-저장 재료(44)은 얇아지지만 제거되지 않는다. 전하-저장 재료(44)는 도 2를 참조하여 상술된 치수를 갖는 최종 두께 T4로 얇아질 수 있다.
도 22를 참조하여, 절연성 재료(26)가 도 10을 참조하여 상술된 것과 유사한 프로세싱으로 보이드(76)(도 21) 내에 형성된다.
도 22의 구조(10e)는 도 2을 참조하여 전술한 NAND 메모리 어레이(12a)와 유사한 NAND 메모리 어레이(12e)를 포함한다.
전술한 구조들은 전자 시스템에 통합될 수 있다. 이러한 전자 시스템은 예를 들어, 메모리 모듈, 디바이스 드라이버, 파워 모듈, 통신 모뎀, 프로세서 모듈 및 애플리케이션 특정 모듈에 사용될 수 있으며, 다중층, 멀티칩 모듈을 포함할 수 있다. 전자 시스템은 예를 들어 카메라, 무선 디바이스, 디스플레이, 칩셋, 셋톱 박스, 게임, 조명, 차량, 시계, 텔레비전, 휴대 전화, 퍼스널 컴퓨터, 자동차, 산업용 제어 시스템, 항공기 등과 같은 임의의 광범위한 시스템들일 수 있다.
다르게 특정되지 않는 한, 본 출원에 설명된 다양한 재료, 재료, 조성물 등은, 예를 들어, 원자 층 증착(ALD), 화학적 기상 증착(CVD), 물리적 기상 증착(PVD) 등을 포함하여 현재 알려지거나 또는 또한 개발될 임의의 적절한 방법론들로 형성될 수 있다.
용어 "유전체” 및 "전기적으로 절연의" 둘 모두는 절연성 전기적 특성을 갖는 재료를 설명하는데 이용될 수 있다. 용어는 본 개시에서 동의어로 간주된다. 일부 경우들에서, 용어 "유전체", 다른 경우에는 용어 "전기적으로 절연의"의 사용은 이하의 청구항 내에서 선행 베이시스를 단순화하기 위해 이 개시 내에서 언어 변형을 제공하는 것일 수 있으며, 상당한 화학적 또는 전기적 차이를 표시하기 위해 이용되지 않는다.
도면의 다양한 실시예의 특정 방위는 단지 예시적인 것이며, 실시예는 일부 애플리케이션들에서 도시된 방위에 대해 회전될 수 있다. 본 출원에 제공된 설명 및 이어지는 청구항은 구조들이 도면의 특정 방위에 있는지 또는 그러한 방위에 대해 회전하는지에 관계없이 다양한 피처들 간에 설명된 관계를 갖는 임의의 구조에 관련된다.
첨부된 예시들의 단면도는 단면들의 평면들내의 피처들만을 도시하고, 도면을 단순화하기 위해 단면들의 평면 뒤의 재료는 도시하지 않는다.
구조가 다른 구조 "상에(on)" 또는 "에 맞닿은(against)" 인 것으로 위에 있는 것으로 지칭될 때, 그것은 다른 구조상에 바로 있을 수 있거나 또는 개재 구조들이 또한 존재할 수 있다. 그에 반해서, 구조가 다른 구조에 "바로 위에" 또는 "바로 맞닿아"인 것으로 지칭될 때, 개재 구조는 존재하지 않는다.
구조(예를 들어, 층, 재료 등)는 구조가 일반적으로 하지의 베이스(예를 들어, 기판)으로부터 위쪽으로 연장되는 것을 나타내기 위해 "수직으로 연장되는(extending vertically)"이라고 할 수 있다. 수직으로 연장되는 구조는 베이스의 상단 표면에 대해 실질적으로 직교하여 연장되거나 연장되지 않을 수 있다.
일부 실시예는 교번하는 절연성 레벨 및 워드 라인 레벨의 수직 스택을 갖는 NAND 메모리 어레이를 포함한다. 워드 라인 레벨은 제어 게이트 영역에 대응하는 종단 단부를 갖는다. 전하-트랩핑 재료는 워드 라인 레벨의 제어 게이트 영역을 따라서 있고, 전하-차단 재료에 의해 제어 게이트 영역으로부터 이격된다. 수직으로 인접한 워드 라인 레벨을 따라서의 전하-트랩핑 재료는 전하 이동이 방해되는 개재 영역에 의해 이격된다. 채널 재료는 스택을 따라 수직으로 연장되고 전하-터널링 재료에 의해 전하-트랩핑 재료로부터 이격된다.
일부 실시예는 교번하는 절연성 레벨과 워드 라인 레벨의 수직 스택을 갖는 NAND 메모리 어레이를 포함한다. 워드 라인 레벨은 제어 게이트 영역에 대응하는 종단 단부를 갖는다. 절연성 레벨은 워드 라인 레벨 사이의 수직으로 제 1 절연성 재료를 포함한다. 전하-트랩핑 재료는 워드 라인 레벨의 제어 게이트 영역을 따라서 있고, 전하-차단 재료에 의해 제어 게이트 영역으로부터 이격된다. 수직으로 인접한 워드 라인 레벨을 따라서의 전하-트랩핑 재료는 전하 이동을 방해하는 제 2 절연성 재료의 개재 영역에 의해 이격된다. 채널 재료는 스택을 따라 수직으로 연장되고, 전하-터널링 재료에 의해 전하-트랩핑 재료로부터 이격된다.
일부 실시예는 교번하는 절연성 레벨 및 워드 라인 레벨의 수직 스택을 갖는 NAND 메모리 어레이를 포함한다. 워드 라인 레벨은 제어 게이트 영역에 대응하는 종단 단부를 갖는다. 절연성 레벨은 워드 라인 레벨 사이의 수직으로 제 1 절연성 재료를 포함한다. 전하-트랩핑 재료는 워드 라인 레벨의 제어 게이트 영역을 따라서 있고, 전하-차단 재료에 의해 제어 게이트 영역으로부터 이격된다. 수직으로 인접한 워드 라인 레벨을 따라서의 전하-트랩핑 재료는 제 2 절연성 재료의 개재 영역에 의해 이격된다. 전하-트랩핑 재료는 실리콘 및 질소를 포함한다. 제 2 절연성 재료는 산화물을 포함한다. 보이드는 제 1 절연성 재료 및 제 2 절연성 재료의 계면을 따라 제 1 절연성 재료 내로 연장된다. 채널 재료는 스택을 따라 수직으로 연장되고, 전하-터널링 재료에 의해 전하-트랩핑 재료로부터 이격된다.
일부 실시예는 NAND 메모리 어레이를 형성하는 방법을 포함한다. 교번하는 제 1 레벨 및 제 2 레벨의 수직 스택이 형성된다. 제 1 레벨은 제 1 재료를 포함하고 제 2 레벨은 제 2 재료를 포함한다. 제 1 레벨은 제 2 레벨에 대하여 리세스된다. 제 2 레벨은 제 1 레벨을 너머 연장되는 돌출 종단 단부를 갖는다. 공동들은 돌출 종단 단부 사이의 제 1 레벨내로 연장된다. 전하-저장 재료가 제 2 레벨의 종단 단부 주변에 형성된다. 전하-저장 재료는 공동을 라이닝하기 위해 공동내로 연장된다. 전하-터널링 재료는 전하-저장 재료를 따라 수직으로 연장되도록 형성된다. 전하-터널링 재료는 라이닝된 공동을 채운다. 채널 재료는 전하-터널링 재료를 따라 수직으로 연장되도록 형성된다. 제 1 재료가 제거되어 제 1 보이드를 남긴다. 제 1 보이드에 제공된 에천트는 전하-저장 재료로 에칭하는데 사용된다. 전하-저장 재료로의 에칭 후에 절연성 제 3 재료가 제 1 보이드 내에 형성된다. 제 2 재료가 제거되고 제 2 보이드가 형성된다. 전도성 레벨이 제 2 보이드 내에 형성된다. 전도성 레벨은 NAND 메모리 어레이의 워드 라인 레벨이고, 제어 게이트 영역에 대응하는 종단 단부를 갖는다. 제어 게이트 영역은 전하-저장 재료에 인접한다.
일부 실시예는 NAND 메모리 어레이를 형성하는 방법을 포함한다. 교번하는 제 1 레벨 및 제 2 레벨의 수직 스택이 형성된다. 제 1 레벨은 제 1 재료를 포함하고 제 2 레벨은 제 2 재료를 포함한다. 제 1 레벨은 제 2 레벨에 대하여 리세스된다. 제 2 레벨은 제 1 레벨을 너머 연장되는 돌출 종단 단부를 갖는다. 공동들은 돌출 종단 단부 사이의 제 1 레벨내로 연장된다. 제 1 전하-차단 재료는 제 2 레벨의 종단 단부 주변에 형성된다. 실리콘 질화물이 제 1 전하-차단 재료 위에 그리고 제 2 레벨의 종단 단부 주변에 형성된다. 실리콘 질화물 및 제 1 전하-차단 재료는 공동을 라이닝하기 위해 공동 내로 연장된다. 전하-터널링 재료는 실리콘 질화물을 따라 수직으로 연장되도록 형성된다. 전하-터널링 재료는 라이닝된 공동 내로 연장되다. 채널 재료는 전하-터널링 재료를 따라 수직으로 연장되도록 형성된다. 제 1 재료가 제거되어 제 1 보이드를 남긴다. 실리콘 질화물은 제 1 보이드에 제공된 에천트로 에칭된다. 절연성 제 3 재료가 실리콘 질화물로의 에칭 후에 제 1 보이드 내에 형성된다. 제 2 재료가 제거되고 제 2 보이드가 형성된다. 제 2 보이드는 제 2 전하-차단 재료로 라이닝된다. 전도성 레벨은 라이닝된 제 2 보이드 내에 형성된다. 전도성 레벨은 NAND 메모리 어레이의 워드 라인 레벨이고, 제어 게이트 영역에 대응하는 종단 단부를 갖는다. 제어 게이트 영역은 실리콘 질화물에 인접하다. 각각의 전도성 레벨은 외측 전도 층으로 둘러싸인 전도성 코어를 포함한다. 전도성 코어는 외측 전도성 층과 다른 조성물을 포함한다.

Claims (37)

  1. NAND 메모리 어레이에 있어서,
    교번하는 절연성 레벨들과 워드 라인 레벨들의 수직 스택으로서, 상기 워드 라인 레벨들은 제어 게이트 영역들에 대응하는 종단 단부(terminal end)들을 갖는, 상기 수직 스택;
    상기 워드 라인 레벨들의 상기 제어 게이트 영역들을 따라서 그리고 전하-차단 재료에 의해 상기 제어 게이트 영역들로부터 이격된 전하-트랩핑 재료(charge-trapping material)으로서; 수직으로 인접한 워드 라인 레벨들을 따라서의 상기 전하-트랩핑 재료는 전하 이동이 방해되는 개재 영역(intervening region)들에 의해 이격되는, 상기 전하-트랩핑 재료; 및
    상기 스택을 따라 수직으로 연장되고, 전하-터널링 재료에 의해 상기 전하-트랩핑 재료로부터 이격되는 채널 재료를 포함하는, NAND 메모리 어레이.
  2. 제 1 항에 있어서, 상기 전하-트랩핑 재료는 실리콘 및 질소를 포함하는, NAND 메모리 어레이.
  3. 제 1 항에 있어서, 상기 개재 영역들은 상기 전하-트랩핑 재료를 통해 연장되는 갭(gap)들인, NAND 메모리 어레이.
  4. 제 1 항에 있어서, 상기 개재 영역들은 상기 전하-트랩핑 재료의 얇아진 영역들이고, 상기 제어 게이트 영역들을 따라서의 상기 전하-트랩핑 재료는 제 1 두께를 갖고, 상기 전하-트랩핑 재료의 얇아진 영역들은 상기 제 1 두께의 1/2보다 작은 제 2 두께를 갖는, NAND 메모리 어레이.
  5. 제 4 항에 있어서, 상기 제 2 두께는 2nm보다 작은, NAND 메모리 어레이.
  6. 제 4 항에 있어서, 상기 제 2 두께는 0.5nm보다 작은, NAND 메모리 어레이.
  7. NAND 메모리 어레이에 있어서,
    교번하는 절연성 레벨들과 워드 라인 레벨들의 수직 스택으로서, 상기 워드 라인 레벨들은 제어 게이트 영역들에 대응하는 종단 단부들을 갖고, 상기 절연성 레벨들은 상기 워드 라인 레벨들 사이에 수직으로 제 1 절연성 재료를 포함하는, 상기 수직 스택;
    상기 워드 라인 레벨들의 상기 제어 게이트 영역들을 따라서 그리고 전하-차단 재료에 의해 상기 제어 게이트 영역들로부터 이격된 전하-트랩핑 재료(charge-trapping material)으로서; 수직으로 인접한 워드 라인 레벨들을 따라서의 상기 전하-트랩핑 재료는 전하 이동을 방해하는 제 2 절연성 재료의 개재 영역들에 의해 이격되는, 상기 전하-트랩핑 재료; 및
    상기 스택을 따라 수직으로 연장되고, 전하-터널링 재료에 의해 상기 전하-트랩핑 재료로부터 이격되는 채널 재료를 포함하는, NAND 메모리 어레이.
  8. 제 7 항에 있어서, 상기 전하-트랩핑 재료는 실리콘 및 질소를 포함하는, NAND 메모리 어레이.
  9. 제 7 항에 있어서, 상기 제 1 절연성 재료 및 제 2 절연성 재료의 계면을 따라 상기 제 1 절연성 재료 내로 연장되는 보이드(void)들을 포함하는, NAND 메모리 어레이.
  10. 제 7 항에 있어서, 상기 제 1 절연성 재료는 상기 제 1 절연성 재료 및 제 2 절연성 재료의 계면을 따라 제 1 수직 두께를 가지며, 상기 제 2 절연성 재료는 상기 제 1 수직 두께의 약 1/2 보다 작거나 같은 상기 제 1 절연성 재료 및 제 2 절연성 재료의 계면을 따라서 제 2 수직 두께를 갖는, NAND 메모리 어레이.
  11. 제 7 항에 있어서, 상기 제 1 절연성 재료 및 제 2 절연성 재료는 서로 동일한 조성물을 갖는, NAND 메모리 어레이.
  12. 제 7 항에 있어서, 상기 제 1 절연성 재료 및 제 2 절연성 재료는 서로에 대해 상이한 조성물을 갖는, NAND 메모리 어레이.
  13. 제 7 항에 있어서, 각각의 워드 라인 레벨은 외측 전도성 층에 의해 둘러싸인 전도성 코어를 포함하고; 상기 전도성 코어는 상기 외측 전도성 층과 상이한 조성물을 포함하는, NAND 메모리 어레이.
  14. 제 13 항에 있어서, 상기 전도성 코어는 하나 이상의 금속들을 포함하고; 상기 외측 전도성 층들은 금속 질화물을 포함하는, NAND 메모리 어레이.
  15. 제 13 항에 있어서, 각각의 전도성 레벨의 외측 전도성 층을 둘러싸는 고-k 유전체 재료를 더 포함하는, NAND 메모리 어레이.
  16. NAND 메모리 어레이에 있어서,
    교번하는 절연성 레벨들과 워드 라인 레벨들의 수직 스택으로서, 상기 워드 라인 레벨들은 제어 게이트 영역들에 대응하는 종단 단부들을 갖고, 상기 절연성 레벨들은 상기 워드 라인 레벨들 사이에 수직으로 제 1 절연성 재료를 포함하는, 상기 수직 스택;
    상기 워드 라인 레벨들의 상기 제어 게이트 영역들을 따라서 그리고 전하-차단 재료에 의해 상기 제어 게이트 영역들로부터 이격된 전하-트랩핑 재료(charge-trapping material)으로서; 수직으로 인접한 워드 라인 레벨들을 따라서의 상기 전하-트랩핑 재료는 제 2 절연성 재료의 개재 영역들에 의해 이격되고; 상기 전하-트랩핑 재료는 실리콘 및 질소를 포함하고; 상기 제 2 절연성 재료는 산화물을 포함하는, 상기 전하-트랩핑 재료; 및
    상기 제 1 절연성 재료 및 제 2 절연성 재료의 계면을 따라 상기 제 1 절연성 재료 내로 연장되는 보이드(void)들; 및
    상기 스택을 따라 수직으로 연장되고, 전하-터널링 재료에 의해 상기 전하-트랩핑 재료로부터 이격되는 채널 재료를 포함하는, NAND 메모리 어레이.
  17. 제 16 항에 있어서, 상기 제 1 절연성 재료는 상기 제 1 절연성 재료 및 제 2 절연성 재료의 계면을 따라 제 1 수직 두께를 가지며, 상기 제 2 절연성 재료는 상기 제 1 수직 두께의 약 1/2 보다 작거나 같은 상기 제 1 절연성 재료 및 제 2 절연성 재료의 계면을 따라서 제 2 수직 두께를 갖는, NAND 메모리 어레이.
  18. 제 16 항에 있어서, 상기 제 1 절연성 재료 및 제 2 절연성 재료는 서로 동일한 조성물을 갖는, NAND 메모리 어레이.
  19. 제 16 항에 있어서, 상기 제 1 절연성 재료 및 제 2 절연성 재료는 서로에 대해 상이한 조성물을 갖는, NAND 메모리 어레이.
  20. NAND 메모리 어레이를 형성하는 방법에 있어서,
    교번하는 제 1 레벨들 및 제 2 레벨들의 수직 스택을 형성하는 단계로서, 상기 제 1 레벨들은 제 1 재료를 포함하고, 상기 제 2 레벨들은 제 2 재료를 포함하는, 상기 수직 스택을 형성하는 단계;
    상기 제 2 레벨들에 대하여 상기 제 1 레벨들을 리세싱하는 단계(recessing)로서; 상기 제 2 레벨들은 리세스된 상기 제 1 레벨들을 너머 연장되는 돌출 종단 단부들을 갖고; 공동(cavity)들은 상기 돌출 종단 단부들 사이의 상기 제 1 레벨들로 연장되는, 상기 리세싱하는 단계;
    상기 제 2 레벨들의 종단 단부들 주변에 전하-저장 재료를 형성하는 단계로서; 상기 전하-저장 재료는 상기 공동들을 라이닝(line)하기 위해 상기 공동들로 연장되는, 상기 전하-저장 재료를 형성하는 단계;
    상기 전하-저장 재료를 따라서 수직으로 연장되는 전하-터널링 재료를 형성하는 단계로서; 상기 전하-터널링 재료는 라이닝된 상기 공동들을 채우는, 상기 전하-터널링 재료를 형성하는 단계;
    상기 전하-터널링 재료를 따라서 수직으로 연장되는 채널 재료를 형성하는 단계;
    상기 제 1 재료를 제거하여 제 1 보이드(void)들을 남기는 단계;
    상기 제 1 보이들에 제공된 에천트로 상기 전하-저장 재료내로 에칭하는 단계;
    상기 전하-저장 재료내에 에칭 후에 상기 제 1 보이드들 내에 절연성 제 3 재료를 형성하는 단계;
    상기 제 2 재료를 제거하여 제 2 보이드들을 형성하는 단계; 및
    상기 제 2 보이드들 내에 전도성 레벨들을 형성하는 단계로서; 상기 전도성 레벨들은 상기 NAND 메모리 어레이의 워드 라인 레벨들이고, 제어 게이트 영역들에 대응하는 종단 단부들을 갖고; 상기 제어 게이트 영역들은 상기 전하-저장 재료에 인접한, 상기 전도성 레벨들을 형성하는 단계를 포함하는, 방법.
  21. 제 20 항에 있어서, 상기 제 1 보이드들은 상기 제 2 보이드들보다 먼저 형성되는, 방법.
  22. 제 20 항에 있어서, 상기 제 1 보이드들은 상기 제 2 보이드들 후에 형성되는, 방법.
  23. 제 20 항에 있어서, 상기 전하-저장 재료는 전하-트랩핑 재료인, 방법.
  24. 제 23 항에 있어서, 상기 전하-트랩핑 재료 내로 에칭하는 단계는 상기 공동들 내의 상기 전하-트랩핑 재료의 영역을 얇게하는, 방법.
  25. 제 23 항에 있어서, 상기 전하-트랩핑 재료는 실리콘 및 질소를 포함하는, 방법.
  26. 제 20 항에 있어서, 상기 전하-저장 재료내로의 에칭은 상기 공동들내에 상기 전하-저장 재료의 영역들을 제거하여 상기 전하-터널링 재료의 표면들을 노출시키고, 상기 절연성 3 재료는 상기 전하-터널링 재료의 노출된 표면들을 컨택하는, 방법.
  27. 제 26 항에 있어서, 제 3 보이드는 상기 절연성 제 3 재료가 상기 전하-터널링 재료와 컨택하는 계면들을 따라 잔존하는, 방법.
  28. 제 26 항에 있어서, 상기 절연성 제 3 재료 및 상기 전하-터널링 재료는 서로에 대해 상이한 조성물인, 방법.
  29. 제 26 항에 있어서, 상기 절연성 제 3 재료 및 상기 전하-터널링 재료는 서로 동일한 조성물인, 방법.
  30. 제 20 항에 있어서, 상기 제 2 레벨들의 종단 단부들 주변에 상기 전하-저장 재료를 형성하기 전에 상기 제 2 레벨들의 종단 단부들 주변에 전하-차단 재료를 형성하는 단계, 및/또는 상기 제 2 보이드들내에 상기 전도성 레벨들을 형성하기 전에 상기 제 2 보이드들을 라이닝하기 위해 상기 제 2 보이드들 내에 전하-차단 재료를 형성하는 단계를 포함하는, 방법.
  31. NAND 메모리 어레이를 형성하는 방법에 있어서,
    교번하는 제 1 레벨들 및 제 2 레벨들의 수직 스택을 형성하는 단계로서, 상기 제 1 레벨들은 제 1 재료를 포함하고, 상기 제 2 레벨들은 제 2 재료를 포함하는, 상기 수직 스택을 형성하는 단계;
    상기 제 2 레벨들에 대하여 상기 제 1 레벨들을 리세싱하는 단계(recessing)로서; 상기 제 2 레벨들은 리세스된 상기 제 1 레벨들을 너머 연장되는 돌출 종단 단부들을 갖고; 공동(cavity)들은 상기 돌출 종단 단부들 사이의 상기 제 1 레벨들로 연장되는, 상기 리세싱하는 단계;
    상기 제 2 레벨들의 종단 단부들 주변에 제 1 전하-차단 재료를 형성하는 단계;
    상기 제 2 레벨들의 종단 단부들 주변에 그리고 상기 제 1 전하-차단 재료 위에 실리콘 질화물을 형성하는 단계로서; 상기 실리콘 질화물 및 상기 제 1 전하-차단 재료는 상기 공동들을 라이닝(line)하기 위해 상기 공동들로 연장되는, 상기 전하-저장 재료를 형성하는 단계;
    상기 실리콘 질화물을 따라서 수직으로 연장되는 전하-터널링 재료를 형성하는 단계로서; 상기 전하-터널링 재료는 라이닝된 상기 공동들내로 연장되는, 상기 전하-터널링 재료를 형성하는 단계;
    상기 전하-터널링 재료를 따라서 수직으로 연장되는 채널 재료를 형성하는 단계;
    상기 제 1 재료를 제거하여 제 1 보이드(void)들을 남기는 단계;
    상기 제 1 보이드들에 제공된 에천트로 상기 실리콘 질화물을 에칭하는 단계;
    상기 실리콘 질화물로의 에칭 후에 상기 제 1 보이드들 내에 절연성 제 3 재료를 형성하는 단계;
    상기 제 2 재료를 제거하여 제 2 보이드들을 형성하는 단계;
    상기 제 2 보이드들을 제 2 전하-차단 재료로 라이닝하는 단계; 및
    라이닝된 상기 제 2 보이드들 내에 전도성 레벨들을 형성하는 단계로서; 상기 전도성 레벨들은 상기 NAND 메모리 어레이의 워드 라인 레벨들이고, 제어 게이트 영역들에 대응하는 종단 단부들을 갖고; 상기 제어 게이트 영역들은 상기 실리콘 질화물에 인접하고; 각각의 상기 전도성 레벨들은 외측 전도성 층에 의해 둘러싸인 전도성 코어를 포함하고, 상기 전도성 코어는 상기 외측 전도성 층과 상이한 조성물을 포함하는, 상기 전도성 레벨들을 형성하는 단계를 포함하는, 방법.
  32. 제 31 항에 있어서, 상기 실리콘 질화물 내로의 에칭은 상기 공동들 내의 상기 실리콘 질화물의 영역들을 얇게하는, 방법.
  33. 제 32 항에 있어서, 상기 실리콘 질화물의 얇아진 영역은 상기 실리콘 질화물의 원래 두께의 약 1/2 보다 작거나 같은 두께를 갖는, 방법.
  34. 제 31 항에 있어서, 상기 실리콘 질화물 내로의 에칭은 상기 공동들내에 상기 실리콘 질화물의 영역들을 제거하여 상기 전하-터널링 재료의 표면을 노출시키고, 상기 절연성 3 재료는 상기 전하-터널링 재료의 노출된 표면들을 컨택하는, 방법.
  35. 제 34 항에 있어서, 제 3 보이드는 상기 절연성 제 3 재료가 상기 전하-터널링 재료와 컨택하는 계면들을 따라 잔존하는, 방법.
  36. 제 34 항에 있어서, 상기 절연성 제 3 재료 및 상기 전하-터널링 재료는 서로에 대해 상이한 조성물인, 방법.
  37. 제 34 항에 있어서, 상기 절연성 제 3 재료 및 상기 전하-터널링 재료는 서로 동일한 조성물인, 방법.
KR1020197025274A 2017-02-01 2018-01-31 Ｎａｎｄ 메모리 어레이들 및 ｎａｎｄ 메모리 어레이들을 형성하는 방법 KR102237409B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/422,307 2017-02-01
US15/422,307 US10431591B2 (en) 2017-02-01 2017-02-01 NAND memory arrays
PCT/US2018/016144 WO2018144538A1 (en) 2017-02-01 2018-01-31 Nand memory arrays, and methods of forming nand memory arrays

Publications (2)

Publication Number Publication Date
KR20190104430A true KR20190104430A (ko) 2019-09-09
KR102237409B1 KR102237409B1 (ko) 2021-04-08

Family

ID=62980215

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020197025274A KR102237409B1 (ko) 2017-02-01 2018-01-31 Ｎａｎｄ 메모리 어레이들 및 ｎａｎｄ 메모리 어레이들을 형성하는 방법

Country Status (6)

Country Link
US (3) US10431591B2 (ko)
EP (1) EP3577690A4 (ko)
JP (1) JP6884218B2 (ko)
KR (1) KR102237409B1 (ko)
CN (1) CN110249428A (ko)
WO (1) WO2018144538A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210022104A (ko) * 2018-11-22 2021-03-02 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스 및 그 제조 방법

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102130558B1 (ko) 2013-09-02 2020-07-07 삼성전자주식회사 반도체 장치
US10431591B2 (en) 2017-02-01 2019-10-01 Micron Technology, Inc. NAND memory arrays
US10083981B2 (en) 2017-02-01 2018-09-25 Micron Technology, Inc. Memory arrays, and methods of forming memory arrays
US10170493B1 (en) 2017-12-20 2019-01-01 Micron Technology, Inc. Assemblies having vertically-stacked conductive structures
US10283524B1 (en) 2017-12-20 2019-05-07 Micron Technology, Inc. Methods of filling horizontally-extending openings of integrated assemblies
US10593695B1 (en) 2018-10-17 2020-03-17 Micron Technology, Inc. Integrated assemblies having charge-trapping material arranged in vertically-spaced segments, and methods of forming integrated assemblies
US10770472B2 (en) * 2018-10-31 2020-09-08 Micron Technology, Inc. Memory arrays, and methods of forming memory arrays
WO2020103082A1 (en) 2018-11-22 2020-05-28 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
EP3844814B1 (en) * 2018-11-22 2024-01-03 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabrication methods thereof
US11721727B2 (en) * 2018-12-17 2023-08-08 Sandisk Technologies Llc Three-dimensional memory device including a silicon-germanium source contact layer and method of making the same
CN110914986B (zh) 2019-03-29 2021-05-14 长江存储科技有限责任公司 三维存储器件及其制造方法
CN110061008B (zh) * 2019-03-29 2020-11-17 长江存储科技有限责任公司 3d nand闪存及其制备方法
CN110137176B (zh) * 2019-03-29 2020-06-23 长江存储科技有限责任公司 3d nand闪存及制备方法
CN110914985B (zh) 2019-03-29 2021-04-27 长江存储科技有限责任公司 三维存储器件及其制造方法
CN110896670B (zh) 2019-03-29 2021-06-08 长江存储科技有限责任公司 三维存储器件及其制造方法
CN110896672B (zh) * 2019-03-29 2021-05-25 长江存储科技有限责任公司 三维存储器件及其制造方法
WO2020199390A1 (en) * 2019-03-29 2020-10-08 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabrication methods thereof
CN110047839B (zh) * 2019-03-29 2020-05-19 长江存储科技有限责任公司 3d nand闪存及制备方法
TWI749360B (zh) * 2019-03-29 2021-12-11 大陸商長江存儲科技有限責任公司 三維記憶體及其製造方法
CN110896671B (zh) 2019-03-29 2021-07-30 长江存储科技有限责任公司 三维存储器件及其制造方法
CN110071114B (zh) * 2019-03-29 2020-04-17 长江存储科技有限责任公司 3d nand闪存及其制备方法
US11056497B2 (en) 2019-05-09 2021-07-06 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
US11289501B2 (en) * 2019-05-20 2022-03-29 Micron Technology, Inc. Integrated assemblies having vertically-extending channel material with alternating regions of different dopant distributions, and methods of forming integrated assemblies
US10957775B2 (en) 2019-07-01 2021-03-23 Micron Technology, Inc. Assemblies having conductive structures with three or more different materials
US11024644B2 (en) * 2019-08-22 2021-06-01 Micron Technology, Inc. Integrated assemblies having vertically-spaced channel material segments, and methods of forming integrated assemblies
US11081497B2 (en) * 2019-08-22 2021-08-03 Micron Technology, Inc. Integrated assemblies having vertically-spaced channel material segments, and methods of forming integrated assemblies
US11244954B2 (en) 2019-08-22 2022-02-08 Micron Technology, Inc. Integrated assemblies having vertically-spaced channel material segments, and methods of forming integrated assemblies
EP3895214B1 (en) 2019-09-20 2024-04-10 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and manufacturing method thereof
KR20210060723A (ko) * 2019-11-18 2021-05-27 삼성전자주식회사 반도체 장치
EP3828918A1 (en) 2019-11-29 2021-06-02 Imec VZW Low parasitic ccb heterojunction bipolar transistor
KR20210082976A (ko) * 2019-12-26 2021-07-06 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
CN111048516B (zh) * 2020-01-02 2022-04-29 长江存储科技有限责任公司 3d nand存储器件及其制造方法
JP2021118234A (ja) * 2020-01-23 2021-08-10 キオクシア株式会社 半導体記憶装置
WO2021163831A1 (en) * 2020-02-17 2021-08-26 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabrication methods thereof
KR20210106295A (ko) 2020-02-20 2021-08-30 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20210106294A (ko) 2020-02-20 2021-08-30 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20210106293A (ko) * 2020-02-20 2021-08-30 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
WO2021243484A1 (zh) * 2020-05-30 2021-12-09 华为技术有限公司 一种铁电存储器及其制作方法、电子设备
US11889683B2 (en) * 2020-07-01 2024-01-30 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
KR20220009295A (ko) 2020-07-15 2022-01-24 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20220009296A (ko) 2020-07-15 2022-01-24 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR102537270B1 (ko) * 2020-09-15 2023-05-26 한양대학교 산학협력단 백 게이트 구조를 기반으로 강유전체층을 이용하는 3차원 플래시 메모리
WO2022080842A1 (ko) * 2020-10-13 2022-04-21 한양대학교 산학협력단 3차원 플래시 메모리, 그 제조 방법 및 그 동작 방법
KR102504650B1 (ko) * 2020-10-21 2023-02-28 한양대학교 산학협력단 집적도를 개선하는 3차원 플래시 메모리 및 그 제조 방법
KR102493068B1 (ko) * 2020-10-13 2023-01-30 한양대학교 산학협력단 듀얼 게이트 구조의 3차원 플래시 메모리 및 그 동작 방법
US11488975B2 (en) * 2020-10-27 2022-11-01 Sandisk Technologies Llc Multi-tier three-dimensional memory device with nested contact via structures and methods for forming the same
KR20220059122A (ko) * 2020-11-02 2022-05-10 삼성전자주식회사 반도체 장치 및 이를 포함하는 대용량 데이터 저장 시스템
US11476276B2 (en) * 2020-11-24 2022-10-18 Macronix International Co., Ltd. Semiconductor device and method for fabricating the same
US20230037066A1 (en) * 2021-07-30 2023-02-02 Micron Technology, Inc. Integrated Assemblies and Methods of Forming Integrated Assemblies
US20230043163A1 (en) * 2021-08-06 2023-02-09 Micron Technology, Inc. Integrated Assemblies and Methods of Forming Integrated Assemblies
JP2023046164A (ja) * 2021-09-22 2023-04-03 キオクシア株式会社 半導体装置
KR20240028041A (ko) * 2022-08-24 2024-03-05 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120007838A (ko) * 2010-07-15 2012-01-25 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
KR20130066950A (ko) * 2011-12-13 2013-06-21 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR20140042418A (ko) * 2012-09-28 2014-04-07 코오롱인더스트리 주식회사 폴리에스테르 필름
WO2016025192A1 (en) * 2014-08-11 2016-02-18 Sandisk Technologies Inc. Three dimensional nand string with discrete charge trap segments
US20160268292A1 (en) * 2015-03-13 2016-09-15 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US20160284719A1 (en) * 2015-03-23 2016-09-29 Micron Technology, Inc. Integrated Structures and Methods of Forming Vertically-Stacked Memory Cells

Family Cites Families (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7420819B2 (en) 2005-06-23 2008-09-02 Inventec Corporation Expanding high speed transport interface hardware method for motherboard
US7829938B2 (en) 2005-07-14 2010-11-09 Micron Technology, Inc. High density NAND non-volatile memory device
US7646041B2 (en) * 2006-12-04 2010-01-12 Samsung Electronics Co., Ltd. Non-volatile memory devices including vertical channels, methods of operating, and methods of fabricating the same
EP2225774A4 (en) * 2007-12-27 2013-04-24 Toshiba Kk SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREFOR
KR101495806B1 (ko) * 2008-12-24 2015-02-26 삼성전자주식회사 비휘발성 기억 소자
KR101585616B1 (ko) * 2009-12-16 2016-01-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101075494B1 (ko) 2009-12-18 2011-10-21 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
KR101773044B1 (ko) * 2010-05-24 2017-09-01 삼성전자주식회사 비휘발성 메모리 소자 및 이의 제조 방법과, 이를 포함하는 메모리 모듈 및 시스템
US10128261B2 (en) * 2010-06-30 2018-11-13 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
US8349681B2 (en) 2010-06-30 2013-01-08 Sandisk Technologies Inc. Ultrahigh density monolithic, three dimensional vertical NAND memory device
KR101699515B1 (ko) * 2010-09-01 2017-02-14 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101762823B1 (ko) 2010-10-29 2017-07-31 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 제조 방법
KR20120068392A (ko) 2010-12-17 2012-06-27 삼성전자주식회사 비휘발성 메모리 소자 및 반도체 소자의 콘택 플러그의 제조 방법
JP5431386B2 (ja) * 2011-02-22 2014-03-05 株式会社東芝 半導体記憶装置
JP2012244180A (ja) 2011-05-24 2012-12-10 Macronix Internatl Co Ltd 多層接続構造及びその製造方法
KR20130077441A (ko) 2011-12-29 2013-07-09 에스케이하이닉스 주식회사 비휘발성 메모리 장치의 제조 방법
US8658499B2 (en) 2012-07-09 2014-02-25 Sandisk Technologies Inc. Three dimensional NAND device and method of charge trap layer separation and floating gate formation in the NAND device
AU2013211511A1 (en) * 2012-08-03 2014-02-20 Cgg Services Sa Streamer coating device and method
US10403766B2 (en) * 2012-12-04 2019-09-03 Conversant Intellectual Property Management Inc. NAND flash memory with vertical cell stack structure and method for manufacturing same
US8853818B2 (en) 2013-02-20 2014-10-07 Macronix International Co., Ltd. 3D NAND flash memory
US9184175B2 (en) 2013-03-15 2015-11-10 Micron Technology, Inc. Floating gate memory cells in vertical memory
KR102091724B1 (ko) 2013-03-18 2020-03-20 삼성전자 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR102099294B1 (ko) 2013-05-13 2020-04-09 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9159845B2 (en) 2013-05-15 2015-10-13 Micron Technology, Inc. Charge-retaining transistor, array of memory cells, and methods of forming a charge-retaining transistor
KR102078597B1 (ko) * 2013-06-27 2020-04-08 삼성전자주식회사 반도체 장치
KR102195112B1 (ko) 2013-11-19 2020-12-24 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102175763B1 (ko) 2014-04-09 2020-11-09 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
US9666449B2 (en) 2014-06-17 2017-05-30 Micron Technology, Inc. Conductors having a variable concentration of germanium for governing removal rates of the conductor during control gate formation
US9324729B2 (en) 2014-06-24 2016-04-26 Kabushiki Kaisha Toshiba Non-volatile memory device having a multilayer block insulating film to suppress gate leakage current
US9349745B2 (en) 2014-08-25 2016-05-24 Macronix International Co., Ltd. 3D NAND nonvolatile memory with staggered vertical gates
US9620514B2 (en) * 2014-09-05 2017-04-11 Sandisk Technologies Llc 3D semicircular vertical NAND string with self aligned floating gate or charge trap cell memory cells and methods of fabricating and operating the same
US9917096B2 (en) * 2014-09-10 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
CN104241294B (zh) * 2014-09-16 2017-04-26 华中科技大学 一种非易失性三维半导体存储器及其制备方法
US9305934B1 (en) * 2014-10-17 2016-04-05 Sandisk Technologies Inc. Vertical NAND device containing peripheral devices on epitaxial semiconductor pedestal
US9305937B1 (en) * 2014-10-21 2016-04-05 Sandisk Technologies Inc. Bottom recess process for an outer blocking dielectric layer inside a memory opening
US9449980B2 (en) * 2014-10-31 2016-09-20 Sandisk Technologies Llc Band gap tailoring for a tunneling dielectric for a three-dimensional memory structure
US9634097B2 (en) 2014-11-25 2017-04-25 Sandisk Technologies Llc 3D NAND with oxide semiconductor channel
US9553100B2 (en) * 2014-12-04 2017-01-24 Sandisk Techologies Llc Selective floating gate semiconductor material deposition in a three-dimensional memory structure
US9443865B2 (en) 2014-12-18 2016-09-13 Sandisk Technologies Llc Fabricating 3D NAND memory having monolithic crystalline silicon vertical NAND channel
KR20160080365A (ko) 2014-12-29 2016-07-08 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US9478558B2 (en) 2015-01-20 2016-10-25 Sandisk Technologies Llc Semiconductor structure with concave blocking dielectric sidewall and method of making thereof by isotropically etching the blocking dielectric layer
US9842847B2 (en) 2015-02-11 2017-12-12 Micron Technology, Inc. Drain select gate formation methods and apparatus
US9870945B2 (en) 2015-03-10 2018-01-16 Sandisk Technologies Llc Crystalline layer stack for forming conductive layers in a three-dimensional memory structure
US9613975B2 (en) 2015-03-31 2017-04-04 Sandisk Technologies Llc Bridge line structure for bit line connection in a three-dimensional semiconductor device
US9601508B2 (en) * 2015-04-27 2017-03-21 Sandisk Technologies Llc Blocking oxide in memory opening integration scheme for three-dimensional memory structure
US9627399B2 (en) 2015-07-24 2017-04-18 Sandisk Technologies Llc Three-dimensional memory device with metal and silicide control gates
DE112016004265T5 (de) 2015-09-21 2018-06-07 Monolithic 3D Inc. 3d halbleitervorrichtung und -struktur
KR102336739B1 (ko) * 2015-09-25 2021-12-06 삼성전자주식회사 비휘발성 메모리 장치
US9659955B1 (en) * 2015-10-28 2017-05-23 Sandisk Technologies Llc Crystalinity-dependent aluminum oxide etching for self-aligned blocking dielectric in a memory structure
US9620512B1 (en) 2015-10-28 2017-04-11 Sandisk Technologies Llc Field effect transistor with a multilevel gate electrode for integration with a multilevel memory device
US9842851B2 (en) * 2015-10-30 2017-12-12 Sandisk Technologies Llc Three-dimensional memory devices having a shaped epitaxial channel portion
US9859363B2 (en) * 2016-02-16 2018-01-02 Sandisk Technologies Llc Self-aligned isolation dielectric structures for a three-dimensional memory device
US9721663B1 (en) * 2016-02-18 2017-08-01 Sandisk Technologies Llc Word line decoder circuitry under a three-dimensional memory array
US9812463B2 (en) 2016-03-25 2017-11-07 Sandisk Technologies Llc Three-dimensional memory device containing vertically isolated charge storage regions and method of making thereof
US9741737B1 (en) * 2016-04-15 2017-08-22 Micron Technology, Inc. Integrated structures comprising vertical channel material and having conductively-doped semiconductor material directly against lower sidewalls of the channel material
US10355139B2 (en) 2016-06-28 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device with amorphous barrier layer and method of making thereof
US10529620B2 (en) 2016-07-13 2020-01-07 Sandisk Technologies Llc Three-dimensional memory device containing word lines formed by selective tungsten growth on nucleation controlling surfaces and methods of manufacturing the same
KR102563924B1 (ko) * 2016-08-05 2023-08-04 삼성전자 주식회사 수직형 메모리 소자
US9711229B1 (en) * 2016-08-24 2017-07-18 Sandisk Technologies Llc 3D NAND with partial block erase
US10083981B2 (en) 2017-02-01 2018-09-25 Micron Technology, Inc. Memory arrays, and methods of forming memory arrays
US10431591B2 (en) 2017-02-01 2019-10-01 Micron Technology, Inc. NAND memory arrays
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US9922992B1 (en) 2017-04-10 2018-03-20 Sandisk Technologies Llc Doping channels of edge cells to provide uniform programming speed and reduce read disturb
US9985049B1 (en) 2017-04-28 2018-05-29 Micron Technology, Inc. Arrays of elevationally-extending strings of memory cells and methods of forming memory arrays
US10957775B2 (en) * 2019-07-01 2021-03-23 Micron Technology, Inc. Assemblies having conductive structures with three or more different materials

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120007838A (ko) * 2010-07-15 2012-01-25 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
KR20130066950A (ko) * 2011-12-13 2013-06-21 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR20140042418A (ko) * 2012-09-28 2014-04-07 코오롱인더스트리 주식회사 폴리에스테르 필름
WO2016025192A1 (en) * 2014-08-11 2016-02-18 Sandisk Technologies Inc. Three dimensional nand string with discrete charge trap segments
US20160268292A1 (en) * 2015-03-13 2016-09-15 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US20160284719A1 (en) * 2015-03-23 2016-09-29 Micron Technology, Inc. Integrated Structures and Methods of Forming Vertically-Stacked Memory Cells

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210022104A (ko) * 2018-11-22 2021-03-02 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스 및 그 제조 방법

Also Published As

Publication number Publication date
EP3577690A4 (en) 2020-01-22
KR102237409B1 (ko) 2021-04-08
US11201164B2 (en) 2021-12-14
US10431591B2 (en) 2019-10-01
US20180219017A1 (en) 2018-08-02
WO2018144538A1 (en) 2018-08-09
JP6884218B2 (ja) 2021-06-09
EP3577690A1 (en) 2019-12-11
US20190378858A1 (en) 2019-12-12
US10340286B2 (en) 2019-07-02
CN110249428A (zh) 2019-09-17
JP2020505779A (ja) 2020-02-20
US20180374860A1 (en) 2018-12-27

Similar Documents

Publication Publication Date Title
KR102237409B1 (ko) Ｎａｎｄ 메모리 어레이들 및 ｎａｎｄ 메모리 어레이들을 형성하는 방법
KR102332432B1 (ko) 메모리 어레이들, 및 메모리 어레이들을 형성하는 방법들
US9159570B2 (en) Non-volatile memory device and method for fabricating the same
CN109496358B (zh) 3d nand存储器件的结构及其形成方法
US8907398B2 (en) Gate structure in non-volatile memory device
KR20190098272A (ko) 메모리 셀, 집적 구조체 및 메모리 어레이
US10453858B2 (en) Methods of forming integrated structures
US8877587B2 (en) Nonvolatile memory device and method for fabricating the same
US20130307050A1 (en) Nonvolatile memory device and method for fabricating the same
JP2014509454A (ja) 電荷蓄積装置、システム、および方法
US20160293623A1 (en) Integrated Structures and Methods of Forming Vertically-Stacked Memory Cells
US8470704B2 (en) Nonvolatile memory device and method of forming the nonvolatile memory device including giving an upper portion of an insulating layer an etching selectivity with respect to a lower portion
US8232170B2 (en) Methods for fabricating semiconductor devices with charge storage patterns
US10658480B2 (en) Memory device
WO2009046026A1 (en) Retention improvement in dual-gate memory
JP2013069901A (ja) 不揮発性半導体記憶装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant