KR20210022104A - 3차원 메모리 디바이스 및 그 제조 방법 - Google Patents
3차원 메모리 디바이스 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20210022104A KR20210022104A KR1020217002045A KR20217002045A KR20210022104A KR 20210022104 A KR20210022104 A KR 20210022104A KR 1020217002045 A KR1020217002045 A KR 1020217002045A KR 20217002045 A KR20217002045 A KR 20217002045A KR 20210022104 A KR20210022104 A KR 20210022104A
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- layer
- layers
- substrate
- way
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title description 34
- 238000000034 method Methods 0.000 claims abstract description 130
- 239000000758 substrate Substances 0.000 claims abstract description 115
- 239000004065 semiconductor Substances 0.000 claims abstract description 97
- 239000000463 material Substances 0.000 claims description 91
- 238000007789 sealing Methods 0.000 claims description 89
- 238000005530 etching Methods 0.000 claims description 74
- 230000000903 blocking effect Effects 0.000 claims description 72
- 230000008569 process Effects 0.000 claims description 70
- 238000000151 deposition Methods 0.000 claims description 64
- 239000004020 conductor Substances 0.000 claims description 51
- 230000005641 tunneling Effects 0.000 claims description 39
- 125000006850 spacer group Chemical group 0.000 claims description 32
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 26
- 239000003989 dielectric material Substances 0.000 claims description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 19
- 229910052710 silicon Inorganic materials 0.000 claims description 19
- 239000010703 silicon Substances 0.000 claims description 19
- 229920005591 polysilicon Polymers 0.000 claims description 17
- 239000011810 insulating material Substances 0.000 claims description 15
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical group O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 14
- 229920002120 photoresistant polymer Polymers 0.000 claims description 14
- 229910052721 tungsten Inorganic materials 0.000 claims description 13
- 238000001039 wet etching Methods 0.000 claims description 13
- 239000010949 copper Substances 0.000 claims description 11
- 229910021332 silicide Inorganic materials 0.000 claims description 11
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 11
- 239000010937 tungsten Substances 0.000 claims description 11
- 239000000956 alloy Substances 0.000 claims description 9
- 229910052782 aluminium Inorganic materials 0.000 claims description 9
- 150000001875 compounds Chemical class 0.000 claims description 9
- 229910052802 copper Inorganic materials 0.000 claims description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 8
- 239000011800 void material Substances 0.000 claims description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 7
- 229910045601 alloy Inorganic materials 0.000 claims description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 7
- 229910017052 cobalt Inorganic materials 0.000 claims description 6
- 239000010941 cobalt Substances 0.000 claims description 6
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 6
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 claims description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 6
- 238000001289 rapid thermal chemical vapour deposition Methods 0.000 claims description 6
- 229910044991 metal oxide Inorganic materials 0.000 claims description 5
- 150000004706 metal oxides Chemical class 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 3
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 3
- 229910052799 carbon Inorganic materials 0.000 claims description 3
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052914 metal silicate Inorganic materials 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 239000011733 molybdenum Substances 0.000 claims description 3
- 239000002105 nanoparticle Substances 0.000 claims description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- 229910052707 ruthenium Inorganic materials 0.000 claims description 3
- 150000004760 silicates Chemical class 0.000 claims description 3
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 239000010936 titanium Substances 0.000 claims description 3
- 229910004541 SiN Inorganic materials 0.000 claims description 2
- 229910001092 metal group alloy Inorganic materials 0.000 claims description 2
- 239000002253 acid Substances 0.000 claims 1
- 230000003647 oxidation Effects 0.000 claims 1
- 238000007254 oxidation reaction Methods 0.000 claims 1
- 229910052727 yttrium Inorganic materials 0.000 claims 1
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 claims 1
- 239000010410 layer Substances 0.000 description 498
- 230000015572 biosynthetic process Effects 0.000 description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 238000001312 dry etching Methods 0.000 description 15
- 238000000231 atomic layer deposition Methods 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 238000009616 inductively coupled plasma Methods 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 7
- 238000005240 physical vapour deposition Methods 0.000 description 5
- 239000002356 single layer Substances 0.000 description 5
- 230000008021 deposition Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 238000004321 preservation Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 2
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 2
- 238000004549 pulsed laser deposition Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- -1 arsenide Chemical compound 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000003595 mist Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 238000011112 process operation Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
-
- H01L27/11582—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H01L27/11568—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Drying Of Semiconductors (AREA)
Abstract
전자 수송을 제한하는 메모리층을 갖는 3차원(3D) 메모리 디바이스 및 3D 메모리 디바이스를 형성하는 방법의 실시형태들이 개시된다. 3D 메모리 디바이스를 형성하는 방법은 하기의 동작들을 포함한다. 먼저, 초기 채널 홀(channel hole)이 구조에 형성될 수 있다. 구조는 계단 구조를 포함할 수 있다. 구조는 기판 위로 교호로 배치되는 복수의 제1 층 및 복수의 제2 층을 포함할 수 있다. 초기 채널 홀의 측벽에서 복수의 제1 층의 각각의 층의 측면과 복수의 제2 층의 각각의 층의 측면 사이에 오프셋을 형성하여 채널 홀을 형성할 수 있다. 이어서, 반도체 채널이 채널 홀에 기초하여 형성될 수 있다. 또한, 복수의 게이트 전극이 복수의 제2 층에 기초하여 형성될 수 있다.
Description
본 개시물의 실시형태들은 3차원(3D) 메모리 디바이스 및 그 제조 방법에 관한 것이다.
평면 메모리 셀은 공정 기술, 회로 설계, 프로그래밍 알고리즘, 및 제조 프로세스를 개선함으로써 더 작은 사이즈로 크기가 조정된다. 그러나, 메모리 셀의 피처(feature) 사이즈가 하한에 가까워짐에 따라, 평면 프로세스 및 제조 기술이 도전 과제로 되고 고비용화된다. 결과적으로, 평면 메모리 셀의 메모리 밀도는 상한에 가까워진다.
3D 메모리 아키텍처는 평면 메모리 셀의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이 및 메모리 어레이에 대한 신호 제어를 위한 주변 장치를 포함한다.
본 명세서에서는 3D 메모리 디바이스 및 3D 메모리 디바이스를 제조하는 제조 방법의 실시형태들이 개시된다.
일 실시예에 있어서, 3D 메모리 디바이스를 형성하기 위한 방법이 개시된다. 방법은 하기의 동작들을 포함할 수 있다. 먼저, 초기 채널 홀(channel hole)이 구조에 형성될 수 있다. 구조는 내부에 메모리 셀을 형성하기에 적합한 임의의 구조를 포함할 수 있다. 예를 들어, 구조는 계단 구조 및/또는 복수의 층으로 이루어진 스택(stack) 구조를 포함할 수 있다. 실시형태에 있어서, 구조는 기판 위로 교호로 배치되는 복수의 제1 층 및 복수의 제2 층을 포함할 수 있다. 초기 채널 홀의 측벽에서 복수의 제1 층의 각각의 층의 측면과 복수의 제2 층의 각각의 층의 측면 사이에 오프셋을 형성하여 채널 홀을 형성할 수 있다. 이어서, 반도체 채널이 채널 홀에 기초하여 형성될 수 있다. 또한, 복수의 게이트 전극이 복수의 제2 층에 기초하여 형성될 수 있다.
다른 실시예에 있어서, 3D 메모리 디바이스를 형성하기 위한 방법이 개시된다. 방법은 하기의 동작들을 포함할 수 있다. 먼저, 복수의 제1 층 및 복수의 제2 층으로 이루어진 구조가 기판 위로 교호로 배치되게 형성될 수 있다. 반도체 채널이 구조에 형성될 수 있다. 반도체 채널은 구조의 상면으로부터 기판까지 연장될 수 있다. 이어서, 복수의 제2 층이 복수의 게이트 전극으로 대체될 수 있고, 복수의 제1 층이 제거될 수 있다. 이어서, 복수의 게이트 전극을 서로 절연하기 위한 실링(sealing) 구조가 형성될 수 있다. 또한, 실링 구조에는 소스 구조가 형성될 수 있다. 소스 구조는 구조의 상면으로부터 기판까지 연장될 수 있다.
또 다른 실시예에 있어서, 3D 메모리 디바이스가 개시된다. 3D 메모리 디바이스는 기판 위에 실링 구조에 의해 절연된 복수의 게이트 전극으로 이루어진 구조를 포함할 수 있다. 실링 구조는 기판의 상면에 수직한 방향을 따라 인접 게이트 전극들 사이에 공극(airgap)을 포함할 수 있다. 3D 메모리 디바이스는 구조의 상면으로부터 기판까지 연장되는 반도체 채널을 또한 포함할 수 있다. 반도체 채널은 서로 다른 방향을 따라 연장되는 두 부분을 갖는 메모리층을 포함할 수 있다. 3D 메모리 디바이스는 기판의 상면에 평행한 방향을 따라 인접 게이트 전극들 사이에서 구조의 상면으로부터 기판까지 연장되는 소스 구조를 더 포함할 수 있다.
본 명세서에 포함되어 명세서의 일부를 형성하는 첨부 도면은 본 개시물의 실시형태들을 예시하는 한편, 발명의 상세한 설명과 함께, 본 개시물의 원리를 설명하고, 당업자가 본 개시물을 만들어서 사용할 수 있게 한다.
도 1은 3D 메모리 디바이스의 일부분의 단면도를 예시한다.
도 2a 내지 도 2d는 본 개시물의 일부 실시형태들에 따른 예시적인 제조 프로세스의 다양한 단계들에서의 3D 메모리 디바이스의 구조를 예시한다.
도 3a 내지 도 3h는 본 개시물의 일부 실시형태들에 따른 예시적인 다른 제조 프로세스의 다양한 단계들에서의 3D 메모리 디바이스의 구조를 예시한다.
도 4a 내지 도 4c는 본 개시물의 일부 실시형태들에 따른 예시적인 다른 제조 프로세스의 다양한 단계들에서의 3D 메모리 디바이스의 구조를 예시한다.
도 5a 내지 도 5c는 각각 본 개시물의 일부 실시형태들에 따른 3D 메모리 디바이스를 형성하기 위한 예시적인 방법의 흐름도를 예시한다.
본 개시물의 실시형태들은 첨부 도면을 참조하여 설명된다.
도 1은 3D 메모리 디바이스의 일부분의 단면도를 예시한다.
도 2a 내지 도 2d는 본 개시물의 일부 실시형태들에 따른 예시적인 제조 프로세스의 다양한 단계들에서의 3D 메모리 디바이스의 구조를 예시한다.
도 3a 내지 도 3h는 본 개시물의 일부 실시형태들에 따른 예시적인 다른 제조 프로세스의 다양한 단계들에서의 3D 메모리 디바이스의 구조를 예시한다.
도 4a 내지 도 4c는 본 개시물의 일부 실시형태들에 따른 예시적인 다른 제조 프로세스의 다양한 단계들에서의 3D 메모리 디바이스의 구조를 예시한다.
도 5a 내지 도 5c는 각각 본 개시물의 일부 실시형태들에 따른 3D 메모리 디바이스를 형성하기 위한 예시적인 방법의 흐름도를 예시한다.
본 개시물의 실시형태들은 첨부 도면을 참조하여 설명된다.
특정한 구성 및 배치구조가 논의되지만, 이는 설명의 목적으로만 행해진다는 점을 이해해야 한다. 당업자라면, 본 개시물의 정신 및 범위로부터 일탈함이 없이 다른 구성 및 배치구조가 사용될 수 있음을 인식할 것이다. 당업자에게는, 본 개시물이 다양한 다른 용례들에서도 이용될 수 있음이 자명할 것이다.
명세서에서 "일 실시형태(one embodiment)", "실시형태(an embodiment)", "예시적인 실시형태(an example embodiment)", "일부 실시형태들(some embodiments)" 등의 언급은 설명된 실시형태가 특정한 피처, 구조, 또는 특징을 포함할 수 있지만, 모든 실시형태가 반드시 특정한 피처, 구조, 또는 특징을 포함해야 하는 것은 아님을 나타낸다는 점에 유의한다. 또한, 이러한 문구은 반드시 동일한 실시형태를 지칭하는 것은 아니다. 또한, 특정한 피처, 구조 또는 특징이 실시형태와 관련되어 설명될 경우, 그러한 피처, 구조 또는 특징을 다른 실시형태들과 관련하여 달성하는 것은 명시적으로 설명하지 않더라도 당업자의 지식 수준 내일 것이다.
일반적으로, 용어는 적어도 부분적으로 문맥에서의 용도로부터 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 바와 같은 "하나 이상(one or more)"이라는 용어는, 적어도 부분적으로 문맥에 따라, 임의의 피처, 구조, 또는 특징을 단수형의 의미로 설명하기 위해 사용될 수 있거나, 피처들, 구조들 또는 특징들의 조합을 복수형의 의미로 설명하기 위해 사용될 수 있다. 유사하게, 부정 관사 또는 정관사("a", "an", 또는 "the")와 같은 용어도, 적어도 부분적으로 문맥에 의존하여, 단수형의 용법을 전달하거나 복수형의 용법을 전달하는 것으로 이해될 수 있다. 또한, "~에 기초하여(based on)"와 같은 용어는 반드시 배타적인 요인들을 전달하려는 것이 아니라고 이해될 수 있으며, 대신, 적어도 부분적으로 문맥에 따라, 반드시 명시적으로 설명된 것은 아닌 추가적인 요인들의 존재도 허용할 수 있다.
본 개시물의 "위(on)", "위에(above)", 및 "위로(over)"의 의미는, "위(on)"가 무엇인가의 "바로 위(directly on)"를 위미할 뿐만 아니라 중간 피처 또는 층을 사이에 둔 무엇인가의 "위(on)"의 의미도 포함하도록, 또한, "위에(above)" 또는 "위로(over)"가 무엇인가의 "위에(above)" 또는 "위로(over)"의 의미를 의미할 뿐만 아니라 중간 피처 또는 층을 사이에 두지 않은 무엇인가의 "위에(above)" 또는 "위로(over)"의 의미(즉, 무엇인가의 바로 위)를 또한 포함할 수 있도록 가장 넓게 해석되어야 한다는 점을 충분히 이해해야 한다.
또한, "아래(beneath)", "아래에(below)", "낮은(lower)", "위에(above)", "높은(upper)" 등과 같이 공간적으로 상대적인 용어들은 본 명세서에서 도면들에 예시된 바와 같은 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 설명하도록 설명의 편의를 위해 사용될 수 있다. 공간적으로 상대적인 용어들은 사용되고 있는 디바이스의 상이한 방위들 또는 도면에 묘사된 방위 이외의 동작을 망라하기 위한 것이다. 장치는 달리 배향(90 도 또는 다른 방위들로 회전)될 수 있으며 본 명세서에서 사용되는 공간적으로 상대적인 설명어들은 그에 따라 마찬가지로 해석될 수 있다.
본 명세서에서 사용되는 용어 "기판(substrate)"은 후속 재료층들이 위에 추가되는 재료를 의미한다. 기판 자체는 패터닝될 수 있다. 기판의 상부에 추가되는 재료들은 패터닝될 수 있거나 또는 패터닝되지 않고 유지될 수 있다. 더욱이, 기판은 실리콘, 게르마늄, 갈륨, 비화물, 인듐 포스파이드 등과 같은 다양한 반도체 재료 어레이를 포함할 수 있다. 대안으로서, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼와 같은 전기적으로 비-전도성 재료로 제조될 수 있다.
본 명세서에서 사용되는 용어 "층(layer)"은 두께가 있는 영역을 포함하는 재료 부분을 의미한다. 층은 하향 중첩(underlying) 또는 상향 중첩(overlying) 구조 전체의 위로 연장될 수 있거나, 또는 하향 중첩 또는 상향 중첩 구조의 범위보다 적은 범위를 가질 수 있다. 또한, 층은 연속 구조의 두께보다 적은 두께를 갖는 균질 또는 비균질 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 상면 및 저면 사이의, 또는 각 면의 임의의 수평면 쌍 사이에 위치될 수 있다. 층은 측방향으로, 수직하게, 및/또는 경사면을 따라 연장될 수 있다. 기판은 층일 수 있으며, 그 안에 하나 이상의 층이 포함될 수 있고, 및/또는 그 위에, 그 위쪽에, 또는 그 아래쪽에 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들어, 상호접속층은 하나 이상의 도체 및 접촉층(상호접속 라인 및/또는 비아 접점이 형성됨)과 하나 이상의 유전체층을 포함할 수 있다.
본 명세서에서 사용되는 용어 "명목상의(nominal)/명목상으로(nominally)"는 제품 또는 프로세스의 설계 단계 동안 설정되는 컴포넌트 또는 프로세스 동작에 대한 원하는 또는 목표하는 특성 또는 파라미터의 값과 함께, 원하는 값보다 높은 및/또는 낮은 값들의 범위를 의미한다. 값들의 범위는 제조 프로세스에서의 약간의 편차 또는 공차에 기인할 수 있다. 본 명세서에서 사용되는 용어 "약(about)"은 대상 반도체 디바이스와 연관되는 특정 기술 노드에 따라 달라질 수 있는 정해진 수량의 값을 나타낸다. 특정 기술 노드에 기초하면, 용어 "약"은, 예를 들어, 해당 값의 10% 내지 30% 내에서 달라지는 정해진 수량의 값(예컨대, 해당 값의 ±10%, ±20%, 또는 ±30%)을 나타낼 수 있다.
본 명세서에서 사용되는 용어 "3D 메모리 디바이스(3D memory device)"는 메모리 셀 트랜지스터 스트링(본 명세서에서는 NAND 메모리 스트링과 같이 "메모리 스트링(memory string)"이라고 함)이 기판에 대하여 수직 방향으로 연장되도록 측방향으로 배향된 기판 상에 수직하게 배향되어 있는 반도체 디바이스를 의미한다. 본 명세서에서 사용되는 용어 "수직한(vertical)/수직하게(vertically)"는 명목상으로 기판의 측면에 대하여 수직한 것을 의미한다.
본 명세서에서 사용되는 용어 "계단(staircase)", "단차(step)", 및 "레벨(level)"은 상호 교환 가능하게 사용될 수 있다. 본 명세서에서 사용되는 계단 구조는, 각각의 수평면이 해당 수평면의 제1 에지로부터 상향 연장되는 제1 수직면에 잇닿아 있는 한편, 해당 수평면의 제2 에지로부터 하향 연장되는 제2 수직면에 잇닿아 있도록 적어도 2 개의 수평면 적어도 2 개의 수직면을 포함하는 표면들의 세트를 의미한다. "계단"은 잇닿아 있는 표면들의 세트의 높이에 있어서의 수직 시프트를 의미한다.
본 명세서에서 사용되는 x 축선 및 y 축선(x-z 평면에 수직함)은 수평하게 연장되며 수평면을 형성한다. 수평면은 기판의 상면에 대하여 실질적으로 평행하다. 본 명세서에서 사용되는 z 축선은 수직하게, 즉, 수평면에 대하여 수직한 방향을 따라 연장된다. 용어 "x 축선(the x axis)" 및 "y 축선(the y axis)"은 "수평 방향(a horizontal direction)"과 상호 교환 가능하게 사용될 수 있고, 용어 "z 축선(the z axis)"은 "수직 방향(the vertical direction)"과 상호 교환 가능하게 사용될 수 있다.
일부 3D 메모리 디바이스에 있어서는, 반도체 채널이 차단층(blocking layer), 메모리층(memory layer), 터널링층(tunneling layer), 반도체 채널층(semiconductor channel layer), 및 유전체 코어(dielectric core)를 포함하는 채널-형성 구조로 형성된다. 흔히, 차단층, 메모리층, 터널링층, 및 반도체 채널층은 게이트 전극과 유전체 코어 사이에 순차적으로 배치된다. 차단층, 메모리층, 및 터널링층은 각각 단층 구조 또는 다층 구조를 포함할 수 있다. 차단층은 전하의 누설을 감소시킬 수 있다. 메모리층은, 반도체 채널층 내로 터널링될 수 있고 반도체층에서 수송될 수 있는 전하를 포획할 수 있다.
그러나, 높은 메모리 용량을 위해서는 더 많은 게이트 전극이 기판 위로 (예컨대, 반도체 채널을 따라) 적층되기 때문에, 전하 손실이 더욱 현저해진다. 예를 들어, 메모리층은 게이트 전극의 수가 증가함에 따라 전하 손실에 더욱 민감할 수 있다. 메모리층에 포획되는 전하는 메모리층에서 (예컨대, 그 연장 방향을 따라) 확산될 가능성이 더 높을 수 있다. 결과적으로, 메모리층에서의 데이터 보존이 손상될 수 있고, 메모리 셀에 대한 동작(예컨대, 읽기, 쓰기, 및/또는 유지)의 정밀도가 감소될 수 있다.
3D 메모리 디바이스(100)는, 제한되는 것은 아니지만, 하나 이상의 BEOL 상호접속층에 다른 로컬 접점 및 상호접속부를 포함하는 도 1에 도시되지 않은 추가적인 컴포넌트 및 구조를 포함할 수 있을 것으로 이해된다.
도 1은 3D 메모리 디바이스(100)의 일부분의 단면도를 예시한다. 도 1에 도시된 바와 같이, 게이트 전극(101)은 반도체 채널과의 접점을 형성한다. 단순화를 위해, 반도체 채널의 일부분이 묘사되고, 요소(106)로 도시된다. 반도체 채널(106)은 p-채널(105)(예컨대, 또는 반도체 채널(106))이 연장되는 방향(예컨대, z 방향 또는 수직 방향)에 대하여 실질적으로 수직한 방향(예컨대, x 방향 또는 수평 방향)을 따라 순차적으로 적층되는 차단층(102), 메모리층(103), 터널링층(104), 및 p-채널(105)을 갖는다. p-채널(105)은 반도체 채널층 및 유전체 코어를 포함할 수 있으며, 반도체 채널층은 터널링층(104)과 유전체 코어 사이에 위치된다.
게이트 전극(101)은 텅스텐(W)과 같이 임의의 적절한 전도성 재료를 포함할 수 있다. 차단층(102), 메모리층(103), 및 터널링층(104)은 각각 단층 구조 또는 다층 구조를 포함할 수 있다. 예를 들어, 차단층(102)은 전하의 누설을 감소시키기 위해 수평 방향을 따라 순차적으로 적층되는 하이-k 산화 알루미늄(AlO 또는 Al2O3) 층, 산화 실리콘(SiO) 층, 및/또는 산질화 실리콘(SiON) 층을 포함할 수 있다. 메모리층(103)은 전하를 포획하기 위해 수평 방향을 따라 순차적으로 적층되는 SiN 층, SiON 층, SiN 층, SiON 층, 및/또는 SiN 층을 포함할 수 있다. 터널링층(104)은 메모리층(103)으로부터 p-채널(105)까지 전하의 터널링을 용이하게 하기 위해 수평 방향을 따라 순차적으로 적층되는 SiO 층, 하나 이상의 SiON 층(예컨대, SiON_1, SiON_2, 및 SiON_3), 및/또는 SiO 층을 포함할 수 있다. 반도체 채널층은 전하 수송을 용이하게 하기 위해 폴리-실리콘과 같은 반도체층을 포함할 수 있다. 유전체 코어는 각각의 메모리 셀을 서로 절연하기 위해 산화 실리콘과 같은 유전체 재료를 포함할 수 있다.
도 1에 도시된 바와 같이, 다수의 게이트 전극(101)이 수직 방향을 따라 증가함에 따라, 메모리층(103)에 포획된 전하가 화살표로 표시된 바와 같이 수직 방향을 따라 확산될 가능성이 더 높다. 특히, 전하는 SiN 층에서 확산될 가능성이 더 높아서, 3D 메모리 디바이스의 데이터 보존을 손상시킨다. 손상된 데이터 보존은 3D 메모리 디바이스의 동작(예컨대, 읽기, 쓰기, 및/또는 유지)의 정밀도를 감소시킬 수 있다.
본 개시물에 따른 다양한 실시형태들은 전하 손실과 연관되는 앞서 주지된 문제를 해결하는 3D 메모리 디바이스의 구조 및 제조 방법을 제공한다. 예를 들어, 메모리층의 구조를 변경함으로써, 메모리층에서 그 연장 방향을 따라서 전하가 확산하는 것을 억제할 수 있어, 메모리층에서의 전하 가둠(confinement)이 향상된다. 따라서, 3D 메모리 디바이스의 데이터 보존이 향상될 수 있다. 일부 실시형태들에 있어서, 메모리층은 그 연장 방향과 정렬되는 부분들 및 그 연장 방향으로부터 오정렬되는 부분들(예컨대, 수평하게 및 수직하게 연장되는 부분들)을 가질 수 있다. 예를 들어, 메모리층은 엇갈린 구조를 가질 수 있다. 이 구성은 메모리 셀에 포획된 전하가 메모리 셀에서 그 연장 방향을 따라 확산하는 것을 억제할 수 있어, 3D 메모리 디바이스에서 데이터 보존이 증가된다.
일부 실시형태들에 있어서, 차단층의 부분들이 감소 또는 제거된다. 일부 실시형태들에 있어서, 차단층의 부분들은 메모리층의 부분들을 노출시키도록 이동되고, 인접 게이트 전극들이 공극이 있는 절연 스페이서에 의해 절연된다. 일부 실시형태들에 있어서는, 메모리층의 부분들은 메모리층의 다른 부분들을 분리시키기 위해 제거된다. 메모리 셀의 각각의 분리된 부분은 게이트 전극과 터널링층 사이에 위치되어서, 각각의 메모리 셀의 적절한 기능을 용이하게 할 수 있다. 메모리 셀의 분리된 부분들은 공극이 있는 절연 스페이서에 의해 3D 메모리 디바이스의 다른 부분들로부터 절연될 수 있다. 따라서, 개시된 방법을 이용해서 형성되는 3D 메모리 디바이스는 향상된 데이터 보존 및 그에 따른 양호한 동작 정밀도를 가질 수 있다.
도 2a 내지 도 2d는 본 개시물의 실시형태들에 따른 예시적인 제조 프로세스의 다양한 단계들에서의 예시적인 3D 메모리 디바이스의 구조(200 내지 230)를 예시한다. 도 5a는 도 2a 내지 도 2d에 예시된 3D 메모리 디바이스를 형성하는 예시적인 제조 프로세스(500)를 예시한다. 도 3a 내지 도 3h는 본 개시물의 실시형태들에 따른 예시적인 제조 프로세스의 다양한 단계들에서의 예시적인 3D 메모리 디바이스의 구조(300 내지 370)를 예시한다. 도 4a 내지 도 4c는 본 개시물의 실시형태들에 따른 다른 예시적인 제조 프로세스의 다양한 단계들에서의 예시적인 3D 메모리 디바이스의 구조(400 내지 420)를 예시한다. 도 5b 및 도 5c는 각각 도 3a 내지 도 3h 및 도 4a 내지 도 4c에 예시된 3D 메모리 디바이스를 형성하는 예시적인 제조 프로세스를 예시한다.
도 5a를 참조하면, 제조 프로세스의 초반에, 초기 채널 홀을 교호로 배치된 복수의 절연층 및 희생층으로 이루어진 계단 구조에 형성할 수 있다(동작 5001). 도 2a는 상응하는 구조(200)의 단면도를 예시한다.
도 2a에 도시된 바와 같이, 초기 채널 홀(203)은 기판(201) 위에 형성된 계단 구조(202)에 형성될 수 있다. 기판(201)은 실리콘(예컨대, 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 실리콘 온 인슐레이터(SOI), 및/또는 임의의 다른 적절한 재료를 포함할 수 있다. 일부 실시형태들에 있어서, 기판(201)은 실리콘을 포함한다.
계단 구조(202)는 적층된 스토리지 구조의 형성을 위한 제조 기반을 제공할 수 있다. 메모리 스트링(예컨대, NAND 메모리 스트링)이 후속하여 계단 구조(202)에 형성될 수 있다. 일부 실시형태들에 있어서, 계단 구조(202)는 기판(201) 위로 수직하게 적층되는 복수의 절연층(2021)/희생층(2022) 쌍을 포함한다. 각각의 절연층(2021)/희생층(2022) 쌍은 절연층(2021) 및 희생층(2022)을 포함할 수 있다. 즉, 계단 구조(202)는 수직 방향을 따라 적층되는 간삽된 절연층(2021)들 및 희생층(2022)들을 포함할 수 있다. 계단 구조(202)에서 절연층(2021)/희생층(2022) 쌍들의 수(예컨대, 32, 64, 96, 또는 128)는 3D 메모리 디바이스에서의 메모리 셀의 수를 설정할 수 있다.
절연층(2021)들은 각각 동일한 두께를 갖거나 또는 서로 다른 두께를 가질 수 있다. 유사하게, 희생층(2022)들은 각각 동일한 두께를 갖거나 또는 서로 다른 두께를 가질 수 있다. 희생층(2022)은 절연층(2021)의 재료와는 상이한 임의의 적절한 재료를 포함할 수 있다. 일부 실시형태들에 있어서, 절연층(2021)은 SiO와 같은 적절한 유전체 재료를 포함하고, 희생층(2022)은 SiN을 포함한다. 일부 실시형태들에 있어서, 각각의 계단 또는 단차는 절연층(2021) 및 상응하는 희생층(2022)을 포함한다.
계단 구조(202)는, 예컨대, 복수의 절연 재료층/희생 재료층 쌍으로 이루어진 유전체 스택을 반복적으로 에칭함으로써 형성될 수 있다. 절연 재료층/희생 재료층 쌍들의 에칭은 유전체 스택 위로 에칭 마스크(예컨대, 포토레지스트층)를 반복적으로 에칭/트리밍하여 에칭될 절연 재료층/희생 재료층 쌍의 부분을 노출시키고, 적절한 에칭 프로세스를 사용해서 해당 노출된 부분을 에칭/제거하는 것을 포함할 수 있다. 에칭 마스크 및 절연 재료층/희생 재료층 쌍들의 에칭은 습식 에칭 및/또는 건식 에칭과 같은 임의의 적절한 에칭 프로세스를 사용해서 수행될 수 있다. 일부 실시형태들에 있어서, 에칭은 건식 에칭, 예컨대, 유도 결합 플라스마 에칭(ICP) 및/또는 반응성-이온 에칭(RIE)을 포함한다.
초기 채널 홀(203)은 계단 구조(202)에 형성될 수 있다. 일부 실시형태들에 있어서, 초기 채널 홀(203)은 계단 구조(202)의 상면으로부터 기판(201)까지 연장된다. 일부 실시형태들에 있어서, 초기 채널 홀(203)의 저부는 기판(201)을 노출시킨다. 초기 채널 홀(203)은 임의의 적절한 제조 프로세스에 의해 형성될 수 있다. 예를 들어, 패터닝된 포토레지스트층이 계단 구조(202) 위로 형성될 수 있다. 패터닝된 포토레지스트층은 초기 채널 홀(203)을 형성하기 위해 계단 구조(202)의 부분을 노출시킬 수 있다. 기판(201)이 노출될 때까지 적절한 에칭 프로세스를 수행하여 계단 구조(202)의 해당 부분을 제거할 수 있다. 에칭 프로세스는 건식 에칭 및/또는 ICP와 같은 습식 에칭을 포함할 수 있다.
도 5a를 참조하면, 초기 채널 홀을 형성한 후에, 초기 채널 홀의 측벽 상의 각각의 절연층의 부분을 절연층과 인접 희생층들과의 사이에 오프셋을 형성하도록 제거하여 채널 홀을 형성할 수 있다(동작 5002). 도 2b는 상응하는 구조(210)의 단면도를 예시한다.
도 2b에 도시된 바와 같이, 초기 채널 홀(203)의 측벽 상의 각각의 절연층(2021)의 부분이 제거되어 채널 홀(213)을 형성할 수 있다. 설명의 편의상, 초기 채널 홀(203) 또는 채널 홀(213)에 면하는 절연층(2021)(또는 희생층(2022))의 표면을 절연층(2021)(또는 희생층(2022))의 측면이라고 한다. 실시형태에 있어서, 절연층(2021)의 측면에는 리세스 영역이 형성될 수 있다. 리세스 에칭 이후의 절연층(2021)을 리세스드(recessed; 리세스가 형성된)-절연층(2121)이라고 할 수 있다. 절연층(2021)의 (예컨대, 수평 방향을 따라) 제거된 부분의 크기 또는 두께는 희생층(2022)의 측면과 리세스드-절연층(2121)의 측면 사이에 오프셋이 형성될 수 있게 하는 임의의 적절한 값일 수 있다. 일부 실시형태들에 있어서, 희생층(2022)들의 측면들은 수직 방향(또는 채널 홀(213)의 측벽)을 따라 돌출부를 형성한다. 임의의 적절한 선택적 에칭 프로세스(예컨대, 리세스 에칭)를 수행하여 리세스드-절연층(2121)을 형성할 수 있다. 일부 실시형태들에 있어서, 선택적 에칭 프로세스는 희생층(2022)에 비해 리세스드-절연층(2121)에 대한 높은 에칭 선택성을 갖고, 희생층(2022)을 거의 또는 전혀 손상시키지 않는다. 습식 에칭 및/또는 건식 에칭이 선택적 에칭 프로세스로서 수행될 수 있다. 일부 실시형태들에 있어서는, RIE가 선택적 에칭 프로세스로서 수행된다.
일부 실시형태들에 있어서는, 각각의 절연층(2021)의 측면의 부분을 제거하는 대신, 각각의 희생층(2022)의 측면의 부분을 제거하여 리세스드-희생층과 인접 절연층(2021)들과의 사이에 오프셋을 형성한다. 따라서, 절연층(2021)의 측면의 돌출부는 수직 방향을 따라 연장될 수 있다.
도 5a를 참조하면, 채널 홀을 형성한 후에, 채널-형성 구조를 형성하여 채널 홀을 채우고, 반도체 채널을 형성한다(동작 5003). 도 2c는 상응하는 구조(220)의 단면도를 예시한다.
도 2c에 도시된 바와 같이, 채널 홀(213)을 채널-형성 구조로 채워서 반도체 채널(22)을 형성할 수 있다. 채널-형성 구조는 채널 홀(213)의 측면으로부터 채널 홀(213)의 중심을 향해 순차적으로 위치되는 차단층(221), 메모리층(222), 터널링층(223), 반도체층(224), 및 유전체 코어(225)를 포함할 수 있다.
차단층(221)은 후속하여 형성되는 게이트 전극으로 전하가 탈출하는 것을 감소 또는 방지할 수 있다. 차단층(221)은 단층 구조 또는 다층 구조를 포함할 수 있다. 예를 들어, 차단층(221)은 제1 차단층 및 제2 차단층을 포함할 수 있다. 제1 차단층은 임의의 적절한 등각 증착 방법에 의해 채널 홀(213)의 표면 위로 형성될 수 있다. 제1 차단층은 유전체 재료(예컨대, 유전체 금속 산화물)를 포함할 수 있다. 예를 들어, 제1 차단층은 충분히 높은 유전율(예컨대, 7.9 초과)을 갖는 유전체 금속 산화물을 포함할 수 있다. 제1 차단층은 AlO, 산화 하프늄(HfO2), 산화 란타늄(LaO2), 산화 이트륨(Y2O3), 산화 탄탈륨(Ta2O5), 이들의 실리케이트, 이들의 질소-도핑된(doped) 화합물, 및/또는 이들의 합금을 예로서 포함한다. 제1 차단층은 화학 기상 증착(CVD), 원자층 증착(ALD), 펄스 레이저 증착(PLD), 및/또는 액체 소스 미스트 화학 증착과 같은 적절한 증착 방법에 의해 형성될 수 있다. 일부 실시형태들에 있어서, 제1 차단층은 AlO를 포함한다.
제2 차단층은 제1 차단층 위에 형성될 수 있고, 제1 차단층과는 다른 유전체 재료를 포함할 수 있다. 예를 들어, 제2 차단층은 산화 실리콘, 산질화 실리콘, 및/또는 질화 실리콘을 포함할 수 있다. 일부 실시형태들에 있어서, 제2 차단층은 저압 CVD(LPCVD), 및/또는 ALD와 같은 임의의 적절한 등각 증착 방법에 의해 형성될 수 있는 산화 실리콘을 포함한다.
메모리층(222)은 전하-포획 재료를 포함할 수 있고 차단층(221) 위로 형성될 수 있다. 메모리층(222)은 단층 구조 또는 다층 구조를 포함할 수 있다. 예를 들어, 메모리층(222)은 전도성 재료 및/또는 텅스텐, 몰리브덴, 탄탈륨, 티타늄, 플래티넘, 루테늄, 이들의 합금, 이들의 나노입자, 이들의 실리사이드, 및/또는 다결정 또는 비정질 반도체 재료(예컨대, 폴리실리콘 및 비정질 실리콘)와 같은 반도체를 포함할 수 있다. 메모리층(222)은 SiN 및/또는 SiON과 같은 하나 이상의 절연 재료를 또한 포함할 수 있다. 일부 실시형태들에 있어서, 메모리층(222)은 SiON 층들 사이에 끼워지는 SiN 층을 포함하고, SiON 층들은 SiN 층들 사이에 더 끼워진다. 메모리층(222)은 CVD, ALD, 및 물리 기상 증착(PVD)과 같은 임의의 적절한 증착 방법에 의해 형성될 수 있다.
터널링층(223)은 적절한 바이어스 하에서 터널링을 발생할 수 있는 유전체 재료를 포함할 수 있다. 터널링층(223)은 메모리층(222) 위로 형성될 수 있고 단층 구조 또는 다층 구조를 포함할 수 있으며 SiO, SiN, SiON, 유전체 금속 산화물, 유전체 금속 산질화물, 유전체 금속 실리케이트, 및/또는 이들의 합금을 포함할 수 있다. 터널링층(223)은 CVD, ALD, 및/또는 PVD와 같은 적절한 증착 방법에 의해 형성될 수 있다. 일부 실시형태들에 있어서, 터널링층(223)은 복수의 SiON 층 및 SiO 층을 포함하고, 복수의 SiON 층은 메모리층(222)과 SiO 층 사이에 위치된다.
반도체층(224)은 전하의 수송을 용이하게 할 수 있으며 터널링층(223) 위로 형성될 수 있다. 반도체층(224)은 1-원소 반도체 재료, III-V족 화합물 반도체 재료, II-VI족 화합물 반도체 재료, 및/또는 유기 반도체 재료와 같은 하나 이상의 반도체 재료를 포함할 수 있다. 반도체층(224)은 LPCVD, ALD, 및/또는 금속-유기 화학 기상 증착(MOCVD)과 같은 임의의 적절한 증착 방법에 의해 형성될 수 있다. 일부 실시형태들에 있어서, 반도체층(224)은 폴리실리콘층을 포함한다.
유전체 코어(225)는 적절한 유전체 재료를 포함할 수 있으며 반도체층(224)에 의해 둘러싸인 공간을 채울 수 있다. 일부 실시형태들에 있어서, 유전체 코어(225)는 SiO(예컨대, 충분히 높은 순도의 SiO)를 포함하고, CVD, LPCVD, ALD, 및/또는 PVD와 같은 임의의 적절한 증착 방법에 의해 형성될 수 있다.
리세스드-절연층(2121)의 측면과 희생층(2022)의 측면 사이의 오프셋 때문에, 메모리층(222)은 수직 방향과는 다른 방향들을 따라 정렬되는 부분들을 포함할 수 있다. 일부 실시형태들에 있어서, 메모리층(222)은 서로 연결되는 하나 이상의 수직 부분(2221)(예컨대, 실질적으로 수직 방향을 따라 정렬됨) 및 하나 이상의 비-수직 부분(2222)(예컨대, 실질적으로 수평 방향을 따라 정렬된 수평 부분)을 포함한다. 후속 형성되는 3D 메모리 디바이스(즉, 메모리층(222)으로 형성됨)가 동작 중일 경우, 게이트 전극에 바이어스 적용될 수 있고, 전하가 메모리층(222)에 포획될 수 있다. 메모리층(222)의 비-수직 부분(2222) 때문에, 수직 방향을 따르는 메모리층(222)에서의 전하 확산이 감소 또는 배제될 수 있다. 메모리층(222)에서의 전하 보존이 향상될 수 있다.
도 5a를 참조하면, 반도체 채널이 형성된 후에, 게이트 전극을 형성할 수 있다(동작 5004). 도 2d는 상응하는 구조(230)의 단면도를 예시한다.
도 2d에 도시된 바와 같이, 희생층(2022)이 제거될 수 있고 게이트 전극(232)이 형성될 수 있다. 일부 실시형태들에 있어서, 게이트 전극(232)들은 각각 절연 스페이스층(2323)(예컨대, 게이트 유전체층)에 의해 둘러싸이는 도체층(2322)을 포함할 수 있다. 도체층(2322)은, 제한되는 것은 아니지만, 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 다결정 실리콘(폴리실리콘), 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하는 전도성 재료를 포함할 수 있다. 절연 스페이스층(2323)은, 제한되는 것은 아니지만, SiO, SiN, 및/또는 SiON을 포함하는 유전체 재료를 포함할 수 있다. 일부 실시형태들에 있어서, 도체층(2322)은 W와 같은 금속을 포함하고, 절연 스페이스층(2323)은 SiO를 포함한다. 도체층(2322) 및 SiO는 각각 CVD 및/또는 ALD와 같은 임의의 적절한 증착 방법에 의해 형성될 수 있다.
일부 실시형태들에 있어서, 습식 에칭 및/또는 건식 에칭과 같은 임의의 적절한 에칭 프로세스에 의해 희생층(2022)을 제거하여 게이트-형성 터널을 형성한다. 에칭 프로세스는 충분히 높은 에칭 선택성을 가져서 리세스드-절연층(2121)을 거의 또는 전혀 손상시키지 않을 수 있다. 일부 실시형태들에 있어서는, RIE 프로세스를 수행하여 희생층(2022)을 제거한다. 또한, 예컨대, CVD, ALD, 및/또는 ISSG(in-situ steam generation)에 의해 게이트-형성 터널의 측벽 위로 절연 스페이서층(2323)을 증착할 수 있다. 일부 실시형태들에 있어서, 절연 스페이서층(2323)의 형성은 게이트-형성 터널의 측벽 위로 하이-k 유전체 재료(예를 들면, AlO, HfO2, 및/또는 Ta2O5)의 증착 및 하이-k 유전체 재료 위로 접착제층(예를 들면, 질화 티탄(TiN))의 증착을 포함한다. 이어서, 전도성 재료가 절연 스페이서층(2323) 위로 증착되어 게이트-형성 터널을 채우고 도체층(2322)을 형성할 수 있다. 이어서, 게이트 전극(232)이 형성될 수 있다.
일부 실시형태들에 있어서, 계단 구조(202)는 기판(201) 위로 교호로 배치되는 복수의 절연층(2021) 및 전도성 층을 포함할 수 있다. 예를 들어, 전도성 재료는 희생층(2022)과 동일한 위치를 가질 수 있다. 전도성 재료는, 예컨대, 도핑된 폴리실리콘을 포함할 수 있다. 유사한 제조 프로세스를 수행하여, 도 2a 내지 도 2c에 도시된 바와 같이, 계단 구조(202)에 복수의 반도체 채널(22)을 형성할 수 있다. 전도성 층은 게이트 전극으로서 기능할 수 있다.
일부 실시형태들에 있어서, 요소들(2021 및 2022)은 절연 재료층 및 희생 재료층을 나타내고, 계단 구조(202)는 유전체 스택을 나타낸다. 이 경우, 유전체 스택(202)을 반복적으로 에칭/패터닝하여 계단을 형성할 수 있고, 각각의 계단은 절연층/희생층 쌍을 포함할 수 있다. 절연층 및 희생층은 각각 유전체 스택(202)의 에칭/패터닝에 의해 형성될 수 있다. 절연층/희생층 쌍의 형성은 게이트 전극의 형성 전에 임의의 적절한 단계에서 형성될 수 있다. 계단, 반도체 채널, 및 게이트 전극을 형성하는 구체적인 순서는 본 개시물의 실시형태들에 의해 제한되지 않아야 한다.
도 5b는 일부 실시형태들에 따른 다른 3D 메모리 디바이스를 형성하는 예시적인 제조 프로세스(510)를 예시한다. 도 3a 내지 도 3h는 해당 제조 프로세스의 상이한 단계들에서의 3D 메모리 디바이스의 단면도를 예시한다.
도 5b를 참조하면, 제조 프로세스의 초반에, 초기 채널 홀을 계단 구조에 형성할 수 있다(동작 5101). 도 3a는 상응하는 구조(300)의 단면도를 예시한다.
도 3a에 도시된 바와 같이, 초기 채널 홀(303)은 기판(301) 위로 형성된 계단 구조(302)에 형성될 수 있다. 기판(301)은 기판(201)과 유사 또는 동일할 수 있다. 일부 실시형태들에 있어서, 기판(201)은 실리콘을 포함한다.
계단 구조(302)는 적층된 스토리지 구조의 형성을 위한 제조 기반을 제공할 수 있다. 메모리 스트링(예컨대, NAND 메모리 스트링)이 후속하여 계단 구조(302)에 형성될 수 있다. 일부 실시형태들에 있어서, 계단 구조(302)는 기판(301) 위로 수직하게 적층되는 복수의 제1 희생층(3021)/제2 희생층(3022) 쌍을 포함한다. 각각의 제1 희생층(3021)/제2 희생층(3022) 쌍은 제1 희생층(3021) 및 제2 희생층(3022)을 포함할 수 있다. 즉, 계단 구조(302)는 수직 방향을 따라 적층되는 간삽된 제1 희생층(3021)들 및 제2 희생층(3022)들을 포함할 수 있다. 계단 구조(302)에서 제1 희생층(3021)/제2 희생층(3022) 쌍들의 수(예컨대, 32, 64, 96, 또는 128)는 3D 메모리 디바이스에서의 메모리 셀의 수를 설정할 수 있다.
제1 희생층(3021)들은 각각 동일한 두께를 갖거나 또는 서로 다른 두께를 가질 수 있다. 유사하게, 제2 희생층(3022)들은 각각 동일한 두께를 갖거나 또는 서로 다른 두께를 가질 수 있다. 제2 희생층(3022)은 제1 희생층(3021)의 재료와는 상이한 임의의 적절한 재료를 포함할 수 있다. 일부 실시형태들에 있어서, 제1 희생층(3021)은 폴리실리콘 및 카본 중 하나 이상을 포함한다. 일부 실시형태들에 있어서, 제2 희생층(3022)은 SiN을 포함한다. 일부 실시형태들에 있어서, 각각의 계단 또는 단차는 제1 희생층(3021) 및 상응하는 제2 희생층(3022)을 포함한다.
제1 희생층(3021)/제2 희생층(3022)의 형성은 제1 희생 재료층/제2 희생 재료층 쌍들의 스택을 해당 스택 위에 에칭 마스크(예컨대, 포토레지스트층)를 사용해서 반복적으로 에칭함으로써 형성될 수 있다. 에칭 마스크는 제1 희생층(3021)/제2 희생층(3022) 쌍의 에칭될 부분을 노출시킬 수 있으므로, 노출된 부분이 적절한 에칭 프로세스를 사용해서 에칭될 수 있다. 에칭 마스크 및 스택의 에칭은 습식 에칭 및/또는 건식 에칭과 같은 임의의 적절한 에칭 프로세스를 사용해서 수행될 수 있다. 일부 실시형태들에 있어서, 에칭은 건식 에칭, 예컨대, 유도 결합 플라스마 에칭(ICP) 및/또는 반응성-이온 에칭(RIE)을 포함한다.
초기 채널 홀(303)은 계단 구조(302)에 형성될 수 있다. 일부 실시형태들에 있어서, 초기 채널 홀(303)은 계단 구조(302)의 상면으로부터 기판(301)까지 연장된다. 일부 실시형태들에 있어서, 초기 채널 홀(303)의 저부는 기판(301)을 노출시킨다. 초기 채널 홀(303)은 임의의 적절한 제조 프로세스에 의해 형성될 수 있다. 예를 들어, 패터닝된 포토레지스트층이 계단 구조(302) 위로 형성될 수 있다. 패터닝된 포토레지스트층은 초기 채널 홀(303)을 형성하기 위해 계단 구조(302)의 부분을 노출시킬 수 있다. 기판(301)이 노출될 때까지 적절한 에칭 프로세스를 수행하여 계단 구조(302)의 해당 부분을 제거할 수 있다. 에칭 프로세스는 건식 에칭 및/또는 ICP와 같은 습식 에칭을 포함할 수 있다.
도 5b를 참조하면, 초기 채널 홀을 형성한 후에, 초기 채널 홀의 측벽 상의 각각의 제1 희생층의 부분을 제1 희생층과 인접 제2 희생층들과의 사이에 오프셋을 형성하도록 제거하여 채널 홀을 형성할 수 있다(동작 5102). 도 3b는 상응하는 구조(310)의 단면도를 예시한다.
도 3b에 도시된 바와 같이, 초기 채널 홀(303)의 측벽 상의 각각의 제1 희생층(3021)의 부분이 제거되어 채널 홀(313)을 형성할 수 있다. 설명의 편의상, 초기 채널 홀(303) 또는 채널 홀(313)에 면하는 제1 희생층(3021)(또는 제2 희생층(3022))의 표면을 제1 희생층(3021)(또는 제2 희생층(3022))의 측면이라고 한다. 실시형태에 있어서, 제1 희생층(3021)의 측면에는 리세스 영역이 형성될 수 있다. 리세스 에칭 이후의 제1 희생층(3021)을 리세스드-제1 희생층(3121)이라고 할 수 있다. 제1 희생층(3021)의 (예컨대, 수평 방향을 따라) 제거된 부분의 크기 또는 두께는 제2 희생층(3022)의 측면과 리세스드-제1 희생층(3121)의 측면 사이에 오프셋이 형성될 수 있게 하는 임의의 적절한 값일 수 있다. 일부 실시형태들에 있어서, 제2 희생층(3022)들의 측면들은 수직 방향(또는 채널 홀(313)의 측벽)을 따라 돌출부를 형성한다. 임의의 적절한 선택적 에칭 프로세스(예컨대, 리세스 에칭)를 수행하여 리세스드-제1 희생층(3121)을 형성할 수 있다. 일부 실시형태들에 있어서, 선택적 에칭 프로세스는 제2 희생층(3022)에 비해 리세스드-제1 희생층(3121)에 대한 높은 에칭 선택성을 갖고, 제2 희생층(3022)을 거의 또는 전혀 손상시키지 않는다. 습식 에칭 및/또는 건식 에칭이 선택적 에칭 프로세스로서 수행될 수 있다. 일부 실시형태들에 있어서는, RIE가 선택적 에칭 프로세스로서 수행된다.
일부 실시형태들에 있어서는, 각각의 제1 희생층(3021)의 측면의 부분을 제거하는 대신, 각각의 제2 희생층(3022)의 측면의 부분을 제거하여 리세스드-제2 희생층과 인접 제1 희생층(3021)들과의 사이에 오프셋을 형성한다. 따라서, 제1 희생층(3021)의 측면의 돌출부는 수직 방향을 따라 연장될 수 있다.
도 5b를 참조하면, 채널 홀을 형성한 후에, 채널-형성 구조를 형성하여 채널 홀을 채우고, 반도체 채널을 형성한다(동작 5103). 도 3c는 상응하는 구조(320)의 단면도를 예시한다.
도 3c에 도시된 바와 같이, 채널-형성 구조가 채널 홀(313)에 형성되어 반도체 채널(32)을 형성할 수 있다. 도 2c에 예시된 반도체 채널(22)과 유사하게, 채널-형성 구조는 차단층(321), 메모리층(322), 터널링층(323), 반도체층(324), 및 유전체 코어(325)를 포함한다. 일부 실시형태들에 있어서, 차단층(321), 메모리층(322), 터널링층(323), 반도체층(324), 및 유전체 코어(325)는 제각기 차단층(221), 메모리층(222), 터널링층(223), 반도체층(224), 및 유전체 코어(225)와 유사 또는 동일할 수 있다. 채널-형성 구조의 구조 및 형성 방법의 세부 내용은 도 2c의 설명을 참조할 수 있다.
도 5b를 참조하면, 반도체 채널의 형성 이후에, 제1 초기 게이트-라인 슬릿을 계단 구조에 형성할 수 있다(동작 5104). 도 3d는 상응하는 구조(330)의 단면도를 예시한다.
도 3d에 도시된 바와 같이, 제1 초기 게이트-라인 슬릿(336)은 계단 구조(302)에 형성될 수 있다. 일부 실시형태들에 있어서, 제1 초기 게이트-라인 슬릿(336)은 x-z 평면에 수직한 방향(예컨대, y 축선)을 따라 연장되고 반도체 채널(32)을 y 축선을 따라 블록들로 분할한다. 제1 초기 게이트-라인 슬릿(336)은 계단 구조(302)의 상면으로부터 기판(301)까지 연장될 수 있다. 일부 실시형태들에 있어서, 제1 초기 게이트-라인 슬릿(336)은 기판(301)을 노출시킨다. 제1 초기 게이트-라인 슬릿(336)은 임의의 적절한 방법에 의해 형성될 수 있다. 예를 들어, 제1 초기 게이트-라인 슬릿(336)은 에칭 마스크(예컨대, 패터닝된 포토레지스트층)를 사용해서 계단 구조(302)의 에칭에 의해 형성될 수 있다. 에칭 마스크는 제1 초기 게이트-라인 슬릿(336)의 위치에 대응하는 계단 구조(302)의 부분을 노출시킬 수 있다. 기판(301)이 노출될 때까지 적절한 에칭 프로세스(예컨대, 건식 에칭 및/또는 습식 에칭)를 수행하여 계단 구조(302)의 노출된 부분을 제거할 수 있다. 일부 실시형태들에 있어서는, ICP 에칭을 수행하여 제1 초기 게이트-라인 슬릿(336)을 형성한다.
도 5b를 참조하면, 제1 초기 게이트-라인 슬릿의 형성 이후에, 게이트 전극 및 제2 초기 게이트-라인 슬릿을 형성할 수 있다(동작 5105). 도 3e는 상응하는 구조(340)의 단면도를 예시한다.
도 3e에 도시된 바와 같이, 제2 희생층(3022)이 제거될 수 있고 게이트 전극(342)이 형성될 수 있다. 게이트 전극(342)은 절연 스페이서층(3423)에 의해 둘러싸인 도체층(3422)을 포함할 수 있다. 제2 희생층(3022)은 임의의 적절한 에칭 프로세스(예컨대, 습식 에칭 및/또는 건식 에칭)에 의해 제거될 수 있다. 일부 실시형태들에 있어서는, 제2 희생층(3022)을 습식 에칭 프로세스에 의해 제거하여 게이트-형성 터널을 형성한다. 이어서, 절연 스페이서층(3423)이 게이트-형성 터널의 측벽에 증착될 수 있다. 일부 실시형태들에 있어서, 절연 스페이서층(3423)의 형성은 게이트-형성 터널의 측벽 위로 하이-k 유전체 재료(예를 들면, AlO, HfO2, 및/또는 Ta2O5)의 증착 및 하이-k 유전체 재료 위로 접착제층(예를 들면, 질화 티탄(TiN))의 증착을 포함한다. 이어서, 전도성 재료가 절연 스페이서층(3423) 위로 증착되어 게이트-형성 터널을 채우고 도체층(3422)을 형성할 수 있다. 도체층(3422)은 도체층(2322)과 유사 또는 동일할 수 있다. 도체층(3422)의 구조 및 형성은 도 2d의 도체층(2322)의 설명을 참조할 수 있다. 이어서, 게이트 전극(342)이 형성될 수 있다.
리세스 에칭을 수행하여, 제1 초기 게이트-라인 슬릿(336)에서 절연 스페이서층(3423) 및 도체층(3422)을 형성하는 임의의 과잉 재료를 제거할 수 있다. 예를 들어, 절연 스페이서층(3423) 및 전도성 재료의 과잉 재료가 리세스드-제1 희생층(3121) 및 제1 초기 게이트-라인 슬릿(336)의 저부에서의 기판(301)으로부터 제거될 수 있다. 기판(301)을 노출시키는 제2 초기 게이트-라인 슬릿(346)이 형성될 수 있다. 일부 실시형태들에 있어서는, 절연 스페이스층(3423) 부분들을 제거하여 제2 초기 게이트-라인 슬릿(346)의 측벽에 도체층(3422)을 노출시킨다. 리세스 에칭은 임의의 적절한 에칭 프로세스(예컨대, 습식 에칭 및/또는 건식 에칭)를 포함할 수 있다. 일부 실시형태들에 있어서는, 리세스 에칭이 습식 에칭 프로세스를 포함한다.
도 5b를 참조하면, 게이트 전극 및 제2 초기 게이트-라인 슬릿의 형성 이후에, 제1 희생층 및 차단층의 부분을 제거하여 메모리층을 노출시킬 수 있고, 게이트-라인 슬릿을 형성할 수 있다(동작 5106). 도 3f는 상응하는 구조(350)의 단면도를 예시한다.
도 3f에 도시된 바와 같이, 리세스드-제1 희생층(3121) 및 차단층(321)의 부분을 제거하여 메모리층(322) 및 기판(301)을 노출시킬 수 있고, 게이트-라인 슬릿(356)이 형성될 수 있다. 일부 실시형태들에 있어서는, 차단층(321)의 부분을 제거하여 메모리층(322)의 수직 부분을 노출시킬 수 있다. 차단층(321)의 잔여 부분은 도 3f에서 분리된 차단층(351)으로서 묘사될 수 있다. 이어서, 게이트-라인 슬릿(356)은 게이트 전극(342), 메모리층(322)의 수직 부분, 및 기판(301)을 노출시킬 수 있다.
하나 이상의 에칭 프로세스를 수행하여 리세스드-제1 희생층(3121) 및 차단층(321)의 부분을 제거할 수 있다. 에칭 프로세스는 메모리층(322)에 대한 리세스드-제1 희생층(3121) 및/또는 차단층(321)의 충분히 높은 에칭 선택성을 가질 수 있다. 예를 들어, 메모리층(322)은 에칭-정지층으로서 기능할 수 있으므로 반도체 채널(32)의 측벽이 게이트-라인 슬릿(356)의 형성으로부터 거의 또는 전혀 손상되지 않는다. 일부 실시형태들에 있어서, 분리된 차단층(351)은 게이트 전극(342)을 둘러싸서 게이트 전극(342)을 메모리층(322)으로부터 절연하기에 충분한 두께를 갖는다. 하나 이상의 에칭 프로세스는 건식 에칭 및/또는 습식 에칭과 같은 임의의 적절한 에칭 프로세스를 포함할 수 있다.
도 5b는 게이트 라인 슬릿의 형성 이후에, 실링 프로세스를 수행하여 게이트 전극들을 서로 절연하는 초기 실링 구조를 형성할 수 있다(동작 5107). 도 3g는 상응하는 구조(360)의 단면도를 예시한다.
도 3g에 도시된 바와 같이, 초기 실링 구조(364)는 각각의 게이트 전극을 둘러싸도록 형성될 수 있으므로, 게이트 전극들이 서로 절연된다. 각각의 게이트 전극을 둘러싸는 초기 실링 구조(364)의 부분은 (예컨대, 수평 방향 및 수직 방향을 따라) 둘러싸인 게이트 전극(342)이 다른 구조(예컨대, 다른 게이트 전극(342))로부터 절연되는 것을 보장할 만큼 충분히 두꺼울 수 있다. 일부 실시형태들에 있어서, 초기 실링 구조(364)는 인접 게이트 전극(342)들을 서로 더욱 절연하기 위해 인접 게이트 전극(342)들 사이에 형성되는 공극(363)을 포함한다. 일부 실시형태들에 있어서, 공극(363)은 인접 게이트 전극(342)들 사이에서 초기 실링 구조(364)에 내재될 수 있다. 일부 실시형태들에 있어서, 초기 실링 구조(364)는 또한 노출된 분리된 차단층(351), 메모리층(322), 및 반도체 채널(32)의 상면을 덮는다.
초기 실링 구조의 형성 이후에 형성된 (예컨대, 게이트-라인 슬릿(356) 내) 공간에 의해 초기 소스 트렌치(366)가 형성될 수 있다. 일부 실시형태들에 있어서, 초기 소스 트렌치(366)는 (예컨대, 수평 방향을 따라) 충분한 초기 실링 구조(364) 부분에 의해 둘러싸이므로, 후속 형성되는 소스 구조가 게이트 전극(342)으로부터 절연된다. 일부 실시형태들에 있어서, 초기 소스 트렌치(366)는 x-z 평면(예컨대, y 축선)에 수직한 방향을 따라 연장된다.
초기 실링 구조(364) 및 초기 소스 트렌치(366)는 하기의 프로세스에 의해 형성될 수 있다. 게이트 전극(342)들이 서로 절연될 수 있도록, 실링 프로세스를 수행하여 각각의 게이트 전극을 충분한 두께로 둘러싸는/덮는 초기 실링 구조(364)를 형성한다. 게이트 전극(342)들 사이의 초기 실링 구조에 의해 공기가 포획될 수 있다. 초기 실링 구조는 또한 노출된 분리된 차단층(351), 메모리층(322), 및 반도체 채널(32)의 상면을 덮을 수 있다. 그에 따라, 초기 실링 구조(364)의 형성 이후에 형성된 (예컨대, 게이트-라인 슬릿(356) 내) 공간에 의해 초기 소스 트렌치(366)가 형성될 수 있다.
초기 실링 구조(364)는 게이트 전극(342) 위로 절연 재료를 형성하고 인접 게이트 전극(342)들 사이에 공극(363)을 형성하는 임의의 적절한 증착 방법에 의해 형성될 수 있다. 절연 재료는 인접 게이트 전극(342)들 사이 및 게이트 전극(342)과 후속 형성되는 소스 구조 사이에 전기 절연을 제공하는 임의의 적절한 재료를 포함할 수 있다. 일부 실시형태들에 있어서, 초기 실링 구조(364)는 급속 열 CVD에 의해 형성되고, 초기 실링 구조는 산화 실리콘을 포함한다. 다양한 용례에 있어서, 급속 열 CVD를 "급속 실링(rapid sealing)" 프로세스라고 할 수도 있다. 일부 실시형태들에 있어서는, 인접 게이트 전극(342)들 사이에 공극(363)이 형성되지 않는다. 즉, 인접 게이트 전극(342)들 사이의 공간이 절연 재료로 채워질 수도 있다. 선택적으로, 평탄화/리세스 에칭 프로세스를 수행하여 반도체 채널(32) 및/또는 게이트 전극(342) 위에 초기 실링 구조의 과잉 부분을 제거할 수 있다.
도 5b를 참조하면, 초기 실링 구조 및 초기 소스 트렌지가 형성된 후에, 초기 실링 구조에 기초하여 실링 구조가 형성되고 실링 구조에 소스 구조가 형성된다(동작 5108). 도 3h는 상응하는 구조(370)의 단면도를 예시한다.
도 3h에 도시된 바와 같이, 실링 구조(374)에 소스 구조(376)가 형성될 수 있다(예컨대, 인접 게이트 전극(342)들 사이에서 x-z 평면에 수직한 방향(예컨대, y 축선)을 따라 연장될 수 있음). 소스 구조(376)는 도체 부분(376-1) 및 도핑된 반도체 부분(376-2)을 포함할 수 있다. 도체 부분(376-1)에 접촉하는 도핑된 반도체 부분(376-2)이 기판(301)에 형성될 수 있다. 소스 구조(376)는 초기 실링 구조(364)에 의해 이웃하는 게이트 전극(342)들로부터 절연될 수 있다. 도체 부분(376-1)은 소스 전극으로서 사용될 수 있는 임의의 적절한 전도성 재료를 포함할 수 있으며, 도핑된 반도체 부분(376-2)은 기판(301)에 형성되는 적절한 도핑된(예컨대, P 타입 또는 N 타입) 반도체 영역을 포함할 수 있고 기판(301)의 극성과는 반대의 극성이다. 일부 실시형태들에 있어서, 도체 부분(376-1)은 도핑된 폴리실리콘, 구리, 알루미늄, 코발트, 도핑된 실리콘, 실리사이드, 및 텅스텐 중 하나 이상을 포함한다. 일부 실시형태들에 있어서, 도핑된 반도체 부분(376-2)은 도핑된 실리콘을 포함한다.
소스 구조(376)는 초기 실링 구조(364)의 소스 트렌치를 채움으로써 형성될 수 있다. 소스 트렌치는 초기 실링 구조(364)에서 패터닝/에칭 프로세스를 수행함으로써 형성될 수 있다. 실시예에 있어서, 패터닝된 포토레지스트층이 초기 실링 구조(364) 위로 형성될 수 있다. 패터닝된 포토레지스트층은 소스 트렌치가 후속 형성되는 영역을 노출시키는 개구를 가질 수 있다. 에칭 프로세스(예컨대, 리세스 에칭 프로세스)를 (예컨대, 패터닝된 포토레지스트층을 에칭 마스크로서 사용하여) 수행하여, 개구에 의해 노출되는 초기 실링 구조(364)의 부분을 제거해서 기판(301)을 노출시킬 수 있다. 그에 따라, 소스 트렌치 및 실링 구조(374)가 형성될 수 있다. 에칭 프로세스는 "저부 펀치 스루(bottom punch through)" 프로세스라고 할 수도 있으며, 초기 실링 구조(364)를 제거할 수 있는 임의의 에칭 프로세스를 포함할 수 있다. 일부 실시형태들에 있어서, 에칭 프로세스는 이방성 건식 에칭 프로세스를 포함한다.
소스 구조(376)는 하기의 프로세스에 의해 형성될 수 있다. 소스 트렌치가 형성된 후에, 이온 주입을 수행하여 소스 트렌치의 저부에 노출된 기판(301)의 부분에 이온/도펀트를 주입할 수 있다. 이온 주입 프로세스에 의해 도핑된 기판(301)의 부분이 도핑된 반도체 부분(376-2)을 형성할 수 있다. 일부 실시형태들에 있어서, 기판(301)은 실리콘을 포함하고 도핑된 반도체 부분(376-2)은 도핑된 실리콘을 포함한다. 이어서, CVD, ALD, PVD 등과 같은 적절한 증착 프로세스에 의해 도핑된 폴리실리콘, 구리, 알루미늄, 및/또는 텅스텐과 같은 적절한 도체 재료로 소스 트렌치를 채움으로써 도체 부분(376-1)을 형성할 수 있다. 선택적으로, 평탄화/리세스 에칭 프로세스를 수행하여 반도체 채널(32) 및/또는 게이트 전극(342) 위에 도체 재료의 과잉 부분을 제거할 수 있다. 일부 실시형태들에 있어서, 소스 구조(376)를 어레이 공통 소스("ACS")라고 한다.
도 5c는 일부 실시형태들에 따른 다른 3D 메모리 디바이스를 형성하는 예시적인 제조 프로세스(520)를 예시한다. 도 4a 내지 도 4c는 해당 제조 프로세스의 상이한 단계들에서의 3D 메모리 디바이스의 단면도를 예시한다. 3D 메모리 디바이스는 구조(350)(도 3f에 예시됨)에 기초하여 형성될 수 있고, 구조(400)를 형성하는 제조 프로세스는 구조(350)를 형성하는 제조 프로세스와 유사 또는 동일할 수 있다. 기판(301), 계단 구조(302), 반도체 채널(32), 터널링층(323), 반도체층(324), 유전체 코어(325), 분리된 차단층(351), 게이트 전극(342), 도체층(3422), 및 절연 스페이서층(3423)의 구조 및 형성 프로세스는 제각기 기판(401), 계단 구조(402), 반도체 채널(42), 터널링층(423), 반도체층(424), 유전체 코어(425), 분리된 차단층(451), 게이트 전극(442), 도체층(4422), 및 절연 스페이서층(4423)과 유사 또는 동일할 수 있다. 도 4a 내지 도 4c에서 설명되는 메모리층은 도 3f의 메모리층(322)과 유사 또는 동일할 수 있다. 구조(400)를 형성하는 제조 프로세스(동작 5201 내지 동작 5206)는 동작 5101 내지 동작 5106과 동일 또는 유사할 수 있으며 도 3a 내지 도 3f의 설명을 참조할 수 있다. 일부 실시형태들에 있어서, 게이트-라인 슬릿(356)을 제3 초기 게이트-라인 슬릿이라고 할 수 있으며 게이트-라인 슬릿은 동작 5207이 수행된 후에 형성된다.
도 5c를 참조하면, 메모리층이 노출된 후에, 메모리층의 부분을 제거하여 터널링층을 노출시키고 게이트-라인 슬릿을 형성한다(동작 5207). 도 4a는 상응하는 구조(400)의 단면도를 예시한다.
도 4a에 도시된 바와 같이, 메모리층의 부분(예컨대, 터널링층 위쪽의 부분)을 제거하여 터널링층을 노출시킬 수 있다. 게이트-라인 슬릿(456)이 형성될 수 있다. 일부 실시형태들에 있어서, 게이트-라인 슬릿(456)의 측벽에 리세스 상면을 갖도록 터널링층(423)의 부분 및/또는 분리된 차단층(451)의 부분을 에칭 프로세스에 의해 제거한다. 메모리층의 잔여 부분을 분리된 메모리층(422)이라고 한다. 분리된 차단층(451), 분리된 메모리층(422), 및 터널링층(423)의 상면들은 게이트-라인 슬릿(456)의 측벽을 따라 서로 동일 평면일 수도 또는 아닐 수도 있다. 일부 실시형태들에 있어서, 분리된 메모리층(422)의 형성 이후에, 분리된 차단층(451)은 게이트 전극(442)을 부분적으로 둘러싸고 분리된 메모리층(422)으로부터 게이트 전극(442)을 절연한다.
임의의 적절한 에칭 프로세스를 수행하여 분리된 메모리층(422)을 형성한다. 일부 실시형태들에 있어서, 에칭 프로세스는 등방성 에칭(예컨대, 건식 에칭 및/또는 습식 에칭)을 포함한다. 일부 실시형태들에 있어서, 에칭 프로세스는 다른 구조들/층들(예컨대, 절연 스페이서층(4423), 분리된 차단층(451), 및 터널링층(423))보다 메모리층의 에칭 선택성이 더 높다. 일부 실시형태들에 있어서, 분리된 메모리층(422)과 게이트 전극(442) 사이에 절연을 제공할 만큼 충분한 분리된 차단층(451) 부분이 유지될 수 있게 하기 위해 메모리층의 에칭 시간이 제어된다.
도 5c를 참조하면, 게이트-라인 슬릿 및 분리된 메모리층의 형성 이후에, 실링 프로세스를 수행하여 게이트 전극들을 서로 절연하는 초기 실링 구조를 형성할 수 있다(동작 5208). 도 4b는 상응하는 구조(410)의 단면도를 예시한다.
도 4b에 도시된 바와 같이, 초기 실링 구조(464)는 인접 게이트 전극(442)들을 덮어서 절연하는 한편, 공극(463)을 형성하도록 형성될 수 있고, 초기 소스 트렌치(466)는 초기 실링 구조의 형성 이후에 형성되는 (예컨대, 게이트-라인 슬릿(456) 내) 공간에 의해 초기 실링 구조(464)에 형성될 수 있다. 초기 실링 구조(464) 및 초기 소스 트렌치(466)의 제조 프로세스 및 구조는 초기 실링 구조(364) 및 초기 소스 트렌치(366)의 제조 프로세스 및 구조와 동일 또는 유사할 수 있다. 초기 실링 구조(464) 및 초기 소스 트렌치(466)의 상세한 설명은 도 3c의 초기 실링 구조(364) 및 초기 소스 트렌치(366)의 설명을 참조할 수 있다.
도 5c를 참조하면, 초기 소스 트렌치 및 초기 실링 구조의 형성 이후에, 초기 실링 구조에 기초하여 실링 구조가 형성되고 실링 구조에 소스 구조가 형성된다(동작 5209). 도 4c는 상응하는 구조(420)의 단면도를 예시한다.
도 4c에 도시된 바와 같이, 실링 구조(474)에 소스 구조(476)가 형성될 수 있다. 소스 구조(476)는 인접 게이트 전극(442)들 사이에 위치될 수 있으며 x-z 평면에 수직한 방향(예컨대, y 축선)을 따라 연장될 수 있다. 소스 구조(476)는 도체 부분(476-1) 및 도핑된 반도체 부분(476-2)을 포함할 수 있다. 소스 구조(476) 및 실링 구조(474)의 제조 프로세스 및 구조는 제각기 소스 구조(376) 및 실링 구조(374)의 제조 프로세스 및 구조와 동일 또는 유사할 수 있다. 소스 구조(476) 및 실링 구조(474)의 상세한 설명은 도 3h의 설명을 참조할 수 있다.
일부 실시형태들에 있어서, 개시된 3D 메모리 디바이스는 모놀리식 3D 메모리 디바이스의 일부이고, 모놀리식 3D 메모리 디바이스의 컴포넌트들(예컨대, 메모리 셀 및 주변 장치)은 단일 기판(예컨대, 기판(201, 301, 또는 401))에 형성된다. 개시된 3D 메모리 디바이스의 동작을 용이하게 하는 데 사용되는 임의의 적절한 디지털, 아날로그, 및/또는 혼합-신호 주변 회로와 같은 주변 장치는 기판에 형성될 수 있음은 물론이고, 메모리 스택(예컨대, 계단 구조(202, 302, 또는 402)로 형성되는 메모리 스택) 외부에 형성될 수도 있다. 주변 장치는 기판 "위(on)"에 형성될 수 있고, 주변 장치 전체 또는 일부가 기판 내에(예컨대, 기판의 상면보다 아래에) 및/또는 기판 바로 위에 형성된다. 주변 장치는 페이지 버퍼, 디코더(예컨대, 행 디코더 및 열 디코더), 감지 증폭기, 드라이버, 충전 펌프, 전류 또는 전압 기준, 또는 회로의 임의의 능동 또는 수동 컴포넌트(예컨대, 트랜지스터, 다이오드, 레지스터, 또는 커패시터) 중 하나 이상을 포함할 수 있다. 격리 영역(예컨대, 얕은 트렌치 격리(STI)) 및 도핑된 영역(예컨대, 트랜지스터의 소스 영역 및 드레인 영역)이 기판에 형성될 수 있음은 물론이고, 메모리 스택의 외부에도 형성될 수 있다.
일부 실시형태들에 있어서, 3D 메모리 디바이스를 형성하기 위한 방법은 하기의 동작들을 포함한다. 먼저, 초기 채널 홀이 계단 구조에 형성될 수 있다. 계단 구조는 기판 위로 교호로 배치되는 복수의 제1 층 및 복수의 제2 층을 포함할 수 있다. 초기 채널 홀의 측벽에서 복수의 제1 층의 각각의 층의 측면과 복수의 제2 층의 각각의 층의 측면 사이에 오프셋을 형성하여 채널 홀을 형성할 수 있다. 이어서, 반도체 채널이 채널 홀에 기초하여 형성될 수 있다. 또한, 복수의 게이트 전극이 복수의 제2 층에 기초하여 형성될 수 있다.
일부 실시형태들에 있어서, 계단 구조에 초기 채널 홀을 형성하는 것은 하기의 동작들을 포함한다. 먼저, 패터닝된 포토레지스트층을 계단 구조 위로 형성하여 초기 채널 홀의 위치에 대응하는 개구를 노출시킬 수 있다. 이어서, 계단 구조의 부분이 개구에 의해 노출되어 기판을 노출시킬 수 있다.
일부 실시형태들에 있어서, 오프셋을 형성하는 것은 초기 채널 홀의 측벽에서 복수의 제1 층의 각각의 제1 층의 측면의 부분을 제거하는 것을 포함한다.
일부 실시형태들에 있어서, 복수의 제1 층의 각각의 제1 층의 측면의 부분을 제거하는 것은 복수의 제1 층을 복수의 제2 층에 대하여 선택적으로 에칭하는 리세스 에칭 프로세스를 수행하는 것을 포함한다.
일부 실시형태들에 있어서, 반도체 채널을 형성하는 것은 계단 구조의 상면으로부터 기판까지 연장되는 채널-형성 구조로 채널 홀을 채우는 것을 포함한다.
일부 실시형태들에 있어서, 채널-형성 구조로 채널 홀을 채우는 것은 하기의 동작들을 포함한다. 먼저, 채널 홀의 측벽 위로 차단층을 형성한다. 차단층 위로 메모리층을 형성할 수 있다. 메모리층 위로 터널링층을 형성할 수 있다. 이어서, 터널링층 위로 반도체층을 형성할 수 있다. 또한, 반도체층 위로 유전체 코어를 형성하여 채널 홀을 채울 수 있다.
일부 실시형태들에 있어서, 차단층을 형성하는 것은 제1 차단층 및 제2 차단층 중 적어도 하나를 증착하는 것을 포함한다. 제1 차단층은 산화 알루미늄(AlO), 산화 하프늄(HfO2), 산화 란타늄(LaO2), 산화 이트륨(Y2O3), 산화 탄탈륨(Ta2O5), 이들의 실리케이트, 이들의 질소-도핑된 화합물, 및/또는 이들의 합금 중 하나 이상을 포함할 수 있다. 제2 차단층은 산화 실리콘, 산질화 실리콘, 및 질화 실리콘 중 하나 이상을 포함할 수 있다. 일부 실시형태들에 있어서, 메모리층을 형성하는 것은 텅스텐, 몰리브덴, 탄탈륨, 티타늄, 플래티넘, 루테늄, 이들의 합금, 이들의 나노입자, 이들의 실리사이드, 폴리실리콘, 비정질 실리콘, SiN, 및 SiON 중 적어도 하나를 포함하는 전하-포획 재료를 증착하는 것을 포함할 수 있다. 일부 실시형태들에 있어서, 터널링층을 형성하는 것은 SiO, SiN, SiON, 유전체 금속 산화물, 유전체 금속 산질화물, 유전체 금속 실리케이트, 및 이들의 합금 중 적어도 하나를 증착하는 것을 포함한다. 일부 실시형태들에 있어서, 반도체층을 형성하는 것은 1-원소 반도체 재료, III-V족 화합물 반도체 재료, II-VI족 화합물 반도체 재료, 및/또는 유기 반도체 재료를 증착하는 것을 포함한다. 일부 실시형태들에 있어서, 유전체 코어를 형성하는 것은 SiO를 증착하는 것을 포함한다.
일부 실시형태들에 있어서, 방법은 기판 위로 복수의 제1 재료층 및 복수의 제2 재료층을 교호로 증착하여 기판 위로 스택 구조를 형성하는 것, 및 기판의 상면에 수직한 방향을 따라 복수의 제1 재료층 및 복수의 제2 재료층을 반복적으로 에칭하여 복수의 제1 층 및 복수의 제2 층을 제각기 형성하는 것을 더 포함한다.
일부 실시형태들에 있어서, 복수의 제1 재료층 및 복수의 제2 재료층을 교호로 증착하는 것은 복수의 절연 재료층 및 복수의 희생 재료층을 교호로 증착하는 것을 포함한다. 복수의 절연 재료층은 복수의 희생 재료층과는 다른 재료를 포함할 수 있다.
일부 실시형태들에 있어서, 복수의 절연 재료층을 증착하는 것은 복수의 SiO 층을 증착하는 것을 포함하고 복수의 희생 재료층을 증착하는 것은 복수의 SiN 층을 증착하는 것을 포함한다.
일부 실시형태들에 있어서, 복수의 게이트 전극을 형성하는 것은 복수의 제2 층을 제거하여 복수의 게이트-형성 터널을 형성하는 것, 복수의 게이트-형성 터널의 각각의 게이트-형성 터널의 측벽 위로 절연 스페이서층을 형성하는 것, 및 복수의 게이트-형성 터널을 채우도록 절연 스페이서층 위로 도체층을 형성하여 복수의 게이트 전극을 형성하는 것을 포함한다.
일부 실시형태들에 있어서, 절연 스페이서층을 형성하는 것은 AlO, HfO2, 및 Ta2O5 중 하나 이상을 포함하는 하이-k 유전체 재료층을 증착하는 것을 포함하고, 도체층을 형성하는 것은 텅스텐, 코발트, 구리, 알루미늄, 폴리실리콘, 도핑된 실리콘, 실리사이드, 및 이들의 조합 중 하나 이상의 층을 증착하는 것을 포함한다.
일부 실시형태들에 있어서, 복수의 제1 재료층 및 복수의 제2 재료층을 교호로 증착하는 것은 복수의 제1 희생 재료층 및 복수의 제2 희생 재료층을 교호로 증착하는 것을 포함한다. 복수의 제1 희생 재료층은 복수의 제2 희생 재료층과는 다른 재료를 포함할 수 있다.
일부 실시형태들에 있어서, 복수의 제1 희생 재료층을 증착하는 것은 복수의 하나 이상의 폴리실리콘층 및 카본층을 증착하는 것을 포함하고, 복수의 제2 희생 재료층을 증착하는 것은 복수의 SiN 층을 증착하는 것을 포함한다.
일부 실시형태들에 있어서, 방법은 계단 구조에 반도체 채널에 이웃하는 제1 초기 게이트-라인 슬릿을 형성하는 것을 더 포함한다.
일부 실시형태들에 있어서, 제1 초기 게이트-라인 슬릿을 형성하는 것은 계단 구조 위로 다른 패터닝된 포토레지스트층을 형성하여 제1 초기 게이트-라인 슬릿의 위치에 대응하는 다른 개구를 노출시키는 것, 및 다른 개구에 의해 노출되는 계단 구조의 다른 부분을 제거하여 기판을 노출시키는 것을 포함한다.
일부 실시형태들에 있어서, 방법은 복수의 제2 층을 제거하여 복수의 다른 게이트-형성 터널을 형성하는 것, 복수의 다른 게이트-형성 터널의 각각의 게이트-형성 터널의 측벽 위로 다른 절연 스페이서층을 형성하는 것, 및 복수의 다른 게이트-형성 터널을 채우도록 다른 절연 스페이서층 위로 다른 도체층을 형성하여 복수의 게이트 전극을 형성하는 것을 더 포함한다.
일부 실시형태들에 있어서, 복수의 제2 층을 제거하는 것은 습식 에칭 프로세스를 수행하는 것을 포함한다.
일부 실시형태들에 있어서, 다른 절연 스페이서층을 형성하는 것은 AlO, HfO2, 및 Ta2O5 중 하나 이상을 갖는 다른 하이-k 유전체 재료층을 증착하는 것을 포함하고, 다른 도체층을 형성하는 것은 W, Co, Cu, Al, 폴리실리콘, 도핑된 실리콘, 실리사이드, 및 이들의 조합 중 하나 이상의 다른 층을 증착하는 것을 포함한다.
일부 실시형태들에 있어서, 방법은 복수의 제1 층, 복수의 게이트 전극, 및 기판 위에서 다른 절연 스페이서층 및 다른 도체층의 과잉 재료를 제거하여 기판을 노출시키는 제2 초기 게이트-라인 슬릿을 형성하는 것을 더 포함한다.
일부 실시형태들에 있어서, 방법은 복수의 제1 층 및 차단층의 부분을 제거하여 메모리층을 노출시키고 다른 게이트-라인 슬릿을 형성하는 것을 더 포함한다.
일부 실시형태들에 있어서, 차단층의 부분을 제거하여 메모리층을 노출시키는 것은 차단층을 선택적으로 에칭하여 메모리층을 노출시키는 에칭 프로세스를 수행하는 것을 포함한다.
일부 실시형태들에 있어서, 방법은 복수의 제1 층을 제거하고, 차단층의 부분을 제거하여 메모리층을 노출시키고, 메모리층의 부분을 제거하여 메모리층을 분리시키고 터널링층을 노출시키고, 제3 게이트-라인 슬릿을 형성하는 것을 더 포함한다.
일부 실시형태들에 있어서, 메모리층의 부분을 제거하는 것은 등방성 에칭 프로세스를 포함한다.
일부 실시형태들에 있어서, 방법은 복수의 게이트 전극을 서로 절연하는 실링 구조를 형성하는 것 및 실링 구조에 초기 소스 트렌치를 형성하는 것을 더 포함한다.
일부 실시형태들에 있어서, 실링 구조를 형성하는 것은 노출된 차단층, 노출된 메모리층, 노출된 터널링층, 복수의 게이트 전극을 덮고, 인접 게이트 전극들 사이에 공극을 형성하는 초기 실링 구조를 형성하는 것을 포함한다. 일부 실시형태들에 있어서, 실링 구조를 형성하는 것은 기판을 노출시키는 소스 트렌치를 형성하도록 초기 실링 구조를 패터닝하여 실링 구조를 형성하는 것을 또한 포함한다.
일부 실시형태들에 있어서, 초기 실링 구조를 형성하는 것은 급속 열 화학 기상 증착 프로세스를 수행하는 것을 포함하고, 초기 실링 구조는 산화 실리콘을 포함한다.
일부 실시형태들에 있어서, 방법은 소스 트렌치에서 이온 주입 프로세스를 수행하여 기판에 도핑된 영역을 형성하고, 소스 트렌치를 도체 재료로 채우는 것을 더 포함한다.
일부 실시형태들에 있어서, 도체 재료는 텅스텐, 도핑된 폴리실리콘, 구리, 알루미늄, 코발트, 도핑된 실리콘, 및 실리사이드 중 하나 이상을 포함한다.
일부 실시형태들에 있어서, 3D 메모리 디바이스를 형성하기 위한 방법은 하기의 동작들을 포함한다. 먼저, 복수의 제1 층 및 복수의 제2 층으로 이루어진 계단 구조가 기판 위로 교호로 배치되게 형성될 수 있다. 반도체 채널이 계단 구조에 형성될 수 있고, 반도체 채널은 계단 구조의 상면으로부터 기판까지 연장된다. 이어서, 복수의 제2 층이 복수의 게이트 전극으로 대체될 수 있고, 복수의 제1 층이 제거될 수 있다. 복수의 게이트 전극을 서로 절연하기 위한 실링 구조가 형성될 수 있다. 또한, 실링 구조에 소스 구조가 형성될 수 있고, 소스 구조는 계단 구조의 상면으로부터 기판까지 연장된다.
일부 실시형태들에 있어서, 실링 구조를 형성하는 것은 복수의 게이트 전극을 덮고 인접 게이트 전극들 사이에 공극을 형성하는 유전체 재료를 증착하는 것을 포함한다.
일부 실시형태들에 있어서, 유전체 재료를 증착하는 것은 급속 열 화학 기상 증착 프로세스를 수행하는 것을 포함하고, 실링 구조는 산화 실리콘을 포함한다.
일부 실시형태들에 있어서, 계단 구조를 형성하는 것은 기판 위로 복수의 제1 재료층 및 복수의 제2 재료층을 교호로 증착하여 기판 위로 스택 구조를 형성하는 것, 및 기판의 상면에 수직한 방향을 따라 복수의 제1 재료층 및 복수의 제2 재료층을 반복적으로 에칭하여 복수의 제1 층 및 복수의 제2 층을 제각기 형성하는 것을 포함한다.
일부 실시형태들에 있어서, 계단 구조에 반도체 채널을 형성하는 것은 계단 구조를 패터닝하여 계단 구조의 상면으로부터 기판까지 연장되는 채널 홀을 형성하는 것, 및 채널 홀을 차단층, 차단층 위로 메모리층, 메모리층 위로 터널링층, 메모리층 위로 반도체층, 및 유전체 코어로 채우는 것을 포함한다.
일부 실시형태들에 있어서, 복수의 제2 층을 복수의 게이트 전극으로 대체하는 것은 하기의 동작을 포함한다. 먼저, 복수의 제2 층을 제거하여 복수의 게이트-형성 터널을 형성할 수 있다. 복수의 게이트-형성 터널의 측벽 위로 절연 스페이서층을 형성할 수 있다. 절연 스페이서층 위로 도체층을 증착하여 복수의 게이트-형성 터널을 채울 수 있다.
일부 실시형태들에 있어서, 실링 구조에 소스 구조를 형성하는 것은 실링 구조에 소스 트렌치를 형성하는 것을 포함한다. 소스 트렌치는 계단 구조의 상면으로부터 기판까지 연장될 수 있다. 실링 구조에 소스 구조를 형성하는 것은 이온 주입 프로세스를 수행하여 소스 트렌치의 저부에서 기판에 도핑된 영역을 형성하는 것, 및 도체층을 증착하여 소스 트렌치를 채우는 것을 또한 포함할 수 있다.
일부 실시형태들에 있어서, 3D 메모리 디바이스는 기판 위로 실링 구조에 의해 절연되는 복수의 게이트 전극으로 이루어진 계단 구조를 포함한다. 실링 구조는 기판의 상면에 수직한 방향을 따라 인접 게이트 전극들 사이에 공극을 포함할 수 있다. 3D 메모리 디바이스는 계단 구조의 상면으로부터 기판까지 연장되는 반도체 채널을 또한 포함할 수 있다. 반도체 채널은 서로 다른 방향을 따라 연장되는 적어도 두 부분을 갖는 메모리층을 포함할 수 있다. 3D 메모리 디바이스는 기판의 상면에 평행한 방향을 따라 인접 게이트 전극들 사이에서 계단 구조의 상면으로부터 기판까지 연장되는 소스 구조를 더 포함할 수 있다.
일부 실시형태들에 있어서, 실링 구조는 복수의 게이트 전극을 덮고 산화 실리콘을 포함한다.
일부 실시형태들에 있어서, 메모리층은 적어도 기판의 상면에 수직한 방향 및 기판의 상면에 평행한 방향을 따라 연장된다.
일부 실시형태들에 있어서, 메모리층은 분리된 부분들을 포함하고, 분리된 부분들의 각각의 분리된 부분은 수직 부분 및 적어도 하나의 수평 부분을 포함하고 각각의 게이트 전극을 부분적으로 둘러싼다.
특정 실시형태들의 전술한 설명은, 다른 사람들이 본 기술분야의 지식을 적용함으로써, 본 개시물의 일반적인 개념으로부터 일탈함이 없이, 과도한 실험 없이 다양한 용례에 대하여 이러한 특정 실시형태들을 손쉽게 수정 및/또는 적응할 수 있는 본 개시물의 일반적인 특징을 드러낼 것이다. 따라서, 이러한 적응 및 수정은 본 명세서에서 제시되는 교시 및 지침에 기초하여, 개시된 실시형태들의 등가물의 의미 및 범위 내로 되게 하려는 것이다. 본 명세서에서의 어법 또는 용어는 설명을 위한 것이지 제한을 위한 것이 아니므로, 본 명세서의 용어 또는 어법은 교시 및 지침의 관점에서 당업자에 의해 해석되어야 한다는 점을 이해해야 한다.
본 개시물의 실시형태들은 지정된 기능들 및 그 관계들의 구현을 예시하는 기능적 구축 블록들의 도움으로 위에서 설명되었다. 이러한 기능적 구축 블록들의 경계는 설명의 편의상 본 명세서에서는 임의로 정의되었다. 지정된 기능들과 그 관계들이 적절히 수행되는 한 대안적인 경계들이 정의될 수 있다.
발명의 내용 단락 및 요약서 단락은 발명자(들)에 의해 고려된 바와 같이 본 개시물의 전부가 아닌 하나 이상의 예시적인 실시형태를 제시할 수 있으며, 따라서, 본 개시물 및 첨부된 청구항들을 어떤 식으로든 제한하려는 것이 아니다.
본 개시물의 폭 및 범위는 전술한 예시적인 실시형태들 중 어느 것에 의해서도 제한되지 않아야 하고, 하기의 청구항들 및 그 등가물에 따라서만 정의되어야 한다.
Claims (40)
- 3차원(3D) 메모리 디바이스를 형성하기 위한 방법으로서,
기판 위로 교호로 배치되는 복수의 제1 층 및 복수의 제2 층으로 이루어진 구조에 초기 채널 홀을 형성하는 단계,
상기 초기 채널 홀의 측벽에서 상기 복수의 제1 층의 각각의 제1 층의 측면과 상기 복수의 제2 층의 각각의 제2 층의 측면 사이에 오프셋을 형성하여 채널 홀을 형성하는 단계,
상기 채널 홀에 기초하여 반도체 채널을 형성하는 단계, 및
상기 복수의 제2 층에 기초하여 복수의 게이트 전극을 형성하는 단계를 포함하는
방법.
- 제1항에 있어서,
상기 구조에 상기 초기 채널 홀을 형성하는 단계는,
상기 구조 위로 패터닝된 포토레지스트층을 형성하여 상기 초기 채널 홀의 위치에 대응하는 개구를 노출시키는 단계, 및
상기 개구에 의해 노출되는 상기 구조의 부분을 제거하여 상기 기판을 노출시키는 단계를 포함하는
방법.
- 제1항 또는 제2항에 있어서,
상기 오프셋을 형성하는 단계는 상기 초기 채널 홀의 측벽에서 상기 복수의 제1 층의 각각의 제1 층의 측면의 부분을 제거하는 단계를 포함하는
방법.
- 제3항에 있어서,
상기 복수의 제1 층의 각각의 제1 층의 측면의 부분을 제거하는 단계는 상기 복수의 제1 층을 상기 복수의 제2 층에 대하여 선택적으로 에칭하는 리세스 에칭 프로세스를 수행하는 단계를 포함하는
방법.
- 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 반도체 채널을 형성하는 단계는 상기 채널 홀을 상기 구조의 상면으로부터 상기 기판까지 연장되는 채널-형성 구조로 채우는 단계를 포함하는
방법.
- 제5항에 있어서,
상기 채널 홀을 상기 채널-형성 구조로 채우는 단계는,
상기 채널 홀의 측벽 위로 차단층을 형성하는 단계,
상기 차단층 위로 메모리층을 형성하는 단계,
상기 메모리층 위로 터널링층을 형성하는 단계,
상기 터널링층 위로 반도체층을 형성하는 단계, 및
상기 반도체층 위로 유전체 코어를 형성하여 상기 채널 홀을 채우는 단계를 포함하는
방법.
- 제6항에 있어서,
상기 차단층을 형성하는 단계는 제1 차단층 및 제2 차단층 중 적어도 하나를 증착― 상기 제1 차단층은 산화 알루미늄(AlO), 산화 하프늄(HfO2), 산화 란타늄(LaO2), 산화 이트륨(Y2O3), 산화 탄탈륨(Ta2O5), 이들의 실리케이트, 이들의 질소-도핑된 화합물, 및 이들의 합금 중 하나 이상을 포함하고, 상기 제2 차단층은 산화 실리콘, 산질화 실리콘, 및 질화 실리콘 중 하나 이상을 포함함 ―하는 단계를 포함하고,
상기 메모리층을 형성하는 단계는 텅스텐, 몰리브덴, 탄탈륨, 티타늄, 플래티넘, 루테늄, 이들의 합금, 이들의 나노입자, 이들의 실리사이드, 폴리실리콘, 비정질 실리콘, SiN, 및 SiON 중 적어도 하나를 포함하는 전하-포획 재료를 증착하는 단계를 포함하고,
상기 터널링층을 형성하는 단계는 SiO, SiN, SiON, 유전체 금속 산화물, 유전체 금속 산질화물, 유전체 금속 실리케이트, 및 이들의 합금 중 적어도 하나를 증착하는 단계를 포함하고,
상기 반도체층을 형성하는 단계는 1-원소 반도체 재료, III-V족 화합물 반도체 재료, II-VI족 화합물 반도체 재료, 및/또는 유기 반도체 재료를 증착하는 단계를 포함하고,
상기 유전체 코어를 형성하는 단계는 SiO를 증착하는 단계를 포함하는
방법.
- 제1항 내지 제7항 중 어느 한 항에 있어서,
상기 기판 위로 복수의 제1 재료층 및 복수의 제2 재료층을 교호로 증착하여 상기 기판 위로 스택 구조를 형성하는 단계, 및
상기 기판의 상면에 수직한 방향을 따라 상기 복수의 제1 재료층 및 상기 복수의 제2 재료층을 반복적으로 에칭하여 상기 복수의 제1 층 및 상기 복수의 제2 층을 제각기 형성하는 단계를 더 포함하는
방법.
- 제8항에 있어서,
상기 복수의 제1 재료층 및 상기 복수의 제2 재료층을 교호로 증착하는 단계는 복수의 절연 재료층 및 복수의 희생 재료층을 교호로 증착하는 단계를 포함하고, 상기 복수의 절연 재료층은 상기 복수의 희생 재료층과는 다른 재료를 포함하는
방법.
- 제9항에 있어서,
상기 복수의 절연 재료층을 증착하는 단계는 복수의 SiO 층을 증착하는 단계를 포함하고,
상기 복수의 희생 재료층을 증착하는 단계는 복수의 SiN 층을 증착하는 단계를 포함하는
방법.
- 제1항 내지 제10항 중 어느 한 항에 있어서,
상기 복수의 게이트 전극을 형성하는 단계는,
상기 복수의 제2 층을 제거하여 복수의 게이트-형성 터널을 형성하는 단계,
상기 복수의 게이트-형성 터널의 각각의 게이트-형성 터널의 측벽 위로 절연 스페이서층을 형성하는 단계, 및
상기 복수의 게이트-형성 터널을 채우도록 상기 절연 스페이서층 위로 도체층을 형성하여 상기 복수의 게이트 전극을 형성하는 단계를 포함하는
방법.
- 제11항에 있어서,
상기 절연 스페이서층을 형성하는 단계는 AlO, HfO2, 및 Ta2O5 중 하나 이상을 포함하는 하이-k 유전체 재료의 층을 증착하는 단계를 포함하고,
상기 도체층을 형성하는 단계는 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 폴리실리콘, 도핑된 실리콘, 실리사이드, 및 이들의 조합 중 하나 이상의 층을 증착하는 단계를 포함하는
방법.
- 제8항에 있어서,
상기 복수의 제1 재료층 및 상기 복수의 제2 재료층을 교호로 증착하는 단계는 복수의 제1 희생 재료층 및 복수의 제2 희생 재료층을 교호로 증착하는 단계를 포함하고, 상기 복수의 제1 희생 재료층은 상기 복수의 제2 희생 재료층과는 다른 재료를 포함하는
방법.
- 제13항에 있어서,
상기 복수의 제1 희생 재료층을 증착하는 단계는 복수의 하나 이상의 폴리실리콘층 및 카본층을 증착하는 단계를 포함하고, 상기 복수의 제2 희생 재료층을 증착하는 단계는 복수의 SiN 층을 증착하는 단계를 포함하는
방법.
- 제13항 또는 제14항에 있어서,
상기 구조에 상기 반도체 채널에 이웃하는 제1 초기 게이트-라인 슬릿을 형성하는 단계를 더 포함하는
방법.
- 제15항에 있어서,
상기 제1 초기 게이트-라인 슬릿을 형성하는 단계는,
상기 구조 위로 다른 패터닝된 포토레지스트층을 형성하여 상기 제1 초기 게이트-라인 슬릿의 위치에 대응하는 다른 개구를 노출시키는 단계, 및
상기 다른 개구에 의해 노출되는 상기 구조의 다른 부분을 제거하여 상기 기판을 노출시키는 단계를 포함하는
방법.
- 제16항에 있어서,
상기 복수의 제2 층을 제거하여 복수의 다른 게이트-형성 터널을 형성하는 단계,
상기 복수의 다른 게이트-형성 터널의 각각의 게이트-형성 터널의 측벽 위로 다른 절연 스페이서층을 형성하는 단계, 및
상기 복수의 다른 게이트-형성 터널을 채우도록 상기 다른 절연 스페이서층 위로 다른 도체층을 형성하여 상기 복수의 게이트 전극을 형성하는 단계를 더 포함하는
방법.
- 제17항에 있어서,
상기 복수의 제2 층을 제거하는 단계는 습식 에칭 프로세스를 수행하는 단계를 포함하는
방법.
- 제17항 또는 제18항에 있어서,
상기 다른 절연 스페이서층을 형성하는 단계는 AlO, HfO2, 및 Ta2O5 중 하나 이상을 포함하는 하이-k 유전체 재료의 다른 층을 증착하는 단계를 포함하고,
상기 다른 도체층을 형성하는 단계는 W, Co, Cu, Al, 폴리실리콘, 도핑된 실리콘, 실리사이드, 및 이들의 조합 중 하나 이상의 다른 층을 증착하는 단계를 포함하는
방법.
- 제19항에 있어서,
상기 복수의 제1 층, 상기 복수의 게이트 전극, 및 상기 기판 위에서 상기 다른 절연 스페이서층 및 상기 다른 도체층의 과잉 재료를 제거하여 상기 기판을 노출시키는 제2 초기 게이트-라인 슬릿을 형성하는 단계를 더 포함하는
방법.
- 제20항에 있어서,
상기 복수의 제1 층 및 상기 차단층의 부분을 제거하여 상기 메모리층을 노출시키고 다른 게이트-라인 슬릿을 형성하는 단계를 더 포함하는
방법.
- 제21항에 있어서,
상기 차단층의 부분을 제거하여 상기 메모리층을 노출시키는 단계는 상기 메모리층에 대하여 상기 차단층을 선택적으로 에칭하는 에칭 프로세스를 수행하는 단계를 포함하는
방법.
- 제20항에 있어서,
상기 복수의 제1 층을 제거하고, 상기 차단층의 부분을 제거하여 상기 메모리층을 노출시키고, 상기 메모리층의 부분을 제거하여 상기 메모리층을 분리시키고 상기 터널링층을 노출시키고, 제3 게이트-라인 슬릿을 형성하는 단계를 더 포함하는
방법.
- 제23항에 있어서,
상기 메모리층의 부분을 제거하는 단계는 등방성 에칭 프로세스를 포함하는
방법.
- 제21항 또는 제23항에 있어서,
상기 복수의 게이트 전극을 서로 절연하는 실링 구조를 형성하는 단계 및 상기 실링 구조에 초기 소스 트렌치를 형성하는 단계를 더 포함하는
방법.
- 제25항에 있어서,
상기 실링 구조를 형성하는 단계는,
상기 노출된 차단층, 상기 노출된 메모리층, 상기 노출된 터널링층, 상기 복수의 게이트 전극을 덮고, 인접 게이트 전극들 사이에 공극을 형성하는 초기 실링 구조를 형성하는 단계, 및
상기 기판을 노출시키는 소스 트렌치를 형성하도록 상기 초기 실링 구조를 패터닝하여 상기 실링 구조를 형성하는 단계를 포함하는
방법.
- 제26항에 있어서,
상기 초기 실링 구조를 형성하는 단계는 급속 열 화학 기상 증착 프로세스를 수행하는 단계를 포함하고, 상기 초기 실링 구조는 산화 실리콘을 포함하는
방법.
- 제27항에 있어서,
상기 소스 트렌치에서 이온 주입 프로세스를 수행하여 상기 기판에 도핑된 영역을 형성하는 단계, 및
상기 소스 트렌치를 도체 재료로 채우는 단계를 더 포함하는
방법.
- 제28항에 있어서,
상기 도체 재료는 텅스텐, 도핑된 폴리실리콘, 구리, 알루미늄, 코발트, 도핑된 실리콘, 및 실리사이드 중 하나 이상을 포함하는
방법.
- 3차원(3D) 메모리 디바이스를 형성하기 위한 방법으로서,
기판 위로 교호로 배치되는 복수의 제1 층 및 복수의 제2 층으로 이루어진 구조를 형성하는 단계,
상기 구조에 반도체 채널을 형성― 상기 반도체 채널은 상기 구조의 상면으로부터 상기 기판까지 연장됨 ―하는 단계,
상기 복수의 제2 층을 복수의 게이트 전극으로 대체하는 단계,
상기 복수의 제1 층을 제거하는 단계,
실링 구조를 형성하여 상기 복수의 게이트 전극을 서로 절연하는 단계, 및
상기 실링 구조에 소스 구조를 형성― 상기 소스 구조는 상기 구조의 상면으로부터 상기 기판까지 연장됨 ―하는 단계를 포함하는
방법.
- 제30항에 있어서,
상기 실링 구조를 형성하는 단계는 상기 복수의 게이트 전극을 덮고 인접 게이트 전극들 사이에 공극을 형성하는 유전체 재료를 증착하는 단계를 포함하는
방법.
- 제31항에 있어서,
상기 유전체 재료를 증착하는 단계는 급속 열 화학 기상 증착 프로세스를 수행하는 단계를 포함하고, 상기 실링 구조는 산화 실리콘을 포함하는
방법.
- 제30항 내지 제32항 중 어느 한 항에 있어서,
상기 구조를 형성하는 단계는,
상기 기판 위로 복수의 제1 재료층 및 복수의 제2 재료층을 교호로 증착하여 상기 기판 위로 스택 구조를 형성하는 단계, 및
상기 기판의 상면에 수직한 방향을 따라 상기 복수의 제1 재료층 및 상기 복수의 제2 재료층을 반복적으로 에칭하여 상기 복수의 제1 층 및 상기 복수의 제2 층을 제각기 형성하는 단계를 포함하는
방법.
- 제30항 내지 제33항 중 어느 한 항에 있어서,
상기 구조에 상기 반도체 채널을 형성하는 단계는,
상기 구조를 패터닝하여 상기 구조의 상면으로부터 상기 기판까지 연장되는 채널 홀을 형성하는 단계, 및
상기 채널 홀을 차단층, 상기 차단층 위로 메모리층, 상기 메모리층 위로 터널링층, 상기 메모리층 위로 반도체층, 및 유전체 코어로 채우는 단계를 포함하는
방법.
- 제30항 내지 제34항 중 어느 한 항에 있어서,
상기 복수의 제2 층을 복수의 게이트 전극으로 대체하는 단계는,
상기 복수의 제2 층을 제거하여 복수의 게이트-형성 터널을 형성하는 단계,
상기 복수의 게이트-형성 터널의 측벽 위로 절연 스페이서층을 형성하는 단계, 및
상기 절연 스페이서층 위로 도체층을 증착하여 상기 복수의 게이트-형성 터널을 채우는 단계를 포함하는
방법.
- 제30항 내지 제35항 중 어느 한 항에 있어서,
상기 실링 구조에 상기 소스 구조를 형성하는 단계는,
상기 실링 구조에 소스 트렌치를 형성― 상기 소스 트렌치는 상기 구조의 상면으로부터 상기 기판까지 연장됨 ―하는 단계,
이온 주입 프로세스를 수행하여 상기 소스 트렌치의 저부에서 상기 기판에 도핑된 영역을 형성하는 단계, 및
도체층을 증착하여 상기 소스 트렌치를 채우는 단계를 포함하는
방법.
- 3차원(3D) 메모리 디바이스로서,
기판 위로 실링 구조에 의해 절연되는 복수의 게이트 전극으로 이루어진 구조― 상기 실링 구조는 상기 기판의 상면에 수직한 방향을 따라 인접 게이트 전극들 사이에 공극을 포함함 ―,
상기 구조의 상면으로부터 상기 기판까지 연장되는 반도체 채널― 상기 반도체 채널은 서로 다른 방향을 따라 연장되는 적어도 두 부분을 포함하는 메모리층을 포함함 ―, 및
상기 기판의 상면에 평행한 방향을 따라 인접 게이트 전극들 사이에서 상기 구조의 상면으로부터 상기 기판까지 연장되는 소스 구조를 포함하는
3D 메모리 디바이스.
- 제37항에 있어서,
상기 실링 구조는 상기 복수의 게이트 전극을 덮고 산화 실리콘을 포함하는
3D 메모리 디바이스.
- 제37항 또는 제38항에 있어서,
상기 메모리층은 적어도 상기 기판의 상면에 수직한 방향 및 상기 기판의 상면에 평행한 방향을 따라 연장되는
3D 메모리 디바이스.
- 제39항에 있어서,
상기 메모리층은 분리된 부분들을 포함하고, 상기 분리된 부분들의 각각의 분리된 부분은 수직 부분 및 적어도 하나의 수평 부분을 포함하고 각각의 게이트 전극을 부분적으로 둘러싸는
3D 메모리 디바이스.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/CN2018/116935 WO2020103081A1 (en) | 2018-11-22 | 2018-11-22 | Three-dimensional memory devices and fabrication methods thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20210022104A true KR20210022104A (ko) | 2021-03-02 |
| KR102611730B1 KR102611730B1 (ko) | 2023-12-07 |
Family
ID=66060097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020217002045A KR102611730B1 (ko) | 2018-11-22 | 2018-11-22 | 3차원 메모리 디바이스 및 그 제조 방법 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US10892276B2 (ko) |
| EP (1) | EP3844813B1 (ko) |
| JP (1) | JP7462614B2 (ko) |
| KR (1) | KR102611730B1 (ko) |
| CN (2) | CN109643716B (ko) |
| TW (1) | TWI693702B (ko) |
| WO (1) | WO2020103081A1 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110112136B (zh) * | 2019-05-20 | 2021-12-17 | 长江存储科技有限责任公司 | 半导体结构及其形成方法 |
| US11201167B2 (en) * | 2019-12-05 | 2021-12-14 | Micron Technology, Inc. | Semiconductor pillars having triangular-shaped lateral peripheries, and integrated assemblies |
| CN111373538B (zh) * | 2020-02-17 | 2021-08-17 | 长江存储科技有限责任公司 | 三维存储器件及其制造方法 |
| KR20220006384A (ko) * | 2020-07-08 | 2022-01-17 | 에스케이하이닉스 주식회사 | 반도체 장치 및 반도체 장치의 제조 방법 |
| CN112883617B (zh) * | 2021-03-04 | 2022-09-13 | 西南交通大学 | 隧道衬砌监测范围计算方法、装置、设备及可读存储介质 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20150069494A1 (en) * | 2012-07-09 | 2015-03-12 | Sandisk Technologies Inc. | Three dimensional nand device and method of charge trap layer separation and floating gate formation in the nand device |
| US20160086972A1 (en) * | 2014-08-26 | 2016-03-24 | SanDisk Technologies, Inc. | Monolithic three-dimensional nand strings and methods of fabrication thereof |
| US9419012B1 (en) * | 2015-06-19 | 2016-08-16 | Sandisk Technologies Llc | Three-dimensional memory structure employing air gap isolation |
| US20170069637A1 (en) * | 2015-09-08 | 2017-03-09 | Yong-Hoon Son | Nonvolatile memory device and a method for fabricating the same |
| KR20180012640A (ko) * | 2016-07-27 | 2018-02-06 | 삼성전자주식회사 | 수직형 메모리 소자 및 이의 제조방법 |
| US20180211969A1 (en) * | 2017-01-20 | 2018-07-26 | Macronix International Co., Ltd. | Discrete charge trapping elements for 3d nand architecture |
| US20180219017A1 (en) * | 2017-02-01 | 2018-08-02 | Micron Technology, Inc. | Nand memory arrays |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6174377B1 (en) | 1997-03-03 | 2001-01-16 | Genus, Inc. | Processing chamber for atomic layer deposition processes |
| US8803214B2 (en) * | 2010-06-28 | 2014-08-12 | Micron Technology, Inc. | Three dimensional memory and methods of forming the same |
| KR20120007838A (ko) * | 2010-07-15 | 2012-01-25 | 삼성전자주식회사 | 수직형 비휘발성 메모리 소자 및 그 제조방법 |
| KR101989514B1 (ko) * | 2012-07-11 | 2019-06-14 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| US9076879B2 (en) * | 2012-09-11 | 2015-07-07 | Samsung Electronics Co., Ltd. | Three-dimensional semiconductor memory device and method for fabricating the same |
| JP6095951B2 (ja) * | 2012-11-09 | 2017-03-15 | エスケーハイニックス株式会社ＳＫ ｈｙｎｉｘ Ｉｎｃ． | 半導体装置及びその製造方法 |
| US9252151B2 (en) * | 2013-07-08 | 2016-02-02 | Sandisk Technologies Inc. | Three dimensional NAND device with birds beak containing floating gates and method of making thereof |
| US9524976B2 (en) * | 2013-09-15 | 2016-12-20 | Sandisk Technologies Llc | Method of integrating select gate source and memory hole for three-dimensional non-volatile memory device |
| US9460931B2 (en) * | 2013-09-17 | 2016-10-04 | Sandisk Technologies Llc | High aspect ratio memory hole channel contact formation |
| US9362298B2 (en) * | 2014-09-11 | 2016-06-07 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and manufacturing method thereof |
| US9230984B1 (en) * | 2014-09-30 | 2016-01-05 | Sandisk Technologies Inc | Three dimensional memory device having comb-shaped source electrode and methods of making thereof |
| US9484357B2 (en) * | 2014-12-16 | 2016-11-01 | Sandisk Technologies Llc | Selective blocking dielectric formation in a three-dimensional memory structure |
| US20160293625A1 (en) * | 2015-03-31 | 2016-10-06 | Joo-Heon Kang | Three Dimensional Semiconductor Memory Devices and Methods of Fabricating the Same |
| US9627399B2 (en) * | 2015-07-24 | 2017-04-18 | Sandisk Technologies Llc | Three-dimensional memory device with metal and silicide control gates |
| CN105679761B (zh) * | 2016-01-26 | 2019-04-19 | 中国科学院微电子研究所 | 三维半导体器件及其制造方法 |
| US9728551B1 (en) * | 2016-02-04 | 2017-08-08 | Sandisk Technologies Llc | Multi-tier replacement memory stack structure integration scheme |
| US10115732B2 (en) * | 2016-02-22 | 2018-10-30 | Sandisk Technologies Llc | Three dimensional memory device containing discrete silicon nitride charge storage regions |
| JP2018049935A (ja) * | 2016-09-21 | 2018-03-29 | 東芝メモリ株式会社 | 半導体装置およびその製造方法 |
| IT201700019392A1 (it) * | 2017-02-21 | 2018-08-21 | Sabrina Barbato | Dispositivo di memoria 3d |
| US10256252B1 (en) * | 2017-12-13 | 2019-04-09 | Sandisk Technologies Llc | Three-dimensional memory device containing structurally reinforced pedestal channel portions and methods of making the same |
| JP2019161042A (ja) * | 2018-03-14 | 2019-09-19 | 東芝メモリ株式会社 | 半導体装置 |
| CN108511454B (zh) * | 2018-03-30 | 2020-07-31 | 长江存储科技有限责任公司 | 一种3d nand存储器及其制备方法 |
| CN108831889A (zh) * | 2018-09-19 | 2018-11-16 | 长江存储科技有限责任公司 | 三维存储器 |
-
2018
- 2018-11-22 KR KR1020217002045A patent/KR102611730B1/ko active IP Right Grant
- 2018-11-22 WO PCT/CN2018/116935 patent/WO2020103081A1/en unknown
- 2018-11-22 EP EP18940648.1A patent/EP3844813B1/en active Active
- 2018-11-22 CN CN201880002741.XA patent/CN109643716B/zh active Active
- 2018-11-22 JP JP2021512744A patent/JP7462614B2/ja active Active
- 2018-11-22 CN CN202010005716.6A patent/CN111180460B/zh active Active
- 2018-12-22 US US16/231,479 patent/US10892276B2/en active Active
-
2019
- 2019-01-14 TW TW108101303A patent/TWI693702B/zh active
-
2020
- 2020-11-21 US US17/100,851 patent/US11302715B2/en active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20150069494A1 (en) * | 2012-07-09 | 2015-03-12 | Sandisk Technologies Inc. | Three dimensional nand device and method of charge trap layer separation and floating gate formation in the nand device |
| US20160086972A1 (en) * | 2014-08-26 | 2016-03-24 | SanDisk Technologies, Inc. | Monolithic three-dimensional nand strings and methods of fabrication thereof |
| US9419012B1 (en) * | 2015-06-19 | 2016-08-16 | Sandisk Technologies Llc | Three-dimensional memory structure employing air gap isolation |
| US20170069637A1 (en) * | 2015-09-08 | 2017-03-09 | Yong-Hoon Son | Nonvolatile memory device and a method for fabricating the same |
| KR20180012640A (ko) * | 2016-07-27 | 2018-02-06 | 삼성전자주식회사 | 수직형 메모리 소자 및 이의 제조방법 |
| US20180211969A1 (en) * | 2017-01-20 | 2018-07-26 | Macronix International Co., Ltd. | Discrete charge trapping elements for 3d nand architecture |
| US20180219017A1 (en) * | 2017-02-01 | 2018-08-02 | Micron Technology, Inc. | Nand memory arrays |
| KR20190104430A (ko) * | 2017-02-01 | 2019-09-09 | 마이크론 테크놀로지, 인크 | Ｎａｎｄ 메모리 어레이들 및 ｎａｎｄ 메모리 어레이들을 형성하는 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20210104541A1 (en) | 2021-04-08 |
| TW202021097A (zh) | 2020-06-01 |
| EP3844813A4 (en) | 2022-04-27 |
| WO2020103081A1 (en) | 2020-05-28 |
| EP3844813B1 (en) | 2024-03-27 |
| KR102611730B1 (ko) | 2023-12-07 |
| CN111180460B (zh) | 2021-02-19 |
| CN111180460A (zh) | 2020-05-19 |
| US11302715B2 (en) | 2022-04-12 |
| JP7462614B2 (ja) | 2024-04-05 |
| EP3844813A1 (en) | 2021-07-07 |
| US20200168625A1 (en) | 2020-05-28 |
| JP2022501804A (ja) | 2022-01-06 |
| US10892276B2 (en) | 2021-01-12 |
| CN109643716B (zh) | 2019-12-31 |
| CN109643716A (zh) | 2019-04-16 |
| TWI693702B (zh) | 2020-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102611730B1 (ko) | 3차원 메모리 디바이스 및 그 제조 방법 | |
| CN113889480A (zh) | 三维存储器器件及其制造方法 | |
| KR102618907B1 (ko) | 3차원 메모리 디바이스 및 그 제조 방법 | |
| US10964718B2 (en) | Three-dimensional memory devices and fabrication methods thereof | |
| US11581332B2 (en) | Three-dimensional memory devices and fabrication methods thereof | |
| US20200312870A1 (en) | Three-dimensional memory devices and fabrication methods thereof | |
| US20200312871A1 (en) | Three-dimensional memory devices and fabrication methods thereof | |
| US20210296361A1 (en) | Three-dimensional memory devices and fabrication methods thereof | |
| WO2020199390A1 (en) | Three-dimensional memory devices and fabrication methods thereof | |
| KR102668062B1 (ko) | 3차원 메모리 디바이스들 및 그 제조 방법들 | |
| US11943923B2 (en) | Three-dimensional memory devices and fabrication methods thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |