KR20240028041A - 반도체 장치 및 이를 포함하는 전자 시스템 - Google Patents

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Abstract

반도체 장치는 도전 패턴과, 절연 패턴과, 상기 도전 패턴 및 상기 절연 패턴을 관통하는 채널 홀 내에서 수직 방향으로 연장된 채널막과, 상기 채널 홀 내에서 상기 도전 패턴과 상기 채널막의 사이에 개재된 전하 트랩 패턴과, 상기 전하 트랩 패턴과 상기 채널막과의 사이에 개재된 터널링 유전막과, 상기 도전 패턴과 상기 전하 트랩 패턴과의 사이, 및 상기 절연 패턴과 상기 터널링 유전막과의 사이를 지나도록 상기 채널 홀 내에서 상기 수직 방향으로 연장된 블로킹 유전막을 포함하고, 상기 절연 패턴은 상기 도전 패턴과 상기 수직 방향으로 오버랩되고 제1 유전 상수를 가지는 제1 절연 패턴과, 상기 제1 절연 패턴 중 상기 채널막에 대면하는 측벽으로부터 상기 채널막을 향해 상기 채널 홀의 내부까지 상기 수평 방향으로 돌출되어 있고 상기 제1 유전 상수보다 작은 제2 유전 상수를 가지는 제2 절연 패턴을 포함한다.

Description

반도체 장치 및 이를 포함하는 전자 시스템 {Semiconductor device and electronic system}
본 발명의 기술적 사상은 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것으로, 특히 불휘발성 수직형 메모리 소자를 구비한 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것이다.
반도체 장치의 대용량화 및 고집적화에 따라 기판 상에 수직 방향으로 복수의 메모리 셀을 적층하여 메모리 용량을 높이는 수직형 메모리 소자가 제안되고 있다. 수직형 메모리 소자에서 수직 방향을 따르는 셀 적층 밀도를 높이는 경우, 수직 방향으로 서로 인접한 셀들 사이의 간격이 축소되어 인접한 셀들 사이의 전하 확산에 의한 셀 간섭으로 인해 반도체 장치의 신뢰성이 저하될 수 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 다운-스케일링에 따라 축소된 면적의 소자 영역을 가지는 반도체 장치에서 신뢰도를 향상시킬 수 있는 구조를 가지는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 장치는 기판 상에서 상기 기판의 주면에 평행한 수평 방향으로 연장된 도전 패턴과, 상기 기판 상에서 상기 도전 패턴과 평행하게 상기 수평 방향으로 연장된 절연 패턴과, 상기 도전 패턴 및 상기 절연 패턴을 관통하는 채널 홀 내에서 상기 기판의 주면에 수직인 수직 방향으로 연장된 채널막과, 상기 채널 홀 내에서 상기 도전 패턴과 상기 채널막의 사이에 개재된 전하 트랩 패턴과, 상기 전하 트랩 패턴과 상기 채널막과의 사이에 개재된 터널링 유전막과, 상기 도전 패턴과 상기 전하 트랩 패턴과의 사이, 및 상기 절연 패턴과 상기 터널링 유전막과의 사이를 지나도록 상기 채널 홀 내에서 상기 수직 방향으로 연장된 블로킹 유전막을 포함하고, 상기 절연 패턴은 상기 도전 패턴과 상기 수직 방향으로 오버랩되고 제1 유전 상수를 가지는 제1 절연 패턴과, 상기 제1 절연 패턴 중 상기 채널막에 대면하는 측벽으로부터 상기 채널막을 향해 상기 채널 홀의 내부까지 상기 수평 방향으로 돌출되어 있고 상기 제1 유전 상수보다 작은 제2 유전 상수를 가지는 제2 절연 패턴을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 장치는 기판 상에서 상기 기판의 주면에 평행한 수평 방향으로 연장되고 상기 주면에 수직인 수직 방향을 따라 상호 중첩되어 있는 복수의 도전 패턴과, 상기 복수의 도전 패턴 각각의 사이에 하나씩 개재되고 상기 수평 방향으로 연장된 복수의 절연 패턴과, 상기 복수의 도전 패턴 및 상기 복수의 절연 패턴을 관통하는 채널 홀 내에서 상기 수직 방향으로 연장된 채널막과, 상기 채널 홀 내에서 상기 복수의 도전 패턴과 상기 채널막과의 사이에 개재되고 상기 수직 방향으로 서로 이격되어 있는 복수의 전하 트랩 패턴과, 상기 복수의 전하 트랩 패턴과 상기 채널막과의 사이에 개재된 터널링 유전막과, 상기 복수의 도전 패턴과 상기 복수의 전하 트랩 패턴과의 사이, 및 상기 복수의 절연 패턴과 상기 터널링 유전막과의 사이를 지나도록 상기 채널 홀 내에서 상기 수직 방향으로 연장된 블로킹 유전막을 포함하고, 상기 복수의 절연 패턴은 각각 상기 복수의 도전 패턴과 상기 수직 방향으로 오버랩되고 제1 유전 상수를 가지는 제1 절연 패턴과, 상기 제1 절연 패턴 중 상기 채널막에 대면하는 측벽으로부터 상기 채널막을 향해 상기 채널 홀의 내부까지 상기 수평 방향으로 돌출되어 있고 상기 제1 유전 상수보다 작은 제2 유전 상수를 가지는 제2 절연 패턴을 포함한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 전자 시스템은 메인 기판; 상기 메인 기판 상의 반도체 장치; 및 상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 콘트롤러를 포함하고, 상기 반도체 장치는 기판 상에서 상기 기판의 주면에 평행한 수평 방향으로 연장된 도전 패턴과, 상기 기판 상에서 상기 도전 패턴과 평행하게 상기 수평 방향으로 연장된 절연 패턴과, 상기 도전 패턴 및 상기 절연 패턴을 관통하는 채널 홀 내에서 상기 기판의 주면에 수직인 수직 방향으로 연장된 채널막과, 상기 채널 홀 내에서 상기 도전 패턴과 상기 채널막의 사이에 개재된 전하 트랩 패턴과, 상기 전하 트랩 패턴과 상기 채널막과의 사이에 개재된 터널링 유전막과, 상기 도전 패턴과 상기 전하 트랩 패턴과의 사이, 및 상기 절연 패턴과 상기 터널링 유전막과의 사이를 지나도록 상기 채널 홀 내에서 상기 수직 방향으로 연장된 블로킹 유전막을 포함하고, 상기 절연 패턴은 상기 도전 패턴과 상기 수직 방향으로 오버랩되고 제1 유전 상수를 가지는 제1 절연 패턴과, 상기 제1 절연 패턴 중 상기 채널막에 대면하는 측벽으로부터 상기 채널막을 향해 상기 채널 홀의 내부까지 상기 수평 방향으로 돌출되어 있고 상기 제1 유전 상수보다 작은 제2 유전 상수를 가지는 제2 절연 패턴을 포함한다.
본 발명의 기술적 사상에 의한 반도체 장치는 수직형 메모리 소자에서 수직 방향으로 서로 인접한 셀들 사이의 간격이 비교적 작은 경우에도 인접한 셀들 사이의 전하 확산에 의한 셀 간섭을 억제할 수 있다. 또한, 복수의 도전 패턴 각각의 사이에 개재되는 절연 패턴은 비교적 작은 유전 상수를 가지는 물질을 포함함으로써 상기 복수의 도전 패턴들 사이에서 원하지 않는 용량성 커플링(capacitive coupling) 효과를 감소시킬 수 있다. 따라서, 반도체 장치의 신뢰도를 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가 회로도이다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치의 주요 구성 요소들을 보여주는 평면도이다.
도 3은 도 2의 X1 - X1' 선 단면도이다.
도 4는 도 3의 EX1으로 표시한 점선 영역의 확대 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 6은 도 5의 EX2로 표시한 점선 영역의 확대 단면도이다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 장치의 주요 영역들의 평면 레이아웃 다이어그램이다.
도 8은 도 7에 예시한 반도체 장치의 일부 영역의 개략적인 사시도이다.
도 9는 도 7에 예시한 반도체 장치의 일부 영역의 개략적인 단면도이다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 11a 내지 도 11o는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 12a 내지 도 12c는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 13은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 14는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 15는 본 발명의 예시적인 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치의 메모리 셀 어레이(MCA)의 등가 회로도이다. 도 1에는 수직 채널 구조를 갖는 수직형 낸드(NAND) 플래시 메모리 소자의 등가 회로도가 예시되어 있다.
도 1을 참조하면, 메모리 셀 어레이(MCA)는 복수의 메모리 셀 스트링(MS)을 포함할 수 있다. 메모리 셀 어레이(MCA)는 복수의 비트 라인(BL: BL1, BL2, …, BLm), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)을 포함할 수 있다. 복수의 비트 라인(BL: BL1, BL2, …, BLm) 및 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링(MS)이 형성될 수 있다.
복수의 메모리 셀 스트링(MS)은 각각 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)를 포함할 수 있다. 스트링 선택 트랜지스터(SST)의 드레인 영역은 비트 라인(BL: BL1, BL2, …, BLm)과 연결되며, 접지 선택 트랜지스터(GST)의 소스 영역은 공통 소스 라인(CSL)과 연결될 수 있다. 공통 소스 라인(CSL)은 복수의 접지 선택 트랜지스터(GST)의 소스 영역이 공통으로 연결된 영역일 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)과 연결될 수 있다. 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)는 각각 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)에 연결될 수 있다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치(100)의 주요 구성 요소들을 보여주는 평면도이고, 도 3은 도 2의 X1 - X1' 선 단면도이고, 도 4는 도 3의 EX1으로 표시한 점선 영역의 확대 단면도이다.
도 2, 도 3, 및 도 4를 참조하면, 반도체 장치(100)는 활성 영역(AC)을 가지는 기판(102)을 포함한다. 기판(102)의 활성 영역(AC) 위에는 메모리 셀 어레이(MCA)가 형성될 수 있다. 메모리 셀 어레이(MCA)는 도 1을 참조하여 설명한 바와 같은 회로 구성을 가질 수 있다.
기판(102)은 X 방향 및 Y 방향으로 연장되는 주면(main surface)(102M)을 가질 수 있다. 예시적인 실시예들에서, 기판(102)은 Si, Ge, 또는 SiGe를 포함할 수 있다. 다른 예시적인 실시예들에서, 기판(102)은 SOI(silicon-on-insulator) 기판, 또는 GeOI(germanium-on-insulator) 기판을 포함할 수 있다.
복수의 도전 패턴(CL)이 기판(102) 상에서 주면(102M)에 평행한 수평 방향으로 X-Y 평면을 따라 연장되고, 기판(102)의 주면(102M)에 수직인 수직 방향(Z 방향)으로 서로 이격되어 상호 중첩되도록 배치될 수 있다. 기판(102) 상에는 복수의 절연 패턴(NS1)이 수평 방향으로 연장될 수 있다. 복수의 절연 패턴(NS1)은 복수의 도전 패턴(CL) 각각의 사이에 하나씩 개재될 수 있다.
복수의 도전 패턴(CL) 및 복수의 절연 패턴(NS1)을 관통하여 복수의 채널 홀(CHH)이 형성되고, 복수의 채널 홀(CHH) 내에서 복수의 채널 구조물(CHS1)이 수직 방향(Z 방향)으로 연장될 수 있다. 복수의 채널 구조물(CHS1)은 각각 기판(102)에 접하고 채널 홀(CHH)을 부분적으로 채우는 반도체 패턴(120)과, 반도체 패턴(120)에 접하고 채널 홀(CHH) 내에서 수직 방향(Z 방향)으로 연장되는 채널막(150)과, 채널막(150)의 내부 공간을 채우는 매립 절연막(156)과, 채널막(150)에 접하고 채널 홀(CHH)의 입구측 상부를 채우는 드레인 영역(158)을 포함할 수 있다. 예시적인 실시예들에서, 채널막(150)은 내부 공간을 가지는 실린더 형상을 가질 수 있으며, 채널막(150)의 내부 공간은 매립 절연막(156)으로 채워질 수 있다. 채널막(150)은 도핑된 폴리실리콘, 또는 도핑되지 않은 폴리실리콘으로 이루어질 수 있다. 매립 절연막(156)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서 매립 절연막(156)은 생략 가능하며, 이 경우 채널막(150)은 내부 공간이 없는 필라(pillar) 구조를 가질 수 있다. 드레인 영역(158)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 드레인 영역(158)을 구성하는 금속은 텅스텐, 니켈, 코발트, 또는 탄탈럼으로 이루어질 수 있다. 복수의 드레인 영역(158)은 하드 절연막(114)에 의해 상호 절연될 수 있다. 하드 절연막(114)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
복수의 채널 구조물(CHS1)의 주위에는 복수의 전하 트랩 패턴(134)이 배치될 수 있다. 본 명세서에서 사용되는 용어 "전하 트랩 패턴"은 전하 저장 패턴"으로 칭해질 수도 있으며, 용어 "전하 트랩 패턴" 및 용어 "전하 저장 패턴"은 동일한 의미로 사용된다. 복수의 전하 트랩 패턴(134)은 각각 수직 방향(Z 방향)으로 서로 이격된 상태로 채널 홀(CHH) 내에서 배치될 수 있다. 복수의 전하 트랩 패턴(134)은 각각 도전 패턴(CL)과 채널막(150)과의 사이에 개재될 수 있다. 복수의 전하 트랩 패턴(134)은 채널 홀(CHH) 내에서 기판(102)으로부터 멀어지는 방향으로 연장되는 일직선을 따라 연장될 수 있다. 수직 방향(Z 방향)에서 복수의 전하 트랩 패턴(134) 각각의 길이(ZL1)는 도전 패턴(CL)의 길이(Lg)보다 더 클 수 있다.
예시적인 실시예들에서, 복수의 전하 트랩 패턴(134)은 각각 수평 방향(예를 들면, 도 3 및 도 4에서 X 방향) 약 3 nm 내지 약 10 nm, 예를 들면 약 4 nm 내지 약 8 nm의 폭을 가질 수 있으나, 이에 한정되는 것은 아니다.
채널 홀(CHH) 내에서 복수의 전하 트랩 패턴(134)과 채널막(150)과의 사이에 터널링 유전막(140)이 개재될 수 있다. 블로킹 유전막(132)은 복수의 도전 패턴(CL)과 복수의 전하 트랩 패턴(134)과의 사이, 및 복수의 절연 패턴(NS1)과 터널링 유전막(140)과의 사이를 지나도록 채널 홀(CHH) 내에서 수직 방향(Z 방향)으로 길게 연장될 수 있다. 블로킹 유전막(132)의 일부는 채널 홀(CHH) 내에서 도전 패턴(CL)과 전하 트랩 패턴(134)과의 사이에 배치되고, 블로킹 유전막(132)의 다른 일부는 채널 홀(CHH)의 외부에서 절연 패턴(NS1)과 전하 트랩 패턴(134)과의 사이에 배치될 수 있다.
복수의 전하 트랩 패턴(134)은 각각 채널막(150)으로부터 터널링 유전막(140)을 통과한 전자들이 저장될 수 있는 영역으로서, 실리콘 질화막, 보론 질화막, 실리콘 보론 질화막, 또는 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다. 터널링 유전막(140)은 실리콘 산화막, 하프늄 산화막, 알루미늄 산화막, 지르코늄 산화막, 탄탈륨 산화막, 또는 이들이 조합으로 이루어질 수 있다.
복수의 절연 패턴(NS1)은 각각 제1 유전 상수를 가지는 제1 절연 패턴(110)과, 상기 제1 유전 상수보다 작은 제2 유전 상수를 가지는 제2 절연 패턴(130C)을 포함할 수 있다. 제1 절연 패턴(110) 및 제2 절연 패턴(130C)은 서로 접해 있고, 제1 절연 패턴(110)과 제2 절연 패턴(130C)과의 사이의 계면은 도전 패턴(CL)과 수직 방향(Z 방향)으로 오버랩되는 위치에 있을 수 있다.
예시적인 실시예들에서, 복수의 절연 패턴(NS1) 각각에서 제1 절연 패턴(110)은 실리콘 산화막(예를 들면, SiO2 막)으로 이루어지고, 제2 절연 패턴(130C)은 SiOC, SiOCN, SiOB, SiBN, SiOF, 또는 이들의 조합으로 이루어질 수 있다. 본 명세서에서 사용되는 용어 "SiOC", "SiOCN", "SiOB", "SiBN", 및 "SiOF"는 각각의 용어에 포함된 원소들로 이루어지는 재료를 의미하는 것으로서, 화학양론적 관계를 나타내는 화학식은 아니다.
복수의 절연 패턴(NS1) 각각에서, 제1 절연 패턴(110)은 복수의 도전 패턴(CL)과 수직 방향(Z 방향)으로 오버랩되도록 배치될 수 있다. 복수의 절연 패턴(NS1) 각각에서, 제2 절연 패턴(130C)은 제1 절연 패턴(110) 중 채널막(150)에 대면하는 측벽으로부터 채널막(150)을 향해 채널 홀(CHH)의 내부까지 수평 방향(예를 들면, 도 3 및 도 4에서 X 방향)으로 돌출될 수 있다.
도 3 및 도 4에 예시한 바와 같이, 제2 절연 패턴(130C)은 채널막(150)에 가까워짐에 따라 수직 방향(Z 방향) 길이가 점차 감소되는 부분을 포함할 수 있다. 수평 방향(예를 들면, 도 3 및 도 4에서 X 방향)에서 제1 절연 패턴(110) 중 채널막(150)에 가장 가까운 측벽과 채널막(150)과의 사이의 제1 최단 거리(L11)는 도전 패턴(CL) 중 채널막(150)에 가장 가까운 측벽과 채널막(150)과의 사이의 제2 최단 거리(L12)보다 더 클 수 있다.
제2 절연 패턴(130C)은 채널 홀(CHH)의 외부에서 도전 패턴(CL)과 수직 방향(Z 방향)으로 오버랩되는 부분과, 채널 홀(CHH) 내에서 블로킹 유전막(132)과 수직 방향(Z 방향)으로 오버랩되는 부분을 포함할 수 있다. 수직 방향(Z 방향)에서, 제2 절연 패턴(130C) 중 블로킹 유전막(132)과 수직 방향(Z 방향)으로 오버랩되는 부분의 두께는 제2 절연 패턴(130C) 중 도전 패턴(CL)과 수직 방향(Z 방향)으로 오버랩되는 부분의 두께보다 더 작을 수 있다.
블로킹 유전막(132)은 도전 패턴(CL)에 대면하는 복수의 제1 부분(132A)과, 절연 패턴(NS1)의 제2 절연 패턴(130C)에 대면하는 복수의 제2 부분(132B)을 포함할 수 있다. 블로킹 유전막(132)은 절연 패턴(NS1)의 제1 절연 패턴(110)을 향해 채널 홀(CHH)의 외측으로 돌출된 복수의 돌출부(132P)를 더 포함할 수 있다. 블로킹 유전막(132)의 제1 부분(132A)은 전하 트랩 패턴(134)에 접할 수 있다. 블로킹 유전막(132)의 제2 부분(132B)은 터널링 유전막(140)에 접할 수 있다. 블로킹 유전막(132)의 제1 부분(132A) 및 제2 부분(132B)은 각각 채널 홀(CHH)의 내부에서 수직 방향(Z 방향)으로 연장되는 부분을 포함할 수 있다.
채널 홀(CHH) 내에 있는 복수의 전하 트랩 패턴(134)은 각각 채널막(150)에 가까워짐에 따라 수직 방향(Z 방향) 길이가 점차 증가하는 부분을 포함할 수 있다. 수직 방향(Z 방향)에서 복수의 전하 트랩 패턴(134) 각각의 사이에는 블로킹 유전막(132)의 제2 부분(132B)이 개재될 수 있다. 블로킹 유전막(132)의 제2 부분(132B)은 채널 홀(CHH) 내에서 블로킹 유전막(132)은 복수의 전하 트랩 패턴(134)보다 채널막(150)을 향해 더 돌출되고, 블로킹 유전막(132)에 접할 수 있다.
블로킹 유전막(132)은 채널 홀(CHH) 내에서 지그재그 형상으로 수직 방향(Z 방향)으로 연장될 수 있다. 전하 트랩 패턴(134) 중 도전 패턴(CL)에 대면하는 표면과, 기판(102)을 향하는 저면과, 기판(102) 중 상기 저면의 반대측인 상면은 각각 블로킹 유전막(132)에 접할 수 있다. 블로킹 유전막(132)은 복수의 전하 트랩 패턴(134) 각각을 C 자형으로 감싸는 부분들을 포함할 수 있다.
예시적인 실시예들에서, 블로킹 유전막(132)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화물보다 유전율이 더 큰 금속 산화물로 이루어질 수 있다. 상기 금속 산화물은 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 또는 이들의 조합으로 이루어질 수 있다. 수평 방향(예를 들면, 도 3 및 도 4에서 X 방향)에서, 블로킹 유전막(132)의 폭은 약 3 nm 내지 약 10 nm, 예를 들면 약 4 nm 내지 약 8 nm 일 수 있으나, 이에 한정되는 것은 아니다.
반도체 장치(100)는 복수의 절연 패턴(NS1) 각각의 사이에서 도전 패턴(CL)을 포위하는 블로킹 유전 라이너(162)를 더 포함할 수 있다. 블로킹 유전 라이너(162)는 블로킹 유전막(132)에 접하는 부분을 포함할 수 있다.
블로킹 유전막(132)은 복수의 도전 패턴(CL)을 향해 리세스된 복수의 리세스 표면(132R)을 포함할 수 있다. 블로킹 유전막(132)의 리세스 표면(132R)은 블로킹 유전 라이너(162)에 접할 수 있다. 블로킹 유전막(132)은 블로킹 유전 라이너(162)를 사이에 두고 도전 패턴(CL)의 일부를 감쌀 수 있다. 도 4에 예시한 바와 같이, 블로킹 유전막(132)의 제1 부분(132A)은 도전 패턴(CL)과 전하 트랩 패턴(134)과의 사이에서 도전 패턴(CL) 중 전하 트랩 패턴(134)에 대면하는 표면을 덮을 수 있다. 블로킹 유전막(132)의 돌출부(132P)는 도전 패턴(CL)의 저면 또는 상면을 덮을 수 있다.
블로킹 유전 라이너(162)는 도전 패턴(CL)과 절연 패턴(NS1)과의 사이에 개재되고 도전 패턴(CL) 및 절연 패턴(NS1)과 접하는 부분과, 도전 패턴(CL)과 블로킹 유전막(132)과의 사이에 개재되고 도전 패턴(CL) 및 블로킹 유전막(132)과 접하는 부분을 포함할 수 있다. 블로킹 유전 라이너(162)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 높은 유전 상수를 가지는 금속 산화막으로 이루어질 수 있다. 예를 들면, 상기 고유전막은 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되지 않는다.
터널링 유전막(140)은 전하 트랩 패턴(134)에 접하는 부분과, 블로킹 유전막(132)에 접하는 부분과, 채널막(150)에 접하는 부분을 포함할 수 있다. 터널링 유전막(140)은 전하 트랩 패턴(134)과 채널막(150)과의 사이, 및 블로킹 유전막(132)의 제2 부분(132B)과 채널막(150)과의 사이를 지나면서 채널막(150)의 연장 방향을 따라 길게 연장될 수 있다. 터널링 유전막(140)은 실리콘 산화막으로 이루어질 수 있다. 터널링 유전막(140) 및 채널막(150) 각각의 수평 방향 폭은 약 3 nm 내지 약 10 nm일 수 있으나, 이에 한정되는 것은 아니다.
복수의 도전 패턴(CL) 및 복수의 절연 패턴(NS1) 각각의 제1 수평 방향(X 방향)의 폭은 복수의 워드 라인 컷 영역(WLC)에 의해 한정될 수 있다. 복수의 도전 패턴(CL)은 복수의 워드 라인 컷 영역(WLC)에 의해 일정 간격으로 상호 이격되어 반복적으로 배치될 수 있다.
기판(102)에는 복수의 공통 소스 영역(160)이 제2 수평 방향(Y 방향)을 따라 연장될 수 있다. 복수의 공통 소스 영역(160)은 n 형 불순물이 고농도로 도핑된 불순물 영역일 수 있다. 복수의 워드 라인 컷 영역(WLC)의 일부는 공통 소스 패턴(CSP)으로 채워질 수 있다. 공통 소스 패턴(CSP)은 도 1에 예시한 공통 소스 라인(CSL)을 구성할 수 있다. 공통 소스 패턴(CSP)은 복수의 공통 소스 영역(160) 상에서 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다. 워드 라인 컷 영역(WLC) 내에는 공통 소스 패턴(CSP)의 측벽을 덮는 절연 스페이서(170)가 배치될 수 있다. 절연 스페이서(170)는 공통 소스 패턴(CSP)과 복수의 도전 패턴(CL)과의 사이를 전기적으로 절연시키는 역할을 할 수 있다. 공통 소스 패턴(CSP) 및 절연 스페이서(170)는 캡핑 절연막(172)으로 덮일 수 있다. 공통 소스 패턴(CSP)은 텅스텐, 구리, 또는 알루미늄 등과 같은 금속; 질화티타늄, 질화탄탈럼 등과 같은 도전성 금속질화물; 티타늄, 탄탈럼 등과 같은 전이 금속; 또는 이들의 조합으로 이루어질 수 있다. 절연 스페이서(170) 및 캡핑 절연막(172)은 각각 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 공통 소스 영역(160)과 공통 소스 패턴(CSP)과의 사이에는 접촉 저항을 낮추기 위한 금속 실리사이드막(도시 생략)이 개재될 수 있다. 예를 들면, 상기 금속 실리사이드막은 코발트 실리사이드, 텅스텐 실리사이드, 니켈 실리사이드 등으로 이루어질 수 있다.
이웃하는 2 개의 워드 라인 컷 영역(WLC) 사이에 있는 복수의 도전 패턴(CL)은 도 1을 참조하여 설명한 접지 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 스트링 선택 라인(SSL)을 구성할 수 있다. 기판(102) 상에 수직 방향(Z 방향)을 따라 적층되는 복수의 도전 패턴(CL)의 수는 필요에 따라 다양하게 선택될 수 있다. 예시적인 실시예들에서, 복수의 도전 패턴(CL) 중 기판(102)에 가장 가까운 도전 패턴(CL)은 접지 선택 라인(GSL)을 구성할 수 있다. 복수의 도전 패턴(CL) 중 기판(102)으로부터 가장 먼 2 개의 도전 패턴(CL)은 각각 스트링 선택 라인(SSL)을 구성할 수 있다. 스트링 선택 라인(SSL)은 스트링 선택 라인 컷 영역(SCL)에 의해 이격된 부분을 포함할 수 있다. 스트링 선택 라인 컷 영역(SCL)은 절연막(184)으로 채워질 수 있다. 절연막(184)은 산화막, 질화막, 에어 갭, 또는 이들의 조합으로 이루어질 수 있다. 본 명세서에서 사용되는 용어 "에어 갭"은 대기 또는 제조 공정 중에 존재할 수 있는 다른 가스들을 포함하는 공간을 의미할 수 있다.
복수의 도전 패턴(CL)은 텅스텐, 니켈, 코발트, 탄탈럼 등과 같은 금속, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 탄탈럼 실리사이드 등과 같은 금속 실리사이드, 도핑된 폴리실리콘, 또는 이들의 조합을 포함할 수 있다.
메모리 셀 어레이(MCA)에서, 복수의 채널 구조물(CHS1) 상에 복수의 비트 라인(BL)이 제1 수평 방향(X 방향)을 따라 길게 연장될 수 있다. 복수의 채널 구조물(CHS1)과 복수의 비트 라인(BL)과의 사이에는 복수의 비트 라인 콘택 패드(182)가 개재될 수 있다. 복수의 채널 구조물(CHS1) 각각의 드레인 영역(158)은 비트 라인 콘택 패드(182)를 통해 복수의 비트 라인(BL) 중 대응하는 하나의 비트 라인(BL)에 연결될 수 있다. 복수의 비트 라인 콘택 패드(182)는 상부 절연막(180)에 의해 상호 절연될 수 있다. 상부 절연막(180)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 3 및 도 4에 예시한 반도체 장치(100)는 복수의 전하 트랩 패턴(134)이 채널 홀(CHH) 내에 배치되어 있으므로 복수의 전하 트랩 패턴(134)이 채널 홀(CHH)의 외부에 있는 경우에 비해 수평 방향 및 수직 방향으로 고도로 스케일링된 반도체 장치를 구현하는 데 유리하게 채용될 수 있다. 또한, 하나의 채널 홀(CHH) 내에서 복수의 전하 트랩 패턴(134)이 블로킹 유전막(132)을 사이에 두고 수직 방향(Z 방향)으로 서로 이격되어 있다. 따라서, 수직형 메모리 소자에서 수직 방향(Z 방향)으로 서로 인접한 셀들 사이의 간격이 비교적 작은 경우에도 인접한 셀들 사이의 전하 확산에 의한 셀 간섭을 억제하여 신뢰성을 향상시킬 수 있는 구조를 제공할 수 있다.
또한, 복수의 절연 패턴(NS1)은 각각 제1 유전 상수를 가지는 제1 절연 패턴(110)과, 상기 제1 유전 상수보다 작은 제2 유전 상수를 가지는 제2 절연 패턴(130C)을 포함할 수 있다. 복수의 절연 패턴(NS1)은 비교적 낮은 유전 상수를 가지는 제2 절연 패턴(130C)을 포함함으로써, 복수의 도전 패턴(CL) 사이에서 원하지 않는 용량성 커플링(capacitive coupling) 효과를 감소시킬 수 있다. 따라서, 반도체 장치(100)의 신뢰도를 향상시킬 수 있다.
도 5는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 장치(200)의 개략적인 단면도이고, 도 6은 도 5의 EX2로 표시한 점선 영역의 확대 단면도이다. 도 5에는 도 2의 X1 - X1' 선 단면에 대응하는 부분의 단면 구성에 예시되어 있다. 도 5 및 도 6에 있어서, 도 3 및 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5 및 도 6을 참조하면, 반도체 장치(200)는 도 1에 예시한 등가 회로로 구성되는 메모리 셀 어레이(MCA)를 포함할 수 있으며, 도 2 내지 도 4를 참조하여 설명한 반도체 장치(100)와 대체로 동일한 구성을 가진다. 단, 반도체 장치(200)는 복수의 도전 패턴(CL) 각각의 사이에 하나씩 개재된 복수의 절연 패턴(NS2)을 포함할 수 있다.
복수의 절연 패턴(NS2)은 각각 제1 유전 상수를 가지는 제1 절연 패턴(110)과, 상기 제1 유전 상수보다 작은 제2 유전 상수를 가지는 제2 절연 패턴(230B)을 포함할 수 있다. 제2 절연 패턴(230B)은 제1 절연 패턴(110) 중 채널막(150)에 대면하는 측벽으로부터 채널막(150)을 향해 채널 홀(CHH)의 내부까지 수평 방향(예를 들면, 도 5 및 도 6에서 X 방향)으로 돌출될 수 있다. 제2 절연 패턴(230B)은 채널막(150)에 가까워짐에 따라 수직 방향(Z 방향) 길이가 점차 감소되는 부분을 포함할 수 있다.
수평 방향(예를 들면, 도 5 및 도 6에서 X 방향)에서 제1 절연 패턴(110) 중 채널막(150)에 가장 가까운 측벽과 채널막(150)과의 사이의 제1 최단 거리(L21)는 도전 패턴(CL) 중 채널막(150)에 가장 가까운 측벽과 채널막(150)과의 사이의 제2 최단 거리(L22)보다 더 클 수 있다.
복수의 도전 패턴(CL) 및 복수의 절연 패턴(NS2)을 관통하여 복수의 채널 홀(CHH)이 형성되고, 복수의 채널 홀(CHH) 내에서 복수의 채널 구조물(CHS2)이 수직 방향(Z 방향)으로 연장될 수 있다. 복수의 채널 구조물(CHS2)은 각각 반도체 패턴(120)과, 채널막(150)과, 매립 절연막(156)과, 드레인 영역(158)를 포함할 수 있다.
복수의 채널 구조물(CHS2)의 주위에는 복수의 전하 트랩 패턴(234)이 배치될 수 있다. 복수의 전하 트랩 패턴(234)은 각각 수직 방향(Z 방향)으로 서로 이격된 상태로 채널 홀(CHH) 내에서 배치될 수 있다. 복수의 전하 트랩 패턴(234)은 각각 도전 패턴(CL)과 채널막(150)과의 사이에 개재될 수 있다. 수직 방향(Z 방향)에서 복수의 전하 트랩 패턴(234) 각각의 길이(ZL2)는 도전 패턴(CL)의 길이(Lg)보다 더 작을 수 있다.
채널 홀(CHH) 내에서 복수의 전하 트랩 패턴(234)과 채널막(150)과의 사이에 터널링 유전막(140)이 개재될 수 있다. 블로킹 유전막(232)은 복수의 도전 패턴(CL)과 복수의 전하 트랩 패턴(230)과의 사이, 및 복수의 절연 패턴(NS2)과 터널링 유전막(140)과의 사이를 지나도록 채널 홀(CHH) 내에서 수직 방향(Z 방향)으로 길게 연장될 수 있다. 블로킹 유전막(232)은 채널 홀(CHH) 내에만 배치되고 채널 홀(CHH)의 외부로 돌출되는 부분은 포함하지 않을 수 있다. 블로킹 유전막(232)의 일부는 채널 홀(CHH) 내에서 도전 패턴(CL)과 전하 트랩 패턴(234)과의 사이에 배치되고, 블로킹 유전막(232)의 다른 일부는 채널 홀(CHH) 내에서 절연 패턴(NS2)과 전하 트랩 패턴(134)과의 사이에 배치될 수 있다.
블로킹 유전막(232)은 도전 패턴(CL)에 대면하는 복수의 제1 부분(232A)과, 절연 패턴(NS2)의 제2 절연 패턴(230B)에 대면하는 복수의 제2 부분(232B)을 포함할 수 있다. 블로킹 유전막(232)의 제1 부분(232A)은 전하 트랩 패턴(234)에 접할 수 있다. 블로킹 유전막(232)의 제2 부분(232B)은 터널링 유전막(140)에 접할 수 있다. 블로킹 유전막(232)의 제1 부분(232A) 및 제2 부분(232B)은 각각 채널 홀(CHH)의 내부에서 수직 방향(Z 방향)으로 연장되는 부분을 포함할 수 있다. 제2 절연 패턴(230B), 블로킹 유전막(232), 및 전하 트랩 패턴(234)에 대한 보다 상세한 구성은 도 3 및 도 4를 참조하여 제2 절연 패턴(130C), 블로킹 유전막(132), 및 전하 트랩 패턴(134)에 대하여 설명한 바와 대체로 동일하다.
도 5 및 도 6에 예시한 반도체 장치(200)는 복수의 전하 트랩 패턴(234)이 채널 홀(CHH) 내에 배치되어 있으므로 복수의 전하 트랩 패턴(234)이 채널 홀(CHH)의 외부에 있는 경우에 비해 수평 방향 및 수직 방향으로 고도로 스케일링된 반도체 장치를 구현하는 데 유리하게 채용될 수 있다. 또한, 하나의 채널 홀(CHH) 내에서 복수의 전하 트랩 패턴(234)이 블로킹 유전막(232)을 사이에 두고 수직 방향(Z 방향)으로 서로 이격되어 있다. 따라서, 수직형 메모리 소자에서 수직 방향(Z 방향)으로 서로 인접한 셀들 사이의 간격이 비교적 작은 경우에도 인접한 셀들 사이의 전하 확산에 의한 셀 간섭을 억제하여 신뢰성을 향상시킬 수 있는 구조를 제공할 수 있다.
또한, 복수의 절연 패턴(NS2)은 각각 제1 유전 상수를 가지는 제1 절연 패턴(110)과, 상기 제1 유전 상수보다 작은 제2 유전 상수를 가지는 제2 절연 패턴(230B)을 포함할 수 있다. 복수의 절연 패턴(NS2)은 비교적 낮은 유전 상수를 가지는 제2 절연 패턴(230B)을 포함함으로써, 복수의 도전 패턴(CL) 사이에서 원하지 않는 용량성 커플링 효과를 감소시킬 수 있다. 따라서, 반도체 장치(200)의 신뢰도를 향상시킬 수 있다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 장치(500)의 주요 영역들의 평면 레이아웃 다이어그램이다.
도 7을 참조하면, 반도체 장치(500)는 메모리 셀 영역(512), 제1 주변 회로 영역(514), 제2 주변 회로 영역(516), 및 본딩 패드 영역(518)을 포함할 수 있다. 메모리 셀 영역(512)은 도 1을 참조하여 설명한 등가 회로로 구성되는 복수의 메모리 셀 어레이(MCA)를 포함할 수 있다. 제1 주변 회로 영역(514) 및 제2 주변 회로 영역(516)은 메모리 셀 영역(512)으로부터의 데이터 입력 또는 출력을 제어하기 위한 제어 유니트를 포함할 수 있다. 제1 주변 회로 영역(514) 및 제2 주변 회로 영역(516)에는 메모리 셀 영역(512)에 포함된 수직형 메모리 셀들을 구동하기 위한 주변 회로들이 배치될 수 있다.
제1 주변 회로 영역(514)은 메모리 셀 영역(512)과 수직으로 오버랩되도록 배치됨으로써, 반도체 장치(500)를 포함하는 칩의 평면 크기를 감소시킬 수 있다. 예시적인 실시예들에서, 제1 주변 회로 영역(514)에 배치되는 주변 회로들은 메모리 셀 영역(512)으로 입력/출력되는 데이터를 고속으로 처리할 수 있는 회로들일 수 있다. 예를 들면, 제1 주변 회로 영역(514)에 배치되는 주변 회로들은 페이지 버퍼(page buffer), 래치 회로(latch circuit), 캐시 회로(cache circuit), 칼럼 디코더(column decoder), 감지 증폭기(sense amplifier), 또는 데이터 인/아웃 회로(data in/out circuit) 등일 수 있다.
제2 주변 회로 영역(516)은 메모리 셀 영역(512)의 일측에서 메모리 셀 영역(512) 및 제1 주변 회로 영역(514)과 오버랩되지 않는 영역 상에 배치될 수 있다. 제2 주변 회로 영역(516)에 형성되는 주변 회로들은 로우 디코더(row decoder)를 포함할 수 있다. 예시적인 실시예들에서, 도 7에 예시한 바와 달리, 제2 주변 회로 영역(516)의 적어도 일부가 메모리 셀 영역(512)의 하부에 배치될 수도 있다.
본딩 패드 영역(518)은 메모리 셀 영역(512)의 타측에 형성될 수 있다. 본딩 패드 영역(518)은 메모리 셀 영역(512)의 수직형 메모리 셀들 각각의 워드 라인들로부터 연결되는 배선들이 형성되는 영역일 수 있다.
도 8은 도 7에 예시한 반도체 장치(500)의 일부 영역의 개략적인 사시도이고, 도 9는 도 7에 예시한 반도체 장치(500)의 일부 영역의 개략적인 단면도이다. 도 8 및 도 9에서, 도 2 내지 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 8 및 도 9를 참조하면, 반도체 장치(500)는 주변 회로 기판(52)상의 제1 레벨에 형성된 제1 주변 회로 영역(514)과, 주변 회로 기판(52)상에서 상기 제1 레벨보다 높은 제2 레벨에 형성된 메모리 셀 영역(512)을 포함할 수 있다. 여기서 사용되는 용어 "레벨"은 주변 회로 기판(52)으로부터 수직 방향 (도 8 및 도 9에서 Z 방향)을 따르는 높이를 의미한다. 주변 회로 기판(52)상에서 상기 제1 레벨은 상기 제2 레벨보다 주변 회로 기판(52)에 더 가깝다.
제1 주변 회로 영역(514)은 주변 회로 기판(52) 상에 형성된 복수의 주변 회로와, 상기 복수의 주변 회로를 상호 연결하거나 상기 복수의 주변 회로를 메모리 셀 영역(512)에 있는 구성 요소들과 연결하기 위한 다층 배선 구조(MWS)를 포함할 수 있다.
주변 회로 기판(52)은 X 방향 및 Y 방향으로 연장되는 주면(52M)을 가질 수 있다. 주변 회로 기판(52)에는 소자 분리막(504)에 의해 주변 활성 영역(PA)이 정의될 수 있다. 주변 회로 기판(52)에 대한 보다 상세한 사항은 도 3 및 도 4를 참조하여 기판(102)에 대하여 설명한 바와 대체로 동일하다. 주변 회로 기판(52)의 주변 활성 영역(PA) 위에는 제1 주변 회로 영역(514)을 구성하는 복수의 트랜지스터(TR)가 형성될 수 있다. 복수의 트랜지스터(TR)는 각각 주변 게이트(PG)와, 주변 게이트(PG)의 양측에서 주변 활성 영역(PA) 내에 형성된 주변 소스/드레인 영역(PSD)을 포함할 수 있다. 예시적인 실시예들에서, 제1 주변 회로 영역(514)에는 저항, 커패시터 등과 같은 단위 소자들이 더 배치될 수 있다. 복수의 트랜지스터(TR) 위에 층간절연막(70)이 형성될 수 있다. 층간절연막(70)은 실리콘 산화막, 실리콘 질화막, SiON 막, SiOCN 막, 또는 이들의 조합을 포함할 수 있다.
제1 주변 회로 영역(514)에서 다층 배선 구조(MWS)는 복수의 주변 회로 배선층(ML60, ML61, ML62)과 복수의 주변 회로 콘택(MC60, MC61, MC62)을 포함할 수 있다. 복수의 주변 회로 배선층(ML60, ML61, ML62) 중 일부는 복수의 트랜지스터(TR)에 전기적으로 연결 가능하도록 구성될 수 있다. 복수의 주변 회로 콘택(MC60, MC61, MC62)은 복수의 주변 회로 배선층(ML60, ML61, ML62) 중에서 선택되는 일부를 상호 연결시키도록 구성될 수 있다. 복수의 주변 회로 배선층(ML60, ML61, ML62) 및 복수의 주변 회로 콘택(MC60, MC61, MC62)은 층간절연막(70)으로 덮일 수 있다.
복수의 주변 회로 배선층(ML60, ML61, ML62) 및 복수의 주변 회로 콘택(MC60, MC61, MC62)은 각각 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 복수의 주변 회로 배선층(ML60, ML61, ML62) 및 복수의 주변 회로 콘택(MC60, MC61, MC62)은 각각 텅스텐, 몰리브덴, 티타늄, 코발트, 탄탈럼, 니켈, 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 탄탈럼 실리사이드, 니켈 실리사이드 등과 같은 도전 물질을 포함할 수 있다. 도 9에서, 복수의 주변 회로 배선층(ML60, ML61, ML62)이 수직 방향(Z 방향)을 따라 3 층의 배선 구조를 가지는 것으로 예시되었으나, 본 발명의 기술적 사상은 도 9에 예시된 바에 한정되는 것은 아니다. 예를 들면, 복수의 주변 회로 배선층(ML60, ML61, ML62)은 2 층, 또는 4 층 이상의 다층 배선 구조를 가질 수도 있다.
제1 주변 회로 영역(514) 위에 배치된 메모리 셀 영역(512)은 기판(102), 제1 도전성 플레이트(104), 제2 도전성 플레이트(108), 및 메모리 셀 어레이(MCA)를 포함할 수 있다. 기판(102), 제1 도전성 플레이트(104), 및 제2 도전성 플레이트(108)는 제1 주변 회로 영역(514)을 덮도록 수평 방향으로 연장될 수 있다. 메모리 셀 어레이(MCA)는 도 3 및 도 4를 참조하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 도 9에는 반도체 장치(500)의 메모리 셀 어레이(MCA)가 도 3 및 도 4를 참조하여 설명한 바와 대체로 동일한 구성을 가지는 구성을 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 반도체 장치(500)의 메모리 셀 어레이(MCA)는 도 5 및 도 6을 참조하여 설명한 구성을 가지는 메모리 셀 어레이(MCA), 또는 이로부터 본 발명의 기술적 사상의 범위 내에서 다양하게 변형 및 변경된 구조를 가지는 메모리 셀 어레이를 포함할 수도 있다.
제1 도전성 플레이트(104) 및 제2 도전성 플레이트(108)는 도 1을 참조하여 설명한 공통 소스 라인(CSL)의 기능을 수행할 수 있다. 제1 도전성 플레이트(104) 및 제2 도전성 플레이트(108)는 메모리 셀 어레이(MCA)에 포함된 수직형 메모리 셀들로 전류를 공급하는 소스 영역으로서 기능할 수 있다.
예시적인 실시예들에서, 제1 도전성 플레이트(104) 및 제2 도전성 플레이트(108)는 각각 도핑된 폴리실리콘막, 금속막, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속막은 텅스텐(W)으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
기판(102) 상에서 복수의 워드 라인 컷 영역(WLC)에 복수의 워드 라인 컷 구조물(510)이 제2 수평 방향(Y 방향)을 따라 길게 연장될 수 있다. 복수의 워드 라인 컷 구조물(510)은 각각 절연 구조물로 이루어질 수 있다. 예시적인 실시예들에서, 상기 절연 구조물은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 저유전 물질로 이루어질 수 있다. 예를 들면, 상기 절연 구조물은 실리콘 산화막, 실리콘 질화막, SiON 막, SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다. 다른 예시적인 실시예들에서, 상기 절연 구조물의 적어도 일부는 에어갭(air gap)으로 이루어질 수도 있다.
이웃하는 2 개의 워드 라인 컷 구조물(510) 사이에서 제2 도전성 플레이트(108) 상에 복수의 도전 패턴(CL)이 수직 방향(Z 방향)으로 서로 오버랩되도록 적층될 수 있다. 복수의 도전 패턴(CL)은 도 1을 참조하여 설명한 접지 선택 라인(GSL), 복수의 워드 라인(WL), 및 스트링 선택 라인(SSL)을 포함할 수 있다.
도 9에 예시한 바와 같이, 복수의 도전 패턴(CL)에서 상측 2 개의 도전 패턴(CL)은 각각 스트링 선택 라인 컷 영역(SCL)에 형성된 절연막(584)을 사이에 두고 제1 수평 방향(X 방향)으로 분리될 수 있다. 절연막(584)을 사이에 두고 상호 분리된 2 개의 도전 패턴(CL)은 각각 도 1을 참조하여 설명한 스트링 선택 라인(SSL)을 구성할 수 있다.
메모리 셀 영역(512)에서 복수의 채널 구조물(CHS1) 및 하드 절연막(114)상에 제1 상부 절연막(UL1), 제2 상부 절연막(UL2), 제3 상부 절연막(UL3), 및 제4 상부 절연막(UL4)이 차례로 형성될 수 있다. 절연막(584)은 제1 상부 절연막(UL1) 및 제2 상부 절연막(UL2)을 수직 방향(Z 방향)으로 관통할 수 있다. 절연막(584)의 상면과, 워드 라인 컷 구조물(510)의 상면과, 제2 상부 절연막(UL2)의 상면은 대략 동일한 수직 레벨에서 연장될 수 있다. 절연막(584)에 대한 보다 상세한 구성은 도 3을 참조하여 절연막(184)에 대하여 설명한 바와 대체로 동일하다. 제1 상부 절연막(UL1), 제2 상부 절연막(UL2), 제3 상부 절연막(UL3), 및 제4 상부 절연막(UL4)은 각각 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
메모리 셀 어레이(MCA)에서 제4 상부 절연막(UL4) 위에 복수의 비트 라인(BL)이 배치될 수 있다. 복수의 비트 라인(BL)은 제1 수평 방향(X 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 채널 구조물(CHS1)은 각각 제1 상부 절연막(UL1), 제2 상부 절연막(UL2), 제3 상부 절연막(UL3), 및 제4 상부 절연막(UL4)을 관통하는 복수의 콘택 플러그(582)를 통해 복수의 비트 라인(BL)에 연결될 수 있다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 장치(500A)의 개략적인 단면도이다. 도 10에는 도 9에서 EX3으로 표시한 점선 영역에 대응하는 영역의 확대된 단면 구성이 예시되어 있다. 도 10에서, 도 9에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 10을 참조하면, 반도체 장치(500A)는 도 7 내지 도 9를 참조하여 설명한 반도체 장치(500)와 대체로 동일한 구성을 가진다. 단, 제1 도전성 플레이트(104)는 블로킹 유전막(132)의 일부 영역을 수평 방향(X 방향 및/또는 Y 방향)으로 관통하여 채널막(150)에 접할 수 있다. 제1 도전성 플레이트(104)는 블로킹 유전막(132) 수직으로 오버랩되는 부분을 포함할 수 있다. 제1 도전성 플레이트(104) 중 블로킹 유전막(132) 수직으로 오버랩되는 부분의 두께(Z 방향 크기)는 제1 도전성 플레이트(104) 중 제2 도전성 플레이트(108)와 수직으로 오버랩되는 부분의 두께(Z 방향 크기)보다 더 클 수 있다. 블로킹 유전막(132)은 제1 도전성 플레이트(104)보다 높은 레벨에서 채널막(150)의 측벽을 덮는 부분과 제1 도전성 플레이트(104)보다 낮은 레벨에서 채널막(150)의 저면을 덮는 부분을 포함할 수 있다. 채널막(150)은 블로킹 유전막(132)의 최저부를 사이에 두고 기판(102)으로부터 이격될 수 있다. 채널막(150)의 측벽은 제1 도전성 플레이트(104)에 접하고 제1 도전성 플레이트(104)와 전기적으로 연결 가능하게 구성될 수 있다. 제2 도전성 플레이트(108)는 블로킹 유전막(132)의 일부 영역을 사이에 두고 채널막(150)으로부터 이격될 수 있다.
다음에, 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치의 제조 방법에 대하여 상세히 설명한다.
도 11a 내지 도 11o는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 본 예에서는 도 3 및 도 4를 참조하여 설명한 반도체 장치(100)의 예시적인 제조 방법을 설명한다. 도 11a 내지 도 11o에는 도 3에서 Q1으로 표시한 점선 영역에 대응하는 부분의 확대된 단면 구성이 공정 순서에 따라 예시되어 있다.
도 11a를 참조하면, 기판(102)에 활성 영역(AC)을 정의하고, 기판(102) 상에 복수의 절연막(P110) 및 복수의 몰드막(ML)을 교대로 하나씩 적층할 수 있다. 복수의 절연막(P110) 중 기판(102)에 접하는 최저층 절연막(P110)은 다른 절연막(P110)보다 더 작은 두께(D1)를 가질 수 있다. 복수의 절연막(P110)은 실리콘 산화막으로 이루어지고, 복수의 몰드막(ML)은 실리콘 질화막으로 이루어질 수 있다.
복수의 몰드막(ML)은 각각 후속 공정에서 그라운드 선택 라인(GSL), 복수의 워드 라인(WL), 및 복수의 스트링 선택 라인(SSL)을 형성하기 위한 공간을 제공하는 역할을 할 수 있다. 복수의 몰드막(ML) 중 기판(102)으로부터 첫 번째 몰드막(ML)은 그라운드 선택 라인(GSL)을 형성하기 위한 공간을 제공할 수 있다. 복수의 절연막(P110) 중 상기 첫 번째 몰드막(ML)의 상면에 접하는 절연막(P110)은 다른 절연막(P110)보다 더 큰 두께(D2)를 가질 수 있다. 복수의 절연막(P110) 및 복수의 몰드막(ML)은 각각 CVD(chemical vapor deposition), PECVD(plasma enhanced CVD), 또는 ALD(atomic layer deposition) 공정으로 형성될 수 있다.
도 11b를 참조하면, 복수의 절연막(P110) 중 최상층 절연막(P110) 상에 하드 절연막(114)을 형성한 후, 하드 절연막(114)을 식각 마스크로 사용하여 복수의 절연막(P110) 및 복수의 몰드막(ML)을 이방성 식각하여 기판(102)을 노출시키는 채널 홀(CHH)을 형성할 수 있다.
채널 홀(CHH)의 수평 방향의 폭은 기판(102)에 가까울수록 더 작아질 수 있다. 하드 절연막(114)은 산화막, 질화막, 또는 이들의 조합으로 이루어지는 단일층 또는 다중충으로 이루어질 수 있다.
도 11c를 참조하면, 채널 홀(CHH)의 바닥으로부터 선택적 에피택셜 성장 공정을 수행하여 채널 홀(CHH)을 부분적으로 채우는 반도체 패턴(120)을 형성할 수 있다. 반도체 패턴(120)은 도핑된 반도체층, 예를 들면 도핑된 Si 층 또는 도핑된 Ge 층으로 이루어질 수 있다.
채널 홀(CHH)을 통해 노출되는 복수의 절연막(P110)(도 11b 참조)의 측벽으로부터 복수의 절연막(P110) 각각의 일부를 선택적으로 트리밍하여, 복수의 몰드막(ML) 각각의 사이에서 채널 홀(CHH)과 연결되는 복수의 리세스 영역(110R)을 형성할 수 있다. 그 결과, 복수의 절연막(P110)으로부터 복수의 제1 절연 패턴(110)이 얻어질 수 있다. 수평 방향(예를 들면, 도 11c에서 X 방향)에서 복수의 리세스 영역(110R) 각각의 폭(RW1)은 약 3 nm 내지 약 15 nm일 수 있으나, 이에 한정되는 것은 아니다.
복수의 절연막(P110) 각각의 일부를 선택적으로 트리밍하기 위하여 복수의 몰드막(ML) 및 복수의 절연막(P110) 중 복수의 절연막(P110)을 선택적으로 습식 식각하는 식각 공정을 이용할 수 있다. 예를 들면, 복수의 몰드막(ML)이 실리콘 질화막으로 이루어지고 복수의 절연막(P110)이 실리콘 산화막으로 이루어지는 경우, 복수의 절연막(P110) 각각의 일부를 선택적으로 트리밍하기 위하여 불산계 용액, 예를 들면 HF 용액을 사용할 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 복수의 절연막(P110)을 트리밍하는 공정은 반도체 패턴(120)을 보호막(도시 생략)으로 덮은 상태에서 수행될 수 있다.
도 11d를 참조하면, 도 11c의 결과물에서 노출된 표면들을 덮는 도핑된 폴리실리콘막(130)을 형성할 수 있다. 도핑된 폴리실리콘막(130)은 복수의 리세스 영역(110R)을 채우기에 충분한 두께로 형성될 수 있다.
예시적인 실시예들에서, 도핑된 폴리실리콘막(130)은 탄소 원자(C), 질소 원자(N), 보론 원자(B), 불소 원자(F), 또는 이들의 조합으로 이루어지는 도판트를 포함하는 폴리실리콘막으로 이루어질 수 있다.
도 11e를 참조하면, 도 11d의 결과물에서 도핑된 폴리실리콘막(130)을 트리밍하여 채널 홀(CHH) 내에서 복수의 몰드막(ML) 각각의 측벽을 노출시키고, 도핑된 폴리실리콘막(130) 중 복수의 리세스 영역(110R) 내에 남아 있는 부분들로 이루어지는 복수의 도핑된 폴리실리콘 패턴(130A)을 형성할 수 있다. 예시적인 실시예들에서, 도핑된 폴리실리콘막(130)을 트리밍하기 위하여 습식 식각 공정을 이용할 수 있다.
도 11f를 참조하면, 도 11d의 결과물에서 복수의 도핑된 폴리실리콘 패턴(130A)이 노출된 결과물을 산화 분위기 또는 질화 분위기로 처리하여, 복수의 도핑된 폴리실리콘 패턴(130A)으로부터 복수의 팽창된 절연 패턴(130B)을 형성할 수 있다.
복수의 도핑된 폴리실리콘 패턴(130A)이 노출된 결과물을 산화 분위기 또는 질화 분위기로 처리하는 동안, 복수의 제1 절연 패턴(110) 중 복수의 도핑된 폴리실리콘 패턴(130A)에 접하는 일부 영역도 복수의 도핑된 폴리실리콘 패턴(130A)과 함께 산화 또는 질화되어 복수의 제1 절연 패턴(110) 각각의 수평 방향(예를 들면, X 방향)의 폭이 감소될 수 있다.
예시적인 실시예들에서, 복수의 도핑된 폴리실리콘막(130)이 탄소 원자(C)로 도핑된 폴리실리콘막으로 이루어지는 경우, 도 11f를 참조하여 설명하는 공정에서 복수의 도핑된 폴리실리콘막(130)이 노출된 결과물을 산화 분위기로 처리할 수 있다. 이 경우, 복수의 도핑된 폴리실리콘막(130)이 산화되어 SiOC로 이루어지는 복수의 팽창된 절연 패턴(130B)이 얻어질 수 있다.
다른 예시적인 실시예들에서, 복수의 도핑된 폴리실리콘막(130)이 탄소 원자(C) 및 질소 원자(N)로 도핑된 폴리실리콘막으로 이루어지는 경우, 도 11f를 참조하여 설명하는 공정에서 복수의 도핑된 폴리실리콘막(130)이 노출된 결과물을 산화 분위기로 처리할 수 있다. 이 경우, 복수의 도핑된 폴리실리콘막(130)이 산화되어 SiOCN으로 이루어지는 복수의 팽창된 절연 패턴(130B)이 얻어질 수 있다.
또 다른 예시적인 실시예들에서, 복수의 도핑된 폴리실리콘막(130)이 보론 원자(B)로 도핑된 폴리실리콘막으로 이루어지는 경우, 도 11f를 참조하여 설명하는 공정에서 복수의 도핑된 폴리실리콘막(130)이 노출된 결과물을 산화 분위기로 처리할 수 있다. 이 경우, 복수의 도핑된 폴리실리콘막(130)이 산화되어 SiOB로 이루어지는 복수의 팽창된 절연 패턴(130B)이 얻어질 수 있다.
또 다른 예시적인 실시예들에서, 복수의 도핑된 폴리실리콘막(130)이 보론 원자(B)로 도핑된 폴리실리콘막으로 이루어지는 경우, 도 11f를 참조하여 설명하는 공정에서 복수의 도핑된 폴리실리콘막(130)이 노출된 결과물을 질화 분위기로 처리할 수 있다. 이 경우, 복수의 도핑된 폴리실리콘막(130)이 질화되어 SiBN으로 이루어지는 복수의 팽창된 절연 패턴(130B)이 얻어질 수 있다.
또 다른 예시적인 실시예들에서, 복수의 도핑된 폴리실리콘막(130)이 불소 원자(F)로 도핑된 폴리실리콘막으로 이루어지는 경우, 도 11f를 참조하여 설명하는 공정에서 복수의 도핑된 폴리실리콘막(130)이 노출된 결과물을 산화 분위기로 처리할 수 있다. 이 경우, 복수의 도핑된 폴리실리콘막(130)이 산화되어 SiOF로 이루어지는 복수의 팽창된 절연 패턴(130B)이 얻어질 수 있다.
도 11g를 참조하면, 도 11f의 결과물에서 복수의 팽창된 절연 패턴(130B)을 트리밍하여, 복수의 팽창된 절연 패턴(130B) 중 채널 홀(CHH) 내에 있는 부분들과, 복수의 리세스 영역(110R)에서 채널 홀(CHH)에 인접한 입구 영역에 있는 부분들의 수직 방향(Z 방향) 두께를 감소시킬 수 있다. 그 결과, 복수의 팽창된 절연 패턴(130B)으로부터 복수의 제2 절연 패턴(130C)이 얻어질 수 있다. 복수의 제2 절연 패턴(130C)은 각각 채널 홀(CHH) 내부로 돌출되는 부분을 포함할 수 있다. 복수의 팽창된 절연 패턴(130B)을 트리밍하기 위하여 습식 식각 공정을 이용할 수 있다.
도 11h를 참조하면, 도 11g의 결과물에서 채널 홀(CHH) 내에서 노출되는 표면들을 컨포멀하게 덮는 블로킹 유전막(132)을 형성할 수 있다. 복수의 제2 절연 패턴(130C) 각각의 일부가 채널 홀(CHH) 내부로 돌출되어 있으므로, 블로킹 유전막(132) 중 복수의 제2 절연 패턴(130C)을 덮는 부분들은 복수의 몰드막(ML)을 덮는 부분들보다 채널 홀(CHH)의 내부로 더 돌출될 수 있다. 블로킹 유전막(132) 중 채널 홀(CHH)의 내부를 향하는 표면 위에는 수직 방향(Z 방향)에서 서로 이웃하는 2 개의 제2 절연 패턴(130C) 사이에서 복수의 몰드막(ML)의 측벽에 대면하는 복수의 인덴트 공간(132D)이 형성될 수 있다.
도 11i를 참조하면, 도 11h의 결과물에서 블로킹 유전막(132) 상에 복수의 인덴트 공간(132D)을 채우는 복수의 전하 트랩 패턴(134)을 형성할 수 있다.
복수의 전하 트랩 패턴(134)을 형성하기 위하여, 도 11h의 결과물에서 블로킹 유전막(132)을 컨포멀하게 덮는 예비 전하 트랩막을 형성한 후, 상기 예비 전하 트랩막이 복수의 인덴트 공간(132D)(도 11h 참조)에만 남도록 상기 예비 전하 트랩막을 트리밍하는 공정을 수행할 수 있다.
도 11j를 참조하면, 채널 홀(CHH) 내에서 노출된 블로킹 유전막(132) 및 복수의 전하 트랩 패턴(134)을 차례로 덮는 터널링 유전막(140), 채널막(150), 및 매립 절연막(156)을 차례로 형성하고, 채널 홀(CHH)의 입구측 상부를 채우는 드레인 영역(158)를 형성할 수 있다.
채널 홀(CHH) 내에서, 터널링 유전막(140) 및 채널막(150)은 각각 실린더 형상을 가질 수 있다. 터널링 유전막(140) 및 채널막(150)을 형성하는 과정에서 반도체 패턴(120)의 상면 중 일부 영역이 제거되어 반도체 패턴(120)의 상면에 리세스 표면(120R)이 형성될 수 있다. 채널막(150)은 반도체 패턴(120)의 리세스 표면(120R)과 접촉할 수 있다.
터널링 유전막(140) 채널막(150), 및 매립 절연막(156)을 형성하기 위하여 증착 공정 및 에치백 공정을 복수 회 수행할 수 있다. 상기 증착 공정은 CVD, LPCVD(low pressure CVD), 또는 ALD 공정으로 수행될 수 있다.
도 11k를 참조하면, 하드 절연막(114), 복수의 제1 절연 패턴(110), 및 복수의 몰드막(ML)을 이방성 식각하여 하드 절연막(114), 복수의 제1 절연 패턴(110), 및 복수의 몰드막(ML)을 관통하여 기판(102)을 노출시키는 워드 라인 컷 영역(WLC)을 형성한 후, 워드 라인 컷 영역(WLC)을 통해 기판(102)에 불순물 이온을 주입하여 공통 소스 영역(160)을 형성할 수 있다.
도 11l을 참조하면, 워드 라인 컷 영역(WLC)을 통해 복수의 몰드막(ML)을 제거하여 복수의 공간(LS1)을 형성할 수 있다. 복수의 공간(LS1)을 통해 블로킹 유전막(132)의 일부가 노출될 수 있다.
도 11m을 참조하면, 도 11l의 결과물 상에 블로킹 유전 라이너(162)를 형성할 수 있다. 블로킹 유전 라이너(162)는 공간(LS1) 및 워드 라인 컷 영역(WLC)을 통해 노출되는 표면들을 컨포멀하게 덮도록 형성될 수 있다. 블로킹 유전 라이너(162)를 형성하기 위하여 ALD 공정, CVD 공정, 또는 플라즈마 산화 공정을 이용할 수 있다.
도 11n을 참조하면, 복수의 공간(LS1)(도 11m 참조) 내에서 블로킹 유전 라이너(162)에 의해 한정되는 공간을 채우는 복수의 도전 패턴(CL)을 형성할 수 있다. 이를 위하여, 복수의 워드 라인 컷 영역(WLC)을 통해 복수의 공간(LS1) 중 블로킹 유전 라이너(162)에 의해 한정되는 공간들을 도전층으로 채울 수 있다. 상기 도전층은 금속, 예를 들면 W으로 이루어질 수 있다. 공간(LS1) 내에서 도전 패턴(CL)의 측벽, 저면, 및 상면이 블로킹 유전 라이너(162)으로 덮일 수 있다.
도 11o를 참조하면, 워드 라인 컷 영역(WLC) 내에 절연 스페이서(170), 공통 소스 패턴(CSP), 및 캡핑 절연막(172)을 형성할 수 있다.
예시적인 실시예들에서, 워드 라인 컷 영역(WLC) 내에 절연 스페이서(170)를 형성하기 위하여, 먼저 워드 라인 컷 영역(WLC)의 내벽을 덮는 스페이서용 절연막을 형성할 수 있다. 그 후, 워드 라인 컷 영역(WLC)의 저면에서 공통 소스 영역(160)이 노출되도록 상기 스페이서용 절연막을 에치백하여 워드 라인 컷 영역(WLC)의 내부 측벽에 절연 스페이서(170)가 남도록 할 수 있다.
공통 소스 패턴(CSP)을 형성하기 위하여, 워드 라인 컷 영역(WLC) 내에서 절연 스페이서(170)로 한정되는 공간이 도전 물질로 채워지도록 워드 라인 컷 영역(WLC)의 내부 및 외부에 도전층을 형성한 후, 상기 도전층 중 불필요한 부분들을 CMP(chemical mechanical polishing) 또는 에치백에 의해 제거할 수 있다.
캡핑 절연막(172)을 형성하기 위하여, 절연 스페이서(170) 및 공통 소스 패턴(CSP)이 형성된 결과물 상에 워드 라인 컷 영역(WLC)의 남은 공간을 채우는 절연막을 형성한 후, 상기 절연막의 일부를 CMP 또는 에치백 공정에 의해 제거하여 하드 절연막(114)의 상면 및 드레인 영역(158)의 상면이 노출되도록 할 수 있다.
그 후, 도 3 및 도 4에 예시한 바와 같이, 하드 절연막(114), 드레인 영역(158), 및 캡핑 절연막(172)을 덮는 상부 절연막(180)을 형성하고, 상부 절연막(180)의 일부, 하드 절연막(114)의 일부, 제1 절연 패턴(110)의 일부, 및 복수의 도전 패턴(CL) 중 상측 2 개의 도전 패턴(CL)과 이들을 감싸는 블로킹 유전 라이너(162) 각각의 일부를 제거하여 스트링 선택 라인 컷 영역(SCL)(도 3 참조)을 형성하고, 스트링 선택 라인 컷 영역(SCL)을 절연막(184)으로 채울 수 있다.
그 후, 상부 절연막(180)의 일부 영역들을 관통하는 복수의 비트 라인 콘택홀을 형성하고, 상기 복수의 비트 라인 콘택홀 내에 도전 물질을 매립하여 복수의 비트 라인 콘택 패드(182)를 형성하고, 상부 절연막(180) 위에 복수의 비트 라인 콘택 패드(182)에 연결되는 복수의 비트 라인(BL)을 형성하여 도 3 및 도 4에 예시한 반도체 장치(100)를 제조할 수 있다.
도 12a 내지 도 12c는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 본 예에서는 도 5 및 도 6을 참조하여 설명한 반도체 장치(200)의 예시적인 제조 방법을 설명한다. 도 12a 내지 도 12c에는 도 5에서 Q2로 표시한 점선 영역에 대응하는 부분의 확대된 단면 구성이 공정 순서에 따라 예시되어 있다. 도 12a 내지 도 12c6에 있어서, 도 5 및 도 6에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 12a를 참조하면, 도 11a 내지 도 11f를 참조하여 설명한 공정들에 따라 복수의 팽창된 절연 패턴(130B)을 형성하는 공정까지 수행할 수 있다. 복수의 팽창된 절연 패턴(130B)(도 11f 참조)은 도 5 및 도 6에 예시한 복수의 제2 절연 패턴(230B)을 구성할 수 있다.
그 후, 도 11h를 참조하여 블로킹 유전막(132)의 형성 공정에 대하여 설명한 바와 유사한 방법으로, 도 12a의 결과물에서 채널 홀(CHH) 내에서 노출되는 표면들을 컨포멀하게 덮는 블로킹 유전막(232)을 형성할 수 있다. 복수의 제2 절연 패턴(230B) 각각의 일부가 채널 홀(CHH) 내부로 돌출되어 있으므로, 블로킹 유전막(232) 중 복수의 제2 절연 패턴(230B)을 덮는 부분들은 복수의 몰드막(ML)을 덮는 부분들보다 채널 홀(CHH)의 내부로 더 돌출될 수 있다. 블로킹 유전막(232) 중 채널 홀(CHH)의 내부를 향하는 표면 위에는 수직 방향(Z 방향)에서 서로 이웃하는 2 개의 제2 절연 패턴(230B) 사이에서 복수의 몰드막(ML)의 측벽에 대면하는 복수의 인덴트 공간(232D)이 형성될 수 있다.
도 12b를 참조하면, 도 11i를 참조하여 설명한 바와 유사한 방법으로 도 12a의 결과물에서 블로킹 유전막(232) 상에 복수의 인덴트 공간(232D)을 채우는 복수의 전하 트랩 패턴(234)을 형성할 수 있다.
도 12c를 참조하면, 도 12b의 결과물에 대하여 도 11j 내지 도 11o를 참조하여 설명한 바와 같은 공정들을 수행하여 도 5 및 도 6에 예시한 한 반도체 장치(200)를 제조할 수 있다.
이상, 도 11a 내지 도 11o와 도 12a 내지 도 12c를 참조하여 도 3 및 도 4에 예시한 반도체 장치(100) 및 도 5 및 도 6에 예시한 반도체 장치(200)의 예시적인 제조 방법에 대하여 설명하였으나, 도 11a 내지 도 11o와 도 12a 내지 도 12c를 참조하여 설명한 바로부터 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여 도 7 내지 도 10에 예시한 반도체 장치(500, 500A)를 용이하게 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
본 발명의 기술적 사상에 의한 반도체 장치의 제조 방법들에 의하면, 채널 홀 내에서 수직형 메모리 소자에서 수직 방향으로 서로 인접한 셀들 사이의 간격이 비교적 작은 경우에도 인접한 셀들 사이의 전하 확산에 의한 셀 간섭을 억제하여 신뢰성을 향상시킬 수 있으며 복수의 도전 패턴들 사이에서 원하지 않는 용량성 커플링 효과를 감소시킬 수 있는 구조를 가지는 반도체 장치를 제공할 수 있다.
도 13은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 13을 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(1000)은 반도체 장치(1100), 및 반도체 장치(1100)와 전기적으로 연결되는 콘트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들면, 전자 시스템(1000)은 적어도 하나의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 불휘발성 메모리 장치일 수 있다. 예를 들면, 반도체 장치(1100)는 도 2 내지 도 10을 참조하여 반도체 장치(100, 200, 500, 500A)에 대하여 상술한 구조들 중 적어도 하나의 구조를 포함하는 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 복수의 워드 라인(WL), 제1 및 제2 게이트 상부 라인(UL1, UL2), 제1 및 제2 게이트 하부 라인(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 있는 복수의 메모리 셀 스트링(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 복수의 메모리 셀 스트링(CSTR)은 각각 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터(UT1, UT2), 및 하부 트랜지스터(LT1, LT2)와 상부 트랜지스터(UT1, UT2)와의 사이에 배치되는 복수의 메모리 셀 트랜지스터(MCT)를 포함할 수 있다. 하부 트랜지스터(LT1, LT2)의 개수와 상부 트랜지스터(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터(UT1, UT2)는 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터(LT1, LT2)는 접지 선택 트랜지스터를 포함할 수 있다. 복수의 게이트 하부 라인(LL1, LL2)은 각각 하부 트랜지스터(LT1, LT2)의 게이트 전극일 수 있다. 워드 라인(WL)은 메모리 셀 트랜지스터(MCT)의 게이트 전극일 수 있고, 게이트 상부 라인(UL1, UL2)은 상부 트랜지스터(UT1, UT2)의 게이트 전극일 수 있다.
공통 소스 라인(CSL), 복수의 게이트 하부 라인(LL1, LL2), 복수의 워드 라인(WL), 및 복수의 게이트 상부 라인(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 복수의 제1 연결 배선(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 복수의 비트 라인(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 복수의 제2 연결 배선(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터(MCT) 중 적어도 하나에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다.
반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 콘트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
콘트롤러(1200)는 프로세서(1210), NAND 콘트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 반도체 장치(1100)를 포함할 수 있으며, 이 경우, 콘트롤러(1200)는 복수의 반도체 장치(1100)을 제어할 수 있다.
프로세서(1210)는 콘트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 콘트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 콘트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 복수의 메모리 셀 트랜지스터(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 복수의 메모리 셀 트랜지스터(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 14는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 14를 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(2000)은 메인 기판(2001), 메인 기판(2001)에 실장되는 콘트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 복수의 배선 패턴(2005)에 의해 콘트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 콘트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
콘트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 콘트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 콘트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 콘트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지(2003a, 2003b)를 포함할 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b)는 각각 복수의 반도체 칩(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 복수의 반도체 칩(2200), 복수의 반도체 칩(2200) 각각의 하부면에 배치되는 접착층(2300), 복수의 반도체 칩(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 복수의 반도체 칩(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 복수의 패키지 상부 패드(2130)를 포함하는 인쇄회로 기판일 수 있다. 복수의 반도체 칩(2200)은 각각 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 19의 입출력 패드(1101)에 해당할 수 있다. 복수의 반도체 칩(2200) 각각은 복수의 게이트 스택(3210) 및 복수의 채널 구조물(3220)을 포함할 수 있다. 복수의 반도체 칩(2200) 각각은 도 2 내지 도 10을 참조하여 반도체 장치(100, 200, 500, 500A)에 대하여 상술한 구조들 중 적어도 하나의 구조를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드(2130)를 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드(2130)와 전기적으로 연결될 수 있다. 예시적인 실시예들에서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 콘트롤러(2002)와 복수의 반도체 칩(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예들에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 콘트롤러(2002)와 복수의 반도체 칩(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 콘트롤러(2002)와 복수의 반도체 칩(2200)이 서로 연결될 수도 있다.
도 15는 본 발명의 예시적인 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도이다. 도 15에는 도 14의 II - II' 선 단면에 따르는 구성이 보다 상세하게 도시되어 있다.
도 15를 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 복수의 패키지 상부 패드(2130)(도 14 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 복수의 하부 패드(2125), 및 패키지 기판 바디부(2120) 내부에서 복수의 상부 패드(2130)와 복수의 하부 패드(2125)를 전기적으로 연결하는 복수의 내부 배선(2135)을 포함할 수 있다. 복수의 상부 패드(2130)는 복수의 연결 구조물(2400)과 전기적으로 연결될 수 있다. 복수의 하부 패드(2125)는 복수의 도전성 연결부(2800)를 통해 도 14에 예시한 전자 시스템(2000)의 메인 기판(2001) 상의 복수의 배선 패턴(2005)에 연결될 수 있다.
복수의 반도체 칩(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층된 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 복수의 주변 배선(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 스택(3210), 게이트 스택(3210)을 관통하는 채널 구조물(3220), 채널 구조물(3220)과 전기적으로 연결되는 비트 라인(3240), 및 콘택(CTS)을 통해 게이트 스택(3210)에 포함된 워드 라인 (도 13의 WL)에 전기적으로 연결되는 게이트 연결 배선(3250)을 포함할 수 있다. 예시적인 실시예들에서, 복수의 반도체 칩(2200) 각각은 도 3 내지 도 12를 참조하여 반도체 장치(100, 100A, 200, 700, 800)에 대하여 상술한 구조들 중 적어도 하나의 구조를 포함할 수 있다.
복수의 반도체 칩(2200) 각각은, 제1 구조물(3100)의 복수의 주변 배선(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 스택(3210)의 외측에 배치될 수 있다. 다른 예시적인 실시예들에서, 반도체 패키지(2003)는 게이트 스택(3210)을 관통하는 관통 배선을 더 포함할 수 있다. 복수의 반도체 칩(2200) 각각은, 제1 구조물(3100)의 복수의 주변 배선(3110)과 전기적으로 연결되는 입출력 패드(도 14의 2210)를 더 포함할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
102: 기판, 110: 제1 절연 패턴, 130C: 제2 절연 패턴, 132: 블로킹 유전막, 134: 전하 트랩 패턴, 140: 터널링 유전막, 150: 채널막, 156: 매립 절연막, NS1: 절연 패턴.

Claims (10)

  1. 기판 상에서 상기 기판의 주면에 평행한 수평 방향으로 연장된 도전 패턴과,
    상기 기판 상에서 상기 도전 패턴과 평행하게 상기 수평 방향으로 연장된 절연 패턴과,
    상기 도전 패턴 및 상기 절연 패턴을 관통하는 채널 홀 내에서 상기 기판의 주면에 수직인 수직 방향으로 연장된 채널막과,
    상기 채널 홀 내에서 상기 도전 패턴과 상기 채널막의 사이에 개재된 전하 트랩 패턴과,
    상기 전하 트랩 패턴과 상기 채널막과의 사이에 개재된 터널링 유전막과,
    상기 도전 패턴과 상기 전하 트랩 패턴과의 사이, 및 상기 절연 패턴과 상기 터널링 유전막과의 사이를 지나도록 상기 채널 홀 내에서 상기 수직 방향으로 연장된 블로킹 유전막을 포함하고,
    상기 절연 패턴은 상기 도전 패턴과 상기 수직 방향으로 오버랩되고 제1 유전 상수를 가지는 제1 절연 패턴과, 상기 제1 절연 패턴 중 상기 채널막에 대면하는 측벽으로부터 상기 채널막을 향해 상기 채널 홀의 내부까지 상기 수평 방향으로 돌출되어 있고 상기 제1 유전 상수보다 작은 제2 유전 상수를 가지는 제2 절연 패턴을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 절연 패턴은 상기 채널막에 가까워짐에 따라 상기 수직 방향 길이가 점차 감소되는 부분을 포함하는 반도체 장치.
  3. 제1항에 있어서,
    수평 방향에서 상기 제1 절연 패턴 중 상기 채널막에 가장 가까운 측벽과 상기 채널막과의 사이의 제1 최단 거리는 상기 도전 패턴 중 상기 채널막에 가장 가까운 측벽과 상기 채널막과의 사이의 제2 최단 거리보다 더 큰 반도체 장치.
  4. 제1항에 있어서,
    상기 제2 절연 패턴은 상기 도전 패턴과 상기 수직 방향으로 오버랩되는 제1 부분과, 상기 채널 홀 내에서 상기 블로킹 유전막과 상기 수직 방향으로 오버랩되는 제2 부분을 포함하고,
    상기 수직 방향에서 상기 제2 부분의 두께는 상기 제1 부분의 두께보다 더 작은 반도체 장치.
  5. 제1항에 있어서,
    상기 블로킹 유전막은 상기 채널 홀의 내부에서 상기 수직 방향으로 연장되는 부분과, 상기 제1 절연 패턴을 향해 상기 채널 홀의 외측으로 돌출된 돌출부를 포함하는 반도체 장치.
  6. 기판 상에서 상기 기판의 주면에 평행한 수평 방향으로 연장되고 상기 주면에 수직인 수직 방향을 따라 상호 중첩되어 있는 복수의 도전 패턴과,
    상기 복수의 도전 패턴 각각의 사이에 하나씩 개재되고 상기 수평 방향으로 연장된 복수의 절연 패턴과,
    상기 복수의 도전 패턴 및 상기 복수의 절연 패턴을 관통하는 채널 홀 내에서 상기 수직 방향으로 연장된 채널막과,
    상기 채널 홀 내에서 상기 복수의 도전 패턴과 상기 채널막과의 사이에 개재되고 상기 수직 방향으로 서로 이격되어 있는 복수의 전하 트랩 패턴과,
    상기 복수의 전하 트랩 패턴과 상기 채널막과의 사이에 개재된 터널링 유전막과,
    상기 복수의 도전 패턴과 상기 복수의 전하 트랩 패턴과의 사이, 및 상기 복수의 절연 패턴과 상기 터널링 유전막과의 사이를 지나도록 상기 채널 홀 내에서 상기 수직 방향으로 연장된 블로킹 유전막을 포함하고,
    상기 복수의 절연 패턴은 각각 상기 복수의 도전 패턴과 상기 수직 방향으로 오버랩되고 제1 유전 상수를 가지는 제1 절연 패턴과, 상기 제1 절연 패턴 중 상기 채널막에 대면하는 측벽으로부터 상기 채널막을 향해 상기 채널 홀의 내부까지 상기 수평 방향으로 돌출되어 있고 상기 제1 유전 상수보다 작은 제2 유전 상수를 가지는 제2 절연 패턴을 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제2 절연 패턴은 상기 채널막에 가까워짐에 따라 상기 수직 방향 길이가 점차 감소되는 부분을 포함하고,
    상기 제2 절연 패턴은 SiOC, SiOCN, SiOB, SiBN, SiOF, 또는 이들의 조합으로 이루어지는 반도체 장치.
  8. 제6항에 있어서,
    상기 블로킹 유전막은 상기 채널 홀의 내부에서 상기 수직 방향으로 연장되는 부분과, 상기 제1 절연 패턴을 향해 상기 채널 홀의 외측으로 돌출된 돌출부를 포함하는 반도체 장치.
  9. 제6항에 있어서,
    상기 블로킹 유전막은 상기 채널 홀 내에서 지그재그 형상으로 상기 수직 방향으로 연장되고,
    상기 블로킹 유전막은 상기 복수의 전하 트랩 패턴보다 상기 채널막을 향해 더 돌출된 부분들을 포함하는 반도체 장치.
  10. 메인 기판;
    상기 메인 기판 상의 반도체 장치; 및
    상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 콘트롤러를 포함하고,
    상기 반도체 장치는
    기판 상에서 상기 기판의 주면에 평행한 수평 방향으로 연장된 도전 패턴과,
    상기 기판 상에서 상기 도전 패턴과 평행하게 상기 수평 방향으로 연장된 절연 패턴과,
    상기 도전 패턴 및 상기 절연 패턴을 관통하는 채널 홀 내에서 상기 기판의 주면에 수직인 수직 방향으로 연장된 채널막과,
    상기 채널 홀 내에서 상기 도전 패턴과 상기 채널막의 사이에 개재된 전하 트랩 패턴과,
    상기 전하 트랩 패턴과 상기 채널막과의 사이에 개재된 터널링 유전막과,
    상기 도전 패턴과 상기 전하 트랩 패턴과의 사이, 및 상기 절연 패턴과 상기 터널링 유전막과의 사이를 지나도록 상기 채널 홀 내에서 상기 수직 방향으로 연장된 블로킹 유전막을 포함하고,
    상기 절연 패턴은 상기 도전 패턴과 상기 수직 방향으로 오버랩되고 제1 유전 상수를 가지는 제1 절연 패턴과, 상기 제1 절연 패턴 중 상기 채널막에 대면하는 측벽으로부터 상기 채널막을 향해 상기 채널 홀의 내부까지 상기 수평 방향으로 돌출되어 있고 상기 제1 유전 상수보다 작은 제2 유전 상수를 가지는 제2 절연 패턴을 포함하는 전자 시스템.
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