TWI749360B - 三維記憶體及其製造方法 - Google Patents

Abstract

用於形成三維(3D)記憶體的方法的實施例包括以下操作。首先，在基底上方交替設置的多個第一層和多個第二層的堆疊結構中形成初始通道孔。在初始通道孔的側壁上的每個第一層的側表面和每個第二層的側表面之間形成偏移，以形成通道孔。透過利用通道形成結構填充通道孔來形成半導體通道，所述半導體通道具有記憶體層，所述記憶體層包括均圍繞相應第二層的底部的多個第一記憶體部分以及均連接相鄰第一記憶體部分的多個第二記憶體部分。

Description

三維記憶體及其製造方法

本揭露書的實施例涉及三維(3D)記憶體及其製造方法。

通過改善製造技術、電路設計、程式設計演算法和製程，平面儲存單元被微縮到更小尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高昂。結果，平面儲存單元的儲存密度接近上限。

3D記憶體架構能夠解決平面存儲單元中的密度限制。3D記憶體架構包括記憶體陣列以及週邊元件，所述週邊元件用於控制至記憶體陣列的訊號以及控制來自記憶體陣列的訊號。

本文公開了3D記憶體以及製造所述3D記憶體的製造方法的實施例。

在一個示例中，一種用於形成3D記憶體的方法包括以下操作。首先，在基底上方交替設置的多個第一層和多個第二層的堆疊結構中形成初始通道孔。在所述初始通道孔的側壁上的每個第一層的側表面和每個第二層的側表面之間形成偏移，以形成通道孔。透過利用通道形成結構填充所述通道孔來形成 半導體通道，所述半導體通道具有記憶體層，所述記憶體層包括均圍繞相應第二層的底部的多個第一記憶體部分以及均連接相鄰第一記憶體部分的多個第二記憶體部分。此外，去除所述多個第一層並且從所述多個第二層形成多個導體層。在相鄰所述導體層之間形成閘極到閘極介電層。所述閘極到閘極介電層包括至少一個氮氧化矽子層和氣隙。

在另一示例中，一種用於形成3D記憶體的方法包括在基底上方交替設置的多個第一層和多個第二層的堆疊結構中形成初始通道孔；在所述初始通道孔的側壁上的所述每個第一層的側表面和所述每個第二層的側表面之間形成偏移，以形成通道孔；並且透過利用通道形成結構填充所述通道孔來形成半導體通道。所述半導體通道可以具有記憶體層，所述記憶體層包括均圍繞相應第二層的底部的多個第一記憶體部分以及均連接相鄰第一記憶體部分的多個第二記憶體部分。所述方法還可以包括去除所述多個第一層；形成多個導體層，每個導體層均由相應第二層的中間部分形成；從所述第二層的表面部分形成複合層，所述複合層包括至少一個氮氧化矽子層；以及在相鄰導體層之間形成氣隙。

在又一示例中，一種3D記憶體包括堆疊結構，所述堆疊結構包括通過閘極到閘極介電結構而彼此絕緣的多個導體層。所述閘極到閘極介電結構可以包括沿著垂直於基底頂表面的垂直方向的至少一氮氧化矽子層以及相鄰導體層之間的氣隙。所述3D記憶體還包括從堆疊結構的頂表面延伸到基底的半導體通道。所述半導體通道可以包括記憶體層，所述記憶體層具有均圍繞相應導體層的底部的多個第一記憶體部分以及均連接相鄰第一記憶體部分的多個第二記憶體部分。所述多個第一記憶體部分和所述多個第二記憶體部分可以沿著垂直於所述基底的頂表面的垂直方向交錯，並且源極結構可以從所述堆疊結構的所述頂表面延伸到所述基底。

10:基底

14:半導體通道

16:摻雜區

17:閘極到閘極介電層

17-1,17-2:複合層

18:導體層

19:介電芯

20:基底

21:堆疊結構

22:初始通道孔

24:半導體通道

25:第一初始縫隙開口

29:介電芯

35A,35B:第二初始縫隙開口

36:摻雜區

37:閘極到閘極介電層

37-1,37-2:複合層

38:導體層

44:半導體通道

45A,45B:第二初始開口

46:摻雜區

47:閘極到閘極介電層

47-1,47-2:複合層

48:導體層

50:基底

51:堆疊結構

52:通道孔

54:半導體通道

55:第一初始縫隙開口

55A,55B:第二初始縫隙開口

56:摻雜區

57:閘極到閘極介電層

57-1,57-2:複合層

58:導體層

59:介電芯

61:氧化層

62:橫向凹陷

65A,65B:第二初始縫隙開口

66:摻雜區

67:閘極到閘極介電層

67-1,67-2:複合層

68:導體層

101,102,103,104,105,106:記憶體

120:絕緣結構

121:源極接觸部

124:黏合層

131:阻擋層

132:記憶體層

132-1:垂直部位

132-2:橫向部位

132a:第一記憶體部位

132a-1:垂直部位

132a-2:橫向部位

132b:第二記憶體部位

133:通道層

134:半導體層

170:介電層

173:氣隙

200:結構

211:第一層

212:第二層

222:通道孔

224:偏移

231:阻擋層

232:記憶體層

232-1:垂直部位

232-2:橫向部位

232a:第一記憶體部位

232a-2:橫向部位

232b:第二記憶體部位

233:穿隧層

234:半導體層

320A,320B:絕緣結構

321:源極接觸部

350A,350B:縫隙開口

373:氣隙

420A,420B:絕緣結構

421:源極接觸部

431:阻擋層

432:記憶體層

432-1:垂直部位

432-2:橫向部位

433:穿隧層

450A,450B:縫隙開口

473:氣隙

511:第一層

512:第二層

520A,520B:絕緣結構

521:源極接觸部

531:阻擋層

531m:阻擋材料層

532:記憶體層

532m:記憶體材料層

533:穿隧層

533m:穿隧材料層

534:半導體層

550A,550B:縫隙開口

573:氣隙

620A,620B:絕緣結構

621:源極接觸部

624:黏合層

650A,650B:縫隙開口

670:未反應介電層

900:製程

902,904,906,908:操作

920:製程

922,924,926,928,930,932:操作

940:流程圖

942,944,946,948,950,952,954:操作

960:流程圖

962,964,966,968,970:操作

1000:流程圖

1002,1004,1006,1008:操作

X31:阻擋層

X31a:第一阻擋層

X31b:第二阻擋層

X31c:第一介電層

X31d:第二介電層

X32:記憶體層

X32a:第一記憶體子層

X32b:第二記憶體子層

X33:穿隧層

X33a:第一穿隧子層

X33b:第二穿隧子層

X8-1,X8-2:複合層

X81,X82:子層

X83:氣隙

附圖被併入本文並形成說明書的一部分，其例示了本揭露書之實施例並與說明書一起進一步用以解釋本發明之原理，並使相關領域的技術人員能夠做出和使用本案公開之內容。

第1A-1F圖均示出了根據本案一些實施例的3D記憶體的一部分的截面圖。

第2A-2G圖示出了根據本案一些實施例在示範性製造過程的不同階段的3D記憶體的結構。

第3A-3J圖示出了根據本案一些實施例在另一示範性製造過程的不同階段的3D記憶體的結構。

第4A-4G圖示出了根據本案一些實施例在另一示範性製造過程的不同階段的3D記憶體的結構。

第5A-5J圖示出了根據本案一些實施例在另一示範性製造過程的不同階段的3D記憶體的結構。

第6A-6I圖示出了根據本案一些實施例在另一示範性製造過程的不同階段的3D記憶體的結構。

第7A-7C圖均示出了根據本案一些實施例的阻擋層、記憶體層和穿隧層的截面圖。

第8A-8B圖均示出了根據本案一些實施例的閘極到閘極介電層的截面圖。

第9A圖示出了根據本案一些實施例用於在堆疊結構中形成半導體通道的示範性方法的流程圖。

第9B-9D圖均示出了根據本案一些實施例在第9A圖的方法之後，用於形成3D記憶體的示範性方法的流程圖。

第10圖示出了根據本案一些實施例用於形成另一3D記憶體的示範性方法的 流程圖。

將參考附圖描述本揭露書之實施例。

儘管討論了具體的配置和設置，但應該理解，這僅僅是為了說明的目的而進行的。相關領域的技術人員將認識到，在不脫離本案公開的精神和範圍的情況下，可以使用其他配置和設置。對於相關領域的技術人員顯而易見的是，本案公開的內容還可以用於各種其他應用中。

應當注意到，在說明書中對「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等的引用指示所描述的實施例可以包括特定的特徵、結構或特性，但是每個實施例可能不一定包括該特定的特徵、結構或特性。而且，這樣的詞語不一定是指代相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。

通常，可以至少部分地從上下文中的用法來理解術語。例如，至少部分取決於上下文，如本文所使用的術語「一或多個」可用於以單數意義描述任何特徵、結構或特性，或可用於以複數意義描述特徵、結構或特徵的組合。類似地，至少部分取決於上下文，諸如「一」、「一個」或「所述」等術語同樣可以被理解為表達單數用法或表達複數用法。另外，術語「基於」可以被理解為不一定旨在表達一組排他性的因素，而是可以替代地，同樣至少部分地取決於上下文，允許存在不一定明確描述的其他因素。

應當容易理解的是，本揭露書中的「在……上」、「在……上方」和「在……之上」的含義應以最廣義的方式來解釋，使得「在……上」不僅意味著「直接在某物上」，而且還包括其間具有中間特徵或層的「在某物上」的含義， 並且「在……之上」或「在……上方」不僅意味著「在某物之上」或「在某物上方」的含義，而且還可以包括其間沒有中間特徵或層的「在某物之上」或「在某物上方」的含義(即，直接在某物上)。

此外，為了便於描述，可以在本文使用諸如「在……之下」、「在……下方」、「下」、「在……上方」、「上」等空間相對術語來描述如圖所示的一個元件或特徵與另一個(或多個)元件或特徵的關係。除了附圖中所示的位向之外，空間相對術語旨在涵蓋元件在使用或操作中的不同位向。設備可以以其他的方式來定向(旋轉90度或在其他取向上)並且同樣可以相應地解釋本文中使用的空間相關描述詞。

如本文所使用的，術語「基底」是指在其上添加後續材料層的材料。基底本身可以被圖案化。添加在基底頂部上的材料可以被圖案化或可以保持未圖案化。此外，基底可以包括各種各樣的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。或者，可以是由非導電材料(例如玻璃、塑膠或藍寶石晶圓)製成基底。

如本文所使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在整個下層或上層結構上方延伸，或者其範圍可以小於下層或上層結構的範圍。此外，層可以是厚度小於連續結構的厚度的均勻或不均勻連續結構的區域。例如，層可以位於連續結構的頂表面和底表面之間的任何一對水平平面之間或在頂表面和底表面處。層可以橫向、垂直和/或沿著錐形表面延伸。基底可以是層，基底可以在其中包括一或多層，和/或基底可以在其上、上方和/或其下具有一或多層。層可以包括多個層。例如，互連層可以包括一或多個導體和接觸部層(其中形成有互連線和/或通孔接觸部)以及一或多個介電層。

如本文所使用的，術語「標稱/標稱上」是指在產品或製程的設計階段期間設定的部件或製程操作的特性或參數的期望值或目標值、以及高於和/或 低於期望值的值的範圍。值的範圍可以是由於製程或公差的輕微變化而引起的。如本文所使用的，術語「大約」表示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量值。基於特定的技術節點，術語「大約」可以表示給定量的值，該給定量的值例如在該值的10-30%內變化(例如，值的±10%、±20%或±30%)。

如本文所使用的，術語「3D記憶體」是指在橫向取向的基底上具有垂直取向的儲存單元電晶體串(在本文中稱為「記憶體串」，例如NAND記憶體串)的半導體元件，使得記憶體串相對於基底在垂直方向上延伸。如本文所使用的，術語「垂直/垂直地」表示標稱上垂直於基底的橫向表面。

如本文所使用的，術語「階梯」、「臺階」和「層級」可以互換使用。如本文所使用的，階梯結構是指包括至少兩個水平表面和至少兩個垂直表面的一組表面，使得每個水平表面連接到從水平表面的第一邊緣向上延伸的第一垂直表面，並連接到從水平表面的第二邊緣向下延伸的第二垂直表面。「階梯」是指一組相連表面高度的垂直偏移。

如本文所使用的，x軸和y軸(垂直於x-z平面)水平延伸並形成水平平面。水平平面基本平行於基底的頂表面。如本文所使用的，z軸垂直延伸，即沿著垂直於水平平面的方向延伸。術語「x軸」和「y軸」可以與「水平方向」互換使用，術語「x-y平面」可以與「水平平面」互換使用，術語「z軸」可以與「垂直方向」互換使用。

隨著3D記憶體為了更高儲存容量而縮小，更多充當3D記憶體的閘電極的導體層被堆疊於指定空間之內的基底上方。相鄰導體層沿垂直方向(即垂直於基底頂表面的方向)之間的間距減小，導致相鄰導體層之間的更薄的閘極到閘極介電層。常規上，閘極到閘極介電層主要包括氧化矽(SiO_x，例如SiO)，其絕緣性在很大程度上受到其厚度和相鄰導體層之間膜品質的影響。由於微縮 的原因，由氧化矽製成的更薄的閘極到閘極介電層因此可能易受閘極到閘極洩漏甚至擊穿。此外，相鄰導體層之間的減小間距還可能導致電荷損失增大。例如，由於相鄰記憶體單元之間的距離更小，記憶體單元中捕獲的電荷更可能從記憶體單元逃逸並沿著記憶體層(例如，沿其延伸方向)行進。結果，可能影響記憶體層中的資料保持，記憶體單元上的操作(例如，讀取、寫入和/或保存)精度可能會降低。

根據本揭露書的各實施例提供了3D記憶體的結構和製造方法，其解決了與更薄的閘極到閘極介電層相關聯的上述問題。本案的實施例提供了一種在相鄰導體層之間具有至少一個複合層的閘極到閘極介電層。複合層包括至少一個氮氧化矽(SiO_xN_y，例如SiON)子層。作為高k介電材料，氮氧化矽可以在相鄰導體層之間提供更好的電絕緣。即使在相鄰導體層之間具有更小厚度，閘極到閘極介電層也能夠減小洩漏和耦合的易發性。在一些實施例中，閘極到閘極介電層至少包括相鄰導體層之間的氣隙。在一些實施例中，閘極到閘極介電層包括一對複合層以及兩個複合層之間的氣隙，每個複合層在相鄰導體層的不同導體層上。在一些實施例中，閘極到閘極介電層包括填滿相鄰導體層之間空間的複合層，之間沒有任何氣隙。複合層可以包括至少氮氧化矽子層。在一些實施例中，複合層包括多個子層，其具有至少一個氮氧化矽子層，每個氮氧化矽子層都被氧化矽子層和/或氮化矽子層夾置。例如，複合層可以包括多個交替設置的氮氧化矽子層和氧化矽子層。

而且，為了減少3D記憶體中的電荷損失，在一些實施例中，半導體通道中的記憶體層可以具有「彎折」結構或「截止(cut off)」結構，以在相鄰記憶體單元(例如，導體層)之間生成電荷的屏障。在「彎折」結構中，記憶體層具有多個第一記憶體部分和多個第二記憶體部分。每個第一記憶體部分部分地圍繞相應導體層，每個第二記憶體部分連接相鄰第一記憶體部分。第一記 憶體部分包括垂直部分(例如，垂直延伸)和一對橫向部分(例如，橫向延伸)，它們連接在一起以部分圍繞相應導體層的底部。第一記憶體部分和第二記憶體部分因此可以通過交錯方式沿垂直方向延伸，沿垂直方向為記憶體單元(例如，第一記憶體部分)中捕獲的電荷生成屏障。記憶體層的這種結構能夠減小電荷沿垂直方向的損失。在「截止」結構中，與「彎折」結構不同，相鄰導體層之間的第二記憶體部分被去除，使得第一記憶體部分彼此斷開連接。記憶體層的這種結構能夠增強相鄰記憶體單元之間電荷的屏障。

第1A-1E圖示出了根據本案的3D記憶體的截面圖，每個3D記憶體均具有閘極到閘極介電層。具體而言，第1A圖示出了記憶體101，其具有包括「截止」結構的記憶體層以及在相鄰導體層之間具有氣隙的閘極到閘極介電層。圖1B示出了記憶體102，其具有包括「截止」結構的記憶體層以及在相鄰導體層之間沒有氣隙的閘極到閘極介電層。第1C圖示出了記憶體103，其具有包括「彎折」結構的記憶體層以及在相鄰導體層之間具有氣隙的閘極到閘極介電層。第1D圖示出了記憶體104，其具有包括「彎折」結構的記憶體層以及在相鄰導體層之間沒有氣隙的閘極到閘極介電層。第1E圖示出了記憶體105，其具有沒有「彎折」結構或「截止」結構的記憶體層以及在相鄰導體層之間具有氣隙的閘極到閘極介電層。第1F圖示出了記憶體106，其具有包括「彎折」結構的記憶體層以及具有夾置不同材料的介電層的一對複合層的閘極到閘極介電層。為了描述容易，圖中使用相同的符號來標記第1A-1F圖中的相同或相似部分。

本揭露書的實施例提供了不同類型的記憶體，該些記憶體被設置成減小導體層之間的洩漏和耦合，並防止被捕獲電荷沿著不希望的方向行進。例如，具有包括「截止」結構的半導體通道和至少包括高k介電材料(例如，氮氧化矽)子層和氣隙的閘極到閘極介電層的記憶體可以由記憶體101實現。具有包括「彎折」結構的半導體通道和至少包括高k介電材料(例如，氮氧化矽)子層 的閘極到閘極介電層的記憶體可以由記憶體103、104和106實現。通過「閘極先製」製造過程形成並具有至少包括高k介電材料(例如，氮氧化矽)子層和氣隙的閘極到閘極介電層的記憶體可以由記憶體101、103和105實現。通過「閘極先製」製造過程形成並具有包括「彎折」結構的半導體通道和至少包括高k介電材料(例如，氮氧化矽)子層和氣隙的閘極到閘極介電層的記憶體可以由記憶體103實現。具有包括「截止」結構的半導體通道和至少包括高k介電材料(例如，氮氧化矽)子層的閘極到閘極介電層的記憶體可以由記憶體101和102實現。下文詳細描述了記憶體的結構和製造過程。

如第1A圖所示，記憶體101包括基底10、堆疊於基底10上方的多個導體層18以及均在相鄰導體層18之間並使其絕緣的多個閘極到閘極介電層17。導體層18、基底10和閘極到閘極介電層17可以形成堆疊結構。記憶體101可以包括多個半導體通道14，每個半導體通道都通過堆疊結構垂直延伸(例如，沿垂直於基底10的頂表面的方向或y方向)到基底10中。記憶體101還可以包括多個延伸穿過堆疊結構並進入基底10中的源極結構。每個源極結構可以包括基底10中的摻雜區16、延伸穿過堆疊結構的絕緣結構120，以及在絕緣結構120中延伸並接觸摻雜區16的源極接觸部121。源極接觸部121可以通過摻雜區16和基底10電連接到半導體通道14。

基底10可以包括矽(例如，單晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、覆矽絕緣體(SOI)和/或任何其他適當材料。在一些實施例中，基底10包括矽。

導體層18可以包括導電材料，其包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、多晶矽(多晶矽)、摻雜矽、矽化物或其任意組合。

閘極到閘極介電層17可以包括一或多個複合層以及相鄰導體層18之間的至少一個氣隙。在本揭露書中，用於使堆疊結構中的多個導體層18(例如， 從堆疊結構的頂部到底部的所有導體層18)絕緣的多個閘極到閘極介電層17可以被稱為閘極到閘極介電結構。在一些實施例中，閘極到閘極介電層17包括一對複合層17-1和17-2以及複合層17-1和17-2之間的氣隙173。在一些實施例中，複合層17-1和17-2可以形成於相鄰導體層18之間的空間中，並可以在相鄰導體層18的相對表面上。在一些實施例中，複合層，例如17-1或17-2的厚度可以小於大約5nm，例如小於5nm(例如，0.5nm、1nm、1.5nm、2nm、2.5nm、3nm、3.5nm、4nm、4.5nm，下端由這些值中的任一個限定的任何範圍、或者在由這些值中的任何兩個限定的任何範圍內)。在一些實施例中，氣隙173的厚度可以取決於複合層17-1和17-2的厚度以及相鄰導體層18之間的間距。

閘極到閘極介電層17可以包括至少一個高k介電材料，例如氮氧化矽的子層。在一些實施例中，根據導體層18的材料，高k介電材料還可以包括氮氧化矽之外的材料。在一些實施例中，每個複合層，例如17-1和17-2可以包括氮氧化矽子層。閘極到閘極介電層17還可以包括其他材料的子層。在一些實施例中，每個複合層，例如17-1和17-2可以至少包括氧化矽子層和/或氮化矽子層。在一些實施例中，每個複合層，例如17-1和17-2，可以包括多個子層，其具有至少一個氮氧化矽子層、至少一個氧化矽子層和至少一個氮化矽子層。在一些實施例中，每個複合層，例如17-1和17-2可以具有被設置為O/ON/O/ON/O的子層堆疊，其中「O」代表氧化矽，「ON」代表氮氧化矽。在一些實施例中，每個複合層，例如17-1和17-2可以具有被設置成O/ON/O/N/O/ON/O的子層堆疊。在一些實施例中，沿著垂直方向，導體層18和形成於導體層18上的複合層(在導體層18的上下表面上)位於垂直部分132-1的端部之間限定的空間中。在一些實施例中，導體層18和相應複合層的總厚度小於垂直部分132-1的端部之間的距離。在一些實施例中，背離相應垂直部分的橫向部分132-2的端部被相應的閘極到閘極介電層17裸露。例如，該端部可以被相應的閘極到閘極介電層17的氣隙173所裸露。在一 些實施例中，與17-1或17-2類似或相同的複合層可以形成於基底10的頂表面上。

第8A圖示出了閘極到閘極介電層17的範例性結構。如第8A圖所示，x81代表氧化矽子層，x82代表氮氧化矽子層，x83代表氣隙。其中一相鄰導體層18上的子層x81、x82和x83可以形成複合層x8-1，另一相鄰導體層18上的子層x81、x82和x83可以形成另一複合層x8-2。複合層x8-1、x8-2和氣隙x83可以形成閘極到閘極介電層17。應該指出的是，複合層中子層的數量不應受到本案實施例的限制。在一些實施例中，每個複合層x8-1和x8-2的厚度小於約5nm，例如小於5nm(例如，0.5nm、1nm、1.5nm、2nm、2.5nm、3nm、3.5nm、4nm、4.5nm，下端由這些值中的任一個限定的任何範圍、或者在由這些值中的任何兩個限定的任何範圍內)。

半導體通道14可以包括沿著從側壁朝向半導體通道14的中心的徑向方向設置的阻擋層131、記憶體層132、穿隧層133、半導體層134和介電芯19。阻擋層131可以包括多個阻擋部分，每個阻擋部分在相應導體層18的底部下方並彼此斷開連接。記憶體層132可以包括多個記憶體部分，每個記憶體部分在相應導體層18的底部下方並部分圍繞相應導體層18。每個記憶體部分可以彼此斷開連接。記憶體部分可以包括垂直部分132-1(例如，沿垂直方向或y方向延伸)和至少一個連接到垂直部分132-1的橫向部分132-2(例如，沿橫向方向或x方向延伸)。在一些實施例中，記憶體部分包括垂直部分132-1和一對橫向部分132-2(例如，均連接到垂直部分132-1的不同端部)。橫向部分132-2的一個端部可以連接到相應垂直部分132-1，橫向部分132-2的另一端部可以背離相應垂直部分132-1(例如，由氣隙172裸露)。記憶體部分可以在相應阻擋部分下方並部分圍繞相應阻擋部分。由氣隙173裸露的穿隧層133可以在相應記憶體部分下方並部分圍繞相應記憶體部分。

阻擋層131可以減少或防止電荷逃逸到導體層18中。阻擋層131可以包 括單層結構或多層結構。例如，阻擋層131可以包括第一阻擋層和第二阻擋層。第一阻擋層可以形成於通道孔的側壁上方，第二阻擋層可以形成於第一阻擋層上方。第一阻擋層可以包括介電材料(例如，介電金屬氧化物)。例如，第一阻擋層可以包括具有充分高介電常數(例如，大於7.9)的介電金屬氧化物。第一阻擋層的示例包括AlO、氧化鉿(HfO₂)、氧化鑭(LaO₂)、氧化釔(Y₂O₃)、氧化鉭(Ta₂O₅)、其矽酸鹽、其摻氮化合物和/或其合金。第二阻擋層可以包括與第一阻擋層不同的介電材料。例如，第二阻擋層可以包括氧化矽、氮氧化矽和/或氮化矽。第7A圖示出了與阻擋層131相同或相似的示範性阻擋層x31。如第7A圖中所示，阻擋層x31包括第一阻擋層x31a和第二阻擋層x31b。第一阻擋層x31a可以包括高k介電層，例如AlO。第二阻擋層x31b可以包括多個橫向堆疊的介電層。例如，第二阻擋層x31b可以包括一對第一介電層x31c和第二介電層x31d，其中第二介電層x31d被第一介電層x31c夾置。在一些實施例中，第一介電層x31c包括氧化矽，第二介電層x31d包括氮氧化矽。

記憶體層132可以包括電荷捕獲材料並可以形成於阻擋層131上方。記憶體層132可以包括單層結構或多層結構。例如，記憶體層132可以包括導電材料和/或半導體材料，例如鎢、鉬、鉭、鈦、鉑、釕、其合金、其奈米顆粒、其矽化物和/或多晶或非晶半導體材料(例如，多晶矽和非晶矽)。記憶體層132還可以包括一或多種絕緣材料，例如SiN和/或SiON。第7B圖示出了與記憶體層132相同或相似的示範性記憶體層x32。如第7B圖所示，記憶體層x32可以包括多個交替設置的第一記憶體子層x32a和第二記憶體子層x32b。在一些實施例中，第一記憶體子層x32a包括氮化矽，第二記憶體子層x31b包括氮氧化矽。

穿隧層133可以包括介電材料，在適當偏壓下可能穿過其間而發生穿隧現象。穿隧層133可以形成於記憶體層132上方並可以包括單層結構或多層結構。穿隧層133可以包括SiO、SiN、SiON、介電金屬氧化物、介電金屬氮氧化物、 介電金屬矽化物和/或其合金。第7C圖示出了與穿隧層133相同或相似的示範性穿隧層x33。如第7C圖所示，穿隧層x33可以包括多個第一穿隧子層x33a和第二穿隧子層x33b。在一些實施例中，第二穿隧子層x33b可以被一對第一穿隧子層x33a夾置。在一些實施例中，第一穿隧子層x33a包括氧化矽，第二穿隧子層x33b包括多層氮氧化矽。

半導體層134可以有助於電荷的傳輸並可以形成於穿隧層133上方。半導體層134可以包括一或多種半導體材料，例如單元素半導體材料、III-V族化合物半導體材料、II-VI族化合物半導體材料和/或有機半導體材料。在一些實施例中，半導體層134包括多晶矽層。

介電芯19可以包括適當的介電材料並能夠填滿由半導體層134圍繞的空間。在一些實施例中，介電芯19包括氧化矽(例如，純度足夠高的氧化矽)。

摻雜區16可以形成於基底10中，接觸源極接觸部121。可通過絕緣結構120將源極接觸部121與導體層18絕緣。源極接觸部121可以包括可用作源電極的任何適當導電材料，摻雜區16可以包括形成於基底10中並與基底10極性相反的適當摻雜的(例如，P型或N型)半導體區。在一些實施例中，源極接觸部121包括摻雜多晶矽、銅、鋁、鈷、摻雜矽、矽化物和鎢中的一或多種材料。在一些實施例中，摻雜區16包括摻雜矽。在一些實施例中，絕緣結構120包括氧化矽。

第1B圖示出了根據一些實施例的記憶體102的截面圖。與記憶體101不同的是，閘極到閘極介電層17在相鄰導體層18之間沒有氣隙，並利用複合層填滿相鄰導體層18之間的空間。在一些實施例中，絕緣結構120使源極接觸部121與導體層18和閘極到閘極介電層17絕緣。在一些實施例中，橫向部分132-2的端部、阻擋層131的裸露部分和穿隧層133的裸露部分被閘極到閘極介電層17覆蓋。在一些實施例中，複合層填滿基底10和最接近基底10的導體層18之間的空間。第8B圖示出了複合層的示範性結構。如第8B圖所示，複合層可以包括多個子層， 其中至少一子層包括氮氧化矽。在一些實施例中，至少一子層包括氮氧化矽，至少一子層包括氧化矽。在一些實施例中，至少一子層包括氮氧化矽，至少一子層包括氧化矽，且至少一子層包括氮化矽。在一些實施例中，x81代表氧化矽，x82代表氮氧化矽，複合層包括多個交替設置的氮氧化矽和氧化矽子層。在一些實施例中，每種材料子層的數量和每個子層的厚度可以與例如複合層總厚度(例如，相鄰導體層18之間的間距)和/或製造過程相關聯，並且不應受到本案實施例的限制。

第1C圖示出了根據一些實施例的記憶體103的截面圖。與記憶體101不同的是，阻擋層131和記憶體層132沿著水平方向和垂直方向一致地延伸。記憶體層132可以包括第一記憶體部分132a以及連接到相鄰第一記憶體部分132a的第二記憶體部分132b，第一記憶體部分132a在相應導體層18的底部以及相應導體層18上的複合層的下方並部分圍繞它們。如第1C圖所示，阻擋層131可以在記憶體層132上方，並且可以相應地在相應導體層18底部和相應導體層18上的複合層下方並部分圍繞它們。阻擋層131的橫向部分可以橫向接觸複合層。第一記憶體部分132a可以包括垂直部分132a-1和至少一個橫向部分132a-2。在一些實施例中，第一部分可以包括垂直部分132a-1和一對橫向部分132a-2。在一些實施例中，第二記憶體部分132b垂直地延伸。如第1C圖所示，記憶體層132的第二記憶體部分132b和垂直部分132a-1可以沿垂直方向交錯。在一些實施例中，複合層，例如17-1或17-2的厚度可以小於大約5nm，例如小於5nm(例如，0.5nm、1nm、1.5nm、2nm、2.5nm、3nm、3.5nm、4nm、4.5nm，下端由這些值中的任一個限定的任何範圍、或者在由這些值中的任何兩個限定的任何範圍內)。閘極到閘極介電層17和複合層17-1和17-2的詳細描述可以參考記憶體101中的閘極到閘極介電層17和複合層17-1和17-2的描述，於此不再重述。

第1D圖示出了根據一些實施例的記憶體104的截面圖。與記憶體103 不同的是，閘極到閘極介電層17在相鄰導體層18之間沒有氣隙，並利用複合層填滿相鄰導體層18之間的空間。在一些實施例中，複合層填滿基底10和最接近基底10的導體層18之間的空間。閘極到閘極介電層17和複合層的結構和材料的詳細描述可以參考記憶體102中的閘極到閘極介電層17和複合層17的描述，於此不再重述。

第1E圖示出了根據一些實施例的記憶體105的截面圖。與記憶體101和103不同的是，記憶體105包括半導體通道14，其中阻擋層131、記憶體層132、穿隧層133和半導體層134均沿著垂直方向連續延伸。在一些實施例中，複合層，例如17-1或17-2的厚度可以小於大約5nm，例如小於5nm(例如，0.5nm、1nm、1.5nm、2nm、2.5nm、3nm、3.5nm、4nm、4.5nm，下端由這些值中的任一個限定的任何範圍、或者在由這些值中的任何兩個限定的任何範圍內)。閘極到閘極介電層17的詳細描述可以參考記憶體101的描述，於此不再重述。

第1F圖示出了根據一些實施例的記憶體106的截面圖。與記憶體104不同的是，記憶體106包括由一對複合層17-1和17-2夾置的介電層170，其中介電層170包括與複合層17-1和17-2的材料不同的材料。在一些實施例中，介電層170包括氮化矽。黏合層124可選擇性地包括鈦和/或氧化鈦，形成於導體層18和閘極到閘極介電層17之間。在一些實施例中，複合層，例如17-1或17-2的厚度可以小於大約5nm，例如小於5nm(例如，0.5nm、1nm、1.5nm、2nm、2.5nm、3nm、3.5nm、4nm、4.5nm，下端由這些值中的任一個限定的任何範圍、或者在由這些值中的任何兩個限定的任何範圍內)。複合層17-1和17-2的結構和材料的詳細描述可以參考記憶體101中的複合層17-1和17-2的描述，於此不再重述。

第2A-2G圖示出了根據一些實施例用於形成堆疊結構的方法，該堆疊結構具有包括「彎折」結構的半導體通道。第2G圖中所示的結構200可以被用作基礎結構以形成記憶體101-104。第9A圖示出了第2A-2G圖中所示的製程900的流 程圖。

參考第9A圖，製程一開始，在堆疊結構中形成初始通道孔，該堆疊結構在基底上方具有多個交替設置的第一層和第二層(操作902)。第2A圖和第2B圖示出了對應的結構。

如第2A圖所示，在基底20上方形成具有多個交替設置的第一層211和第二層212的堆疊結構21。基底20的材料可以參考基底10的描述，於此不再重述。在一些實施例中，基底20包括矽(N型矽)。

堆疊結構21可以提供用於形成3D記憶體的製造基礎。接下來可以在堆疊結構21中形成包括半導體通道和相關結構/部分的記憶體串(例如，NAND記憶體串)。在一些實施例中，堆疊結構21包括在基底20上方垂直堆疊的多個第一層211/第二層212對，形成階梯結構。每個第一層211/第二層212對可以包括一個第一層211和一個第二層212，並能夠形成階梯/層級結構。也就是說，堆疊結構21可以包括沿垂直方向交互堆疊的第一層211和第二層212。堆疊結構21中第一層211/第二層212對的數量(例如，32、64、96或128)可以設定3D記憶體中記憶體單元的數量。

第一層211可以均具有相同的厚度或不同的厚度。類似地，第二層212可以均具有相同的厚度或具有不同的厚度。第二層212可以包括與第一層211的材料不同的任何適當材料，使得蝕刻劑(例如，在後續製程中使用以去除第一層211)在第一層211上比第二層212能夠具有更高蝕刻速率。亦即，蝕刻劑能夠相對於第二層212選擇性地蝕刻第一層211。在一些實施例中，第一層211能夠包括犧牲材料，第二層212能夠包括導體材料。在一些實施例中，第一層211能夠包括犧牲材料，第二層212能夠包括另一種犧牲材料。第一層211和第二層212的材料的具體選擇應當由製程(例如，閘極先製製程或閘極後製製程)決定並且下面將詳細解釋。

例如，可以通過在垂直和橫向方向反復蝕刻多個第一材料層/第二材料層對的介電堆疊體，來形成堆疊結構21。第一材料層/第二材料層對的蝕刻可以包括反復蝕刻/修整介電堆疊體上方的蝕刻遮罩(例如，光阻層)以裸露要蝕刻的第一材料層/第二材料層對的部分，以及使用適當的蝕刻製程蝕刻/去除裸露的部分。可以使用任何適當的蝕刻製程，例如濕蝕刻和/或乾蝕刻來進行蝕刻遮罩和絕緣材料層/犧牲材料層對的蝕刻。在一些實施例中，蝕刻包括乾蝕刻，例如，感應耦合電漿(ICP)蝕刻和/或反應性離子蝕刻(RIE)。

可以在堆疊結構21中形成初始通道孔22。在一些實施例中，初始通道孔22從堆疊結構21的頂表面延伸到基底20。在一些實施例中，初始通道孔22的底部部分裸露基底20。初始通道孔22可以通過任何適當的製程形成。例如，可以在堆疊結構21上方形成圖案化的光阻層。圖案化光阻層能夠裸露堆疊結構21中用於形成初始通道孔22的部分。可以執行適當的蝕刻製程以去除堆疊結構21的該部分，直到裸露基底20。蝕刻製程可以包括乾蝕刻製程。

參考第9A圖，在形成初始通道孔之後，通過去除初始通道孔的側壁上每個第一層的一部分以在第二層的側表面和相鄰的第一層的側表面之間形成偏移，從而形成通道孔(操作904)。第2C圖示出了對應結構。

如第2C圖中所示，可以去除初始通道孔22的側壁上的每個第一層211的一部分以形成通道孔222。為了容易描述，第一層211(或第二層212)面對初始通道孔22或通道孔222的表面被稱為第一層211(或第二層212)的側表面。在一些實施例中，可以在第一層211的側表面上形成偏移224。第一層211的被去除部分(例如，沿橫向方向或x方向)的尺度或厚度可以是允許在第二層212和第一層211的側表面之間形成偏移的任何適當值。在一些實施例中，第二層212的側表面沿通道孔222的側壁形成突出。可以執行任何適當的選擇性蝕刻製程(例如，凹陷蝕刻)來形成偏移224。在一些實施例中，選擇性蝕刻製程在第一層211上相 對於第二層212具有高的蝕刻選擇性，對第二層212造成很少或不造成損傷。可以執行濕蝕刻和/或乾蝕刻作為選擇性蝕刻製程。在一些實施例中，執行RIE作為選擇性蝕刻製程。

參考第9A圖，在形成通道孔之後，形成通道形成結構，以填滿通道孔，並形成半導體通道(操作906)。第2D-2F圖示出了對應結構。

如第2D-2F圖所示，可以通過利用通道形成結構填充通道孔222來形成半導體通道24。通道形成結構可以包括沿通道孔222的側壁沉積的阻擋層231、阻擋層上方的記憶體層232、阻擋層上方的穿隧層233、穿隧層上方的半導體層234，以及填滿通道孔222的介電芯29。每個這些層都可以分別與第1A圖中所示的阻擋層131、記憶體層132、穿隧層133、半導體層134和介電芯19相同或相似。因此本文不重複這些層的材料詳細描述。

如第2D圖中所示，在一些實施例中，在通道孔222中沿著從側壁朝向通道孔222中心的徑向方向依次沉積阻擋材料層、記憶體材料層和穿隧材料層。阻擋材料層、記憶體材料層和穿隧材料層的材料可以參考阻擋層131、記憶體層132和穿隧層133的描述，於此不再重述。阻擋材料層可以通過適當沉積方法形成，例如，化學氣相沉積(CVD)、原子層沉積(ALD)、脈衝雷射沉積(PLD)、低壓CVD(LPCVD)和/或液體源噴霧化學沉積。可以通過任何適當的沉積方法，例如CVD、ALD和物理氣相沉積(PVD)形成記憶體材料層。可以通過適當的沉積方法，例如CVD、ALD和/或PVD形成穿隧材料層。可以執行凹陷蝕刻製程，例如乾蝕刻，以去除阻擋材料層、記憶體材料層和穿隧材料層在通道孔222底部的部分，以裸露基底20。然後可以相應地形成阻擋層231、記憶體層232和穿隧層233。

如第2E圖和第2F圖所示，在穿隧層233和基底20上方沉積半導體層234，在半導體層234上方沉積介電芯29，以填滿通道孔222中空間的剩餘部分， 形成半導體通道24。可以通過任何適當的沉積方法，例如LPCVD、ALD和/或金屬有機物化學氣相沉積(MOCVD)來形成半導體層234。在一些實施例中，介電芯29包括SiO(例如，充分高純度的SiO)，並可以通過任何適當沉積方法，例如CVD、LPCVD、ALD和/或PVD形成。

返回參考第9A圖，在形成半導體通道之後，在堆疊結構中形成第一初始縫隙開口(操作908)。第2G圖示出了對應結構200。

如第2G圖所示，形成第一初始縫隙開口25以延伸通過堆疊結構並裸露基底20。可以執行適當的蝕刻製程，例如乾蝕刻製程，以形成第一初始縫隙開口25。

第3A-3J圖示出了根據一些實施例，基於結構200形成記憶體103和104的「閘極先製」方法。具體而言，第3A、3C、3E、3G和3I圖示出了基於結構200形成記憶體103的製程，第3B、3D、3F、3H和3J圖示出了基於結構200形成記憶體104的製程。在「閘極先製」方法中，第一層211包括犧牲材料，第二層212包括用於接下來形成導體層18的導體材料。在一些實施例中，第二層212包括多晶矽。第9B圖示出了第3A-3J圖中所示的形成記憶體103和104的製程920的流程圖。

如第9B圖所示，製程一開始，去除多個第一層(操作922)，並在相鄰導體層之間形成閘極到閘極介電層(操作924)。從第一初始縫隙開口形成第二初始縫隙開口。第3A圖和第3B圖分別示出了對應的結構。在一些實施例中，執行等向性蝕刻製程(例如，濕蝕刻)以去除第一層211並裸露阻擋層231和基底20。可以通過去除第一層211形成多個橫向凹陷。

如第3A圖所示，可以執行氧化反應和/或氮化反應以從與反應物反應的第二層212的一部分形成複合層。第二層212未反應的部分可以形成導體層38，導體層可以充當記憶體103的閘電極。第二層212的反應部分可以形成覆蓋導體層38的複合層37-1或37-2(例如，類似於或相同於17-1或17-2)。複合層可以從第二 層212的頂部/上表面並從第二層212的底部/下表面形成。可以在相鄰導體層38上的複合層37-1和37-2之間形成氣隙373。在一些實施例中，彼此相對並在相鄰導體層38和其間的氣隙373上的一對複合層(例如，37-1和37-2)可以形成閘極到閘極介電層37，與第1A圖和第1C圖所示的閘極到閘極介電層17相似或相同。在一些實施例中，也可以在第二層212的側表面(例如，第一初始縫隙開口25的側壁)上形成複合層(例如，37-1或37-2)，從第一初始縫隙開口25形成第二初始縫隙開口35A。

在一些實施例中，通過經由第一初始縫隙開口25和橫向凹陷氧化和/或氮化第二層212來形成多個閘極到閘極介電層37。在一些實施例中，為了形成多個閘極到閘極介電層37，控制氧擴散濃度和/或氮擴散濃度，使得每個閘極到閘極介電層37包括至少一個氮氧化矽子層。在一些實施例中，每個複合層(例如37-1或37-2)至少包括氮氧化矽子層。在一些實施例中，控制氧和/或氮擴散濃度，使得每個閘極到閘極介電層37能夠具有第1A圖所述的結構。例如，每個閘極到閘極介電層37包括一對複合層(例如，37-1和37-2)，每個均包括多個交替設置的氮氧化矽子層和氧化矽子層。每個複合層的具體結構不應受到本案實施例的限制。在一些實施例中，可以通過氧化和/或氮化反應在基底20上方形成複合層。

與從第二層212的部分形成閘極到閘極介電層37的製程不同，如第3B圖所示，可以通過沉積介電材料以填滿橫向凹陷並執行氧化反應和/或氮化反應以在每個閘極到閘極介電層37中形成至少一個氮氧化矽子層，來形成閘極到閘極介電層37。可以通過橫向凹陷和第一初始縫隙開口25執行該製程。在一些實施例中，可以通過適當沉積方法，例如，CVD、ALD和/或PVD，沉積介電材料，例如，氧化矽或氮化矽，以填滿橫向凹陷。可以在相鄰第二層212之間沉積的介電材料上執行氧化反應和/或氮化反應，以形成閘極到閘極介電層37，其包括具 有至少一個氮氧化矽子層的複合層。在一些實施例中，每個複合層至少包括氮氧化矽子層。在一些實施例中，控制氧和/或氮擴散濃度，使得每個閘極到閘極介電層37能夠具有第1B圖所述的結構。例如，每個閘極到閘極介電層37包括複合層，複合層具有多個交替設置的氮氧化矽和氧化矽子層。在相鄰第二層212之間不形成氣隙。在一些實施例中，閘極到閘極介電層37覆蓋阻擋層231。每個複合層的具體結構不應受到本案實施例的限制。在一些實施例中，第二層212形成導體層38。在一些實施例中，可以在沉積介電材料之前在第二層212上形成黏合層(未示出)。在一些實施例中，也可以在第二層212的側表面(例如，第一初始縫隙開口25的側壁)上形成複合層，從第一初始縫隙開口25形成第二初始縫隙開口35B。在一些實施例中，可以通過氧化和/或氮化反應在基底20上方形成複合層。

返回參考第9B圖，在形成閘極到閘極介電層之後，可以在基底中，在第二初始縫隙開口底部形成摻雜區(操作926)。第3C圖和第3D圖示出了對應的結構。

如第3C圖和第3D圖所示，可以在基底20中在第二初始縫隙開口(例如，第3C圖中的35A和第3D圖中的35B)的底部形成摻雜區36。可以執行適當的摻雜製程，例如離子佈植，以形成摻雜區36。在一些實施例中，去除複合層在第二初始縫隙開口(例如，35A和35B)底部的部分以在摻雜製程之前裸露基底20。在一些實施例中，保留複合層在第二初始縫隙開口(例如，35A和35B)底部的部分。

返回參考第9B圖，在形成摻雜區之後，從第二初始縫隙開口形成縫隙開口(操作928)。第3E圖和第3F圖示出了對應的結構。

如第3E圖和第3F圖所示，從相應的第二初始縫隙開口(例如，第3C圖中的35A和第3D圖中的35B)形成縫隙開口(例如，第3E圖中的350A和第3F圖中的350B)。在一些實施例中，執行凹陷蝕刻以從導體層38的側表面去除任何凹 陷材料，形成縫隙開口350A/350B。在一些實施例中，也可以蝕刻並去除基底20上方在第二初始縫隙開口35A/35B底部的剩餘材料(例如，複合層的材料)。縫隙開口350A/350B的側壁可以裸露導體層38。在一些實施例中，縫隙開口350A的側壁裸露氣隙373。在一些實施例中，縫隙開口350A/350B的側壁還會裸露閘極到閘極介電層37。

回到參考第9B圖，在縫隙開口中形成絕緣結構(操作930)。第3G圖和第3H圖示出了對應的結構。

如第3G圖和第3H圖所示，可以在相應縫隙開口(例如，第3G圖中的350A和第3H圖中的350B)形成絕緣結構(例如，第3G圖中的320A和第3H圖中的320B)。在一些實施例中，在相應縫隙開口350A/350B的側壁上方形成絕緣結構320A/320B並在相應縫隙開口350A/350B底部處裸露基底20(例如，或摻雜區36)。在一些實施例中，絕緣結構320A/320B包括介電材料，例如氧化矽，並通過適當的沉積製程，例如CVD、ALD、LPCVD和/或PVD沉積。在一些實施例中，執行凹陷蝕刻(例如，乾蝕刻和/或濕蝕刻)以去除縫隙開口350A/350B底部處任何剩餘的材料(例如，在形成絕緣結構320A/320B期間沉積的材料)，以裸露出基底20(例如，或者摻雜區36)。

回到參考第9B圖，在形成絕緣結構之後，在絕緣結構中形成源極接觸部(操作932)。第3I圖和第3J圖示出了對應的結構。

如第3I圖和第3J圖所示，可以在絕緣結構320A/320B中沉積適當的導電材料以形成相應的源極接觸部321。可以使用任何適當的沉積方法以形成源極接觸部321。例如，可以通過CVD、ALD和/或PVD形成源極接觸部321。在一些實施例中，源極接觸部321包括鎢並通過CVD沉積。在一些實施例中，源極接觸部321A、摻雜區36和相應的絕緣結構320A/320B形成源極結構。可以執行適當的平面化製程(例如，凹陷蝕刻和/或化學機械拋光)以使堆疊結構的頂表面平坦化， 例如，使源極結構、半導體通道24和/或閘極到閘極介電層37平坦化。

第4A-4G圖示出了根據一些實施例，基於結構200形成記憶體101和102的「閘極先製」方法。具體而言，第4A、4B、4D和4F圖示出了基於結構200形成記憶體101的製程，第4A、4C、4E和4G圖示出了基於結構200形成記憶體102的製程。在「閘極先製」方法中，第一層211包括犧牲材料，第二層212包括用於接下來形成導體層18的導體材料。在一些實施例中，第二層212包括多晶矽。第9C圖示出了第4A-4G圖中所示的形成記憶體101和102的製程的流程圖940。

如第9C圖所示，製程一開始，去除多個第一層(操作942)，並形成在每個第二層底部下方具有記憶體部分的記憶體層(操作944)。記憶體部分彼此斷開連接。第4A圖示出了對應結構。在一些實施例中，執行等向性蝕刻製程(例如，濕蝕刻)以去除第一層(例如，211)，形成多個橫向凹陷，橫向凹陷裸露阻擋層(例如，231)和基底(例如，20)。

如第4A圖所示，形成阻擋層431，阻擋層具有多個阻擋部分，每個部分在相應第二層212的底部下方並彼此斷開連接。而且，形成記憶體層432，記憶體層具有多個記憶體部分，每個部分都在相應阻擋部分下方。每個記憶體部分可以包括垂直部分432-1和連接到垂直部分432-1的至少一個橫向部分432-2。在一些實施例中，每個記憶體部分包括連接到相應垂直部分432-1不同端部的一對橫向部分432-2。每個記憶體部分可以圍繞相應第二層212底部下方的相應阻擋部分，並可以沿著垂直方向彼此斷開連接。在記憶體層432下方並部分圍繞記憶體層432的穿隧層433也被形成為沿著垂直方向一致地延伸。在一些實施例中，可以在相鄰第二層212之間裸露穿隧層433。

可以在結構200上執行適當的蝕刻製程(例如，濕蝕刻)以從第一初始縫隙開口25和橫向凹陷去除半導體通道24的部分。在一些實施例中，至少去除第二記憶體部分232b以裸露第一記憶體部分232a的橫向部分232a-2。第一記憶體 部分232a可以完全或部分保留以形成記憶體部分。根據蝕刻製程，橫向部分232-2可以被過度蝕刻，橫向部分232a-2的長度可以在不同應用中沿橫向變化。在一些實施例中，也可以在蝕刻製程期間去除阻擋層231和穿隧層233的部分。可以形成彼此斷開連接並在記憶體部分上方的阻擋部分。在形成記憶體部分之後，半導體通道24可以形成半導體通道44。

返回參考第9C圖，在相鄰導體層之間形成閘極到閘極介電層，並形成第二初始縫隙開口(操作946)。而且，在基底中在第二初始縫隙開口底部處形成摻雜區(操作948)。第4B圖和第4C圖分別示出了對應的結構。

第4B圖示出了具有氣隙的閘極到閘極介電層47。如第4B圖所示，可以在堆疊結構中形成閘極到閘極介電層47、導體層48、第二初始開口45A和摻雜區46。在一些實施例中，閘極到閘極介電層47包括一對複合層47-1和47-2以及複合層47-1和47-2之間的氣隙473。形成這些結構的製程可以參考第3A圖和第3C圖中所示形成閘極到閘極介電層37、導體層38、第二初始縫隙開口35A和摻雜區36的製造過程，於此不再重述。

第4C圖示出了沒有氣隙的閘極到閘極介電層47。如第4C圖所示，可以在堆疊結構中形成閘極到閘極介電層47、導體層48、第二初始開口45B和摻雜區46。在一些實施例中，閘極到閘極介電層47包括填滿相鄰導體層48之間空間的複合層。在一些實施例中，閘極到閘極介電層47覆蓋阻擋層431、記憶體層432和穿隧層433的裸露部分。形成這些結構的製造過程可以參考第3B圖和第3D圖中所示形成閘極到閘極介電層37、導體層38、第二初始縫隙開口35B和摻雜區36的製造過程，於此不再重述。

回到第9C圖，在形成摻雜區和閘極到閘極介電層之後，從第二初始縫隙開口形成縫隙開口(操作950)並在縫隙開口中形成絕緣結構(操作952)。第4D圖和第4E圖分別示出了對應的結構。

如第4D圖和第4E圖所示，可以形成縫隙開口(例如，第4D圖中的450A和第4E圖中的450B)和絕緣結構(例如，第4D圖中的420A和第4E圖中的420B)。形成縫隙開口450A和絕緣結構420A的製造過程可以參考第3E圖和第3G圖中形成縫隙開口350A和絕緣結構320A的製程，形成縫隙開口450B和絕緣結構420B的製程可以參考第3F圖和第3H圖中形成縫隙開口350B和絕緣結構320B的製程，於此不再重述詳情。

返回參考第9C圖，在形成縫隙開口和絕緣結構之後，在絕緣結構中形成源極接觸部(操作954)。第4F圖和第4G圖分別示出了對應的結構。

如第4F圖和第4G圖所示，在相應的絕緣結構(例如，第4F圖中的420A和第4G圖中的420B)中形成源極接觸部421，接觸相應的摻雜區46。用於形成源極接觸部421的製程可以參考第3I圖和第3J圖中所示的形成源極接觸部321的製程。於此不再重述詳情。

第5A-5D、5E和5I圖示出了根據一些實施例，形成在閘極到閘極介電層中具有氣隙的記憶體105的「閘極先製」方法。第5A-5D、5F和5J圖示出了根據一些實施例，形成在閘極到閘極介電層中沒有氣隙的記憶體的「閘極先製」方法。第10圖示出了第5A-5J圖所示的製程的流程圖1000。

製程一開始，在堆疊結構中形成半導體通道(操作1002)。第5A-5C圖示出了對應結構。

如第5A-5C圖中所示，可以在基底50上方的堆疊結構51中形成半導體通道54。如第5A圖所示，堆疊結構51可以包括形成多個階梯的多個交替設置的第一層511和第二層512，其中每個第一層511/第二層512形成階梯/層級結構。第一層511可以包括犧牲材料，第二層512可以包括用於形成導體層的導體材料，導體層接下來充當記憶體的閘電極。基底50的材料、形成堆疊結構51的材料和製程的詳細描述可以參考第2A圖中的基底20和堆疊結構21的描述，於此不再重述。 在一些實施例中，基底50包括矽，第一層511包括氮化矽和/或氧化矽，第二層512包括多晶矽。

如第5A圖所示，可以將通道孔52形成為垂直延伸穿過堆疊結構51。形成通道孔52的製程可以與形成初始通道孔22的製程相似或相同(例如，如第2B圖所示)。與形成第2C圖所示的通道孔222不同的是，在通道孔52中的第一層511和第二層512的側表面之間不形成偏移。亦即，第一層511和第二層512的側表面可以沿垂直方向共面。可以在通道孔52的側壁上方相繼沉積阻擋材料層531m、記憶體材料層532m和穿隧材料層533m。形成這些材料層的材料和沉積製程可以參考第2D圖中所示的阻擋材料層、記憶體材料層和穿隧材料的材料和沉積製程，這裡不再重複。

如第5B圖所示，可以去除阻擋材料層531m、記憶體材料層532m和穿隧材料層533m的部分以裸露基底50。可以執行類似於第2D圖所示蝕刻製程的蝕刻製程，並可以形成阻擋層531、記憶體層532和穿隧層533。

如第5C圖所示，可以相繼沉積半導體層534和介電芯59以填滿通道孔52並形成半導體通道54。形成半導體層534和介電芯的材料和沉積製程可以參考形成第2E圖和第2F圖中所示的形成半導體層234和介電芯29的材料和沉積製程的描述，於此不再重述。

返回參考第10圖，在形成半導體通道之後，在相鄰導體層之間形成閘極到閘極介電層，並形成第二初始縫隙開口(操作1004)。第5D圖和第5E圖示出了具有包括氣隙的閘極到閘極介電層的對應結構。第5D圖和第5F圖示出了具有無氣隙的閘極到閘極介電層的對應結構。

如第5D圖所示，可以將第一初始縫隙開口55形成為垂直延伸穿過堆疊結構，可以通過第一初始縫隙開口55去除第一層511以形成多個橫向凹陷。第一初始縫隙開口55的形成可以參考第2G圖所示的第一初始縫隙開口25的形成， 橫向凹陷的形成可以參考第3A圖所示橫向凹陷的形成。在一些實施例中，在橫向凹陷中裸露阻擋層531的部分。於此不再重述詳情。

在橫向凹陷中裸露阻擋層531的部分。於此不再重述詳情。

第5E圖示出了從第5D圖所示結構形成的結構。在一些實施例中，如第5E圖所示，可以形成閘極到閘極介電層57和第二初始縫隙開口55A。閘極到閘極介電層57可以位於相鄰導體層58之間。閘極到閘極介電層57可以包括一對複合層57-1和57-2以及複合層57-1和57-2之間的氣隙573。形成閘極到閘極介電層57和第二初始縫隙開口55A的材料、結構和製程可以參考形成第3A圖中所示閘極到閘極介電層37和第二初始縫隙開口35A的材料、結構和製程的描述，於此不再重述。

第5F圖示出了從第5D圖所示結構形成的另一結構。在一些實施例中，如第5E圖所示，可以形成閘極到閘極介電層57和第二初始縫隙開口55B。閘極到閘極介電層57可以位於相鄰導體層58之間並且在相鄰導體層58之間沒有氣隙。閘極到閘極介電層57可以包括相鄰導體層58之間的複合層。形成閘極到閘極介電層57和第二初始縫隙開口55B的材料、結構和製程可以參考形成第3B圖中所示閘極到閘極介電層37和第二初始縫隙開口35B的材料、結構和製造過程的描述，於此不再重述。

返回參考第10圖，在形成閘極到閘極介電層和第二初始縫隙開口之後，在第二縫隙結構的底部形成摻雜區，並從第二初始縫隙結構形成縫隙結構(操作1006)。第5G圖和第5H圖均示出了相應結構。

如第5G圖和第5H圖所示，在相應基底50中形成摻雜區56，並將縫隙開口(例如，第5G圖的550A和第5H圖中的550B)形成為延伸穿過堆疊結構並裸露基底50(例如，相應的摻雜區56)。形成摻雜區56和縫隙開口550A/550B的具體製程應當參考形成摻雜區36和縫隙開口350A/350B的製程的描述，於此不再重述。

返回參考第10圖，在形成摻雜區和縫隙開口之後，在縫隙結構中形 成絕緣結構，並在絕緣結構中形成源極接觸部(操作1008)。第5I圖和第5J圖均示出了相應結構。

如第5I圖和第5J圖所示，在相應的絕緣結構520A/520B中形成絕緣結構(例如，第5I圖中的520A和第5J圖中的520B)和源極接觸部521。在一些實施例中，源極接觸部521接觸相應的摻雜區36。形成絕緣結構520A/520B和源極接觸部521的材料和製程的描述應當參考形成第3I圖和第3J圖中所示的絕緣結構320A/320B和源極接觸部521的材料和製造過程的描述，於此不再重述。

第6A-6I圖示出了根據一些實施例，從結構200形成在相鄰導體層之間具有閘極到閘極介電層的記憶體的「閘極後製」方法。具體而言，第6A、6B、6D、6F和6H圖示出了從每個第一層的整體形成閘極到閘極介電層的製程，第6A、6C、6E、6G和6I圖示出了從多個第一層的一部分形成閘極到閘極介電層的製程。在一些實施例中，第6A、6B、6D、6F和6H圖示出了形成記憶體104的製程，第6A、6C、6E、6G和6I圖示出了形成記憶體106的製程。在這種「閘極後製」方法中，第一層211包括用於形成閘極到閘極介電層的介電材料，第二層212包括用於形成充當閘電極的導體層的犧牲材料。介電材料可以包括氧化矽和/或氮化矽。在一些實施例中，第一層211包括氮化矽。在一些實施例中，第二層212包括與第一層211的材料不同的材料。在一些實施例中，第二層212包括多晶矽、碳和/或有機膜。第9D圖示出了第6A-6I圖所示製程的流程圖960。

如第6A圖所示，製程一開始，去除多個第二層(操作962)。第6A圖示出了對應結構。

在一些實施例中，執行等向性蝕刻製程(例如，濕蝕刻)以去除第二層212並裸露阻擋層231和基底20。可以通過經由第一初始縫隙開口25去除第二層212來形成多個橫向凹陷62。可以通過橫向凹陷62裸露阻擋層231的部分。

返回參考第9D圖，在去除第二層並形成橫向凹陷之後，在相鄰橫向 凹陷之間形成閘極到閘極介電層，並形成第二初始縫隙開口(操作964)。第6B圖和第6C圖均示出了對應的結構。

在一些實施例中，通過經由第一初始縫隙開口25和橫向凹陷62氧化第一層211來形成第6A圖和第6B圖的閘極到閘極介電層67。在一些實施例中，為了形成多個閘極到閘極介電層67，控制氧擴散濃度，使得每個閘極到閘極介電層37包括期望數量的氮氧化矽和/或氧化矽子層。每個複合層的具體結構不應受到本案實施例的限制。可以通過第一層211上的氧化製程從相應的第一初始縫隙開口(例如，第6A圖中的25)形成第二初始縫隙開口(例如，第6B圖中的65A和第6C圖中的65B)。在一些實施例中，可以在基底20上方在第二初始縫隙開口65A/65B的底部從氧和基底20之間的氧化反應形成氧化層61。

第6B圖示出了通過完全氧化每個第一層211來形成每個閘極到閘極介電層的結構。如第6B圖所示，可以執行氧化反應以從每個第一層211的整個部分的氧化來形成閘極到閘極介電層67。每個閘極到閘極介電層67可以包括複合層，複合層至少包括接下來形成的相鄰導體層之間從相應第一層211的整個部分形成的氮氧化矽子層。在一些實施例中，每個複合層至少包括氮氧化矽子層和至少氧化矽子層。在一些實施例中，每個複合層包括多個交替設置的氮氧化矽子層和氧化矽子層，例如第8B圖所示的結構。

第6C圖示出了通過部分氧化每個第一層211來形成閘極到閘極介電層67的結構。閘極到閘極介電層67可以包括通過氧化每個第一層211的外部部分而不是整個部分而形成的一對複合層(例如，67-1和67-2)。如第6C圖所示，可以執行氧化反應以從每個第一層211的外部部分來形成閘極到閘極介電層67。每個閘極到閘極介電層67可以包括在接下來形成的相鄰導體層之間形成的一對複合層(例如，67-1和67-2)。每個複合層可以由第一層211的外部部分形成。在一些實施例中，複合層67-1由第一層211的頂部(例如，從第一層211的上表面延伸 到第一層211內部的部分)形成，複合層67-2由同一第一層211的底部(例如，從第一層211的下表面延伸到第一層211的內部的部分)形成。第一層211的未反應部分可以被複合層67-1和67-2夾置或圍繞，並可以被稱為未反應介電層670(例如，由氮化矽構成)。在一些實施例中，閘極到閘極介電層67包括一對複合層67-1和67-2以及複合層67-1和67-2之間的未反應介電層670。複合層67-1和67-2以及未反應介電層670的厚度均可以由氧化製程確定，其中未反應介電層670的厚度大於零。在一些實施例中，每個複合層67-1/67-2可以至少包括氮氧化矽子層。在一些實施例中，每個複合層67-1/67-2至少包括氮氧化矽子層和至少氧化矽子層。在一些實施例中，每個複合層包括多個交替設置的氮氧化矽子層和氧化矽子層，例如第8B圖所示的結構。在一些實施例中，閘極到閘極介電層67包括一對複合層67-1和67-2以及複合層67-1和67-2之間的未反應介電層670。亦即，閘極到閘極介電層67包括由兩個交替設置的氮氧化矽子層和氧化矽子層堆疊體夾置的氮化矽子層。

返回參考第9D圖，在形成閘極到閘極介電層之後，形成多個導體層和縫隙開口(操作966)。第6D圖和第6E圖均示出了對應的結構。

如第6D圖和第6E圖所示，從相應的第二初始縫隙開口65A/65B形成多個導體層68和相應的縫隙開口(例如，第6D圖中的650A和第6E圖中的650B)。在一些實施例中，可以向每個橫向凹陷62中沉積導體材料層，以通過相應的第二初始縫隙開口65A/65B填滿橫向凹陷62中的空間，並可以執行凹陷蝕刻(例如，乾蝕刻和/或濕蝕刻)以去除任何剩餘的導體材料和複合層67-1/67-2在第二初始縫隙開口65A/65B的側壁上的部分，形成相應的導體層68和相應的縫隙開口650A/650B。在一些實施例中，導體層68包括鎢、銅、鋁、鈷、矽化物、摻雜和/或多晶矽。在一些實施例中，在沉積導體材料層之前，在橫向凹陷62中通過相應的第二初始縫隙開口沉積黏合層624，例如，以改善導體材料層和閘極到閘極 介電層67之間的黏附。在一些實施例中，黏合層624包括鈦(Ti)和/或氮化鈦(TiN)。在一些實施例中，導體材料層和黏合層624均通過適當方法，例如CVD、ALD、LPCVD和/或PVD中的一或多種方法來沉積。

返回參考第9D圖，在形成導體層之後，在基底中在縫隙開口的底部形成摻雜區，並在縫隙開口中形成絕緣結構(操作968)。第6F圖和第6G圖均示出了對應的結構。

如第6F圖和第6G圖所示，可以在基底20中形成相應摻雜區66。摻雜區66可以包括在基底10中形成並與基底20極性相反的適當摻雜(例如，P型或N型)半導體區。可以執行適當的摻雜製程，例如離子佈植，以形成摻雜區66。在一些實施例中，摻雜區66包括摻雜矽。

可以形成相應的絕緣結構(例如，第6F圖中的620A和第6G圖中的620B)以使相應導體層68與接下來形成的源極接觸部絕緣。在一些實施例中，絕緣結構620A/620B均覆蓋相應縫隙開口的側壁並裸露基底20(例如，相應摻雜區66)。在一些實施例中，絕緣結構620A覆蓋閘極到閘極介電層67的複合層、導體層68和黏合層624的側表面。在一些實施例中，絕緣結構620B覆蓋閘極到閘極介電層67的複合層、閘極到閘極介電層67的未反應介電層670、導體層68和黏合層624的側表面。為了形成絕緣結構620A/620B，可以沉積適當的絕緣材料以覆蓋相應縫隙開口650A/650B的側壁，並可以執行適當的凹陷蝕刻(例如，乾蝕刻和/或濕蝕刻)以去除縫隙開口650A/650B的側壁和底部上的絕緣材料的剩餘部分。也可以通過凹陷蝕刻製程去除相應的氧化層61。可以在縫隙開口650A/650B中形成絕緣結構620A/620B。在一些實施例中，絕緣結構120包括氧化矽，並通過CVD、ALD、LPCVD和/或PVD的任一種沉積方法。在各實施例中，形成相應絕緣結構620A/620B和摻雜區66的次序可以基於不同的製造操作而變化，並且不應受到本案實施例的限制。

返回參考第9D圖，在形成絕緣結構和摻雜區之後，在絕緣結構中形成源極接觸部(操作970)。第6H圖和第6I圖均示出了對應的結構。

如第6H圖和第6I圖所示，在相應的絕緣結構620A/620B中形成源極接觸部621。源極接觸部621可以接觸相應的摻雜區66並通過摻雜區66和基底20與半導體通道24形成電連接。源極接觸部621可以包括鎢、鈷、銅、鋁、矽化物和/或摻雜多晶矽中的一或多種，並可以通過CVD、PVD和/或ALD中的一或多種方法來沉積。可以執行適當的CMP和/或凹陷蝕刻以去除絕緣結構620A/620B和源極接觸部621的剩餘材料。

在一些實施例中，也採用「閘極後製」方法形成記憶體，該記憶體具有不包括橫向部分的半導體通道，例如，橫向部分沿垂直方向一致延伸。例如，為了形成記憶體，可以在堆疊結構中形成與半導體通道54(例如，第5C圖中所示)相似或相同的半導體通道。與堆疊結構51不同，該堆疊結構可以具有多個交替設置的介電材料層的第一層和犧牲材料層的第二層，與第6A-6I圖中所示的堆疊結構相似或相同。在一些實施例中，第一層包括氮化矽，第二層包括與第一層不同的材料，例如多晶矽、碳和/或有機膜。可以去除第二層以形成多個橫向凹陷，類似於第6A圖中所示的製造操作。然後可以使用類似於第6B圖和第6C圖所示的氧化製程的氧化反應來氧化第一層，以形成多個閘極到閘極介電層。該堆疊結構還可以使用第6D-6I圖所示的製造過程來處理，以形成其他部分，例如，源極接觸部、絕緣結構和導體層。形成記憶體的材料和製程的詳細描述可以參考第5A-5J圖和第6A-6I圖的描述，於此不再重述。

在各實施例中，基於第一層和/或第二層的材料，閘極到閘極介電層可以包括與本揭露書中介紹的材料不同的材料。通過使用本揭露書的方法，第一層和/或第二層可以經歷適當的反應(例如，氧化和/或氮化反應)以在相應的閘極到閘極介電層中形成至少高k介電材料的子層。例如，x81可以包括氧化鉿 (HfO_x)，x82可以包括氮氧化鉿(HfO_xN_y，例如HfON)。在一些實施例中，可以通過沉積氧化鉿以填滿橫向凹陷(通過去除第一層211形成)，並在導體層18之間的氧化鉿上執行氧化和/或氮化製程以在閘極到閘極介電層17中形成至少氮氧化鉿的子層，從而形成記憶體102和104的閘極到閘極介電層17。在一些實施例中，在「閘極先製」方法中，第二層212包括鉿，記憶體101、103、105和106(例如，均通過「閘極先製」方法形成)的閘極到閘極介電層17包括至少氮氧化鉿子層。在一些實施例中，在「閘極後製」方法中，第一層211包括鉿，記憶體104和106(例如，均通過「閘極後製」方法形成)的閘極到閘極介電層17包括至少氮氧化鉿子層。閘極到閘極介電層的具體材料不應受到本案實施例的限制。

在一些實施例中，一種用於形成3D記憶體的方法包括以下操作。首先，在基底上方交替設置的多個第一層和多個第二層的堆疊結構中形成初始通道孔。在所述初始通道孔的側壁上的每個第一層的側表面和每個第二層的側表面之間形成偏移，以形成通道孔。透過利用通道形成結構填充所述通道孔來形成半導體通道，所述半導體通道具有記憶體層，所述記憶體層包括均圍繞相應第二層的底部的多個第一記憶體部分以及均連接相鄰第一記憶體部分的多個第二記憶體部分。此外，去除所述多個第一層並且從所述多個第二層形成多個導體層。在相鄰所述導體層之間形成閘極到閘極介電層。所述閘極到閘極介電層包括至少一個氮氧化矽子層和氣隙。

在一些實施例中，去除所述多個第一層包括形成延伸穿過所述堆疊結構並裸露基底的第一初始縫隙開口；並且通過第一初始縫隙開口去除所述多個第一層以形成裸露所述半導體通道的部分的多個橫向凹陷。

在一些實施例中，利用通道形成結構填充所述通道孔包括在通道孔的側壁上方形成阻擋層，在阻擋層上方形成記憶體層，在記憶體層上方形成穿隧層，在穿隧層上方形成半導體層，以及在半導體層上方形成介電芯，以填滿 通道孔。

在一些實施例中，形成多個導體層、閘極到閘極介電層和第二初始縫隙開口包括從每個第二層的一部分形成複合層，相應第二層的剩餘部分形成相應導體層，相鄰導體層上彼此面對的一對複合層形成閘極到閘極介電層，第一初始縫隙開口形成第二初始縫隙開口，所述複合層具有至少一個氮氧化矽子層。

在一些實施例中，多個第二層包括多晶矽，形成複合層包括通過第一初始縫隙開口和多個橫向凹陷在多個第二層上執行一或多種氧化反應和氮化反應。每個第二層的已反應部分形成相應複合層，每個第二層的未反應部分形成相應導體層。

在一些實施例中，從每個相應第二層的頂部和底部形成複合層。

在一些實施例中，形成閘極到閘極介電層還包括在該對複合層之間形成氣隙。

在一些實施例中，形成複合層包括控制氧擴散濃度，使得複合層包括至少一個氮氧化矽子層。

在一些實施例中，形成複合層還包括控制氧擴散濃度，使得複合層包括至少一個氮氧化矽子層和至少一個氧化矽子層。

在一些實施例中，形成複合層還包括控制氧擴散濃度，使得複合層包括多個交替設置的氮氧化矽子層和氧化矽子層。

在一些實施例中，形成偏移包括去除初始通道孔側壁上每個第一層的側表面上的一部分。

在一些實施例中，去除每個第一層的側表面的該部分包括執行凹陷蝕刻製程，該凹陷蝕刻製程相對於多個第二層選擇性地蝕刻多個第一層。

在一些實施例中，通過在基底上方交替沉積多個第一材料層和多個 第二材料層來形成多個第一層和多個第二層，從而在基底上方形成初始堆疊結構。多個第一材料層可以具有與多個第二材料層不同的蝕刻選擇性。在一些實施例中，還通過反復蝕刻多個第一材料層和多個第二材料層來形成多個第一層和多個第二層，以形成堆疊結構，該堆疊結構具有以階梯結構設置的多個第一層和多個第二層。

在一些實施例中，沉積多個第一材料層包括沉積氮化矽材料層、氧化矽材料層或氮氧化矽材料層中的至少一種。

在一些實施例中，所述方法還包括在基底中在第二初始縫隙開口的底部處形成摻雜區；通過去除複合層的部分以裸露縫隙開口側壁上的多個導體層並裸露縫隙開口的底部處的基底，從第二初始縫隙開口形成縫隙開口；在縫隙開口中形成絕緣結構。該絕緣結構可以在多個導體層的暴露部分上方並裸露縫隙開口的底部處的基底。所述方法還可以包括在絕緣結構中形成與摻雜區接觸的源極接觸部。

在一些實施例中，在縫隙開口中形成絕緣結構包括沉積一層覆蓋多個導體層的裸露部分和相鄰導體層之間的閘極到閘極介電層的氧化矽層，並且形成源極接觸部包括在絕緣結構中沉積鎢、鈷、銅、鋁、多晶矽、摻雜矽或矽化物中的至少一種材料。

在一些實施例中，一種用於形成3D記憶體的方法包括在基底上方交替設置的多個第一層和多個第二層的堆疊結構中形成初始通道孔；在所述初始通道孔的側壁上的每個所述第一層的側表面和每個所述第二層的側表面之間形成偏移，以形成通道孔；並且透過利用通道形成結構填充所述通道孔來形成半導體通道。所述半導體通道可以具有記憶體層，所述記憶體層包括均圍繞相應第二層的底部的多個第一記憶體部分以及均連接相鄰第一記憶體部分的多個第二記憶體部分。所述方法還可以包括去除所述多個第一層；形成多個導體層， 每個導體層均由相應的第二層的中間部分形成；從所述第二層的表面部分形成複合層，所述複合層包括至少一個氮氧化矽子層；以及在相鄰導體層之間形成氣隙。

在一些實施例中，去除所述多個第一層包括形成延伸穿過堆疊結構並裸露基底的第一初始縫隙開口，穿過第一初始縫隙開口去除多個第一層以形成裸露半導體通道的部分的多個橫向凹陷。

在一些實施例中，利用通道形成結構填充通道孔包括在通道孔的側壁上方形成阻擋層，在阻擋層上方形成記憶體層，在記憶體層上方形成穿隧層，在穿隧層上方形成半導體層，以及在半導體層上方形成介電芯，以填滿通道孔。

在一些實施例中，形成多個導體層、複合層、氣隙和第二初始縫隙開口包括從每個第二層的每個頂部和底部形成複合層，頂部和底部之間的中間部分形成相應導體層，相鄰導體層之間的每個橫向凹陷的未填充部分形成氣隙，第一初始縫隙開口形成第二初始縫隙開口。

在一些實施例中，多個第二層包括多晶矽，形成複合層包括通過第一初始縫隙開口和多個橫向凹陷在多個第二層上執行一或多種氧化反應和氮化反應。每個第二層的已反應頂部和底部可以形成相應複合層，每個第二層的已反應頂部和底部之間的未反應部分可以形成相應導體層。

在一些實施例中，形成複合層包括控制氧擴散濃度，使得複合層包括至少一個氮氧化矽子層。

在一些實施例中，形成複合層還包括控制氧擴散濃度，使得複合層包括至少一個氮氧化矽子層和至少一個氧化矽子層。

在一些實施例中，形成複合層還包括控制氧擴散濃度，使得複合層包括多個交替設置的氮氧化矽子層和氧化矽子層。

在一些實施例中，形成偏移包括去除初始通道孔側壁上每個第一層 的側表面上的一部分。

在一些實施例中，去除每個第一層的側表面的該部分包括執行凹陷蝕刻製程，該凹陷蝕刻製程相對於多個第二層選擇性地蝕刻多個第一層。

在一些實施例中，通過在基底上方交替沉積多個第一材料層和多個第二材料層來形成多個第一層和多個第二層，從而在基底上方形成初始堆疊結構。多個第一材料層可以具有與多個第二材料層不同的蝕刻選擇性。在一些實施例中，還通過反復蝕刻多個第一材料層和多個第二材料層來形成多個第一層和多個第二層，以形成堆疊結構，該堆疊結構具有以階梯結構設置的多個第一層和多個第二層。

在一些實施例中，沉積多個第一材料層包括沉積氮化矽材料層、氧化矽材料層或氮氧化矽材料層中的至少一種材料。

在一些實施例中，所述方法還包括在基底中在第二初始縫隙開口的底部處形成摻雜區，通過去除複合層的部分以裸露縫隙開口的側壁上的多個導體層並裸露縫隙開口底部的基底，從第二初始縫隙開口形成縫隙開口，在縫隙開口中形成絕緣結構。該絕緣結構可以在多個導體層的被裸露部分上方並裸露縫隙開口底部處的基底。在一些實施例中，該方法還可以包括在絕緣結構中形成與摻雜區接觸的源極接觸部。

在一些實施例中，在縫隙開口中形成絕緣結構包括沉積一層覆蓋多個導體層的裸露部分和相鄰導體層之間的閘極到閘極介電層的氧化矽層，形成源極接觸部包括在絕緣結構中沉積鎢、鈷、銅、鋁、多晶矽、摻雜矽或矽化物中的至少一種材料。

在一些實施例中，一種3D記憶體包括堆疊結構，所述堆疊結構包括通過閘極到閘極介電結構而彼此絕緣的多個導體層。所述閘極到閘極介電結構可以包括沿著垂直於基底頂表面的方向的至少一氮氧化矽子層以及相鄰導體層 之間的氣隙。所述3D記憶體還包括從堆疊結構的頂表面延伸到基底的半導體通道。所述半導體通道可以包括記憶體層，所述記憶體層具有均圍繞相應導體層的底部的多個第一記憶體部分以及均連接相鄰第一記憶體部分的多個第二記憶體部分。所述多個第一記憶體部分和所述多個第二記憶體部分可以沿著垂直於所述基底的頂表面的垂直方向交錯，並且源極結構可以從所述堆疊結構的所述頂表面延伸到所述基底。

在一些實施例中，閘極到閘極介電結構包括相鄰導體層之間的閘極到閘極介電層，該閘極到閘極介電層包括相鄰導體層上的一對複合層以及所述一對複合層之間的氣隙。該對複合層可以均至少具有氮氧化矽子層。

在一些實施例中，該對複合層均包括至少氧化矽子層和氮氧化矽子層。

在一些實施例中，該對複合層均包括多個交替佈置的氧化矽子層和氮氧化矽子層。

在一些實施例中，多個記憶體部分均包括沿垂直方向的垂直部分和至少一個沿平行於基底頂表面的橫向方向的橫向部分。該垂直部分和至少一個橫向部分垂直和橫向地部分圍繞相應的導體層。

在一些實施例中，沿著從半導體通道的側壁到半導體通道中心的徑向方向，該半導體通道包括阻擋層、阻擋層上方的多個記憶體部分、多個記憶體部分上方的穿隧層、穿隧層上方的半導體層以及半導體層上方的介電芯。

在一些實施例中，每個複合層都沿著垂直方向位於每個記憶體部分的相應垂直部分的端部之間。

在一些實施例中，該阻擋層包括第一阻擋層和第二阻擋層中的至少一個，第一阻擋層包括氧化鋁(AlO)、氧化鉿(HfO₂)、氧化鑭(LaO₂)、氧化釔(Y₂O₃)、氧化鉭(Ta₂O₅)、其矽酸鹽、其摻氮化合物、或其合金中的至少一 種材料，第二阻擋層包括氧化矽、氮氧化矽和氮化矽中的一種或多種材料。在一些實施例中，該記憶體層包括電荷捕獲材料，該電荷捕獲材料包括鎢、鉬、鉭、鈦、鉑、釕、其合金、其奈米顆粒、其矽化物、多晶矽、非晶矽、SiN或SiON中的至少一種材料。在一些實施例中，穿隧層包括SiO、SiN、SiON、介電金屬氧化物、介電金屬氮氧化物、介電金屬矽化物或其合金中的至少一種材料。在一些實施例中，該半導體層可以包括單元素半導體材料、III-V族化合物半導體材料、II-VI族化合物半導體材料或有機半導體材料中的至少一種。在一些實施例中，介電芯包括SiO。

在一些實施例中，多個導體層均包括W、Co、Al、摻雜矽、矽化物及其組合中的一或多種構成的層結構，源極結構均包括絕緣結構以及在絕緣結構中與基底導電接觸的源極接觸部。該絕緣結構可以包括氧化矽，該源極接觸部包括W、Co、Al、摻雜矽、矽化物及其組合中的一或多種材料。

對特定實施例的上述說明將展現本案公開內容的一般性質，使得他人在不需要過度實驗和不脫離本案一般概念的情況下，能夠通過運用本領域技術範圍內的知識容易地對此類特定實施例的各種應用進行修改和/或調整。因此，根據本文呈現的教示和指導，此類調整和修改旨在處於本揭露書所公開實施例的等同物的含義和範圍之內。應當理解，本文中的措辭或術語是出於說明的目的，而不是為了進行限制，所以本說明書的術語或措辭將由技術人士按照所述教示和指導進行解釋。

上文已經借助於功能區塊描述了本案的實施例，功能區塊例示出了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意定義了這些功能區塊的邊界。可以定義其他的邊界，只要適當執行其指定功能和關係即可。

發明內容和摘要部分可以闡述發明人構思本案的一或多個示範性實施例，但未僅限於此。因此，並非意在通過任何方式限制本案和所附的申請專 利範圍。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10:基底

14:半導體通道

16:摻雜區

17:閘極到閘極介電層

17-1,17-2:複合層

18:導體層

19:介電芯

103:記憶體

120:絕緣結構

121:源極接觸部

131:阻擋層

132:記憶體層

132a:第一記憶體部分

132a-1:垂直部位

132a-2:橫向部位

132b:第二記憶體部分

133:通道層

134:半導體層

173:氣隙

Claims (20)

1. 一種用於形成三維(3D)記憶體的方法，包括：在基底上方交替設置的多個第一層和多個第二層的堆疊結構中形成初始通道孔；在所述初始通道孔的側壁上的每個所述第一層的側表面和每個所述第二層的側表面之間形成偏移，以形成通道孔；透過利用通道形成結構填充所述通道孔來形成半導體通道，所述半導體通道具有記憶體層，所述記憶體層包括均圍繞相應的所述第二層的底部的多個第一記憶體部分以及均連接相鄰的所述第一記憶體部分的多個第二記憶體部分；去除所述多個第一層；去除所述多個第一層之後，從所述多個第二層形成多個導體層；以及形成所述多個導體層之後，在相鄰的所述導體層之間形成閘極到閘極介電層，所述閘極到閘極介電層包括至少一個氮氧化矽子層和氣隙。
2. 根據申請專利範圍第1項所述之用於形成三維(3D)記憶體的方法，其中去除所述多個第一層包括：形成延伸穿過所述堆疊結構且裸露所述基底的第一初始縫隙開口；以及通過所述第一初始縫隙去除所述多個第一層，以形成裸露所述半導體通道的部分的多個橫向凹陷。
3. 根據申請專利範圍第2項所述之用於形成三維(3D)記憶體的方法，其中所述利用通道形成結構填充所述通道孔包括：在所述通道孔的側壁上方形成阻擋層；在所述阻擋層上方形成所述記憶體層； 在所述記憶體層上方形成穿隧層；在所述穿隧層上方形成半導體層；以及在所述半導體層上方形成介電芯以填滿所述通道孔。
4. 根據申請專利範圍第3項所述之用於形成三維(3D)記憶體的方法，其中形成所述多個導體層、所述閘極到閘極介電層和第二初始縫隙開口包括：從每個所述第二層的一部分形成複合層，相應的所述第二層的剩餘部分形成相應的所述導體層，相鄰的所述導體層上彼此面對的一對所述複合層形成所述閘極到閘極介電層，所述第一初始縫隙開口形成第二初始縫隙開口，所述複合層具有至少一個所述氮氧化矽子層。
5. 根據申請專利範圍第4項所述之用於形成三維(3D)記憶體的方法，其中所述多個第二層包括多晶矽，並且形成所述複合層包括：通過所述第一初始縫隙開口和所述多個橫向凹陷在所述多個第二層上執行一或多種氧化反應和氮化反應，每個所述第二層的已反應部分形成相應的所述複合層，每個所述第二層的未反應部分形成相應的所述導體層。
6. 根據申請專利範圍第5項所述之用於形成三維(3D)記憶體的方法，其中從每個相應的所述第二層的頂部和底部形成所述複合層。
7. 根據申請專利範圍第6項所述之用於形成三維(3D)記憶體的方法，其中形成所述閘極到閘極介電層還包括在所述一對複合層之間形成所述氣隙。
8. 根據申請專利範圍第7項所述之用於形成三維(3D)記憶體的方法， 其中形成所述複合層包括控制氧擴散濃度，使得所述複合層包括所述至少一個氮氧化矽子層。
9. 根據申請專利範圍第8項所述之用於形成三維(3D)記憶體的方法，其中形成所述複合層還包括控制所述氧擴散濃度，使得所述複合層包括至少一個所述氮氧化矽子層和至少一個氧化矽子層。
10. 根據申請專利範圍第9項所述之用於形成三維(3D)記憶體的方法，其中形成所述複合層還包括控制所述氧擴散濃度，使得所述複合層包括多個交替設置的所述氮氧化矽子層和所述氧化矽子層。
11. 根據申請專利範圍第1項所述之用於形成三維(3D)記憶體的方法，其中形成所述偏移包括由凹陷蝕刻製程來去除所述初始通道孔的所述側壁上的每個所述第一層的側表面的一部分，所述凹陷蝕刻製程相對於所述多個第二層選擇性地蝕刻所述多個第一層。
12. 一種用於形成三維(3D)記憶體的方法，包括：在基底上方交替設置的多個第一層和多個第二層的堆疊結構中形成初始通道孔；在所述初始通道孔的側壁上的每個所述第一層的側表面和每個所述第二層的側表面之間形成偏移，以形成通道孔；透過利用通道形成結構填充所述通道孔來形成半導體通道，所述半導體通道具有記憶體層，所述記憶體層包括均圍繞相應的所述第二層的底部的多個第一記憶體部分以及均連接相鄰的所述第一記憶體部分的多個第二記憶體部分； 去除所述多個第一層；形成多個導體層，所述多個導體層均由相應的所述第二層的中間部分形成；從所述第二層的表面部分形成複合層，所述複合層包括至少一個氮氧化矽子層；以及在相鄰的所述導體層之間形成氣隙。
13. 根據申請專利範圍第12項所述之用於形成三維(3D)記憶體的方法，其中去除所述多個第一層包括：形成延伸穿過所述堆疊結構並且裸露所述基底的第一初始縫隙開口；以及通過所述第一初始縫隙去除所述多個第一層，以形成裸露所述半導體通道的部分的多個橫向凹陷。
14. 根據申請專利範圍第13項所述之用於形成三維(3D)記憶體的方法，其中形成所述多個導體層、所述複合層、所述氣隙和第二初始縫隙開口包括：從每個所述第二層的每個頂部和底部形成所述複合層，所述頂部和所述底部之間的所述中間部分形成相應的所述導體層，相鄰的所述導體層之間的每個所述橫向凹陷的未填充部分形成所述氣隙，所述第一初始縫隙開口形成所述第二初始縫隙開口。
15. 根據申請專利範圍第14項所述之用於形成三維(3D)記憶體的方法，其中所述多個第二層包括多晶矽，並且形成所述複合層包括：通過所述第一初始縫隙開口和所述多個橫向凹陷在所述多個第二層上執行一或多種氧化反應和氮化反應，每個所述第二層的已反應頂部和底部形成相應複合層，每個所述第二層的所述已反應頂部和底部之間的未反應部分形成相應 的所述導體層。
16. 根據申請專利範圍第15項所述之用於形成三維(3D)記憶體的方法，其中形成所述複合層包括控制氧擴散濃度，使得所述複合層包括至少一個所述氮氧化矽子層。
17. 一種三維(3D)記憶體，包括：堆疊結構，所述堆疊結構包括通過閘極到閘極介電結構彼此絕緣的多個導體層，其中所述閘極到閘極介電結構沿著垂直於基底的頂表面的垂直方向包括至少一氮氧化矽子層和相鄰所述導體層之間的氣隙；從所述堆疊結構的頂表面延伸到所述基底的半導體通道，其中所述半導體通道包括記憶體層，所述記憶體層包括均圍繞相應的所述導體層的底部的多個第一記憶體部分以及均連接相鄰的所述第一記憶體部分的多個第二記憶體部分，所述多個第一記憶體部分和所述多個第二記憶體部分沿著垂直於所述基底的頂表面的垂直方向交錯，所述半導體通道更包含阻擋層共形地形成在所述堆疊結構與所述記憶體層之間的整個介面上，其中所述阻擋層與所述多個導體層直接接觸；以及從所述堆疊結構的所述頂表面延伸到所述基底的源極結構。
18. 根據申請專利範圍第17項所述之三維(3D)記憶體，其中所述閘極到閘極介電結構包括相鄰的所述導體層之間的閘極到閘極介電層，所述閘極到閘極介電層包括相鄰的所述導體層上的一對複合層以及所述一對複合層之間的所述氣隙，所述一對複合層均具有至少一所述氮氧化矽子層，以及所述多個第一記憶體部分均包括沿著所述垂直方向的垂直部分和沿著平行於所述基底的所 述頂表面的橫向方向的至少一個橫向部分，所述垂直部分和所述至少一個橫向部分在所述垂直方向和所述橫向方向上部分圍繞相應的所述導體層。
19. 根據申請專利範圍第18項所述之三維(3D)記憶體，其中沿著從所述半導體通道的側壁到所述半導體通道的中心的徑向方向，所述半導體通道包括所述阻擋層、所述阻擋層上方的所述記憶體層、所述記憶體層上方的穿隧層、所述穿隧層上方的半導體層以及所述半導體層上方的介電芯。
20. 根據申請專利範圍第19項所述之三維(3D)記憶體，其中每個所述複合層沿著所述垂直方向位於每個所述第一記憶體部分的相應的所述垂直部分的端部之間。

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