JP2020505779A - Ｎａｎｄメモリ・アレイおよびｎａｎｄメモリ・アレイを形成する方法 - Google Patents

Ｎａｎｄメモリ・アレイおよびｎａｎｄメモリ・アレイを形成する方法 Download PDF

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Abstract

いくつかの実施形態には、交互の絶縁性レベルおよびワード線レベルの垂直積層を有するＮＡＮＤメモリ・アレイが含まれる。ワード線レベルは、制御ゲート領域に対応する終端部を有する。電荷捕獲材料は、ワード線レベルの制御ゲート領域に沿っており、電荷遮断材料によって制御ゲート領域から離間される。垂直方向に隣接するワード線レベルに沿った電荷捕獲材料は、電荷移動が妨げられる介在領域によって離間される。チャネル材料は、積層に沿って垂直方向に延び、電荷トンネル材料によって電荷捕獲材料から離間される。いくつかの実施形態には、ＮＡＮＤメモリ・アレイを形成する方法が含まれる。【選択図】図１

Description

［関連特許データ］
本出願は、参照により本明細書に開示が組み込まれている、２０１７年２月１日に出願した「ＮＡＮＤ Ｍｅｍｏｒｙ Ａｒｒａｙｓ，ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｆｏｒｍｉｎｇ ＮＡＮＤ Ｍｅｍｏｒｙ Ａｒｒａｙｓ」という名称の米国特許出願第１５／４２２，３０７号の優先権を主張するものである。
［技術分野］
ＮＡＮＤメモリ・アレイおよびＮＡＮＤメモリ・アレイを形成する方法。
メモリは、電子システム用のデータ・ストレージを提供する。フラッシュ・メモリは、メモリの１つのタイプであり、現代のコンピュータおよびデバイスにおいて多数使用されている。たとえば、現代のパーソナル・コンピュータは、フラッシュ・メモリ・チップ上に記憶されたＢＩＯＳを有し得る。別の例として、コンピュータおよび他のデバイスのための、従来のハード・ドライブに取って代わるソリッド・ステート・ドライブにフラッシュ・メモリを利用することが、ますます一般的になっている。さらに別の例として、フラッシュ・メモリは、新しい通信プロトコルが標準化されるとき、それらのプロトコルをサポートすることと、機能拡張のためにデバイスを遠隔からアップグレードする機能を提供することとをメーカーが行うことを可能にするので、ワイヤレス電子デバイスにおいて普及している。
ＮＡＮＤは、集積されたフラッシュ・メモリの基本的なアーキテクチャであり得る。ＮＡＮＤセル・ユニットは、メモリ・セルの直列の組合せ（一般にＮＡＮＤストリングと呼ばれる直列の組合せを有する）に直列に接続された少なくとも１つの選択用デバイスを含む。ＮＡＮＤアーキテクチャは、垂直方向に積層されたメモリ・セルを含む３次元配列で構成される場合がある。改善されたＮＡＮＤアーキテクチャを開発することが望まれる。
例示的なＮＡＮＤメモリ・アレイの領域を有する例示的な集積構造体の概略垂直断面図である。 別の例示的なＮＡＮＤメモリ・アレイの領域を有する別の例示的な集積構造体の概略垂直断面図である。 例示的な方法の処理ステージにおける例示的な集積構造体の概略垂直断面図である。 例示的な方法の処理ステージにおける例示的な集積構造体の概略垂直断面図である。 例示的な方法の処理ステージにおける例示的な集積構造体の概略垂直断面図である。 例示的な方法の処理ステージにおける例示的な集積構造体の概略垂直断面図である。 例示的な方法の処理ステージにおける例示的な集積構造体の概略垂直断面図である。 例示的な方法の処理ステージにおける例示的な集積構造体の概略垂直断面図である。 例示的な方法の処理ステージにおける例示的な集積構造体の概略垂直断面図である。 例示的な方法の処理ステージにおける例示的な集積構造体の概略垂直断面図である。 例示的な方法の処理ステージにおける例示的な集積構造体の概略垂直断面図である。 例示的な方法の処理ステージにおける例示的な集積構造体の概略垂直断面図である。 図７の処理ステージに続き得る、例示的な方法の処理ステージにおける例示的な集積構造体の概略垂直断面図である。 例示的な方法の処理ステージにおける例示的な集積構造体の概略垂直断面図である。 例示的な方法の処理ステージにおける例示的な集積構造体の概略垂直断面図である。 例示的な方法の処理ステージにおける例示的な集積構造体の概略垂直断面図である。 例示的な方法の処理ステージにおける例示的な集積構造体の概略垂直断面図である。 図８の処理ステージに続き得る、例示的な方法の処理ステージにおける例示的な集積構造体の概略垂直断面図である。 例示的な方法の処理ステージにおける例示的な集積構造体の概略垂直断面図である。 例示的な方法の処理ステージにおける例示的な集積構造体の概略垂直断面図である。 図１５の処理ステージに続き得る、例示的な方法の処理ステージにおける例示的な集積構造体の概略垂直断面図である。 例示的な方法の処理ステージにおける例示的な集積構造体の概略垂直断面図である。
ＮＡＮＤメモリ・セルの動作は、チャネル材料と電荷蓄積材料との間の電荷の動きを含む。たとえば、ＮＡＮＤメモリ・セルのプログラミングは、チャネル材料から電荷蓄積材料に電荷（すなわち、電子）を動かし、次いで電荷蓄積材料内に電荷を蓄積することを含み得る。ＮＡＮＤメモリ・セルの消去は、電荷蓄積材料に蓄積された電子と再結合させ、それによって、電荷蓄積材料から電荷を放出するために電荷蓄積材料内にホールを動かすことを含み得る。電荷蓄積材料は、電荷捕獲材料（たとえば、窒化ケイ素、金属ドットなど）を含み得る。従来のＮＡＮＤにおける問題は、電荷捕獲材料が、メモリ・アレイの複数のメモリ・セルにわたって延び、セル間の電荷移動を可能にし得ることである可能性がある。メモリ・セル間の電荷移動は、データ保持問題につながる場合がある。いくつかの実施形態には、メモリ・セル間の電荷の移動を妨げる構造体が含まれる。例示的な実施形態では、電荷移動を妨げるのに利用される構造体は、メモリ・セル間の領域内の電荷捕獲材料の薄い領域であるか、または、メモリ・セル間の領域内の電荷捕獲材料の破断部であり得る。例示的な実施形態は、図１〜図２２を参照して説明される。
図１を参照すると、３次元ＮＡＮＤメモリ・アレイ１２のフラグメントを含む、集積構造体１０の一部分が示される。
集積構造体１０は、交互の第１および第２のレベル１８および２０の積層１５を含む。レベル１８は絶縁性（すなわち、誘電性）であり、レベル２０は導電性である。
絶縁性レベル１８は、絶縁性材料２６を含む。そのような絶縁性材料は、任意の適切な組成物または組成物の組合せを含んでよく、たとえば、二酸化ケイ素を含み得る。
導電性レベル２０は、導電性材料２８および３０を含む。導電性材料２８は、導電性中心部であると見なされてよく、導電性材料３０は、導電性中心部を囲む外側導電層であると見なされ得る。導電性材料２８および３０は、互いに異なる組成物を含み得る。いくつかの実施形態では、導電性材料２８は、１つもしくは複数の金属（たとえば、タングステン、チタンなど）を含むか、基本的にはこれらの金属から成るか、またはこれらの金属から成るものでよく、導電性材料３０は、１つもしくは複数の金属含有組成物（たとえば、金属窒化物、金属シリサイド、金属炭化物など）を含むか、基本的にはこれらの金属含有組成物から成るか、またはこれらの金属含有組成物から成るものであり得る。いくつかの実施形態では、導電性中心部材料２８は、１つもしくは複数の金属（たとえば、タングステン、チタンなど）を含むか、基本的にはこれらの金属から成るか、またはこれらの金属から成るものでよく、周囲の導電性材料３０は、１つもしくは複数の金属窒化物（たとえば、窒化チタン、窒化タングステンなど）を含むか、基本的にはこれらの金属窒化物から成るか、またはこれらの金属窒化物から成るものであり得る。
材料２８／３０は、導電性レベル２０の例示的な構成を示す。他の実施形態では、導電性レベル２０は、導電性材料の他の構成を含んでよく、たとえば、単一の導電性材料または図示された２つよりも多い導電性材料を含み得る。一般に、導電性レベル２０は、任意の適切な組成物または組成物の組合せを有する導電性材料を含んでよく、たとえば、様々な金属（たとえば、タングステン、チタンなど）、金属含有組成物（たとえば、金属窒化物、金属炭化物、金属シリサイドなど）、および導電的にドープされた半導体材料（たとえば、導電的にドープされたシリコン、導電的にドープされたゲルマニウムなど）の１つまたは複数を含み得る。
絶縁性材料３２は、材料３０の外側導電層を囲む絶縁性ライナ（ｌｉｎｅｒ）を形成する。絶縁性材料３２は、高ｋ材料（たとえば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化タンタルなどの１つまたは複数）を含み得るが、ここで、「高ｋ」という用語は、二酸化ケイ素の誘電率よりも大きい誘電率を意味する。絶縁性材料３２は単一の均一な材料であるように示されているが、他の実施形態では、絶縁性材料は、２つ以上の別個の組成物を含み得る。たとえば、いくつかの実施形態では、絶縁性材料３２は、二酸化ケイ素および１つまたは複数の高ｋ材料の積層を含み得る。いくつかの実施形態では、絶縁性材料３２は、電荷遮断材料と呼ばれる場合がある。いくつかの実施形態では、導電性レベル２０は、ＮＡＮＤメモリ・アレイのワード線レベルであると見なされ得る。ワード線レベル２０の終端部３４は、ＮＡＮＤメモリ・セル３６の制御ゲート領域３５として機能する場合があり、メモリ・セル３６のおおよその位置は、図１の括弧で示されている。
導電性レベル２０および絶縁性レベル１８は、任意の適切な垂直厚さを有し得る。いくつかの実施形態では、導電性レベル２０および絶縁性レベル１８は、約１０ナノメートル（ｎｍ）から約３００ｎｍの範囲内の垂直厚さを有し得る。いくつかの実施形態では、導電性レベル２０は、絶縁性レベル１８とほぼ同じ垂直厚さを有し得る。他の実施形態では、導電性レベル２０は、絶縁性レベル１８とは大幅に異なる垂直厚さを有し得る。
垂直方向に積層されたメモリ・セル３６は、垂直なストリング（たとえば、メモリ・セルの垂直ＮＡＮＤストリングなど）を形成するが、各ストリング内のメモリ・セルの数は、導電性レベル２０の数によって決定される。この積層は、任意の適切な数の導電性レベルを含み得る。たとえば、この積層は、８個の導電性レベル、１６個の導電性レベル、３２個の導電性レベル、６４個の導電性レベル、５１２個の導電性レベル、１０２８個の導電性レベルなどを有し得る。
絶縁性材料２６および３２は、積層１５を通って延びる開口部４０の側壁３８を形成するものと見なされてよく、そのような側壁は、材料２６に沿って内側に、材料３２に沿って外側にうねる。開口部４０は、上から見ると、連続的な形状を有してよく、たとえば、円形、楕円形などであり得る。したがって、図１の側壁３８は、開口部４０の外周の周りに延びる連続的な側壁によって構成され得る。
電荷遮断材料４２は、ワード線レベル２０の終端部３４に沿って延び、絶縁性材料３２によってワード線レベル２０の導電性材料３０から離間される。図示された実施形態では、電荷遮断材料４２は、ワード線レベル２０の終端部３４を包み込む。
電荷遮断材料４２は、メモリ・セル３０の電荷遮断領域を形成する。電荷遮断材料４２は、たとえば、二酸化ケイ素、１つまたは複数の高ｋ誘電材料などを含む、任意の適切な組成物または組成物の組合せを含み得る。いくつかの実施形態では、絶縁性材料３２および電荷遮断材料４２は、メモリ・セル３６の電荷遮断領域を共に形成する。
電荷蓄積材料４４は、ワード線レベル２０の終端部３４（すなわち、制御ゲート領域３５）に沿って延び、電荷遮断材料３２／４２によって終端部３４から離間される。電荷蓄積材料４４は、任意の適切な組成物または組成物の組合せを含んでよく、いくつかの実施形態では、浮遊ゲート材料（たとえば、ドープされた、またはドープされていないシリコン）または電荷捕獲材料（たとえば、窒化ケイ素、金属ドットなど）を含み得る。いくつかの実施形態では、電荷蓄積材料４４は、シリコンおよび窒素を含む材料を含むか、基本的にはその材料から成るか、またはその材料から成るものであり得る。いくつかの実施形態では、電荷蓄積材料４４は、窒化ケイ素から成るものでよく、約３ｎｍから約１０ｎｍの範囲内の水平厚さＴ１を有し得る。いくつかの態様では、「電荷捕獲」は、電荷キャリア（たとえば、電子またはホール）を可逆的に捕捉することができるエネルギー井戸を表す。
電荷蓄積材料４４は、ギャップ４５によって互いに離間された、垂直方向に積層されたセグメント４３内に設けられる。ギャップ４５は、電荷移動が妨げられる介在領域と呼ばれる場合がある。いくつかの実施形態では、電荷蓄積材料４４は、電荷捕獲材料（たとえば、窒化ケイ素）を含み、ギャップ４５は、垂直方向に隣接するメモリ・セル３６間で電荷が移動するのを妨げる。対照的に、従来の３次元ＮＡＮＤメモリ・アレイは、ＮＡＮＤストリングの垂直方向に積層されたメモリ・セルのすべてに沿って延びる電荷捕獲材料の連続層を有してよく、そのようなメモリ・アレイは、好ましくないことに、ＮＡＮＤストリングのメモリ・セル間の電荷移動およびデータ損失を可能にし得る。図１の実施形態は、そのような従来の３次元ＮＡＮＤメモリ・アレイと比較して改善されたデータ保持を有し得る。
ゲート誘電材料４６は、電荷蓄積材料４２に沿って垂直方向に延び、ギャップ４５内に延びる。ゲート誘電材料４６は、任意の適切な組成物または組成物の組合せを含んでよく、いくつかの実施形態では、二酸化ケイ素を含むか、基本的には二酸化ケイ素から成るか、または二酸化ケイ素から成るものであり得る。ゲート誘電材料４６は、メモリ・セル３６のゲート誘電領域を形成する。いくつかの実施形態では、レベル１８の絶縁性材料２６は、第１の絶縁性材料であると見なされてよく、ゲート誘電材料４６は、電荷蓄積材料４４のセグメント間のギャップ４５内にある第２の絶縁性材料であると見なされ得る。第１および第２の絶縁性材料２６および４６は、いくつかの実施形態では、互いに同じ組成物であってよく（たとえば、どちらも、二酸化ケイ素を含むか、基本的には二酸化ケイ素から成るか、または二酸化ケイ素から成るものでよく）、または、他の実施形態では、組成的に互いに異なり得る。第１および第２の絶縁性材料２６および４６は、接合部分４７に沿って互いに接合する。いくつかの実施形態では、空隙４９（空隙４９が任意であること
を示すために破線で示される）は、接合部分４７に沿って第１の絶縁性材料２６内に延び得る。空隙４９は、図１０を参照して以下により詳細に説明されるように、材料２６の堆積中に形成され得る。ゲート誘電材料は、プログラミング動作、消去動作などの間に電荷キャリアがトンネルするか、またはそうでなければ通過する材料として機能することができる。いくつかのコンテキストでは、ゲート誘電材料は、単に絶縁性材料または誘電材料と呼ばれる場合がある。
図示された実施形態では、第１の絶縁性材料２６は、接合部分４７に沿った垂直厚さＴ２を有し、第２の絶縁性材料４６は、接合部分４７に沿った垂直厚さＴ３を有する。垂直厚さＴ３は、垂直厚さＴ２よりも小さく、いくつかの実施形態では、垂直厚さＴ２の約１／２以下であり得る。材料２６および４６の垂直厚さＴ２およびＴ３は、いくつかの実施形態では、それぞれ、第１および第２の垂直厚さと呼ばれる場合がある。
チャネル材料４８は、ゲート誘電材料４６に沿って垂直方向に延び（および、いくつかの実施形態では、積層１５に沿って垂直方向に延びるものと見なされてよく）、ゲート誘電材料４６によって電荷蓄積材料４４から離間される。チャネル材料４８は、任意の適切な組成物または組成物の組合せを含んでよく、いくつかの実施形態では、適切にドープされたシリコンを含むか、基本的にはそのシリコンから成るか、またはそのシリコンから成るものであり得る。チャネル材料は、それが全体的に積層１５を通って延びることを示すために「垂直方向に延びる」と表される。垂直方向に延びる材料４８（および垂直方向に延びると本明細書で説明された他の材料）は、たとえば、開口部４０が、レベル１８および２０の上面にほぼ直交する側壁を有するか否かに応じて、（図示されるように）レベル１８および２０の上面に対してほぼ直交して、または直交しないで延び得る。
いくつかの実施形態では、ゲート誘電材料４６は、電荷トンネル材料、すなわち、プログラミング動作、消去動作などの間にメモリ・セル３６の電荷蓄積材料４４とチャネル材料４８との間で電荷がトンネルする材料であると見なされ得る。電荷トンネル材料は、上述のように、二酸化ケイ素を含むか、または、バンドギャップ設計された材料（２つの酸化物の間に横方向にサンドイッチされた窒化ケイ素など、ここで、酸化物の一方または両方は二酸化ケイ素であり得る）を含み得る。
図示された実施形態では、絶縁性領域５０は、開口部４０の中央部に沿って延びる。絶縁性領域５０は、たとえば、二酸化ケイ素、窒化ケイ素などを含む、任意の適切な絶縁性組成物を含み得る。代替として、絶縁性領域５０の少なくとも一部分は、空隙であり得る。開口部４０の中央部を下に延びる絶縁性領域５０を有する図示された実施形態は、いわゆる中空チャネル構成である。他の実施形態では、チャネル材料４８は、開口部４０の中央領域内に垂直方向に延びる台座を形成するために、そのような中央領域を完全に充填し得る。
積層１５は、ベース５２によって支持される。ベース５２と積層１５との間に追加の材料および／または集積回路構造体が存在し得ることを示すために、ベース５２と積層１５との間に分断が提供される。いくつかの用途では、そのような追加の集積材料は、たとえば、ソース側選択ゲート材料（ＳＧＳ材料）を含み得る。
ベース５２は、半導体材料を含んでよく、たとえば、単結晶シリコンを含むか、基本的には単結晶シリコンから成るか、または単結晶シリコンから成るものであり得る。ベース５２は、半導体基板と呼ばれる場合がある。「半導体基板」という用語は、限定はされないが、半導体ウエハ（単独または他の材料を含む組立体）などのバルク半導体材料、および半導体材料層（単独または他の材料を含む組立体）を含む、半導体材料を含む任意の構造体を意味する。「基板」という用語は、限定はされないが、上述の半導体基板を含む、
任意の支持構造体を表す。いくつかの用途では、ベース５２は、集積回路製造に関連する１つまたは複数の材料を含む半導体基板に対応し得る。そのような材料は、たとえば、耐火金属材料、バリア材料、拡散材料、絶縁体材料などの１つまたは複数を含み得る。
図２は、別の例示的な構成を示すＮＡＮＤメモリ・アレイ１２ａを有する構造体１０ａを示す。図２の構成は、ギャップ４５（図１）が電荷蓄積材料４４の薄い領域５１に置き換えられることを除いて、図１の構成と同様である。薄い領域５１は、制御ゲート領域３５に沿った電荷蓄積材料の厚さＴ１よりもはるかに小さい厚さＴ４を有する。薄い領域５１は、電荷移動を妨げるのに十分薄くなるように形成され、したがって、あるメモリ・セルから別のメモリ・セルへの電荷移動を妨げる、メモリ・セル３６間の介在領域に対応する。いくつかの実施形態では、薄い領域５１の厚さＴ４は、メモリ・セル３６内の電荷蓄積材料セグメントの厚さＴ１の１／２未満であり得る。いくつかの実施形態では、薄い領域５１の厚さＴ４は、約２ｎｍ未満である場合、約１ｎｍ未満である場合、約０．５ｎｍ未満である場合などがある。いくつかの実施形態では、薄い領域５１は、約１単分子層の厚さであり得る。
図１および図２の３次元ＮＡＮＤ構成は、任意の適切な方法を利用して製造され得る。例示的な方法は、図３〜図２２を参照して説明される。第１の例示的な具現化方法は、図３〜図１２を参照して説明される。
図３を参照すると、構造体１０ｂは、ベース５２上に交互の第１のレベル６２および第２のレベル６４の垂直積層６０を含む。第１のレベル６２は第１の材料６６を含み、第２のレベル６４は第２の材料６８を含む。第１および第２の材料６６および６８は、任意の適切な組成物または組成物の組合せを含み得る。第１の材料６６は、第２の材料６８に対して選択的に除去可能であり、その逆も同様である。いくつかの実施形態では、第１の材料６６は、二酸化ケイ素を含むか、基本的には二酸化ケイ素から成るか、または二酸化ケイ素から成り、第２の材料６８は、窒化ケイ素を含むか、基本的には窒化ケイ素から成るか、または窒化ケイ素から成る。
図４を参照すると、開口部４０は、積層６０を通って延びるように形成される。開口部４０は、任意の適切な方法を利用して形成され得る。たとえば、パターン化されたマスク（図示せず）は、開口部４０の位置を画定するために積層６０上に形成されてよく、次いで、開口部４０は、１つまたは複数の適切なエッチングで積層６０を通って延びるように形成され得る。続いて、パターン化されたマスクが除去され得る。
開口部４０は、第１および第２の材料６６および６８に沿って延びる側壁６５を有する。
図５を参照すると、第１のレベル６２は、第２のレベル６４に対して引っ込められる。そのような引っ込めることは、第２の材料６８よりも第１の材料６６を選択する任意の適切なエッチングを利用して完遂され得る。第１のレベル６２が引っ込められた後、第２のレベル６４は、引っ込められた第１のレベル６２を越えて外側に延びる突出した終端部７０を有する。キャビティ７２は、突出した終端部７０間の第１のレベル６２内に延びる。開口部４０のうねる側壁表面７３は、キャビティ７２内および突出した終端部７０の周りに延びる。
図６を参照すると、電荷遮断材料４２は、うねる側壁表面７３に沿って形成され、電荷蓄積材料４４は、電荷遮断材料４２に沿って形成される。材料４２／４４は、キャビティ７２内および突出した終端部７０の周りに延びる。いくつかの実施形態では、材料４２／４４は、キャビティ７２をライニングするものと見なされ得る。電荷遮断部は、メモリ・
セル内の以下の機能を有してよく、すなわち、プログラム・モードでは、電荷遮断部は、電荷キャリアが電荷蓄積材料（たとえば、浮遊ゲート材料、電荷捕獲材料など）から制御ゲートに向かうのを妨げ得、消去モードでは、電荷遮断部は、電荷キャリアが制御ゲートから電荷蓄積材料内に流れるのを妨げ得る。電荷遮断領域は、所望の電荷遮断特性を提供する任意の適切な材料または構造体を含んでよく、たとえば、制御ゲートと電荷蓄積材料との間の絶縁性材料、電荷捕獲材料が誘電性であり「電荷」が最も外側の部分のどこに蓄積されたかと電荷捕獲材料とは無関係である、電荷捕獲材料の最も外側の部分、制御ゲートと電荷捕獲材料との間の接合部分などを含み得る。
図７を参照すると、ゲート誘電材料４６は、電荷蓄積材料４４に沿って垂直方向に延び、キャビティ７２を充填するように形成される。チャネル材料４８は、ゲート誘電材料４６に沿って垂直方向に延びるように形成される。絶縁性材料７４は、次いで、開口部４０の残りの中央領域内に形成される。絶縁性材料７４は、図１を参照して上述した絶縁性領域５０を形成し、任意の適切な組成物または組成物の組合せ（たとえば、窒化ケイ素、二酸化ケイ素など）を含み得る。いくつかの実施形態では、絶縁性材料７４は、省略されてよく、空隙は、開口部４０の中央領域内に残され得る。代替として、チャネル材料４８は、開口部４０を完全に充填するために形成され得る。
図８を参照すると、第１の材料６６（図７）が除去されて、空隙７６を残す。そのような除去は、第２の材料６８よりも第１の材料６６を選択する任意の適切なエッチングで完遂され得る。図示されていない処理ステップでは、スリットは、第１および第２のレベル６２／６４（図７）へのアクセスを提供するために積層６０（図７）を通して形成され得る。エッチング液は、第１の材料６６（図７）にアクセスするためにそのようなスリット内に流され得る。
図９を参照すると、電荷遮断材料４２および電荷蓄積材料４４は、空隙７６内に提供されるエッチング液でエッチングされる。このエッチングは、キャビティ７２内の電荷蓄積材料４２および電荷遮断材料４４の領域を除去し、それにより、ゲート誘電材料４６の表面を露出させ、電荷遮断材料４２および電荷蓄積材料４４をそれぞれパターン化して、突出部７０の周りに延びるセグメント７７および４３とする。
空隙７６内からの電荷遮断材料４２および電荷蓄積材料４４の一方または両方のエッチングは、空隙７６を形成するために利用されたものと同じエッチング液で行われるか、または、空隙７６を形成するために利用されたものとは異なるエッチング液で行われ得る。
図１０を参照すると、絶縁性材料２６は、空隙７６内に形成される。絶縁性材料２６は、図３の第１および第２の材料６６および６８と区別するために、いくつかの実施形態では、第３の材料と呼ばれる場合がある。空隙４９（空隙４９が任意であることを示すために破線で示される）は、たとえば、材料２６の組成物、利用される堆積条件などに応じて、空隙７６内の材料２６の堆積後、材料２６内の鍵穴空隙として残る場合も残らない場合もある。材料２６は、図示された実施形態では、接合部分４７に沿ってゲート誘電材料４６と接触する。
図１１を参照すると、第２の材料６８（図１０）が除去されて、空隙８０を残す。そのような除去は、材料２６および４２よりも第２の材料６８を選択する任意の適切なエッチングで完遂され得る。空隙８０は、図８の処理ステージにおいて形成された第１の空隙７６と区別するために第２の空隙と呼ばれる場合がある。「第１の空隙」という用語は、第１の材料６６（図３）を除去することによって形成された空隙を表すために利用される場合があり、「第２の空隙」という用語は、第２の材料６８を除去することによって形成された空隙を表すために利用される場合がある。第２の空隙は、図８〜図１１の処理に示さ
れるように、第１の空隙の後に形成されるか、または、（図１３〜図１５を参照して以下に説明される処理において示されるように）第１の空隙の前に形成され得る。
任意の空隙４９は、第１および第２の空隙７６および８０と区別するために、いくつかの実施形態では、第３の空隙と呼ばれる場合がある。
図１２を参照すると、絶縁性材料３２は、空隙をライニングし、それによって空隙内の絶縁性ライナになるように、空隙８０（図１０）内に形成される。絶縁性材料３２は、図１を参照して上述したように、高ｋ材料（たとえば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化タンタルなどの１つまたは複数）を含んでよく、電荷遮断材料であり得る。
導電性材料３０は、絶縁性材料３２を形成した後、ライニングされた空隙８０（図１０）内に形成され、次いで、導電性材料２８が、空隙８０（図１０）内に形成される。導電性材料２８は、（図１を参照して上述したように）導電性中心部であると見なされてよく、導電性材料３０は、（同様に図１に関して上述したように）導電性中心部を囲む外側導電層であると見なされ得る。
図１２の構造体１０ｂは、図１を参照して上述したＮＡＮＤメモリ・アレイ１２に類似のＮＡＮＤメモリ・アレイ１２ｂを含む。
ＮＡＮＤメモリ・アレイを製造する第２の例示的な具現化方法は、図１３〜図１７を参照して説明される。
図１３を参照すると、構造体１０ｃは、図７の処理ステージに続く処理ステージにおいて示される。構造体１０ｃは、第２の材料６８（図７）が除去されて空隙８０（いわゆる、「第２の空隙」）を残した後に示される。そのような除去は、材料６６および４２よりも第２の材料６８を選択する任意の適切なエッチングで完遂され得る。
図１４を参照すると、材料２８、３０、および３２は、第２の空隙８０（図１３）内に形成される。
図１５を参照すると、第１の材料６６（図１４）が除去されて、空隙７６（いわゆる、「第１の空隙」）を残す。そのような除去は、電荷遮断材料３２および４２よりも第１の材料６６を選択する任意の適切なエッチングで完遂され得る。
図１６を参照すると、電荷遮断材料４２および電荷蓄積材料４４は、図９を参照して上述したものと類似の処理において空隙７６内に提供されるエッチング液でエッチングされる。
図１７を参照すると、絶縁性材料２６は、空隙７６（図１６）内に形成される。図１７の構造体１０ｃは、図１を参照して上述したＮＡＮＤメモリ・アレイ１２に類似のＮＡＮＤメモリ・アレイ１２ｃを含む。
ＮＡＮＤメモリ・アレイを製造する第３の例示的な具現化方法は、図１８〜図２０を参照して説明される。
図１８を参照すると、構造体１０ｄは、図８の処理ステージに続く処理ステージにおいて示される。構造体１０ｄは、第１の空隙７６内のエッチングがキャビティ７２内から電荷遮断材料４２を除去し、電荷蓄積材料４４を薄くした後に示される。図９を参照して上
述した処理とは対照的に、電荷蓄積材料４４は、薄くされるが、除去されない。電荷蓄積材料４４は、図２を参照して上述した寸法を有する最終的な厚さＴ４まで薄くされ得る。
図１９を参照すると、絶縁性材料２６は、図１０を参照して上述したものと類似の処理で空隙７６（図１８）内に形成される。
図２０を参照すると、第２の材料６８（図１９）は、（図１１の空隙８０と同様の）空隙を残すために図１１を参照して上述したものと類似の処理で除去され、次いで、材料２８、２０、および３２は、図１２を参照して上述したものと類似の処理で空隙内に形成される。
図２０の構造体１０ｄは、図２を参照して上述したＮＡＮＤメモリ・アレイ１２ａと類似のＮＡＮＤメモリ・アレイ１２ｄを含む。
ＮＡＮＤメモリ・アレイを製造する第４の例示的な具現化方法は、図２１および図２２を参照して説明される。
図２１を参照すると、構造体１０ｅは、図１５の処理ステージに続く処理ステージにおいて示される。構造体１０ｅは、第１の空隙７６内のエッチングがキャビティ７２内から電荷遮断材料４２を除去し、電荷蓄積材料４４を薄くした後に示される。図１６を参照して上述した処理とは対照的に、電荷蓄積材料４４は、薄くされるが、除去されない。電荷蓄積材料４４は、図２を参照して上述した寸法を有する最終的な厚さＴ４まで薄くされ得る。
図２２を参照すると、絶縁性材料２６は、図１０を参照して上述したものと類似の処理で空隙７６（図２１）内に形成される。
図２２の構造体１０ｅは、図２を参照して上述したＮＡＮＤメモリ・アレイ１２ａと類似のＮＡＮＤメモリ・アレイ１２ｅを含む。
上述の構造体は、電子システム内に組み込まれ得る。そのような電子システムは、たとえば、メモリ・モジュール、デバイス・ドライバ、電力モジュール、通信モデム、プロセッサ・モジュール、および特定用途向けモジュールにおいて使用されてよく、多層モジュール、マルチチップ・モジュールを含み得る。電子システムは、たとえば、カメラ、ワイヤレス・デバイス、ディスプレイ、チップ・セット、セット・トップ・ボックス、ゲーム、照明、車両、時計、テレビ、携帯電話、パーソナル・コンピュータ、自動車、産業用制御システム、航空機などの、広範囲のシステムのいずれかである可能性がある。
別段に指定されない限り、本明細書で説明された様々な材料、物質、組成物などは、たとえば、原子層堆積（ＡＬＤ）、化学的気相成長法（ＣＶＤ）、物理的気相成長法（ＰＶＤ）などを含む、現在知られているか、またはまだ開発されていない任意の適切な方法で形成され得る。
「誘電性の」および「電気絶縁の」という用語のどちらも、電気絶縁特性を有する材料を表すために利用される場合がある。これらの用語は、本開示内では同義と見なされる。いくつかの例における「誘電性の」という用語および他の例における「電気絶縁の」という用語の利用は、続く特許請求の範囲内の先行詞を簡略化するために本開示内の言葉のバリエーションを提供するものである場合があり、いずれかの重要な化学的差異または電気的差異を示すのには利用されない。
図面内の様々な実施形態の特定の方位は、例示のためにすぎず、これらの実施形態は、いくつかの用途では、図示された方位に対して回転している場合がある。本明細書で提供された説明および続く特許請求の範囲は、任意の構造体が図面の特定の方位にあるか、またはそのような方位に対して回転しているかにかかわらず、様々な特徴部間の説明された関係を有する任意の構造体に関連する。
添付の図の断面図は、断面の平面内の特徴部のみを示しており、図面を簡略化するために断面の平面の背後の材料を示していない。
構造体が別の構造体「の上に」または別の構造体「に対して」存在すると上記に表されている場合、構造体が他の構造体上に直接存在する可能性があるか、または介在する構造体が存在する可能性もある。対照的に、構造体が別の構造体「の上に直接」または別の構造体「に対して直接」存在すると表されている場合、介在する構造体は存在しない。
構造体（たとえば、層、材料など）は、それが全体的に下部のベース（たとえば、基板）から上向きに延びることを示すために「垂直方向に延びる」と表される場合がある。垂直方向に延びる構造体は、ベースの上面に対してほぼ直交して、または直交しないで延びる場合がある。
いくつかの実施形態には、交互の絶縁性レベルおよびワード線レベルの垂直積層を有するＮＡＮＤメモリ・アレイが含まれる。ワード線レベルは、制御ゲート領域に対応する終端部を有する。電荷捕獲材料は、ワード線レベルの制御ゲート領域に沿っており、電荷遮断材料によって制御ゲート領域から離間される。垂直方向に隣接するワード線レベルに沿った電荷捕獲材料は、電荷移動が妨げられる介在領域によって離間される。チャネル材料は、積層に沿って垂直方向に延び、電荷トンネル材料によって電荷捕獲材料から離間される。
いくつかの実施形態には、交互の絶縁性レベルおよびワード線レベルの垂直積層を有するＮＡＮＤメモリ・アレイが含まれる。ワード線レベルは、制御ゲート領域に対応する終端部を有する。絶縁性レベルは、ワード線レベル間に垂直方向に第１の絶縁性材料を含む。電荷捕獲材料は、ワード線レベルの制御ゲート領域に沿っており、電荷遮断材料によって制御ゲート領域から離間される。垂直方向に隣接するワード線レベルに沿った電荷捕獲材料は、電荷移動を妨げる第２の絶縁性材料の介在領域によって離間される。チャネル材料は、積層に沿って垂直方向に延び、電荷トンネル材料によって電荷捕獲材料から離間される。
いくつかの実施形態には、交互の絶縁性レベルおよびワード線レベルの垂直積層を有するＮＡＮＤメモリ・アレイが含まれる。ワード線レベルは、制御ゲート領域に対応する終端部を有する。絶縁性レベルは、ワード線レベル間に垂直方向に第１の絶縁性材料を含む。電荷捕獲材料は、ワード線レベルの制御ゲート領域に沿っており、電荷遮断材料によって制御ゲート領域から離間される。垂直方向に隣接するワード線レベルに沿った電荷捕獲材料は、第２の絶縁性材料の介在領域によって離間される。電荷捕獲材料は、シリコンおよび窒素を含む。第２の絶縁性材料は、酸化物を含む。空隙は、第１および第２の絶縁性材料の接合部分に沿って第１の絶縁性材料内に延びる。チャネル材料は、積層に沿って垂直方向に延び、電荷トンネル材料によって電荷捕獲材料から離間される。
いくつかの実施形態には、ＮＡＮＤメモリ・アレイを形成する方法が含まれる。交互の第１および第２のレベルの垂直積層が形成される。第１のレベルは第１の材料を含み、第２のレベルは第２の材料を含む。第１のレベルは、第２のレベルに対して引っ込められる。第２のレベルは、引っ込められた第１のレベルを越えて延びる突出した終端部を有する
。キャビティが、突出した終端部間の第１のレベル内に延びる。電荷蓄積材料は、第２のレベルの終端部の周りに形成される。電荷蓄積材料は、キャビティをライニングするためにキャビティ内に延びる。電荷トンネル材料は、電荷蓄積材料に沿って垂直方向に延びるように形成される。電荷トンネル材料は、ライニングされたキャビティを充填する。チャネル材料は、電荷トンネル材料に沿って垂直方向に延びるように形成される。第１の材料が除去されて、第１の空隙を残す。第１の空隙に提供されるエッチング液は、電荷蓄積材料内をエッチングするために利用される。絶縁性の第３の材料は、電荷蓄積材料内をエッチングした後、第１の空隙内に形成される。第２の材料が除去されて、第２の空隙を形成する。導電性レベルは、第２の空隙内に形成される。導電性レベルは、ＮＡＮＤメモリ・アレイのワード線レベルであり、制御ゲート領域に対応する終端部を有する。制御ゲート領域は、電荷蓄積材料に隣接する。
いくつかの実施形態には、ＮＡＮＤメモリ・アレイを形成する方法が含まれる。交互の第１および第２のレベルの垂直積層が形成される。第１のレベルは第１の材料を含み、第２のレベルは第２の材料を含む。第１のレベルは、第２のレベルに対して引っ込められる。第２のレベルは、引っ込められた第１のレベルを越えて延びる突出した終端部を有する。キャビティが、突出した終端部間の第１のレベル内に延びる。第１の電荷遮断材料は、第２のレベルの終端部の周りに形成される。窒化ケイ素は、第１の電荷遮断材料上および第２のレベルの終端部の周りに形成される。窒化ケイ素および第１の電荷遮断材料は、キャビティをライニングするためにキャビティ内に延びる。電荷トンネル材料は、窒化ケイ素に沿って垂直方向に延びるように形成される。電荷トンネル材料は、ライニングされたキャビティ内に延びる。チャネル材料は、電荷トンネル材料に沿って垂直方向に延びるように形成される。第１の材料が除去されて、第１の空隙を残す。窒化ケイ素は、第１の空隙に提供されるエッチング液でエッチングされる。絶縁性の第３の材料は、窒化ケイ素内をエッチングした後、第１の空隙内に形成される。第２の材料が除去されて、第２の空隙を形成する。第２の空隙は、第２の電荷遮断材料でライニングされる。導電性レベルは、ライニングされた第２の空隙内に形成される。導電性レベルは、ＮＡＮＤメモリ・アレイのワード線レベルであり、制御ゲート領域に対応する終端部を有する。制御ゲート領域は、窒化ケイ素に隣接する。導電性レベルの各々は、外側導電層によって囲まれた導電性中心部を含む。導電性中心部は、外側導電層とは異なる組成物を含む。
電荷遮断材料４２は、メモリ・セル３６の電荷遮断領域を形成する。電荷遮断材料４２は、たとえば、二酸化ケイ素、１つまたは複数の高ｋ誘電材料などを含む、任意の適切な組成物または組成物の組合せを含み得る。いくつかの実施形態では、絶縁性材料３２および電荷遮断材料４２は、メモリ・セル３６の電荷遮断領域を共に形成する。
ゲート誘電材料４６は、電荷蓄積材料４４に沿って垂直方向に延び、ギャップ４５内に延びる。ゲート誘電材料４６は、任意の適切な組成物または組成物の組合せを含んでよく、いくつかの実施形態では、二酸化ケイ素を含むか、基本的には二酸化ケイ素から成るか、または二酸化ケイ素から成るものであり得る。ゲート誘電材料４６は、メモリ・セル３６のゲート誘電領域を形成する。いくつかの実施形態では、レベル１８の絶縁性材料２６は、第１の絶縁性材料であると見なされてよく、ゲート誘電材料４６は、電荷蓄積材料４４のセグメント間のギャップ４５内にある第２の絶縁性材料であると見なされ得る。第１および第２の絶縁性材料２６および４６は、いくつかの実施形態では、互いに同じ組成物であってよく（たとえば、どちらも、二酸化ケイ素を含むか、基本的には二酸化ケイ素から成るか、または二酸化ケイ素から成るものでよく）、または、他の実施形態では、組成的に互いに異なり得る。第１および第２の絶縁性材料２６および４６は、接合部分４７に沿って互いに接合する。いくつかの実施形態では、空隙４９（空隙４９が任意であることを示すために破線で示される）は、接合部分４７に沿って第１の絶縁性材料２６内に延び得る。空隙４９は、図１０を参照して以下により詳細に説明されるように、材料２６の堆積中に形成され得る。ゲート誘電材料は、プログラミング動作、消去動作などの間に電荷キャリアがトンネルするか、またはそうでなければ通過する材料として機能することができる。いくつかのコンテキストでは、ゲート誘電材料は、単に絶縁性材料または誘電材料と呼ばれる場合がある。
図９を参照すると、電荷遮断材料４２および電荷蓄積材料４４は、空隙７６内に提供されるエッチング液でエッチングされる。このエッチングは、キャビティ７２内の電荷蓄積材料４４および電荷遮断材料４２の領域を除去し、それにより、ゲート誘電材料４６の表面を露出させ、電荷遮断材料４２および電荷蓄積材料４４をそれぞれパターン化して、突出部７０の周りに延びるセグメント７７および４３とする。
図２０を参照すると、第２の材料６８（図１９）は、（図１１の空隙８０と同様の）空隙を残すために図１１を参照して上述したものと類似の処理で除去され、次いで、材料２８、３０、および３２は、図１２を参照して上述したものと類似の処理で空隙内に形成される。

Claims (37)

  1. 交互の絶縁性レベルおよびワード線レベルの垂直積層であって、前記ワード線レベルが制御ゲート領域に対応する終端部を有する、垂直積層と、
    前記ワード線レベルの前記制御ゲート領域に沿い、電荷遮断材料によって前記制御ゲート領域から離間された、電荷捕獲材料であって、垂直方向に隣接するワード線レベルに沿った前記電荷捕獲材料が、電荷移動が妨げられる介在領域によって離間された、電荷捕獲材料と、
    前記積層に沿って垂直方向に延び、電荷トンネル材料によって前記電荷捕獲材料から離間された、チャネル材料と
    を含む、ＮＡＮＤメモリ・アレイ。
  2. 前記電荷捕獲材料が、シリコンおよび窒素を含む、請求項１に記載のＮＡＮＤメモリ・アレイ。
  3. 前記介在領域が、前記電荷捕獲材料を通って延びるギャップである、請求項１に記載のＮＡＮＤメモリ・アレイ。
  4. 前記介在領域が、前記電荷捕獲材料の薄い領域であり、前記制御ゲート領域に沿った前記電荷捕獲材料が第１の厚さを有し、前記電荷捕獲材料の前記薄い領域が、前記第１の厚さの１／２未満である第２の厚さを有する、請求項１に記載のＮＡＮＤメモリ・アレイ。
  5. 前記第２の厚さが２ｎｍ未満である、請求項４に記載のＮＡＮＤメモリ・アレイ。
  6. 前記第２の厚さが０．５ｎｍ未満である、請求項４に記載のＮＡＮＤメモリ・アレイ。
  7. 交互の絶縁性レベルおよびワード線レベルの垂直積層であって、前記ワード線レベルが制御ゲート領域に対応する終端部を有し、前記絶縁性レベルが前記ワード線レベル間に垂直方向に第１の絶縁性材料を含む、垂直積層と、
    前記ワード線レベルの前記制御ゲート領域に沿い、電荷遮断材料によって前記制御ゲート領域から離間された、電荷捕獲材料であって、垂直方向に隣接するワード線レベルに沿った前記電荷捕獲材料が、電荷移動を妨げる第２の絶縁性材料の介在領域によって離間された、電荷捕獲材料と、
    前記積層に沿って垂直方向に延び、電荷トンネル材料によって前記電荷捕獲材料から離間された、チャネル材料と
    を含む、ＮＡＮＤメモリ・アレイ。
  8. 前記電荷捕獲材料が、シリコンおよび窒素を含む、請求項７に記載のＮＡＮＤメモリ・アレイ。
  9. 前記第１および第２の絶縁性材料の接合部分に沿って前記第１の絶縁性材料内に延びる空隙を含む、請求項７に記載のＮＡＮＤメモリ・アレイ。
  10. 前記第１の絶縁性材料が、前記第１および第２の絶縁性材料の前記接合部分に沿った第１の垂直厚さを有し、前記第２の絶縁性材料が、前記第１の垂直厚さの約１／２以下である、前記第１および第２の絶縁性材料の前記接合部分に沿った第２の垂直厚さを有する、請求項７に記載のＮＡＮＤメモリ・アレイ。
  11. 前記第１および第２の絶縁性材料が、互いに同じ組成物である、請求項７に記載のＮＡＮＤメモリ・アレイ。
  12. 前記第１および第２の絶縁性材料が、互いに異なる組成物である、請求項７に記載のＮＡＮＤメモリ・アレイ。
  13. 各ワード線レベルが、外側導電層によって囲まれた導電性中心部を含み、前記導電性中心部が、前記外側導電層とは異なる組成物を含む、請求項７に記載のＮＡＮＤメモリ・アレイ。
  14. 前記導電性中心部が、１つまたは複数の金属を含み、前記外側導電層が、金属窒化物を含む、請求項１３に記載のＮＡＮＤメモリ・アレイ。
  15. 各導電性レベルの前記外側導電層を囲む、高ｋ誘電材料をさらに含む、請求項１３に記載のＮＡＮＤメモリ・アレイ。
  16. 交互の絶縁性レベルおよびワード線レベルの垂直積層であって、前記ワード線レベルが制御ゲート領域に対応する終端部を有し、前記絶縁性レベルが前記ワード線レベル間に垂直方向に第１の絶縁性材料を含む、垂直積層と、
    前記ワード線レベルの前記制御ゲート領域に沿い、電荷遮断材料によって前記制御ゲート領域から離間された、電荷捕獲材料であって、垂直方向に隣接するワード線レベルに沿った前記電荷捕獲材料が、第２の絶縁性材料の介在領域によって離間され、前記電荷捕獲材料がシリコンおよび窒素を含み、前記第２の絶縁性材料が酸化物を含む、電荷捕獲材料と、
    前記第１および第２の絶縁性材料の接合部分に沿って前記第１の絶縁性材料内に延びる、空隙と、
    前記積層に沿って垂直方向に延び、電荷トンネル材料によって前記電荷捕獲材料から離間された、チャネル材料と
    を含む、ＮＡＮＤメモリ・アレイ。
  17. 前記第１の絶縁性材料が、前記第１および第２の絶縁性材料の前記接合部分に沿った第１の垂直厚さを有し、前記第２の絶縁性材料が、前記第１の垂直厚さの約１／２以下である、前記第１および第２の絶縁性材料の前記接合部分に沿った第２の垂直厚さを有する、請求項１６に記載のＮＡＮＤメモリ・アレイ。
  18. 前記第１および第２の絶縁性材料が、互いに同じ組成物である、請求項１６に記載のＮＡＮＤメモリ・アレイ。
  19. 前記第１および第２の絶縁性材料が、互いに異なる組成物である、請求項１６に記載のＮＡＮＤメモリ・アレイ。
  20. 交互の第１および第２のレベルの垂直積層を形成することであって、前記第１のレベルは第１の材料を含み、前記第２のレベルは第２の材料を含む、垂直積層を形成することと、
    前記第２のレベルに対して前記第１のレベルを引っ込めることであって、前記第２のレベルは、前記引っ込められた第１のレベルを越えて延びる突出した終端部を有し、キャビティが、前記突出した終端部間の前記第１のレベル内に延びる、前記第１のレベルを引っ込めることと、
    前記第２のレベルの前記終端部の周りに電荷蓄積材料を形成することであって、前記電荷蓄積材料は、前記キャビティをライニングするために前記キャビティ内に延びる、電荷蓄積材料を形成することと、
    前記電荷蓄積材料に沿って垂直方向に延び、前記ライニングされたキャビティを充填す
    る、電荷トンネル材料を形成することと、
    前記電荷トンネル材料に沿って垂直方向に延びるチャネル材料を形成することと、
    第１の空隙を残すように前記第１の材料を除去することと、
    前記第１の空隙に提供されるエッチング液で、前記電荷蓄積材料内をエッチングすることと、
    前記電荷蓄積材料内をエッチングした後、前記第１の空隙内に絶縁性の第３の材料を形成することと、
    第２の空隙を形成するように前記第２の材料を除去することと、
    前記第２の空隙内に導電性レベルを形成することであって、前記導電性レベルは、ＮＡＮＤメモリ・アレイのワード線レベルであり、制御ゲート領域に対応する終端部を有し、前記制御ゲート領域は、前記電荷蓄積材料に隣接する、導電性レベルを形成することと
    を含む、ＮＡＮＤメモリ・アレイを形成する方法。
  21. 前記第１の空隙が、前記第２の空隙の前に形成される、請求項２０に記載の方法。
  22. 前記第１の空隙が、前記第２の空隙の後に形成される、請求項２０に記載の方法。
  23. 前記電荷蓄積材料が、電荷捕獲材料である、請求項２０に記載の方法。
  24. 前記電荷捕獲材料内を前記エッチングすることは、前記キャビティ内の前記電荷捕獲材料の領域を薄くする、請求項２３に記載の方法。
  25. 前記電荷捕獲材料が、シリコンおよび窒素を含む、請求項２３に記載の方法。
  26. 前記電荷蓄積材料内を前記エッチングすることは、前記電荷トンネル材料の表面を露出させるように前記キャビティ内の前記電荷蓄積材料の領域を除去し、前記絶縁性の第３の材料が、前記電荷トンネル材料の前記露出した表面と接触する、請求項２０に記載の方法。
  27. 第３の空隙は、前記絶縁性の第３の材料が前記電荷トンネル材料と接触する接合部分に沿って残る、請求項２６に記載の方法。
  28. 前記絶縁性の第３の材料および前記電荷トンネル材料が、互いに異なる組成物である、請求項２６に記載の方法。
  29. 前記絶縁性の第３の材料および前記電荷トンネル材料が、互いに同じ組成物である、請求項２６に記載の方法。
  30. 前記第２のレベルの前記終端部の周りに前記電荷蓄積材料を形成する前に前記第２のレベルの前記終端部の周りに電荷遮断材料を形成すること、および／または、前記第２の空隙内に前記導電性レベルを形成する前に前記第２の空隙をライニングするために前記第２の空隙内に電荷遮断材料を形成することを含む、請求項２０に記載の方法。
  31. 交互の第１および第２のレベルの垂直積層を形成することであって、前記第１のレベルは第１の材料を含み、前記第２のレベルは第２の材料を含む、垂直積層を形成することと、
    前記第２のレベルに対して前記第１のレベルを引っ込めることであって、前記第２のレベルは、前記引っ込められた第１のレベルを越えて延びる突出した終端部を有し、キャビティが、前記突出した終端部間の前記第１のレベル内に延びる、前記第１のレベルを引っ込めることと、
    前記第２のレベルの前記終端部の周りに第１の電荷遮断材料を形成することと、
    前記第１の電荷遮断材料上および前記第２のレベルの前記終端部の周りに窒化ケイ素を形成することであって、前記窒化ケイ素および前記第１の電荷遮断材料は、前記キャビティをライニングするために前記キャビティ内に延びる、窒化ケイ素を形成することと、
    前記窒化ケイ素に沿って垂直方向に延び、前記ライニングされたキャビティ内に延びる、電荷トンネル材料を形成することと、
    前記電荷トンネル材料に沿って垂直方向に延びるチャネル材料を形成することと、
    第１の空隙を残すように前記第１の材料を除去することと、
    前記第１の空隙に提供されるエッチング液で前記窒化ケイ素内をエッチングすることと、
    前記窒化ケイ素内をエッチングした後、前記第１の空隙内に絶縁性の第３の材料を形成することと、
    第２の空隙を形成するように前記第２の材料を除去することと、
    第２の電荷遮断材料で前記第２の空隙をライニングすることと、
    前記ライニングされた第２の空隙内に導電性レベルを形成することであって、前記導電性レベルは、ＮＡＮＤメモリ・アレイのワード線レベルであり、制御ゲート領域に対応する終端部を有し、前記制御ゲート領域は、前記窒化ケイ素に隣接し、前記導電性レベルの各々は、外側導電層によって囲まれた導電性中心部を含み、前記導電性中心部は、前記外側導電層とは異なる組成物を含む、導電性レベルを形成することと
    を含む、ＮＡＮＤメモリ・アレイを形成する方法。
  32. 前記窒化ケイ素内を前記エッチングすることは、前記キャビティ内の前記窒化ケイ素の領域を薄くする、請求項３１に記載の方法。
  33. 前記窒化ケイ素の前記薄い領域が、前記窒化ケイ素の元の厚さの約１／２以下である厚さを有する、請求項３２に記載の方法。
  34. 前記窒化ケイ素内を前記エッチングすることは、前記電荷トンネル材料の表面を露出させるように前記キャビティ内の前記窒化ケイ素の領域を除去し、前記絶縁性の第３の材料が、前記電荷トンネル材料の前記露出した表面と接触する、請求項３１に記載の方法。
  35. 第３の空隙は、前記絶縁性の第３の材料が前記電荷トンネル材料と接触する接合部分に沿って残る、請求項３４に記載の方法。
  36. 前記絶縁性の第３の材料および前記電荷トンネル材料が、互いに異なる組成物である、請求項３４に記載の方法。
  37. 前記絶縁性の第３の材料および前記電荷トンネル材料が、互いに同じ組成物である、請求項３４に記載の方法。
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