JP2022519752A - ３次元メモリデバイス - Google Patents
３次元メモリデバイス Download PDFInfo
- Publication number
- JP2022519752A JP2022519752A JP2021546395A JP2021546395A JP2022519752A JP 2022519752 A JP2022519752 A JP 2022519752A JP 2021546395 A JP2021546395 A JP 2021546395A JP 2021546395 A JP2021546395 A JP 2021546395A JP 2022519752 A JP2022519752 A JP 2022519752A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- layers
- forming
- memory
- composite
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 claims abstract description 116
- 239000004065 semiconductor Substances 0.000 claims abstract description 108
- 238000000034 method Methods 0.000 claims abstract description 106
- 239000004020 conductor Substances 0.000 claims description 167
- 239000002131 composite material Substances 0.000 claims description 166
- 239000000463 material Substances 0.000 claims description 149
- 230000000903 blocking effect Effects 0.000 claims description 89
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 84
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 84
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 62
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 55
- 238000005530 etching Methods 0.000 claims description 48
- 230000008569 process Effects 0.000 claims description 38
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 30
- 229910052710 silicon Inorganic materials 0.000 claims description 30
- 239000010703 silicon Substances 0.000 claims description 30
- 238000000151 deposition Methods 0.000 claims description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 23
- 229920005591 polysilicon Polymers 0.000 claims description 22
- 238000007254 oxidation reaction Methods 0.000 claims description 20
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 17
- 238000006243 chemical reaction Methods 0.000 claims description 17
- 238000009792 diffusion process Methods 0.000 claims description 17
- 229910052760 oxygen Inorganic materials 0.000 claims description 17
- 239000001301 oxygen Substances 0.000 claims description 17
- 229910052721 tungsten Inorganic materials 0.000 claims description 16
- 229910021332 silicide Inorganic materials 0.000 claims description 14
- 229910052782 aluminium Inorganic materials 0.000 claims description 12
- 238000005121 nitriding Methods 0.000 claims description 12
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 12
- 239000010937 tungsten Substances 0.000 claims description 12
- 239000010949 copper Substances 0.000 claims description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 11
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 claims description 10
- 229910045601 alloy Inorganic materials 0.000 claims description 9
- 239000000956 alloy Substances 0.000 claims description 9
- 150000001875 compounds Chemical class 0.000 claims description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 8
- 229910017052 cobalt Inorganic materials 0.000 claims description 8
- 239000010941 cobalt Substances 0.000 claims description 8
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 8
- 229910052802 copper Inorganic materials 0.000 claims description 8
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 claims description 6
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 5
- 229910044991 metal oxide Inorganic materials 0.000 claims description 5
- 150000004706 metal oxides Chemical class 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- 150000004760 silicates Chemical class 0.000 claims description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 3
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 3
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 229910052914 metal silicate Inorganic materials 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 239000011733 molybdenum Substances 0.000 claims description 3
- 239000002105 nanoparticle Substances 0.000 claims description 3
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 claims description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- 229910052707 ruthenium Inorganic materials 0.000 claims description 3
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 3
- 229910004541 SiN Inorganic materials 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 857
- 238000004519 manufacturing process Methods 0.000 description 101
- 239000003989 dielectric material Substances 0.000 description 22
- 230000015572 biosynthetic process Effects 0.000 description 14
- 238000005229 chemical vapour deposition Methods 0.000 description 13
- 238000000231 atomic layer deposition Methods 0.000 description 12
- 230000003647 oxidation Effects 0.000 description 12
- 238000005240 physical vapour deposition Methods 0.000 description 10
- 238000001312 dry etching Methods 0.000 description 9
- 238000001039 wet etching Methods 0.000 description 9
- 239000012790 adhesive layer Substances 0.000 description 7
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 229910052735 hafnium Inorganic materials 0.000 description 6
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 6
- 238000005137 deposition process Methods 0.000 description 5
- 238000005452 bending Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000009616 inductively coupled plasma Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000004549 pulsed laser deposition Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910004143 HfON Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 238000005234 chemical deposition Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000003595 mist Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000011112 process operation Methods 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
三次元（３Ｄ）メモリデバイスを形成するための方法の実施形態は、以下の工程を含む。まず、基板の上に交互に配置された複数の第１の層と複数の第２の層とのスタック構造に初期チャネルホールを形成する。初期チャネルホールの側壁において、複数の第１の層の各々の側面と複数の第２の層の各々の側面との間にオフセットが形成され、チャネルホールが形成される。半導体チャネルは、チャネルホールをチャネル形成構造体で充填することによって形成され、半導体チャネルは、それぞれの第２の層の底部をそれぞれ囲む複数の第１のメモリ部分と、それぞれが隣接する第１のメモリ部分を接続する複数の第２のメモリ部分とを含むメモリ層を有する。
Description
[関連出願の相互参照]
本出願は、それぞれ２０１９年３月２９日に出願された中国特許出願第２０１９１０２４８９６７．４号、第２０１９１０２４８６１７．８号、第２０１９１０２４８６０１．７号、第２０１９１０２４８９６６．Ｘ号、および第２０１９１０２４８５８５．１号の優先権を主張し、これらのすべては、参照によりその全体が本明細書に組み込まれる。
本出願は、それぞれ２０１９年３月２９日に出願された中国特許出願第２０１９１０２４８９６７．４号、第２０１９１０２４８６１７．８号、第２０１９１０２４８６０１．７号、第２０１９１０２４８９６６．Ｘ号、および第２０１９１０２４８５８５．１号の優先権を主張し、これらのすべては、参照によりその全体が本明細書に組み込まれる。
本開示の実施形態は、三次元（３Ｄ）メモリデバイスおよびその製造方法に関する。
平面メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改善することによって、より小さいサイズに寸法調整される。しかしながら、メモリセルの特徴サイズが下限に近づくにつれて、平面プロセスおよび製造技術は困難になり、費用がかかるようになる。その結果、平面メモリセルのメモリ密度は上限に近づく。
３Ｄメモリアーキテクチャは、平面メモリセルにおける密度制限に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイとの間の信号を制御するための周辺デバイスとを含む。
３Ｄメモリデバイスの実施形態および３Ｄメモリデバイスを製造するための製造方法が本明細書に開示される。
一例では、３Ｄメモリデバイスを形成するための方法は、以下の工程を含む。まず、基板の上に交互に配置された複数の第１の層と複数の第２の層とのスタック構造に初期チャネルホールを形成する。初期チャネルホールの側壁において、複数の第１の層の各々の側面と複数の第２の層の各々の側面との間にオフセットが形成され、チャネルホールが形成される。半導体チャネルは、チャネルホールをチャネル形成構造体で充填することによって形成され、半導体チャネルは、それぞれの第２の層の底部をそれぞれ囲む複数の第１のメモリ部分と、それぞれが隣接する第１のメモリ部分を接続する複数の第２のメモリ部分とを含むメモリ層を有する。また、複数の第１の層を除去し、複数の第２の層から複数の導体層を形成する。隣接する導体層の間には、ゲート間誘電体層が形成されている。ゲート間誘電体層は、酸窒化ケイ素の少なくとも１つの副層と、エアギャップとを含む。
別の例では、３Ｄメモリデバイスを形成するための方法は、基板の上に交互に配置された複数の第１の層および複数の第２の層のスタック構造に初期チャネルホールを形成するステップと、初期チャネルホールの側壁上で複数の第１の層の各々の側面と複数の第２の層の各々の側面との間にオフセットを形成してチャネルホールを形成するステップと、チャネルホールをチャネル形成構造体で充填することによって半導体チャネルを形成するステップとを含む。半導体チャネルは、それぞれの第２の層の底部をそれぞれ囲む複数の第１のメモリ部分と、それぞれが隣接する第１のメモリ部分を接続する複数の第２のメモリ部分とを含むメモリ層を有することができる。本方法はまた、複数の第１の層を除去するステップと、それぞれの第２の層の中間部分から複数の導体層をそれぞれ形成するステップと、第２の層の表面部分から複合層を形成するステップであって、複合層は酸窒化ケイ素の少なくとも１つの副層を含む、形成するステップと、隣接する導体層の間にエアギャップを形成するステップとを含むことができる。
さらに別の例では、３Ｄメモリデバイスは、ゲート間誘電体構造によって互いに絶縁された複数の導体層を含むスタック構造を含む。ゲート間誘電体構造は、酸窒化ケイ素の副層と、基板の上面に垂直な方向に沿って隣接する導体層間のエアギャップとを少なくとも含むことができる。３Ｄメモリデバイスはまた、スタック構造の上面から基板まで延在する半導体チャネルを含む。半導体チャネルは、それぞれの導体層の底部をそれぞれ囲む複数の第１のメモリ部分と、それぞれが隣接する第１のメモリ部分を接続する複数の第２のメモリ部分とを有するメモリ層を含むことができる。複数の第１のメモリ部分および複数の第２のメモリ部分は、基板の上面に垂直な垂直方向に沿って千鳥状に配置されてもよく、ソース構造は、スタック構造の上面から基板まで延在してもよい。
本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示の実施形態を示し、説明と共に、本開示の原理を説明し、当業者が本開示を作成および使用することを可能にするのにさらに役立つ。
本開示のいくつかの実施形態による、３Ｄメモリデバイスの一部の断面図を示す。
本開示のいくつかの実施形態による、３Ｄメモリデバイスの一部の断面図を示す。
本開示のいくつかの実施形態による、３Ｄメモリデバイスの一部の断面図を示す。
本開示のいくつかの実施形態による、３Ｄメモリデバイスの一部の断面図を示す。
本開示のいくつかの実施形態による、３Ｄメモリデバイスの一部の断面図を示す。
本開示のいくつかの実施形態による、３Ｄメモリデバイスの一部の断面図を示す。
本開示のいくつかの実施形態による、典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な 段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、別の典型的な製造プロセスの様々な段階における３Ｄメモリデバイスの構造を示す。
本開示のいくつかの実施形態による、ブロッキング層、メモリ層、およびトンネル層の断面図を示す。
本開示のいくつかの実施形態による、ブロッキング層、メモリ層、およびトンネル層の断面図を示す。
本開示のいくつかの実施形態による、ブロッキング層、メモリ層、およびトンネル層の断面図を示す。
本開示のいくつかの実施形態による、ゲート間誘電体層の断面図を示す。
本開示のいくつかの実施形態による、ゲート間誘電体層の断面図を示す。
本開示のいくつかの実施形態による、スタック構造内に半導体チャネルを形成するための典型的な方法のフローチャートを示す。
本開示のいくつかの実施形態による、図９Ａの方法に従って３Ｄメモリデバイスを形成するための典型的な方法のフローチャートを示す。
本開示のいくつかの実施形態による、図９Ａの方法に従って３Ｄメモリデバイスを形成するための典型的な方法のフローチャートを示す。
本開示のいくつかの実施形態による、図９Ａの方法に従って３Ｄメモリデバイスを形成するための典型的な方法のフローチャートを示す。
本開示のいくつかの実施形態による、別の３Ｄメモリデバイスを形成するための典型的な方法のフローチャートを示す。
本開示の実施形態について、添付の図面を参照しながら説明する。
特定の構成および配置について説明するが、これは例示のみを目的として行われることを理解されたい。当業者は、本開示の精神および範囲から逸脱することなく、他の構成および配置を使用できることを認識するであろう。本開示が様々な他の用途にも使用できることは、当業者には明らかであろう。
本明細書における「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「例示的な実施形態（ａｎ ｅｘａｍｐｌｅ ｅｍｂｏｄｉｍｅｎｔ）」、「いくつかの実施形態（ｓｏｍｅ ｅｍｂｏｄｉｍｅｎｔｓ）」などへの言及は、記載された実施形態が特定の特徴、構造、又は特性を含み得ることを示すが、すべての実施形態が必ずしも特定の特徴、構造、又は特性を含むとは限らないことに留意されたい。さらに、そのような語句は、必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、又は特性が実施形態に関連して記載されている場合、明示的に記載されているか否かにかかわらず、他の実施形態に関連してそのような特徴、構造、又は特性を達成することは、当業者の知識の範囲内である。
一般に、用語は、文脈における使用から少なくとも部分的に理解され得る。例えば、本明細書で使用される「１つ又は複数」という用語は、文脈に少なくとも部分的に依存して、任意の特徴、構造、又は特性を単数の意味で説明するために使用されてもよく、又は特徴、構造、又は特性の組み合わせを複数の意味で説明するために使用されてもよい。同様に、「１つの（ａ）」、「１つの（ａｎ）」、又は「その（ｔｈｅ）」などの用語は、文脈に少なくとも部分的に依存して、単数形の用法を伝えるか、又は複数形の用法を伝えると理解されてもよい。さらに、「に基づく」という用語は、必ずしも排他的な要因のセットを伝達することを意図していないと理解されてもよく、代わりに、文脈に少なくとも部分的に依存して、必ずしも明示的に説明されていない追加の要因の存在を可能にしてもよい。
本開示における「上に（ｏｎ）」、「より上に（ａｂｏｖｅ）」、および「上方に（ｏｖｅｒ）」の意味は、「上に（ｏｎ）」が何かの「直接上に（ｄｉｒｅｃｔｌｙ ｏｎ）」を意味するだけでなく、中間の特徴を有する何か又はその間の層の「上に（ｏｎ）」の意味も含み、「より上に（ａｂｏｖｅ）」又は「上方に（ｏｖｅｒ）」は何か「より上に（ａｂｏｖｅ）」又は「の上方に（ｏｖｅｒ）」の意味を意味するだけでなく、間に中間の特徴を有さない何か又はその間の層「より上に（ａｂｏｖｅ）」又は「の上方に（ｏｖｅｒ）」（すなわち、何かの上に直接）であるという意味も含むことができるように、最も広く解釈されるべきであることは容易に理解されるべきである。
さらに、「真下（ｂｅｎｅａｔｈ）」、「より下に（ｂｅｌｏｗ）」、「下方（ｌｏｗｅｒ）」、「より上に（ａｂｏｖｅ）」、「上方（ｕｐｐｅｒ）」などの空間的に相対的な用語は、本明細書では、図に示すように、１つの要素又は特徴と別の要素又は特徴との関係を説明するための説明を容易にするために使用され得る。空間的に相対的な用語は、図に示す向きに加えて、使用中又は動作中のデバイスの異なる向きを包含することを意図している。装置は、他の方向に向けられてもよく（９０度又は他の向きに回転されてもよく）、本明細書で使用される空間的に相対的な記述子は、それに応じて同様に解釈されてもよい。
本明細書で使用される場合、「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板自体をパターニングすることができる。基板の上に加えられる材料は、パターニングされてもよく、又はパターニングされないままであってもよい。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの広範囲の半導体材料を含むことができる。代替で、基板は、ガラス、プラスチック、又はサファイアウェハなどの非導電性材料から作製することができる。
本明細書で使用される場合、「層」という用語は、厚さを有する領域を含む材料部分を指す。層は、下にあるもしくは上にある構造体の全体にわたって延在することができ、又は下にあるもしくは上にある構造体の範囲よりも小さい範囲を有することができる。さらに、層は、連続構造の厚さよりも小さい厚さを有する均一又は不均一な連続構造の領域であり得る。例えば、層は、連続構造の上面と底面との間、又は上面と底面との間の任意の対の水平面の間に位置することができる。層は、横方向、垂直方向、及び／又はテーパ面に沿って延在することができる。基板は、層とすることができ、その中に１つ又は複数の層を含むことができ、及び／又はその上、それより上、及び／又はその下に１つ又は複数の層を有することができる。層は複数の層を含むことができる。例えば、相互接続層は、１つ又は複数の導体および接触層（相互接続線及び／又はビアコンタクトが形成される）ならびに１つ又は複数の誘電体層を含むことができる。
本明細書で使用される場合、「名目／名目上」という用語は、製品又はプロセスの設計段階中に設定される、構成要素又はプロセス動作の特性又はパラメータの所望の又は目標の値を、所望の値より上及び／又は下の値の範囲と共に指す。値の範囲は、製造プロセスにおけるわずかな変動又は公差に起因し得る。本明細書で使用される場合、「約」という用語は、対象の半導体デバイスに関連する特定の技術ノードに基づいて変化し得る所与の量の値を示す。特定の技術ノードに基づいて、用語「約」は、例えば、値の１０～３０％（例えば、値の±１０％、±２０％、又は±３０％）の範囲内で変化する所与の量の値を示すことができる。
本明細書で使用される場合、「３Ｄメモリデバイス」という用語は、メモリストリングが基板に対して垂直方向に延在するように、メモリセルトランジスタの垂直に配向されたストリング（ＮＡＮＤメモリストリングなどの「メモリストリング」と本明細書では呼ばれる）を横方向に配向された基板上に有する半導体デバイスを指す。本明細書で使用される場合、「垂直／垂直に」という用語は、基板の側面に対して名目上垂直であることを意味する。
本明細書で使用される場合、「ステアケース」、「ステップ」、および「レベル」という用語は、互換的に使用することができる。本明細書で使用される場合、ステアケース構造は、各水平面が水平面の第１の縁部から上方に延在する第１の垂直面に隣接し、水平面の第２の縁部から下方に延在する第２の垂直面に隣接するように、少なくとも２つの水平面および少なくとも２つの垂直面を含む一組の面を指す。「ステアケース」は、一組の隣接する表面の高さの垂直シフトを指す。
本明細書で使用される場合、ｘ軸およびｙ軸（ｘ－ｚ平面に垂直）は水平に延び、水平面を形成する。水平面は、基板の上面に実質的に平行である。本明細書で使用される場合、ｚ軸は、垂直に、すなわち水平面に垂直な方向に沿って延在する。「ｘ軸」および「ｙ軸」という用語は、「水平方向」と互換的に使用することができ、「ｘ－ｙ平面」という用語は、「水平面」と互換的に使用することができ、「ｚ軸」という用語は、「垂直方向」と互換的に使用することができる。
３Ｄメモリデバイスがより高いメモリ容量のために縮小するにつれて、３Ｄメモリデバイスのゲート電極として機能するより多くの導体層が、指定された空間内で基板の上に積層される。垂直方向（すなわち、基板の上面に垂直な方向）に沿った隣接する導体層間の間隔が減少し、隣接する導体層間のより薄いゲート間誘電体層が得られる。従来、ゲート間誘電体層は、酸化ケイ素（ＳｉＯｘ、例えばＳｉＯ）を主成分としており、その絶縁性は、隣接する導体層間の膜厚や膜質に大きく影響される。したがって、スケーリングのために、酸化ケイ素で作られたより薄いゲート間誘電体層は、ゲート間漏れ又は破壊さえも受けやすい可能性がある。加えて、隣接する導体層間の間隔の減少もまた、電荷損失の増加を引き起こす可能性がある。例えば、隣接するメモリセル間の距離が小さいため、メモリセルにトラップされた電荷がメモリセルから逃げてメモリ層（例えば、その延伸方向に沿って、）に沿って移動しやすくなる。その結果、メモリ層におけるデータ保持が損なわれる可能性があり、メモリセルに対する動作（例えば、読み出し、書き込み、及び／又は保持）の精度が低下する可能性がある。
本開示による様々な実施形態は、より薄いゲート間誘電体層に関連する上述の問題を解決する３Ｄメモリデバイスの構造および製造方法を提供する。本開示の実施形態は、隣接する導体層の間に少なくとも１つの複合層を有するゲート間誘電体層を提供する。複合層は、酸窒化ケイ素（ＳｉＯｘＮｙ、例えばＳｉＯＮ）の少なくとも１つの副層を含む。酸窒化ケイ素は、高ｋ誘電体材料として、隣接する導体層間の電気絶縁性をより良好にすることができる。ゲート間誘電体層は、隣接する導体層間の厚さがより小さくても、漏れおよび結合に対する影響の受け易さを低減することができる。いくつかの実施形態では、ゲート間誘電体層は、隣接する導体層の間に少なくともエアギャップを含む。いくつかの実施形態では、ゲート間誘電体層は、各々が隣接する導体層のうちの異なる１つの上にある一対の複合層と、２つの複合層の間のエアギャップとを含む。いくつかの実施形態では、ゲート間誘電体層は、間にエアギャップなしに隣接する導体層の間の空間を充填する複合層を含む。複合層は、少なくとも酸窒化ケイ素の副層を含むことができる。いくつかの実施形態では、複合層は、それぞれが酸化ケイ素及び／又は窒化ケイ素の副層によって挟まれた酸窒化ケイ素の少なくとも１つの副層を有する複数の副層を含む。例えば、複合層は、複数の交互に配置された酸窒化ケイ素および酸化ケイ素の副層を含むことができる。
また、３Ｄメモリデバイスにおける電荷損失を低減するために、いくつかの実施形態では、半導体チャネル内のメモリ層は、電荷のために隣接するメモリセル（例えば、導体層）間に障壁を形成するための「屈曲」構造又は「遮断」構造を有することができる。「屈曲」構造では、メモリ層は、複数の第１のメモリ部分および複数の第２のメモリ部分を有する。各第１のメモリ部分は、それぞれの導体層を部分的に囲み、各第２のメモリ部分は、隣接する第１のメモリ部分を接続する。第１のメモリ部分は、垂直部分（例えば、垂直に延在する）と、それぞれの導体層の底部を部分的に囲むように一緒に接続された一対の側方部分（例えば、横方向に延在する）とを含む。したがって、第１のメモリ部分および第２のメモリ部分は、垂直方向に沿って千鳥状に延在し、垂直方向に沿ってメモリセル（例えば、第１のメモリ部分）にトラップされた電荷の障壁を形成することができる。このようなメモリ層の構造により、垂直方向に沿って電荷損失を低減することができる。「屈曲」構造とは異なり、「遮断」構造では、隣接する導体層間の第２のメモリ部分が除去され、第１のメモリ部分が互いに切り離される。このようなメモリ層の構造により、隣接するメモリセル間の電荷の障壁を高めることができる。
図１Ａ～１Ｅは、本開示による、各々がゲート間誘電体層を有する３Ｄメモリデバイスの断面図を示す。具体的には、図１Ａは、「遮断」構造を有するメモリ層と、隣接する導体層の間にエアギャップを有するゲート間誘電体層とを有するメモリデバイス１０１を示す。図１Ｂは、「遮断」構造を有するメモリ層と、隣接する導体層の間にエアギャップのないゲート間誘電体層とを有するメモリデバイス１０２を示す。図１Ｃは、「屈曲」構造を有するメモリ層と、隣接する導体層の間にエアギャップを有するゲート間誘電体層とを有するメモリデバイス１０３を示す。図１Ｄは、「屈曲」構造を有するメモリ層と、隣接する導体層の間にエアギャップのないゲート間誘電体層とを有するメモリデバイス１０４を示す。図１Ｅは、「屈曲」構造又は「遮断」構造のないメモリ層と、隣接する導体層の間にエアギャップを有するゲート間誘電体層とを有するメモリデバイス１０５を示す。図１Ｆは、「屈曲」構造を有するメモリ層と、異なる材料の誘電体層を挟む一対の複合層を有するゲート間誘電体層とを有するメモリデバイス１０６を示す。説明を容易にするために、図１Ａ～１Ｆの同一又は類似の部品は、同じ参照番号を使用して示されている。
本開示の実施形態は、導体層間の漏れおよび結合を低減し、トラップされた電荷が望ましくない方向に移動するのを防止するように構成された異なるタイプのメモリデバイスを提供する。例として、「遮断」構造を有する半導体チャネルと、少なくとも高ｋ誘電体材料の副層（例えば、酸窒化ケイ素）およびエアギャップを有するゲート間誘電体層とを有するメモリデバイスは、メモリデバイス１０１によって具現化され得る。「屈曲」構造を有する半導体チャネルと、少なくとも高ｋ誘電体材料の副層（例えば、酸窒化ケイ素）を有するゲート間誘電体層とを有するメモリデバイスメモリデバイスは、メモリデバイス１０３、１０４、および１０６によって具現化され得る。「ゲートファースト」製造プロセスによって形成され、少なくとも高ｋ誘電体材料の副層（例えば、酸窒化ケイ素）およびエアギャップを有するゲート間誘電体層を有するメモリデバイスは、メモリデバイス１０１、１０３、１０５によって具現化され得る。「ゲートファースト」製造プロセスによって形成され、「屈曲」構造を有する半導体チャネルと、少なくとも高ｋ誘電体材料の副層（例えば、酸窒化ケイ素）およびエアギャップを有するゲート間誘電体層とを有する、メモリデバイスは、メモリデバイス１０３によって具現化され得る。「遮断」構造を有する半導体チャネルと、少なくとも高ｋ誘電体材料の副層（例えば、酸窒化ケイ素）を有するゲート間誘電体層とを有するメモリデバイスは、メモリデバイス１０１および１０２によって具現化され得る。メモリデバイスの構造および製造プロセスを以下に詳細に説明する。
図１Ａに示すように、メモリデバイス１０１は、基板１０と、基板１０の上に積層する複数の導体層１８と、各々が隣接する導体層１８の間にあり、隣接する導体層１８を絶縁する複数のゲート間誘電体層１７とを含む。導体層１８、基板１０、およびゲート間誘電体層１７は、スタック構造を形成することができる。メモリデバイス１０１は、各々が垂直にスタック構造を貫通して（例えば、基板１０の上面に垂直な方向又はｙ方向に沿って）基板１０に入る複数の半導体チャネル１４を含むことができる。メモリデバイス１０１はまた、スタック構造を貫通して基板１０に入る複数のソース構造を含むことができる。各ソース構造は、基板１０内のドープ領域１６と、スタック構造を貫通する絶縁構造体１２０と、絶縁構造体１２０内に延在し、ドープ領域１６に接触するソース接点１２１とを含むことができる。ソース接点１２１は、ドープ領域１６および基板１０を介して半導体チャネル１４に電気的に接続されてもよい。
基板１０は、シリコン（例えば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、及び／又は任意の他の適切な材料を含むことができる。いくつかの実施形態では、基板１０はシリコンを含む。
導体層１８は、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、多結晶シリコン（ポリシリコン）、ドープシリコン、ケイ化物、又はそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。
ゲート間誘電体層１７は、１つ又は複数の複合層と、隣接する導体層１８の間に少なくともエアギャップとを含むことができる。本開示では、スタック構造（例えば、スタック構造の上から下へのすべての導体層１８）内の複数の導体層１８を絶縁するための複数のゲート間誘電体層１７は、ゲート間誘電体構造と呼ばれてもよい。いくつかの実施形態では、ゲート間誘電体層１７は、一対の複合層１７－１および１７－２と、複合層１７－１と１７－２との間のエアギャップ１７３とを含む。いくつかの実施形態では、複合層１７－１および１７－２は、隣接する導体層１８の間の空間に形成されてもよく、隣接する導体層１８の対向する表面上にあってもよい。いくつかの実施形態では、複合層、例えば１７－１又は１７－２の厚さは、約５ｎｍ未満、例えば５ｎｍ未満（例えば、０．５ｎｍ、１ｎｍ、１．５ｎｍ、２ｎｍ、２．５ｎｍ、３ｎｍ、３．５ｎｍ、４ｎｍ、４．５ｎｍ、任意のこれらの値による下端によって境界付けられる任意の範囲、又はこれらの値のいずれか２つによって画定される任意の範囲）であり得る。いくつかの実施形態では、エアギャップ１７３の厚さは、複合層１７－１および１７－２の厚さ、ならびに隣接する導体層１８間の間隔次第であってよい。
ゲート間誘電体層１７は、酸窒化ケイ素などの高ｋ誘電体材料の少なくとも１つの副層を含むことができる。いくつかの実施形態では、導体層１８の材料に応じて、高ｋ誘電体材料はまた、酸窒化ケイ素以外の材料を含んでもよい。いくつかの実施形態では、各複合層、例えば１７－１および１７－２は、酸窒化ケイ素の副層を含むことができる。ゲート間誘電体層１７はまた、他の材料の副層を含んでもよい。いくつかの実施形態では、各複合層、例えば１７－１および１７－２は、酸化ケイ素及び／又は窒化ケイ素の少なくとも副層を含むことができる。いくつかの実施形態では、各複合層、例えば１７－１および１７－２は、酸窒化ケイ素の少なくとも１つの副層、酸化ケイ素の少なくとも１つの副層、および窒化ケイ素の少なくとも１つの副層を有する複数の副層を含むことができる。いくつかの実施形態では、各複合層、例えば１７－１および１７－２は、Ｏ／ＯＮ／Ｏ／ＯＮ／Ｏとして配置された副層のスタックを有することができ、「Ｏ」は酸化ケイ素を表し、「ＯＮ」は酸窒化ケイ素を表す。いくつかの実施形態では、各複合層、例えば１７－１および１７－２は、Ｏ／ＯＮ／Ｏ／Ｎ／Ｏ／ＯＮ／Ｏとして配置された副層のスタックを有することができる。いくつかの実施形態では、垂直方向に沿って、導体層１８および導体層１８上に形成された複合層（例えば、導体層１８の上面および下面上）は、垂直部分１３２－１の端部間に画定された空間内に配置される。いくつかの実施形態では、導体層１８およびそれぞれの複合層の厚さの合計は、垂直部分１３２－１の端部間の距離よりも小さい。いくつかの実施形態では、それぞれの垂直部分から外方を向く側方部分１３２－２の端部は、それぞれのゲート間誘電体層１７によって露出される。例えば、端部は、それぞれのゲート間誘電体層１７のエアギャップ１７３によって露出されてもよい。いくつかの実施形態では、１７－１又は１７－２と同様又は同じ複合層を基板１０の上面に形成することができる。
図８Ａは、ゲート間誘電体層１７の典型的な構造を示す。図８Ａに示すように、ｘ８１は酸化ケイ素の副層を表し、ｘ８２は酸窒化ケイ素の副層を表し、ｘ８３はエアギャップを表す。隣接する導体層１８の一方の上の副層ｘ８１、ｘ８２、ｘ８１は複合層ｘ８－１を形成し、隣接する導体層１８の他方の上の副層ｘ８１、ｘ８２、ｘ８１は別の複合層ｘ８－２を形成してもよい。複合層ｘ８－１、ｘ８－２、およびエアギャップｘ８３は、ゲート間誘電体層１７を形成することができる。複合層内の副層の数は、本開示の実施形態によって限定されるべきではないことに留意されたい。いくつかの実施形態では、複合層ｘ８１およびｘ８２の各々の厚さは、約５ｎｍ未満、例えば５ｎｍ未満（例えば、０．５ｎｍ、１ｎｍ、１．５ｎｍ、２ｎｍ、２．５ｎｍ、３ｎｍ、３．５ｎｍ、４ｎｍ、４．５ｎｍ、任意のこれらの値による下端によって境界付けられる任意の範囲、又はこれらの値のいずれか２つによって画定される任意の範囲）である。
半導体チャネル１４は、側壁から半導体チャネル１４の中心に向かって半径方向に沿って配置された、ブロッキング層１３１、メモリ層１３２、トンネル層１３３、半導体層１３４、および誘電体コア１９を含むことができる。ブロッキング層１３１は、それぞれがそれぞれの導体層１８の底部の下にあり、互いに切り離された、複数のブロッキング部分を含むことができる。メモリ層１３２は、それぞれがそれぞれの導体層１８の底部の下にあり、それぞれの導体層１８を部分的に囲む、複数のメモリ部分を含むことができる。各メモリ部分は、互いに切り離されてもよい。メモリ部分は、垂直部分１３２－１（例えば、垂直方向又はｙ方向に沿って延在する）と、垂直部分１３２－１に接続された少なくとも１つの側方部分１３２－２（例えば、横方向又はｘ方向に沿って延在する）とを含むことができる。いくつかの実施形態では、メモリ部分は、垂直部分１３２－１および一対の側方部分１３２－２（例えば、垂直部分１３２－１の異なる端部にそれぞれ接続される）を含む。側方部分１３２－２の一方の端部は、それぞれの垂直部分１３２－１に接続されてもよく、側方部分１３２－２の他方の端部は、それぞれの垂直部分１３２－１から外方を向いてもよい（例えば、エアギャップ１７３によって露出される）。メモリ部分は、それぞれのブロック部分の下にあり、部分的に囲むことができる。エアギャップ１７３によって露出されたトンネル層１３３は、それぞれのメモリ部分の下にあり、部分的に囲むことができる。
ブロッキング層１３１は、電荷が導体層１８に漏れるのを低減又は防止することができる。ブロッキング層１３１は、単層構造又は多層構造を含むことができる。例えば、ブロッキング層１３１は、第１のブロッキング層および第２のブロッキング層を含むことができる。第１のブロッキング層は、チャネルホールの側壁の上に形成することができ、第２のブロッキング層は、第１のブロッキング層の上に形成することができる。第１のブロッキング層は、誘電材料（例えば、誘電性金属酸化物）を含むことができる。例えば、第１のブロッキング層は、十分に高い誘電率（例えば、７．９より大きい）を有する誘電体金属酸化物を含むことができる。第１のブロッキング層の例として、ＡｌＯ、酸化ハフニウム（ＨｆＯ２）、酸化ランタン（ＬａＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）、これらのケイ酸塩、これらの窒素ドープ化合物及び／又はこれらの合金が挙げられる。第２のブロッキング層は、第１のブロッキング層とは異なる誘電材料を含むことができる。例えば、第２のブロッキング層は、酸化ケイ素、酸窒化ケイ素、及び／又は窒化ケイ素を含むことができる。図７Ａは、ブロッキング層１３１と同一又は類似の典型的なブロッキング層ｘ３１を示す。図７Ａに示すように、ブロッキング層ｘ３１は、第１のブロッキング層ｘ３１ａと、第２のブロッキング層ｘ３１ｂとを含む。第１のブロッキング層ｘ３１ａは、ＡｌＯなどの高ｋ誘電体層を含んでもよい。第２ブロッキング層ｘ３１ｂは、横方向に積層する複数の誘電体層を含むことができる。例えば、第２のブロッキング層ｘ３１ｂは、一対の第１の誘電体層ｘ３１ｃと、第２の誘電体層ｘ３１ｄとを含むことができ、第２の誘電体層ｘ３１ｄは、第１の誘電体層ｘ３１ｃによって挟まれている。いくつかの実施形態では、第１の誘電体層ｘ３１ｃは酸化ケイ素を含み、第２の誘電体層ｘ３１ｄは酸窒化ケイ素を含む。
メモリ層１３２は、電荷トラップ材料を含むことができ、ブロッキング層１３１の上に形成することができる。メモリ層１３２は、単層構造又は多層構造を含むことができる。例えば、メモリ層１３２は、タングステン、モリブデン、タンタル、チタン、白金、ルテニウム、それらの合金、それらのナノ粒子、それらのケイ化物、及び／又は多結晶もしくはアモルファス半導体材料（例えば、ポリシリコンおよびアモルファスシリコン）などの導電性材料ならびに／あるいは半導体を含むことができる。メモリ層１３２はまた、ＳｉＮ及び／又はＳｉＯＮなどの１つ又は複数の絶縁材料を含むことができる。図７Ｂは、メモリ層１３２と同一又は類似の典型的なメモリ層ｘ３２を示す。図７Ｂに示すように、メモリ層ｘ３２は、交互に配置された複数の第１のメモリ副層ｘ３２ａおよび第２のメモリ副層ｘ３２ｂを含むことができる。いくつかの実施形態では、第１のメモリ副層ｘ３２ａは窒化ケイ素を含み、第２のメモリ副層ｘ３２ｂは酸窒化ケイ素を含む。
トンネル層１３３は、適切なバイアス下でトンネリングを発生させることができる誘電材料を含むことができる。トンネル層１３３は、メモリ層１３２の上に形成することができ、単層構造又は多層構造を含むことができる。トンネル層１３３は、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、誘電性金属酸化物、誘電性金属酸窒化物、誘電性金属ケイ酸塩、及び／又はそれらの合金を含むことができる。図７Ｃは、トンネル層１３３と同一又は類似の典型的なトンネル層ｘ３３を示す。図７Ｃに示すように、トンネル層ｘ３３は、複数の第１のトンネル副層ｘ３３ａおよび第２のトンネル副層ｘ３３ｂを含むことができる。いくつかの実施形態では、第２のトンネル副層ｘ３３ｂは、一対の第１のトンネル副層ｘ３３ａによって挟まれてもよい。いくつかの実施形態では、第１のトンネル副層ｘ３３ａは酸化ケイ素を含み、第２のトンネル副層ｘ３３ｂは酸窒化ケイ素の複数の層を含む。
半導体層１３４は、電荷の輸送を容易にすることができ、トンネル層１３３の上に形成することができる。半導体層１３４は、一元素半導体材料、ＩＩＩ－Ｖ族化合物半導体材料、ＩＩ－ＶＩ族化合物半導体材料、及び／又は有機半導体材料などの一又は複数の半導体材料を含むことができる。いくつかの実施形態では、半導体層１３４はポリシリコン層を含む。
誘電体コア１９は、適切な誘電材料を含むことができ、半導体層１３４によって囲まれた空間を充填することができる。いくつかの実施形態では、誘電体コア１９は酸化ケイ素（例えば、十分に高純度の酸化ケイ素）を含む。
ドープ領域１６は、ソース接点１２１に接触して基板１０内に形成することができる。ソース接点１２１は、絶縁構造体１２０によって導体層１８から絶縁されてもよい。ソース接点１２１は、ソース電極として使用することができる任意の適切な導電性材料を含むことができ、ドープ領域１６は、基板１０内に形成された適切なドープ（例えば、Ｐ型又はＮ型）半導体領域を含むことができ、基板１０の極性とは反対である。いくつかの実施形態では、ソース接点１２１は、ドープポリシリコン、銅、アルミニウム、コバルト、ドープシリコン、ケイ化物、およびタングステンのうちの１つ以上を含む。いくつかの実施形態では、ドープ領域１６は、ドープシリコンを含む。いくつかの実施形態では、絶縁構造体１２０は酸化ケイ素を含む。
図１Ｂは、いくつかの実施形態による、メモリデバイス１０２の断面図を示す。メモリデバイス１０１とは異なり、ゲート間誘電体層１７は、隣接する導体層１８間にエアギャップを有さず、隣接する導体層１８間の空間を複合層で充填する。いくつかの実施形態では、絶縁構造体１２０は、ソース接点１２１を導体層１８およびゲート間誘電体層１７から絶縁する。いくつかの実施形態では、側方部分１３２－２の端部、ブロッキング層１３１の露出部分、およびトンネル層１３３の露出部分は、ゲート間誘電体層１７によって覆われる。いくつかの実施形態では、複合層は、基板１０と基板１０に最も近い導体層１８との間の空間を充填する。図８Ｂは、複合層の典型的な構造を示す。図８Ｂに示すように、複合層は複数の副層を含むことができ、副層の少なくとも１つは酸窒化ケイ素を含む。いくつかの実施形態では、副層の少なくとも１つは酸窒化ケイ素を含み、副層の少なくとも１つは酸化ケイ素を含む。いくつかの実施形態では、副層の少なくとも１つは酸窒化ケイ素を含み、副層の少なくとも１つは酸化ケイ素を含み、副層の少なくとも１つは窒化ケイ素を含む。いくつかの実施形態では、ｘ８１は酸化ケイ素を表し、ｘ８２は酸窒化ケイ素を表し、複合層は、複数の交互に配置された酸窒化ケイ素および酸化ケイ素の副層を含む。いくつかの実施形態では、各材料の副層の数および各副層の厚さは、例えば、複合層（例えば、隣接する導体層１８の間の間隔）の総厚及び／又は製造プロセスに関連付けられてもよく、本開示の実施形態によって限定されるべきではない。
図１Ｃは、いくつかの実施形態による、メモリデバイス１０３の断面図を示す。メモリデバイス１０１と異なり、ブロッキング層１３１およびメモリ層１３２は、水平方向および垂直方向に沿って一貫して延在する。メモリ層１３２は、それぞれの導体層１８の底部およびそれぞれの導体層１８上の複合層の下にあり、それらを部分的に囲む第１のメモリ部分１３２ａと、隣接する第１のメモリ部分１３２ａに接続された第２のメモリ部分１３２ｂとを含むことができる。図１Ｃに示すように、ブロッキング層１３１は、メモリ層１３２の上にあってもよく、したがって、それぞれの導体層１８の底部およびそれぞれの導体層１８上の複合層の下にあり、それらを部分的に囲むことができる。ブロッキング層１３１の側方部分は、横方向に複合層と接触してもよい。第１のメモリ部分１３２ａは、垂直部分１３２ａ－１および少なくとも１つの側方部分１３２ａ－２を含むことができる。いくつかの実施形態では、第１の部分は、垂直部分１３２ａ－１および一対の側方部分１３２ａ－２を含むことができる。いくつかの実施形態では、第２のメモリ部分１３２ｂは垂直に延びる。図１Ｃに示すように、メモリ層１３２の第２のメモリ部分１３２ｂおよび垂直部分１３２ａ－１は、垂直方向に沿って千鳥状に配置されてもよい。いくつかの実施形態では、複合層、例えば１７－１又は１７－２の厚さは、約５ｎｍ未満、例えば５ｎｍ未満（例えば、０．５ｎｍ、１ｎｍ、１．５ｎｍ、２ｎｍ、２．５ｎｍ、３ｎｍ、３．５ｎｍ、４ｎｍ、４．５ｎｍ、任意のこれらの値による下端によって境界付けられる任意の範囲、又はこれらの値のいずれか２つによって画定される任意の範囲）であり得る。ゲート間誘電体層１７ならびに複合層１７－１および１７－２の詳細な説明は、メモリデバイス１０１内のゲート間誘電体層１７ならびに複合層１７－１および１７－２の説明を参照することができ、ここでは繰り返さない。
図１Ｄは、いくつかの実施形態による、メモリデバイス１０４の断面図を示す。メモリデバイス１０３とは異なり、ゲート間誘電体層１７は、隣接する導体層１８間にエアギャップを有さず、隣接する導体層１８間の空間を複合層で充填する。いくつかの実施形態では、複合層は、基板１０と基板１０に最も近い導体層１８との間の空間を充填する。ゲート間誘電体層１７と複合層の構造および材料の詳細な説明は、メモリデバイス１０２内のゲート間誘電体層１７および複合層の説明を参照することができ、ここでは繰り返さない。
図１Ｅは、いくつかの実施形態による、メモリデバイス１０５の断面図を示す。メモリデバイス１０１および１０３とは異なり、メモリデバイス１０５は、ブロッキング層１３１、メモリ層１３２、トンネル層１３３、および半導体層１３４がそれぞれ垂直方向に沿って連続的に延在する半導体チャネル１４を含む。いくつかの実施形態では、複合層、例えば１７－１又は１７－２の厚さは、約５ｎｍ未満、例えば５ｎｍ未満（例えば、０．５ｎｍ、１ｎｍ、１．５ｎｍ、２ｎｍ、２．５ｎｍ、３ｎｍ、３．５ｎｍ、４ｎｍ、４．５ｎｍ、任意のこれらの値による下端によって境界付けられる任意の範囲、又はこれらの値のいずれか２つによって画定される任意の範囲）であり得る。ゲート間誘電体層１７の詳細な説明は、メモリデバイス１０１の説明を参照することができ、ここでは繰り返さない。
図１Ｆは、いくつかの実施形態による、メモリデバイス１０６の断面図を示す。メモリデバイス１０４とは異なり、メモリデバイス１０６は、一対の複合層１７－１および１７－２によって挟まれた誘電体層１７０を含み、誘電体層１７０は、複合層１７－１および１７－２の材料とは異なる材料を含む。いくつかの実施形態では、誘電体層１７０は窒化ケイ素を含む。任意選択的に、チタン及び／又は酸化チタンを含む接着層１２４が、導体層１８とゲート間誘電体層１７との間に形成される。いくつかの実施形態では、複合層、例えば１７－１又は１７－２の厚さは、約５ｎｍ未満、例えば５ｎｍ未満（例えば、０．５ｎｍ、１ｎｍ、１．５ｎｍ、２ｎｍ、２．５ｎｍ、３ｎｍ、３．５ｎｍ、４ｎｍ、４．５ｎｍ、任意のこれらの値による下端によって境界付けられる任意の範囲、又はこれらの値のいずれか２つによって画定される任意の範囲）であり得る。複合層１７－１および１７－２の構造および材料の詳細な説明は、メモリデバイス１０１の複合層１７－１および１７－２の説明を参照することができ、ここでは繰り返さない。
図２Ａ～図２Ｇは、いくつかの実施形態による、「屈曲」構造を有する半導体チャネルを有するスタック構造を形成するための方法を示す。図２Ｇに示す構造２００は、メモリデバイス１０１～１０４を形成するためのベース構造として使用することができる。図９Ａは、図２Ａ～図２Ｇに示す製造プロセス９００のフローチャートを示す。
図９Ａを参照すると、製造プロセスの開始時に、基板の上に交互に配置された複数の第１の層および第２の層を有するスタック構造に初期チャネルホールが形成される（工程９０２）。図２Ａおよび図２Ｂは、対応する構造を示す。
図２Ａに示されるように、交互に配置された複数の第１の層２１１および第２の層２１２を有するスタック構造２１が基板２０の上に形成される。基板２０の材料は、基板１０の説明を参照することができ、ここでは繰り返さない。いくつかの実施形態では、基板２０はシリコン（Ｎ型シリコン）を含む。
スタック構造２１は、３Ｄメモリデバイスを形成するための製造ベースを提供することができる。続いて、半導体チャネルおよび関連する構造／部品を含むメモリストリング（例えば、ＮＡＮＤメモリストリング）をスタック構造２１内に形成することができる。いくつかの実施形態では、スタック構造２１は、基板２０の上に垂直に積層された複数の第１の層２１１／第２の層２１２の対を含み、階段構造を形成する。各第１の層２１１／第２の層２１２の対は、１つの第１の層２１１および１／２の層２１２を含むことができ、階段／レベルを形成することができる。すなわち、スタック構造２１は、垂直方向に沿って積層された交互配置された第１の層２１１および第２の層２１２を含むことができる。スタック構造２１（例えば、３２、６４、９６、又は１２８）内の第１の層２１１／第２の層２１２の対の数は、３Ｄメモリデバイス内のメモリセルの数を設定することができる。
第１の層２１１は、それぞれ同じ厚さを有してもよいし、異なる厚さを有してもよい。同様に、第２の層２１２は各々、同じ厚さを有してもよく、又は異なる厚さを有してもよい。第２の層２１２は、第１の層２１１の材料とは異なる任意の適切な材料を含むことができ、それにより、エッチャント（例えば、第１の層２１１を除去するために後続の製造プロセスで使用される。）は、第２の層２１２よりも第１の層２１１でエッチング速度を高くすることができる。すなわち、エッチャントは、第１の層２１１を第２の層２１２より選択的にエッチングすることができる。いくつかの実施形態では、第１の層２１１は犠牲材料を含むことができ、第２の層２１２は導体材料を含むことができる。いくつかの実施形態では、第１の層２１１は犠牲材料を含むことができ、第２の層２１２は別の犠牲層を含むことができる。第１の層２１１および第２の層２１２の材料の具体的な選択は、製造プロセス（例えば、ゲートファースト製造プロセス又はゲートラスト製造プロセス）によって決定されるべきであり、以下に詳細に説明される。
スタック構造２１は、例えば、複数の第１の材料層／第２の材料層の対の誘電体スタックを垂直および横方向に繰り返しエッチングすることによって形成することができる。第１の材料層／第２の材料層の対のエッチングは、誘電体スタックの上のエッチングマスク（例えば、フォトレジスト層）を繰り返しエッチング／トリミングして、エッチングされる第１の材料層／第２の材料層の対の部分を露出させることと、適切なエッチングプロセスを使用して露出部分をエッチング／除去することとを含むことができる。エッチングマスクおよび絶縁材料層／犠牲材料層の対のエッチングは、ウェットエッチング及び／又はドライエッチングなどの任意の適切なエッチングプロセスを使用して実行することができる。いくつかの実施形態では、エッチングは、ドライエッチング、例えば誘導結合プラズマエッチング（ＩＣＰ）及び／又は反応性イオンエッチング（ＲＩＥ）を含む。
スタック構造２１に初期チャネルホール２２を形成することができる。いくつかの実施形態では、初期チャネルホール２２は、スタック構造２１の上面から基板２０まで延在する。いくつかの実施形態では、初期チャネルホール２２の底部は基板２０を露出させる。初期チャネルホール２２は、任意の適切な製造プロセスによって形成することができる。例えば、パターン化フォトレジスト層をスタック構造２１の上に形成することができる。パターン化フォトレジスト層は、初期チャネルホール２２を形成するためにスタック構造２１の一部を露出させることができる。適切なエッチングプロセスを実行して、基板２０が露出するまでスタック構造２１の一部を除去することができる。エッチングプロセスは、ドライエッチングプロセスを含むことができる。
再び図９Ａを参照すると、初期チャネルホールが形成された後、初期チャネルホールの側壁上の各第１の層の一部を除去して、第２の層の側面と隣接する第１の層の側面との間にオフセットを形成することによって、チャネルホールが形成される（工程９０４）。図２Ｃは、対応する構造を示す。
図２Ｃに示すように、初期チャネルホール２２の側壁上の各第１の層２１１の一部を除去して、チャネルホール２２２を形成することができる。説明を容易にするために、初期チャネルホール２２又はチャネルホール２２２に面する第１の層２１１（又は第２の層２１２）の表面は、第１の層２１１（又は第２の層２１２）の側面と呼ばれる。いくつかの実施形態では、オフセット２２４を第１の層２１１の側面上に形成することができる。第１の層２１１の除去された部分（例えば、後方向又はｘ方向に沿って）の寸法又は厚さは、第２の層２１２の側面と第１の層２１１との間にオフセットを形成することを可能にする任意の適切な値とすることができる。いくつかの実施形態では、第２の層２１２の側面は、チャネルホール２２２の側壁に沿って突起を形成する。オフセット２２４を形成するために、任意の適切な選択的エッチングプロセス（例えば、リセスエッチング）を実行することができる。いくつかの実施形態では、選択的エッチングプロセスは、第２の層２１２よりも第１の層２１１に対して高いエッチング選択性を有し、第２の層２１２にほとんど又は全く損傷を引き起こさない。選択的エッチングプロセスとして、ウェットエッチング及び／又はドライエッチングを行うことができる。いくつかの実施形態では、選択的エッチングプロセスとしてＲＩＥが実行される。
図９Ａを参照すると、チャネルホールの形成後、チャネルホールを充填するようにチャネル形成構造体が形成され、半導体チャネルが形成される（工程９０６）。図２Ｄ～図２Ｆは、対応する構造を示す。
図２Ｄ～図２Ｆに示すように、半導体チャネル２４は、チャネルホール２２２をチャネル形成構造体で充填することによって形成することができる。チャネル形成構造体は、チャネルホール２２２の側壁に沿って堆積されたブロッキング層２３１と、ブロッキング層の上のメモリ層２３２と、ブロッキング層の上のトンネル層２３３と、トンネル層の上の半導体層２３４と、チャネルホール２２２の残りを充填する誘電体コア２９とを含むことができる。これらの層の各々は、図１Ａに示すブロッキング層１３１、メモリ層１３２、トンネル層１３３、半導体層１３４、および誘電体コア１９とそれぞれ同一又は同様であってもよい。したがって、これらの層の材料の詳細な説明は、ここでは繰り返さない。
図２Ｄに示すように、いくつかの実施形態では、ブロッキング材料層、メモリ材料層、およびトンネル材料層が、側壁からチャネルホール２２２の中心に向かって半径方向に沿ってチャネルホール２２２内に順次堆積される。ブロッキング材料層、メモリ材料層、およびトンネル材料層の材料は、ブロッキング層１３１、メモリ層１３２、およびトンネル層１３３の説明を参照することができ、ここでは繰り返さない。ブロッキング材料層は、化学気相蒸着（ＣＶＤ）、原子層堆積（ＡＬＤ）、パルスレーザ堆積（ＰＬＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、及び／又は液体源ミスト化学堆積などの適切な堆積方法によって形成することができる。メモリ材料層は、ＣＶＤ、ＡＬＤ、および物理気相成長（ＰＶＤ）などの任意の適切な堆積方法によって形成することができる。トンネル材料層は、ＣＶＤ、ＡＬＤ、及び／又はＰＶＤなどの適切な堆積方法によって形成することができる。ドライエッチングなどのリセスエッチングプロセスを実行して、チャネルホール２２２の底部のブロッキング材料層、メモリ材料層、およびトンネル材料層の一部を除去して基板２０を露出させることができる。その後、ブロッキング層２３１、メモリ層２３２、およびトンネル層２３３をそれに応じて形成することができる。
図２Ｅおよび図２Ｆに示すように、半導体層２３４がトンネル層２３３および基板２０の上に堆積され、誘電体コア２９が半導体層２３４の上に堆積されてチャネルホール２２２内の空間の残りを充填し、半導体チャネル２４を形成する。半導体層２３４は、ＬＰＣＶＤ、ＡＬＤ、及び／又は有機金属化学気相蒸着（ＭＯＣＶＤ）などの任意の適切な堆積方法によって形成することができる。いくつかの実施形態では、誘電体コア２９は、ＳｉＯ（例えば、十分に高純度のＳｉＯ）を含み、ＣＶＤ、ＬＰＣＶＤ、ＡＬＤ、及び／又はＰＶＤなどの任意の適切な堆積方法によって形成することができる。
再び図９Ａを参照すると、半導体チャネルの形成後、スタック構造に第１の初期スリット開口が形成される（工程９０８）。図２Ｇは、対応する構造２００を示す。
図２Ｇに示すように、第１の初期スリット開口２５は、スタック構造を貫通し、基板２０を露出させるように形成される。適切なエッチングプロセス、例えばドライエッチングプロセスを実行して、第１の初期スリット開口２５を形成することができる。
図３Ａ～図３Ｊは、いくつかの実施形態による、構造２００に基づいてメモリデバイス１０３および１０４を形成するための「ゲートファースト」方法を示す。具体的には、図３Ａ、図３Ｃ、図３Ｅ、図３Ｇ、および図３Ｉは、構造２００に基づいてメモリデバイス１０３を形成するための製造プロセスを示し、図３Ｂ、図３Ｄ、図３Ｆ、図３Ｈ、および図３Ｊは、構造２００に基づいてメモリデバイス１０４を形成するための製造プロセスを示す。「ゲートファースト」法では、第１の層２１１は犠牲材料を含み、第２の層２１２は続いて導体層１８を形成するための導体材料を含む。いくつかの実施形態では、第２層２１２はポリシリコンを含む。図９Ｂは、メモリデバイス１０３および１０４を形成するため図３Ａ～図３Ｊに示す製造プロセス９２０のフローチャートを示す。
図９Ｂに示すように、製造プロセスの開始時に、複数の第１の層が除去され（工程９２２）、隣接する導体層の間にゲート間誘電体層が形成される（工程９２４）。第１の初期スリット開口から第２の初期スリット開口が形成される。図３Ａおよび図３Ｂはそれぞれ対応する構造を示す。いくつかの実施形態では、等方性エッチングプロセス（例えば、ウェットエッチング）を実行して、第１の層２１１を除去し、ブロッキング層２３１および基板２０を露出させる。第１の層２１１の除去から複数の側方凹部を形成することができる。
図３Ａに示すように、酸化反応及び／又は窒化反応を実行して、反応物と反応する第２の層２１２の一部から複合層を形成することができる。第２の層２１２の未反応部分は、メモリデバイス１０３のゲート電極として機能することができる導体層３８を形成することができる。第２の層２１２の反応部分は、導体層３８を覆う複合層３７－１又は３７－２（例えば、１７－１又は１７－２と同様又は同一の）を形成することができる。複合層は、第２の層２１２の上部／上面および第２の層２１２の底部／下面から形成されてもよい。エアギャップ３７３は、隣接する導体層３８上の複合層３７－１および３７－２の間に形成されてもよい。いくつかの実施形態では、互いに対向し、隣接する導体層３８およびその間のエアギャップ３７３上にある一対の複合層（例えば、３７－１および３７－２）は、図１Ａおよび図１Ｃに示すゲート間誘電体層１７と同様又は同一のゲート間誘電体層３７を形成することができる。いくつかの実施形態では、複合層（例えば、３７－１又は３７－２）はまた、第２の層２１２（例えば、第１の初期スリット開口２５の側壁）の側面に形成され、第１の初期スリット開口２５から第２の初期スリット開口３５Ａを形成することができる。
いくつかの実施形態では、複数のゲート間誘電体層３７は、第１の初期スリット開口部２５および側方凹部を通して第２の層２１２を酸化及び／又は窒化することによって形成される。いくつかの実施形態では、複数のゲート間誘電体層３７を形成するために、各ゲート間誘電体層３７が酸窒化ケイ素の少なくとも１つの副層を含むように、酸素拡散濃度及び／又は窒素拡散濃度が制御される。いくつかの実施形態では、各複合層（例えば、３７－１又は３７－２）は、少なくとも酸窒化ケイ素の副層を含む。いくつかの実施形態では、酸素及び／又は窒素拡散濃度が制御されるため、複数のゲート間誘電体層３７の各々は、図１Ａに記載の構造を有することができる。例えば、各ゲート間誘電体層３７は、それぞれが複数の交互に配置された酸窒化ケイ素および酸化ケイ素の副層を含む一対の複合層（例えば、３７－１および３７－２）を含む。各複合層の具体的な構造は、本開示の実施形態によって限定されるべきではない。いくつかの実施形態では、複合層は、酸化及び／又は窒化反応から基板２０の上に形成されてもよい。
第２の層２１２の一部からゲート間誘電体層３７を形成するプロセスとは異なり、図３Ｂに示すように、ゲート間誘電体層３７は、誘電材料を堆積して側方凹部を充填し、酸化反応及び／又は窒化反応を実行して各ゲート間誘電体層３７内に酸窒化ケイ素の少なくとも１つの副層を形成することによって形成することができる。このプロセスは、側方凹部および第１の初期スリット開口２５を介して実行することができる。いくつかの実施形態では、酸化ケイ素又は窒化ケイ素などの誘電材料を、適切な堆積方法、例えばＣＶＤ、ＡＬＤ、及び／又はＰＶＤによって堆積させて、側方凹部を充填することができる。酸化反応及び／又は窒化反応は、隣接する第２の層２１２の間の堆積された誘電材料に対して実行されて、酸窒化ケイ素の少なくとも１つの副層を有する複合層を含むゲート間誘電体層３７を形成することができる。いくつかの実施形態では、各複合層は、少なくとも酸窒化ケイ素の副層を含む。いくつかの実施形態では、複数のゲート間誘電体層３７の各々が図１Ｂに記載の構造を有することができるように、酸素及び／又は窒素拡散濃度が制御される。例えば、各ゲート間誘電体層３７は、複数の交互に配置された酸窒化ケイ素および酸化ケイ素の副層を有する複合層を含む。隣接する第２の層２１２の間にはエアギャップは形成されない。いくつかの実施形態では、ゲート間誘電体層３７は、ブロッキング層２３１を覆う。各複合層の具体的な構造は、本開示の実施形態によって限定されるべきではない。いくつかの実施形態では、第２の層２１２は導体層３８を形成する。いくつかの実施形態では、接着層（図示せず）は、誘電材料の堆積前に第２の層２１２上に形成されてもよい。いくつかの実施形態では、複合層はまた、第２の層２１２の側面（例えば、第１の初期スリット開口２５の側壁）に形成され、第１の初期スリット開口２５から第２の初期スリット開口３５Ｂを形成することができる。いくつかの実施形態では、複合層は、酸化及び／又は窒化反応から基板２０の上に形成されてもよい。
再び図９Ｂを参照すると、ゲート間誘電体層の形成後、ドープ領域が、第２の初期スリット開口の底部において基板内に形成され得る（工程９２６）。図３Ｃおよび図３Ｄは、対応する構造を示す。
図３Ｃおよび図３Ｄに示すように、ドープ領域３６は、第２の初期スリット開口（例えば、図３Ｃの３５Ａおよび図３Ｄの３５Ｂ）の底部において基板２０内に形成されてもよい。イオン注入などの適切なドーピングプロセスを実行して、ドープ領域３６を形成することができる。いくつかの実施形態では、ドーピングプロセスの前に基板２０を露出させるために、第２の初期スリット開口（例えば、３５Ａおよび３５Ｂ）の底部の複合層の一部が除去される。いくつかの実施形態では、第２の初期スリット開口（例えば、３５Ａおよび３５Ｂ）の底部の複合層の一部が保持される。
再び図９Ｂを参照すると、ドープ領域の形成後、スリット開口が第２の初期スリット開口から形成される（工程９２８）。図３Ｅおよび図３Ｆは、対応する構造を示す。
図３Ｅおよび図３Ｆに示すように、スリット開口（例えば、図３Ｅの３５０Ａおよび図３Ｆの３５０Ｂ）は、それぞれの第２の初期スリット開口（例えば、図３Ｃの３５Ａおよび図３Ｄの３５Ｂ）から形成される。いくつかの実施形態では、導体層３８の側面から余分な材料を除去するためにリセスエッチングが実行され、スリット開口３５０Ａ／３５０Ｂを形成する。いくつかの実施形態では、第２の初期スリット開口３５Ａ／３５Ｂの底部の基板２０の上の余分な材料（例えば、複合層の材料）もエッチングして除去することができる。スリット開口３５０Ａ／３５０Ｂの側壁は、導体層３８を露出させることができる。いくつかの実施形態では、スリット開口３５０Ａの側壁は、エアギャップ３７３を露出させる。いくつかの実施形態では、スリット開口３５０Ａ／３５０Ｂの側壁はまた、ゲート間誘電体層３７を露出させる。
図９Ｂに戻り、スリット開口に絶縁構造体を形成する（工程９３０）。図３Ｇおよび図３Ｈは、対応する構造を示す。
図３Ｇおよび図３Ｈに示すように、絶縁構造体（例えば、図３Ｇの３２０Ａおよび図３Ｈの３２０Ｂ）は、それぞれのスリット構造（例えば、図３Ｇの３５０Ａおよび図３Ｈの３５０Ｂ）内に形成されてもよい。いくつかの実施形態では、絶縁構造体３２０Ａ／３２０Ｂは、それぞれのスリット開口３５０Ａ／３５０Ｂの側壁の上に形成され、それぞれのスリット開口３５０Ａ／３５０Ｂの底部で基板２０（例えば、又はドープ領域３６）を露出させる。いくつかの実施形態では、絶縁構造体３２０Ａ／３２０Ｂは、酸化ケイ素などの誘電材料を含み、ＣＶＤ、ＡＬＤ、ＬＰＣＶＤ、及び／又はＰＶＤなどの適切な堆積プロセスによって堆積される。いくつかの実施形態では、リセスエッチング（例えば、ドライエッチング及び／又はウェットエッチング）を実行して、スリット構造３５０Ａ／３５０Ｂの底部の余分な材料（例えば、絶縁構造体３２０Ａ／３２０Ｂの形成中に堆積される材料）を除去して基板２０（例えば、又はドープ領域３６）を露出させる。
再び図９Ｂを参照すると、絶縁構造体の形成後、絶縁構造体内にソース接点が形成される（工程９３２）。図３Ｉおよび図３Ｊは、対応する構造を示す。
図３Ｉおよび図３Ｊに示すように、適切な導電性材料を絶縁構造体３２０Ａ／３２０Ｂ内に堆積させて、それぞれのソース接点３２１を形成することができる。ソース接点３２１を形成するために、任意の適切な堆積方法を使用することができる。例えば、ソース接点３２１は、ＣＶＤ、ＡＬＤ、及び／又はＰＶＤによって形成することができる。いくつかの実施形態では、ソース接点３２１はタングステンを含み、ＣＶＤによって堆積される。いくつかの実施形態では、ソース接点３２１Ａ、ドープ領域３６、およびそれぞれの絶縁構造体３２０Ａ／３２０Ｂは、ソース構造を形成する。スタック構造の上面を平坦化する、例えば、ソース構造、半導体チャネル２４、及び／又はゲート間誘電体層３７を平坦化するために、適切な平坦化プロセス（例えば、リセスエッチング及び／又は化学機械研磨）を実行することができる。
図４Ａ～図４Ｇは、いくつかの実施形態による、構造２００に基づいてメモリデバイス１０１および１０２を形成するための「ゲートファースト」方法を示す。具体的には、図４Ａ、図４Ｂ、図４Ｄ、および図４Ｆは、構造２００に基づいてメモリデバイス１０１を形成するための製造プロセスを示し、図４Ａ、図４Ｃ、図４Ｅ、および図４Ｇは、構造２００に基づいてメモリデバイス１０２を形成するための製造プロセスを示す。「ゲートファースト」法では、第１の層２１１は犠牲材料を含み、第２の層２１２は続いて導体層１８を形成するための導体材料を含む。いくつかの実施形態では、第２の層２１２はポリシリコンを含む。図９Ｃは、メモリデバイス１０１および１０２を形成するための図４Ａ～４Ｇに示す製造プロセスのフローチャート９４０を示す。
図９Ｃに示すように、製造プロセスの開始時に、複数の第１の層が除去され（工程９４２）、各第２の層の底部の下にメモリ部分を有するメモリ層が形成される（工程９４４）。メモリ部分は、互いに切り離されている。図４Ａは、対応する構造を示す。いくつかの実施形態では、第１の層（例えば、２１１）を除去して、ブロッキング層（例えば、２３１）および基板（例えば、２０）を露出させる複数の側方凹部を形成するために、等方性エッチングプロセス（例えば、ウェットエッチング）が実行される。
図４Ａに示すように、それぞれがそれぞれの第２の層２１２の底部の下にあり、互いに切り離された複数のブロッキング部分を有するブロッキング層４３１が形成される。また、それぞれがそれぞれのブロッキング部分の下にある複数のメモリ部分を有するメモリ層４３２が形成される。各メモリ部分は、垂直部分４３２－１と、垂直部分４３２－１に接続された少なくとも１つの側方部分４３２－２とを含むことができる。いくつかの実施形態では、各メモリ部分は、それぞれの垂直部分４３２－１の異なる端部に接続されている一対の側方部分４３２－２を含む。各メモリ部分は、それぞれの第２の層２１２の底部の下のそれぞれのブロッキング部分を囲んでもよく、垂直方向に沿って互いに切り離されてもよい。メモリ層４３２の下にあり、それを部分的に囲むトンネル層４３３もまた形成され、一貫して垂直方向に沿って延在する。いくつかの実施形態では、トンネル層４３３は、隣接する第２の層２１２の間に露出されてもよい。
構造２００に対して適切なエッチングプロセス（例えば、ウェットエッチング）を実行して、半導体チャネル２４の一部を第１の初期スリット開口２５および側方凹部から除去することができる。いくつかの実施形態では、少なくとも第２のメモリ部分２３２ｂが除去されて、第１のメモリ部分２３２ａの側方部分２３２ａ－２を露出させる。第１のメモリ部分２３２ａは、全部又は一部を保持してメモリ部分を形成できる。エッチングプロセスに応じて、側方部分２３２－２はオーバーエッチングされてもよく、側方部分２３２ａ－２の長さは、異なる用途において横方向に沿って変化してもよい。いくつかの実施形態では、ブロッキング層２３１およびトンネル層２３３の一部もエッチングプロセス中に除去することができる。互いに切り離された、メモリ部分の上にブロッキング部分を、形成することができる。半導体チャネル２４は、メモリ部分の形成後に、半導体チャネル４４を形成することができる。
再び図９Ｃを参照すると、隣接する導体層の間にゲート間誘電体層が形成され、第２の初期スリット開口が形成される（工程９４６）。また、第２の初期スリット開口の底部の基板内にドープ領域が形成される（工程９４８）。図４Ｂおよび図４Ｃは、それぞれ対応する構造を示す。
図４Ｂは、エアギャップを有するゲート間誘電体層４７を示す。図４Ｂに示すように、スタック構造内にゲート間誘電体層４７、導体層４８、第２の初期開口４５Ａ、およびドープ領域４６を形成することができる。いくつかの実施形態では、ゲート間誘電体層４７は、一対の複合層４７－１および４７－２と、複合層４７－１および４７－２の間のエアギャップ４７３とを含む。これらの構造を形成するための製造プロセスは、図３Ａおよび図３Ｃに示すゲート間誘電体層３７、導体層３８、第２の初期スリット開口３５Ａ、およびドープ領域３６を形成するための製造プロセスを参照することができ、ここでは繰り返さない。
図４Ｃは、エアギャップのないゲート間誘電体層４７を示す。図４Ｃに示すように、ゲート間誘電体層４７、導体層４８、第２の初期開口４５Ｂ、およびドープ領域４６をスタック構造内に形成することができる。いくつかの実施形態では、ゲート間誘電体層４７は、隣接する導体層４８の間の空間を充填する複合層を含む。いくつかの実施形態では、ゲート間誘電体層４７は、ブロッキング層４３１、メモリ層４３２、およびトンネル層４３３の露出部分を覆う。これらの構造を形成するための製造プロセスは、図３Ｂおよび図３Ｄに示すゲート間誘電体層３７、導体層３８、第２の初期スリット開口３５Ｂ、およびドープ領域３６を形成するための製造プロセスを参照することができ、ここでは繰り返さない。
再び図９Ｃを参照すると、ドープ領域およびゲート間誘電体層の形成後、第２の初期スリット開口からスリット開口が形成され（工程９５０）、スリット開口内に絶縁構造体が形成される（工程９５２）。図４Ｄおよび図４Ｅはそれぞれ対応する構造を示す。
図４Ｄおよび図４Ｅに示すように、スリット開口（例えば、図４Ｄの４５０Ａおよび図４Ｅの４５０Ｂ）および絶縁構造体（例えば、図４Ｄの４２０Ａおよび図４Ｅの４２０Ｂ）を形成することができる。スリット開口４５０Ａおよび絶縁構造体４２０Ａを形成するための製造プロセスは、図３Ｅおよび図３Ｇのスリット開口３５０Ａおよび絶縁構造体３２０Ａを形成するための製造プロセスを参照することができ、スリット開口４５０Ｂおよび絶縁構造体４２０Ｂを形成するための製造プロセスは、図３Ｆおよび図３Ｈのスリット開口３５０Ｂおよび絶縁構造体３２０Ｂを形成するための製造プロセスを参照することができる。ここでは詳細を繰り返さない。
再び図９Ｃを参照すると、スリット開口および絶縁構造の形成後、絶縁構造体内にソース接点が形成される（工程９５４）。図４Ｆおよび図４Ｇはそれぞれ対応する構造を示す。
図４Ｆおよび図４Ｇに示すように、それぞれのドープ領域４６に接触するソース接点４２１がそれぞれの絶縁構造体（例えば、図４Ｆの４２０Ａおよび図４Ｇの４２０Ｂ）内に形成される。ソース接点４２１を形成するための製造プロセスは、図３Ｉおよび図３Ｊに示すソース接点３２１を形成するための製造プロセスを参照することができる。ここでは詳細を繰り返さない。
図５Ａ～図５Ｄ、図５Ｅ、および図５Ｉは、いくつかの実施形態による、ゲート間誘電体層にエアギャップを有するメモリデバイス１０５を形成するための「ゲートファースト」方法を示す。図５Ａ～図５Ｄ、図５Ｆ、および図５Ｊは、いくつかの実施形態による、ゲート間誘電体層にエアギャップのないメモリデバイスを形成するための「ゲートファースト」方法を示す。図１０は、図５Ａ～図５Ｊに示す製造プロセスのためのフローチャート１０００を示す。
製造プロセスの開始時に、半導体チャネルがスタック構造内に形成される（工程１００２）。図５Ａ～図５Ｃは、対応する構造を示す。
図５Ａ～図５Ｃに示すように、半導体チャネル５４を、基板５０の上のスタック構造５１内に形成することができる。図５Ａに示すように、スタック構造５１は、複数の階段を形成する複数の交互に配置された第１の層５１１および第２の層５１２を含むことができ、各第１の層５１１／第２の層５１２は階段／レベルを形成する。第１の層５１１は犠牲材料を含んでもよく、第２の層５１２は、後にメモリデバイスのゲート電極として機能する導体層を形成するための導体材料を含んでもよい。基板５０の材料、ならびにスタック構造５１を形成するための材料および製造プロセスの詳細な説明は、図２Ａの基板２０およびスタック構造２１の説明を参照することができ、ここでは繰り返さない。いくつかの実施形態では、基板５０はシリコンを含み、第１の層５１１は窒化ケイ素及び／又は酸化ケイ素を含み、第２の層５１２はポリシリコンを含む。
図５Ａに示すように、スタック構造５１を垂直に貫通するチャネルホール５２を形成することができる。チャネルホール５２を形成するための製造プロセスは、初期チャネルホール２２（例えば、図２Ｂに示す）を形成するための製造プロセスと同様又は同一であってもよい。図２Ｃに示すチャネルホール２２２の形成と異なり、チャネルホール５２内において、第１の層５１１および第２の層５１２の側面間にオフセットは形成されていない。すなわち、第１の層５１１および第２の層５１２の側面は、垂直方向に沿って同一平面上にあってもよい。ブロッキング材料層５３１ｍ、メモリ材料層５３２ｍ、およびトンネル材料層５３３ｍは、チャネルホール５２の側壁の上に順次堆積されてもよい。これらの材料層を形成するための材料および堆積プロセスは、図２Ｄに示すブロッキング材料層、メモリ材料層、およびトンネル材料の材料および堆積プロセスの説明を参照することができ、ここでは繰り返さない。
図５Ｂに示すように、ブロッキング材料層５３１ｍ、メモリ材料層５３２ｍ、およびトンネル材料層５３３ｍの一部を除去して基板５０を露出させることができる。図２Ｄに示すエッチングプロセスと同様のエッチングプロセスを実行することができ、ブロッキング層５３１、メモリ層５３２、およびトンネル層５３３を形成することができる。
図５Ｃに示すように、半導体層５３４および誘電体コア５９を順次堆積してチャネルホール５２を充填し、半導体チャネル５４を形成することができる。半導体層５３４および誘電体コアを形成するための材料および堆積プロセスは、図２Ｅおよび図２Ｆに示す半導体層２３４および誘電体コア２９を形成するための材料および堆積プロセスの説明を参照することができ、ここでは繰り返さない。
再び図１０を参照すると、半導体チャネルの形成後、隣接する導体層の間にゲート間誘電体層が形成され、第２の初期スリット開口が形成される（工程１００４）。図５Ｄおよび図５Ｅは、エアギャップを有するゲート間誘電体層を有する対応する構造を示す。図５Ｄおよび図５Ｆは、エアギャップのないゲート間誘電体層を有する対応する構造を示す。
図５Ｄに示すように、スタック構造を垂直に貫通する第１の初期スリット開口５５を形成することができ、第１の層５１１を第１の初期スリット開口５５を介して除去して複数の側方凹部を形成することができる。第１の初期スリット開口５５の形成は、図２Ｇに示す第１の初期スリット開口２５の形成を参照することができ、側方凹部の形成、および図３Ａに示す側方凹部の形成を参照することができる。いくつかの実施形態では、ブロック層５３１の一部は、側方凹部に露出している。ここでは詳細を繰り返さない。
図５Ｅは、図５Ｄに示す構造から形成された構造を示す。いくつかの実施形態では、図５Ｅに示すように、ゲート間誘電体層５７および第２の初期スリット開口５５Ａを形成することができる。ゲート間誘電体層５７は、隣接する導体層５８の間に配置されてもよい。ゲート間誘電体層５７は、一対の複合層５７－１および５７－２と、複合層５７－１および５７－２の間のエアギャップ５７３とを含むことができる。ゲート間誘電体層５７および第２の初期スリット開口５５Ａを形成するための材料、構造、および製造プロセスは、図３Ａに示すゲート間誘電体層３７および第２の初期スリット開口３５Ａを形成するための材料、構造、および製造プロセスの説明を参照することができ、ここでは繰り返さない。
図５Ｆは、図５Ｄに示す構造から形成された別の構造を示す。いくつかの実施形態では、図５Ｅに示すように、ゲート間誘電体層５７および第２の初期スリット開口５５Ｂを形成することができる。ゲート間誘電体層５７は、隣接する導体層５８の間に配置され、隣接する導体層５８の間にエアギャップがなくてもよい。ゲート間誘電体層５７は、隣接する導体層５８の間に複合層を含むことができる。ゲート間誘電体層５７および第２の初期スリット開口５５Ｂを形成するための材料、構造、および製造プロセスは、図３Ｂに示すゲート間誘電体層３７および第２の初期スリット開口３５Ｂを形成するための材料、構造、および製造プロセスの説明を参照することができ、ここでは繰り返さない。
再び図１０を参照すると、ゲート間誘電体層および第２の初期スリット開口の形成後、第２のスリット構造の底部にドープ領域が形成され、第２の初期スリット構造からスリット構造が形成される（工程１００６）。図５Ｇおよび図５Ｈはそれぞれ、それぞれの構造を示す。
図５Ｇおよび図５Ｈに示すように、それぞれの基板５０内にドープ領域５６が形成され、スタック構造を貫通して、基板５０（例えば、それぞれのドープ領域５６）を露出させるスリット構造（例えば、図５Ｇの５５０Ａおよび図５Ｈの５５０Ｂ）が形成される。ドープ領域５６およびスリット開口５５０Ａ／５５０Ｂを形成するための具体的な製造プロセスは、ドープ領域３６およびスリット開口３５０Ａ／３５０Ｂを形成するための製造プロセスの説明を参照すべきであり、ここでは繰り返さない。
再び図１０を参照すると、ドープ領域およびスリット構造の形成後、スリット構造内に絶縁構造体が形成され、絶縁構造体内にソース接点が形成される（工程１００８）。図５Ｉおよび図５Ｊはそれぞれ、それぞれの構造を示す。
図５Ｉおよび図５Ｊに示すように、それぞれの絶縁構造体５２０Ａ／５２０Ｂには、絶縁構造体（例えば、図５Ｉの５２０Ａおよび図５Ｊの５２０Ｂ）およびソース接点５２１が形成されている。いくつかの実施形態では、ソース接点５２１は、それぞれのドープ領域３６に接触する。絶縁構造体５２０Ａ／５２０Ｂおよびソース接点５２１を形成するための材料および製造プロセスの説明は、図３Ｉおよび図３Ｊに示す絶縁構造体３２０Ａ／３２０Ｂおよびソース接点５２１を形成するための材料および製造プロセスの説明を参照すべきであり、ここでは繰り返さない。
図６Ａ～図６Ｉは、いくつかの実施形態による、構造２００からの隣接する導体層の間にゲート間誘電体層を有するメモリデバイスを形成するための「ゲートラスト」方法を示す。具体的には、図６Ａ、図６Ｂ、図６Ｄ、図６Ｆ、および図６Ｈは、複数の第１の層の各々の全体からゲート間誘電体層を形成するための製造プロセスを示し、図６Ａ、図６Ｃ、図６Ｅ、図６Ｇ、および図６Ｉは、複数の第１の層の各々の一部からゲート間誘電体層を形成するための製造プロセスを示す。いくつかの実施形態では、図６Ａ、図６Ｂ、図６Ｄ、図６Ｆ、および図６Ｈは、メモリデバイス１０４を形成するための製造プロセスを示し、図６Ａ、図６Ｃ、図６Ｅ、図６Ｇ、図６Ｉは、メモリデバイス１０６を形成するための製造プロセスを示す。この「ゲートラスト」法では、第１の層２１１はゲート間誘電体層を形成するための誘電材料を含み、第２の層２１２はゲート電極として機能する導体層を形成するための犠牲材料を含む。誘電材料は、酸化ケイ素及び／又は窒化ケイ素を含んでもよい。いくつかの実施形態では、第１の層２１１は窒化ケイ素を含む。いくつかの実施形態では、第２の層２１２は、第１の層２１１の材料とは異なる材料を含む。いくつかの実施形態では、第２の層２１２は、ポリシリコン、炭素、及び／又は有機膜を含む。図９Ｄは、図６Ａ～図６Ｉに示す製造プロセスのためのフローチャート９６０を示す。
図６Ａに示すように、製造プロセスの開始時に、複数の第２の層が除去される（工程９６２）。図６Ａは、対応する構造を示す。
いくつかの実施形態では、等方性エッチングプロセス（例えば、ウェットエッチング）を実行して、第２の層２１２を除去し、ブロッキング層２３１および基板２０を露出させる。複数の側方凹部６２は、第２の層２１２の除去から第１の初期スリット開口２５を通って形成することができる。ブロッキング層２３１の一部は、側方凹部６２によって露出され得る。
再び図９Ｄを参照すると、第２の層の除去および側方凹部の形成の後、ゲート間誘電体層が隣接する側方凹部の間に形成され、第２の初期スリット開口が形成される（工程９６４）。図６Ｂおよび図６Ｃはそれぞれ、対応する構造を示す。
いくつかの実施形態では、図６Ａおよび図６Ｂのゲート間誘電体層６７は、第１の初期スリット開口２５および側方凹部６２を介して第１の層２１１を酸化することによって形成される。いくつかの実施形態では、複数のゲート間誘電体層６７を形成するために、各ゲート間誘電体層３７が酸窒化ケイ素及び／又は酸化ケイ素の所望の数の副層を含むように、酸素拡散濃度が制御される。各複合層の具体的な構造は、本開示の実施形態によって限定されるべきではない。第２の初期スリット開口（例えば、図６Ｂの６５Ａおよび図６Ｃの６５Ｂ）は、それぞれの第１の初期スリット開口（例えば、図６Ａの２５）から第１の層２１１上に酸化プロセスによって形成されてもよい。いくつかの実施形態では、酸化層６１は、酸素と基板２０との間の酸化反応から第２の初期スリット構造６５Ａ／６５Ｂの底部で基板２０の上に形成されてもよい。
図６Ｂは、各第１の層２１１を完全酸化して各ゲート間誘電体層を形成した構造を示している。図６Ｂに示すように、各第１の層２１１全体部分の酸化から酸化反応を実行して、ゲート間誘電体層６７を形成してもよい。各ゲート間誘電体層６７は、後に形成される隣接する導体層の間に、それぞれの第１の層２１１の全体部分から形成される少なくとも酸窒化ケイ素の副層を含む複合層を含んでもよい。いくつかの実施形態では、各複合層は、少なくとも酸窒化ケイ素の副層と、少なくとも酸化ケイ素の副層とを含む。いくつかの実施形態では、各複合層は、図８Ｂに示す構造などの、酸窒化ケイ素および酸化ケイ素の複数の交互に配置された副層を含む。
図６Ｃは、各第１の層２１１を部分的に酸化してゲート間誘電体層６７を形成した構造を示す。ゲート間誘電体層６７は、各第１の層２１１の全体部分ではなく外側部分の酸化から形成される一対の複合層（例えば、６７－１および６７－２）を含んでもよい。図６Ｃに示すように、酸化反応を実行して、各第１の層２１１の外側部分からゲート間誘電体層６７を形成してもよい。各ゲート間誘電体層６７は、続いて形成される隣接する導体層の間に形成された一対の複合層（例えば、６７－１および６７－２）を含むことができる。各複合層は、第１の層２１１の外側部分から形成されてもよい。いくつかの実施形態では、複合層６７－１は、第１の層２１１の上部（例えば、第１の層２１１の上面から第１の層２１１の内部に延在する部分）から形成され、複合層６７－２は、同じ第１の層２１１の底部（例えば、第１の層２１１の下面から第１の層２１１の内部に延在する部分）から形成される。第１の層２１１の未反応部分は、複合層６７－１および６７－２に挟まれていても囲まれていてもよく、未反応誘電体層６７０（例えば、窒化ケイ素からなる）と称されてもよい。いくつかの実施形態では、ゲート間誘電体層６７は、一対の複合層６７－１および６７－２と、複合層６７－１および６７－２の間の未反応誘電体層６７０とを含む。複合層６７－１および６７－２、ならびに未反応誘電体層６７０の厚さは、それぞれ酸化プロセスによって決定することができ、未反応誘電体層６７０の厚さはゼロより大きい。いくつかの実施形態では、各複合層６７－１／６７－２は、少なくとも酸窒化ケイ素の副層を含む。いくつかの実施形態では、各複合層６７－１／６７－２は、少なくとも酸窒化ケイ素の副層と、少なくとも酸化ケイ素の副層とを含む。いくつかの実施形態では、各複合層は、図８Ｂに示す構造などの、酸窒化ケイ素および酸化ケイ素の複数の交互に配置された副層を含む。いくつかの実施形態では、ゲート間誘電体層６７は、一対の複合層６７－１および６７－２と、複合層６７－１および６７－２の間の未反応誘電体層６７０とを含む。すなわち、ゲート間誘電体層６７は、酸窒化ケイ素および酸化ケイ素の副層の２つの交互に配置されたスタックによって挟まれた窒化ケイ素の副層を含む。
再び図９Ｄを参照すると、ゲート間誘電体層の形成後、複数の導体層およびスリット開口が形成される（工程９６６）。図６Ｄおよび図６Ｅはそれぞれ、対応する構造を示す。
図６Ｄおよび図６Ｅに示すように、それぞれの第２の初期スリット開口６５Ａ／６５Ｂから複数の導体層６８およびそれぞれのスリット開口（例えば、図６Ｄの６５０Ａおよび図６Ｅの６５０Ｂ）が形成されている。いくつかの実施形態では、導体材料層を各側方凹部６２内に堆積させて、それぞれの第２の初期スリット開口６５Ａ／６５Ｂを通して側方凹部６２内の空間を充填することができ、リセスエッチング（例えば、ドライ及び／又はウェットエッチング）を実行して、第２の初期スリット開口６５Ａ／６５Ｂの側壁上の余分な導体材料層および複合層６７－１／６７－２の一部を除去し、それぞれの導体層６８およびそれぞれのスリット開口６５０Ａ／６５０Ｂを形成することができる。いくつかの実施形態では、導体層６８は、タングステン、銅、アルミニウム、コバルト、ケイ化物、ドープポリシリコン及び／又はポリシリコンを含む。いくつかの実施形態では、接着層６２４は、例えば、導体材料層とゲート間誘電体層６７との間の接着性を改善するために、導体材料層の堆積前にそれぞれの第２の初期スリット開口を通して側方凹部６２内に堆積される。いくつかの実施形態では、接着層６２４は、チタン（Ｔｉ）及び／又は窒化チタン（ＴｉＮ）を含む。いくつかの実施形態では、導体材料層および接着層６２４はそれぞれ、ＣＶＤ、ＡＬＤ、ＬＰＣＶＤ、及び／又はＰＶＤのうちの１つ以上などの適切な方法によって堆積される。
再び図９Ｄを参照すると、導体層の形成後、スリット開口の底部の基板内にドープ領域が形成され、スリット開口内に絶縁構造体が形成される（工程９６８）。図６Ｆおよび図６Ｇはそれぞれ、対応する構造を示す。
図６Ｆおよび図６Ｇに示すように、それぞれのドープ領域６６を基板２０内に形成することができる。ドープ領域１６は、基板１０内に形成された適切なドープ（例えば、Ｐ型又はＮ型）半導体領域を含むことができ、基板２０の極性とは反対である。イオン注入などの適切なドーピングプロセスを実行して、ドープ領域６６を形成することができる。いくつかの実施形態では、ドープ領域６６は、ドープシリコンを含む。
それぞれの絶縁構造体（例えば、図６Ｆの６２０Ａおよび図６Ｇの６２０Ｂ）を形成して、それぞれの導体層６８を引き続いて形成されるソース接点から絶縁することができる。いくつかの実施形態では、絶縁構造体６２０Ａ／６２０Ｂはそれぞれ、それぞれのスリット開口の側壁を覆い、基板２０（例えば、それぞれのドープ領域６６）を露出させる。いくつかの実施形態では、絶縁構造体６２０Ａは、ゲート間誘電体層６７の複合層の側面、導体層６８、および接着層６２４を覆う。いくつかの実施形態では、絶縁構造体６２０Ｂは、ゲート間誘電体層６７の複合層の側面、ゲート間誘電体層６７の未反応誘電体層６７０、導体層６８、および接着層６２４を覆う。絶縁構造体６２０Ａ／６２０Ｂを形成するために、それぞれのスリット開口６５０Ａ／６５０Ｂの側壁を覆うように適切な絶縁材料を堆積させることができ、スリット開口６５０Ａ／６５０Ｂの側壁および底部上の絶縁材料の余分な部分を除去するために適切なリセスエッチング（例えば、ドライエッチング及び／又はウェットエッチング）を実行することができる。それぞれの酸化層６１は、リセスエッチングプロセスによって除去することもできる。絶縁構造体６２０Ａ／６２０Ｂは、スリット開口６５０Ａ／６５０Ｂ内に形成することができる。いくつかの実施形態では、絶縁構造体１２０は酸化ケイ素を含み、ＣＶＤ、ＡＬＤ、ＬＰＣＶＤ、及び／又はＰＶＤのいずれか１つによって堆積される。様々な実施形態において、それぞれの絶縁構造体６２０Ａ／６２０Ｂおよびドープ領域６６を形成する順序は、異なる製造工程に基づいて変更することができ、本開示の実施形態によって限定されるべきではない。
再び図９Ｄを参照すると、絶縁構造体およびドープ領域の形成後、ソース接点が絶縁構造体内に形成される（工程９７０）。図６Ｈおよび図６Ｉはそれぞれ、対応する構造を示す。
図６Ｈおよび図６Ｉに示すように、ソース接点６２１が、それぞれの絶縁構造体６２０Ａ／６２０Ｂ内に形成される。ソース接点６２１は、それぞれのドープ領域６６に接触し、ドープ領域６６および基板２０を介して半導体チャネル２４との電気的接続を形成することができる。ソース接点６２１は、タングステン、コバルト、銅、アルミニウム、ケイ化物、及び／又はドープポリシリコンのうちの１つ以上を含むことができ、ＣＶＤ、ＰＶＤ、及び／又はＡＬＤのうちの１つ以上によって堆積させることができる。絶縁構造体６２０Ａ／６２０Ｂおよびソース接点６２１の余分な材料を除去するために、適切なＣＭＰ及び／又はリセスエッチングを実行することができる。
いくつかの実施形態では、「ゲートラスト」方法はまた、例えば一貫して垂直方向に沿って延在する、側方部分のない半導体チャネルを有するメモリデバイスを形成するために使用される。例えば、メモリデバイスを形成するために、半導体チャネル５４（例えば、図５Ｃに示す）と同様又は同一の半導体チャネルをスタック構造に形成することができる。スタック構造５１とは異なるスタック構造は、図６Ａ～図６Ｉに示すスタック構造と同様又は同一の、複数の交互に配置された誘電材料層の第１の層および犠牲材料層の第２の層を有することができる。いくつかの実施形態では、第１の層は窒化ケイ素を含み、第２の層は、ポリシリコン、炭素、及び／又は有機膜など、第１の層とは異なる材料を含む。図６Ａに示す製造工程と同様に、第２の層を除去して複数の側方凹部を形成することができる。次いで、第１の層は、図６Ｂ～図６Ｃに示される酸化プロセスと同様の酸化反応を使用して酸化されて、複数のゲート間誘電体層を形成することができる。スタック構造は、図６Ｄ～図６Ｉに示す製造プロセスを使用してさらに処理されて、例えば、ソース接点、絶縁構造体、および導体層などの他の部品を形成することができる。メモリデバイスを形成するための材料および製造プロセスの詳細な説明は、図５Ａ～図５Ｊおよび図６Ａ～図６Ｉの説明を参照することができ、したがってここでは繰り返さない。
様々な実施形態では、第１の層及び／又は第２の層の材料に基づいて、ゲート間誘電体層は、本開示で導入される材料とは異なる材料を含むことができる。本開示の方法を使用することにより、第１の層及び／又は第２の層は、適切な反応（例えば、酸化及び／又は窒化反応）を受けて、それぞれのゲート間誘電体層内に少なくとも高ｋ誘電体材料の副層を形成することができる。例えば、ｘ８１は酸化ハフニウム（ＨｆＯｘ）を含んでもよく、ｘ８２は酸窒化ハフニウム（ＨｆＯｘＮｙ、例えばＨｆＯＮ）を含んでもよい。いくつかの実施形態では、メモリデバイス１０２および１０４のゲート間誘電体層１７は、第１の層２１１の除去によって形成される側方凹部を充填するために酸化ハフニウムを堆積し、導体層１８の間の酸化ハフニウムに対して酸化及び／又は窒化プロセスを実行して、ゲート間誘電体層１７に少なくとも酸窒化ハフニウムの副層を形成することによって形成することができる。いくつかの実施形態では、「ゲートファースト」方法では、第２の層２１２はハフニウムを含み、メモリデバイス１０１、１０３、１０５、および１０６のゲート間誘電体層１７（例えば、各々が「ゲートファースト」法によって形成される）は少なくとも酸窒化ハフニウムの副層を含む。いくつかの実施形態では、「ゲートラスト」方法では、第１の層２１１はハフニウムを含み、メモリデバイス１０４および１０６のゲート間誘電体層１７（例えば、各々が「ゲートラスト」法によって形成される）は少なくとも酸窒化ハフニウムの副層を含む。ゲート間誘電体層の具体的な材料は、本開示の実施形態によって限定されるべきではない。
いくつかの実施形態では、３Ｄメモリデバイスを形成するための方法は、以下の工程を含む。まず、基板の上に交互に配置された複数の第１の層と複数の第２の層とのスタック構造に初期チャネルホールを形成する。初期チャネルホールの側壁において、複数の第１の層の各々の側面と複数の第２の層の各々の側面との間にオフセットが形成され、チャネルホールが形成される。半導体チャネルは、チャネルホールをチャネル形成構造体で充填することによって形成され、半導体チャネルは、それぞれの第２の層の底部をそれぞれ囲む複数の第１のメモリ部分と、それぞれが隣接する第１のメモリ部分を接続する複数の第２のメモリ部分とを含むメモリ層を有する。また、複数の第１の層を除去し、複数の第２の層から複数の導体層を形成する。隣接する導体層の間には、ゲート間誘電体層が形成されている。ゲート間誘電体層は、酸窒化ケイ素の少なくとも１つの副層と、エアギャップとを含む。
いくつかの実施形態では、複数の第１の層を除去することは、スタック構造を貫通する第１の初期スリット開口を形成することと、基板を露出させることと、半導体チャネルの一部を露出させる複数の側方凹部を形成するために、第１の初期スリットを通して複数の第１の層を除去することとを含む。
いくつかの実施形態では、チャネルホールをチャネル形成構造体で充填することは、チャネルホールの側壁の上にブロッキング層を形成することと、ブロッキング層の上にメモリ層を形成することと、メモリ層の上にトンネル層を形成することと、トンネル層の上に半導体層を形成することと、チャネルホールを充填するために半導体層の上に誘電体コアを形成することとを含む。
いくつかの実施形態では、複数の導体層、ゲート間誘電体層、および第２の初期スリット開口を形成することは、複数の第２の層の各々の一部からの複合層、それぞれの導体層を形成するそれぞれの第２の層の残りの部分、隣接する導体層上にあり、ゲート間誘電体層を形成する互いに対向する一対の複合層を形成することを含み、第１の初期スリット開口は第２の初期スリット開口を形成し、複合層は酸窒化ケイ素の少なくとも１つの副層を有する。
いくつかの実施形態では、複数の第２の層はポリシリコンを含み、複合層を形成することは、第１の初期スリット開口および複数の側方凹部を通して、複数の第２の層に対して酸化反応および窒化反応のうちの１つ以上を実行することを含む。複数の第２の層の各々の反応部分は、それぞれの複合層を形成し、複数の第２の層の各々の未反応部分は、それぞれの導体層を形成する。
いくつかの実施形態では、複合層は、それぞれの第２の層の上部および底部のそれぞれから形成される。
いくつかの実施形態では、ゲート間誘電体層を形成することは、一対の複合層の間にエアギャップを形成することをさらに含む。
いくつかの実施形態では、複合層を形成することは、複合層が酸窒化ケイ素の少なくとも１つの副層を含むように酸素拡散濃度を制御することを含む。
いくつかの実施形態では、複合層を形成することは、複合層が酸窒化ケイ素の少なくとも１つの副層および酸化ケイ素の少なくとも１つの副層を含むように酸素拡散濃度を制御することをさらに含む。
いくつかの実施形態では、複合層を形成することは、複合層が複数の交互に配置された酸窒化ケイ素の副層および酸化ケイ素の副層を含むように酸素拡散濃度を制御することをさらに含む。
いくつかの実施形態では、オフセットを形成することは、初期チャネルホールの側壁上の複数の第１の層の各々の側面の一部を除去することを含む。
いくつかの実施形態では、複数の第１の層の各々の側面の一部を除去することは、複数の第２の層の上の複数の第１の層を選択的にエッチングするリセスエッチングプロセスを実行することを含む。
いくつかの実施形態では、複数の第１の層および複数の第２の層は、基板の上に初期スタック構造を形成するために、基板の上に複数の第１の材料層および複数の第２の材料層を交互に堆積することによって形成される。複数の第１の材料層は、複数の第２の材料層とは異なるエッチング選択性を有してもよい。いくつかの実施形態では、複数の第１の層および複数の第２の層はまた、複数の第１の材料層および複数の第２の材料層を繰り返しエッチングして、階段構造に配置された複数の第１の層および複数の第２の層を有するスタック構造を形成することによって形成される。
いくつかの実施形態では、複数の第１の材料層を堆積させることは、窒化ケイ素材料層、酸化ケイ素材料層、又は酸窒化ケイ素材料層のうちの少なくとも１つを堆積させることを含む。
いくつかの実施形態では、方法は、第２の初期スリット開口の底部の基板内にドープ領域を形成するステップと、スリット開口の側壁に複数の導体層を露出させ、スリット開口の底部に基板を露出させるために複合層の一部を除去することによって第２の初期スリット開口からスリット開口を形成するステップと、スリット開口内に絶縁構造体を形成するステップとをさらに含む。絶縁構造体は、複数の導体層の露出部分の上にあり、スリット開口の底部で基板を露出させてもよい。方法はまた、絶縁構造体内にドープ領域と接触するソース接点を形成するステップを含むことができる。
いくつかの実施形態では、スリット開口内に絶縁構造体を形成することは、複数の導体層の露出部分および隣接する導体層の間のゲート間誘電体層を覆う酸化ケイ素層の層を堆積することを含み、ソース接点を形成することは、絶縁構造体内にタングステン、コバルト、銅、アルミニウム、ポリシリコン、ドープシリコン、又はケイ化物のうちの少なくとも１つを堆積することを含む。
いくつかの実施形態では、３Ｄメモリデバイスを形成するための方法は、基板の上に交互に配置された複数の第１の層および複数の第２の層のスタック構造に初期チャネルホールを形成するステップと、初期チャネルホールの側壁上で複数の第１の層の各々の側面と複数の第２の層の各々の側面との間にオフセットを形成してチャネルホールを形成するステップと、チャネルホールをチャネル形成構造体で充填することによって半導体チャネルを形成するステップとを含む。半導体チャネルは、それぞれの第２の層の底部をそれぞれ囲む複数の第１のメモリ部分と、それぞれが隣接する第１のメモリ部分を接続する複数の第２のメモリ部分とを含むメモリ層を有することができる。本方法はまた、複数の第１の層を除去するステップと、それぞれの第２の層の中間部分から複数の導体層をそれぞれ形成するステップと、第２の層の表面部分から複合層を形成するステップであって、複合層は酸窒化ケイ素の少なくとも１つの副層を含む、形成するステップと、隣接する導体層の間にエアギャップを形成するステップとを含むことができる。
いくつかの実施形態では、複数の第１の層を除去することは、スタック構造を貫通する第１の初期スリット開口を形成することと、基板を露出させることと、半導体チャネルの一部を露出させる複数の側方凹部を形成するために、第１の初期スリットを通して複数の第１の層を除去することとを含む。
いくつかの実施形態では、チャネルホールをチャネル形成構造体で充填することは、チャネルホールの側壁の上にブロッキング層を形成することと、ブロッキング層の上にメモリ層を形成することと、メモリ層の上にトンネル層を形成することと、トンネル層の上に半導体層を形成することと、チャネルホールを充填するために半導体層の上に誘電体コアを形成することとを含む。
いくつかの実施形態では、複数の導体層、複合層、エアギャップ、および第２の初期スリット開口を形成することは、複数の第２の層の各々の上部および底部の各々から複合層を形成することを含み、上部と底部との間の中間部はそれぞれの導体層を形成し、隣接する導体層の間の複数の側方凹部の各々の未充填部分はエアギャップを形成し、第１の初期スリット開口は第２の初期スリット開口を形成する。
いくつかの実施形態では、複数の第２の層はポリシリコンを含み、複合層を形成することは、第１の初期スリット開口および複数の側方凹部を通して、複数の第２の層に対して酸化反応および窒化反応のうちの１つ以上を実行することを含む。複数の第２の層の各々の反応上部および底部は、それぞれの複合層を形成することができ、複数の第２の層の各々の反応上部と底部との間の未反応部分は、それぞれの導体層を形成することができる。
いくつかの実施形態では、複合層を形成することは、複合層が酸窒化ケイ素の少なくとも１つの副層を含むように酸素拡散濃度を制御することを含む。
いくつかの実施形態では、複合層を形成することは、複合層が酸窒化ケイ素の少なくとも１つの副層および酸化ケイ素の少なくとも１つの副層を含むように酸素拡散濃度を制御することをさらに含む。
いくつかの実施形態では、複合層を形成することは、複合層が複数の交互に配置された酸窒化ケイ素の副層および酸化ケイ素の副層を含むように酸素拡散濃度を制御することをさらに含む。
いくつかの実施形態では、オフセットを形成することは、初期チャネルホールの側壁上の複数の第１の層の各々の側面の一部を除去することを含む。
いくつかの実施形態では、複数の第１の層の各々の側面の一部を除去することは、複数の第２の層の上の複数の第１の層を選択的にエッチングするリセスエッチングプロセスを実行することを含む。
いくつかの実施形態では、複数の第１の層および複数の第２の層は、基板の上に初期スタック構造を形成するために、基板の上に複数の第１の材料層および複数の第２の材料層を交互に堆積することによって形成される。複数の第１の材料層は、複数の第２の材料層とは異なるエッチング選択性を有してもよい。いくつかの実施形態では、複数の第１の層および複数の第２の層はまた、複数の第１の材料層および複数の第２の材料層を繰り返しエッチングして、階段構造に配置された複数の第１の層および複数の第２の層を有するスタック構造を形成することによって形成される。
いくつかの実施形態では、複数の第１の材料層を堆積させることは、窒化ケイ素材料層、酸化ケイ素材料層、又は酸窒化ケイ素材料層のうちの少なくとも１つを堆積させることを含む。
いくつかの実施形態では、方法は、第２の初期スリット開口の底部の基板内にドープ領域を形成するステップと、スリット開口の側壁に複数の導体層を露出させ、スリット開口の底部に基板を露出させるために複合層の一部を除去することによって第２の初期スリット開口からスリット開口を形成するステップと、スリット開口内に絶縁構造体を形成するステップとをさらに含む。絶縁構造体は、複数の導体層の露出部分の上にあり、スリット開口の底部で基板を露出させてもよい。いくつかの実施形態では、方法はまた、絶縁構造体内にドープ領域と接触するソース接点を形成するステップを含む。
いくつかの実施形態では、スリット開口内に絶縁構造体を形成することは、複数の導体層の露出部分および隣接する導体層の間のゲート間誘電体層を覆う酸化ケイ素層の層を堆積することを含み、ソース接点を形成することは、絶縁構造体内にタングステン、コバルト、銅、アルミニウム、ポリシリコン、ドープシリコン、又はケイ化物のうちの少なくとも１つを堆積することを含む。
いくつかの実施形態では、３Ｄメモリデバイスは、ゲート間誘電体構造によって互いに絶縁された複数の導体層を含むスタック構造を含む。ゲート間誘電体構造は、酸窒化ケイ素の副層と、基板の上面に垂直な方向に沿って隣接する導体層間のエアギャップとを少なくとも含むことができる。３Ｄメモリデバイスはまた、スタック構造の上面から基板まで延在する半導体チャネルを含む。半導体チャネルは、それぞれの導体層の底部をそれぞれ囲む複数の第１のメモリ部分と、それぞれが隣接する第１のメモリ部分を接続する複数の第２のメモリ部分とを有するメモリ層を含むことができる。複数の第１のメモリ部分および複数の第２のメモリ部分は、基板の上面に垂直な垂直方向に沿って千鳥状に配置されてもよく、ソース構造は、スタック構造の上面から基板まで延在してもよい。
いくつかの実施形態では、ゲート間誘電体構造は、隣接する導体層の間にゲート間誘電体層を含み、ゲート間誘電体層は、隣接する導体層上の一対の複合層と、一対の複合層の間のエアギャップとを含む。一対の複合層はそれぞれ、少なくとも酸窒化ケイ素の副層を有することができる。
いくつかの実施形態では、一対の複合層はそれぞれ、酸化ケイ素の副層および酸窒化ケイ素の副層を少なくとも含む。
いくつかの実施形態では、一対の複合層はそれぞれ、複数の交互に配置された酸化ケイ素の副層および酸窒化ケイ素の副層を含む。
いくつかの実施形態では、複数の第１のメモリ部分はそれぞれ、垂直方向に沿った垂直部分と、基板の上面に平行な横方向に沿った少なくとも１つの側方部分とを含む。垂直部分および少なくとも１つの側方部分は、それぞれの導体層を垂直方向および横方向に部分的に囲んでもよい。
いくつかの実施形態では、半導体チャネルの側壁から半導体チャネルの中心への半径方向に沿って、半導体チャネルは、ブロッキング層と、ブロッキング層の上のメモリ層と、複数のメモリ部分の上のトンネル層と、トンネル層の上の半導体層と、半導体層の上の誘電体コアとを含む。
いくつかの実施形態では、各複合層は、垂直方向に沿って複数の第１のメモリ部分それぞれの垂直部分の端部の間に位置する。
いくつかの実施形態では、ブロッキング層は、第１のブロッキング層および第２のブロッキング層のうちの少なくとも一方を含む。第１のブロッキング層は、酸化アルミニウム（ＡｌＯ）、酸化ハフニウム（ＨｆＯ２）、酸化ランタン（ＬａＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）、それらのケイ酸塩、それらの窒素ドープ化合物、又はそれらの合金のうちの１つ以上を含むことができ、第２のブロッキング層は、酸化ケイ素、酸窒化ケイ素、および窒化ケイ素のうちの１つ以上を含む。いくつかの実施形態では、メモリ層は、タングステン、モリブデン、タンタル、チタン、白金、ルテニウム、それらの合金、それらのナノ粒子、それらのケイ化物、ポリシリコン、アモルファスシリコン、ＳｉＮ、又はＳｉＯＮのうちの少なくとも１つを含む電荷トラップ材料を含む。いくつかの実施形態では、トンネル層は、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、誘電性金属酸化物、誘電性金属酸窒化物、誘電性金属ケイ酸塩、又はそれらの合金のうちの少なくとも１つを含む。いくつかの実施形態では、半導体層は、１元素半導体材料、ＩＩＩ－Ｖ族化合物半導体材料、ＩＩ－ＶＩ族化合物半導体材料、又は有機半導体材料のうちの少なくとも１つを含む。いくつかの実施形態では、誘電体コアはＳｉＯを含む。
いくつかの実施形態では、複数の導体層はそれぞれ、Ｗ、Ｃｏ、Ａｌ、ドープシリコン、ケイ化物、およびそれらの組み合わせのうちの１つ以上の層を含む。いくつかの実施形態では、ソース構造はそれぞれ、絶縁構造体と、絶縁構造体内のソース接点とを含む。ソース接点は、基板と導電的に接触してもよい。絶縁構造体は、酸化ケイ素を含むことができ、ソース接点は、Ｗ、Ｃｏ、Ａｌ、ドープシリコン、ケイ化物、およびそれらの組み合わせのうちの１つ以上を含む。
特定の実施形態の前述の説明は、本開示の一般的な性質を明らかにするので、他者は、当業者の技能の範囲内で知識を適用することによって、本開示の一般的な概念から逸脱することなく、過度の実験を行うことなく、そのような特定の実施形態を様々な用途に容易に修正及び／又は適合させることができる。したがって、そのような適合および修正は、本明細書に提示された教示およびガイダンスに基づいて、開示された実施形態の均等物の意味および範囲内にあることが意図されている。本明細書の表現又は用語は、本明細書の用語又は表現が教示およびガイダンスに照らして当業者によって解釈されるように、限定ではなく説明を目的とするものであることを理解されたい。
本開示の実施形態は、指定された機能およびその関係の実装を示す機能的構成要素を用いて上述されている。これらの機能的構成要素の境界は、説明の便宜上、本明細書では任意に定義されている。指定された機能およびそれらの関係が適切に実行される限り、代替の境界を定義することができる。
発明の概要および要約のセクションは、発明者によって企図される本開示のすべてではないが１つ又は複数の典型的な実施形態を記載することができ、したがって、本開示および添付の特許請求の範囲を決して限定することを意図するものではない。
本開示の幅および範囲は、上述の典型的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびそれらの均等物に従ってのみ定義されるべきである。
Claims (39)
- 三次元（３Ｄ）メモリデバイスを形成するための方法であって、
基板の上に交互に配置された複数の第１の層および複数の第２の層のスタック構造内に初期チャネルホールを形成するステップと、
前記初期チャネルホールの側壁上の前記複数の第１の層の各々の側面と前記複数の第２の層の各々の側面との間にオフセットを形成してチャネルホールを形成するステップと、
前記チャネルホールをチャネル形成構造体で充填することによって半導体チャネルを形成するステップであって、前記半導体チャネルが、それぞれがそれぞれの第２の層の底部を囲む複数の第１のメモリ部分と、それぞれが隣接する第１のメモリ部分を接続する複数の第２のメモリ部分とを備えるメモリ層を有するステップと、
前記複数の第１の層を除去するステップと、
前記複数の第２の層から複数の導体層を形成するステップと、
前記隣接する導体層の間にゲート間誘電体層を形成するステップであって、前記ゲート間誘電体層が、酸窒化ケイ素の少なくとも１つの副層とエアギャップとを含むステップと、を含む方法。 - 前記複数の第１の層を除去するステップは、
前記スタック構造を貫通して延在する第１の初期スリット開口を形成し、前記基板を露出させるステップと、
前記半導体チャネルの一部を露出させる複数の側方凹部を形成するために、前記第１の初期スリットを通して前記複数の第１の層を除去するステップと、を含む、請求項１に記載の方法。 - 前記チャネルホールをチャネル形成構造体で充填するステップは、
前記チャネルホールの側壁の上にブロッキング層を形成するステップと、
前記ブロッキング層の上に前記メモリ層を形成するステップと、
前記メモリ層の上にトンネル層を形成するステップと、
前記トンネル層の上に半導体層を形成するステップと、
前記半導体層の上に誘電体コアを形成して前記チャネルホールを充填するステップと、を含む、請求項２に記載の方法。 - 前記複数の導体層、前記ゲート間誘電体層、および第２の初期スリット開口を形成するステップは、
前記複数の第２の層の各々の一部から複合層を形成するステップであって、前記それぞれの第２の層の残りの部分がそれぞれの導体層を形成し、前記隣接する導体層上にあり、互いに対向する一対の複合層が、前記ゲート間誘電体層を形成し、前記第１の初期スリット開口が第２の初期スリット開口を形成し、前記複合層が酸窒化ケイ素の少なくとも１つの副層を有する、ステップと、を含む、請求項２又は３に記載の方法。 - 前記複数の第２の層はポリシリコンを含み、前記複合層を形成するステップは、
前記第１の初期スリット開口および前記複数の側方凹部を通して、前記複数の第２の層に対して酸化反応および窒化反応のうちの１つ以上を実行するステップであって、前記複数の第２の層の各々の反応部分は前記それぞれの複合層を形成し、前記複数の第２の層の各々の未反応部分は前記それぞれの導体層を形成する、請求項４に記載の方法。 - 複合層は、前記それぞれの第２の層の上部および底部のそれぞれから形成される、請求項５に記載の方法。
- 前記ゲート間誘電体層を形成するステップは、前記一対の複合層の間に前記エアギャップを形成するステップをさらに含む、請求項６に記載の方法。
- 前記複合層を形成するステップは、前記複合層が前記酸窒化ケイ素の少なくとも１つの副層を含むように前記酸素拡散濃度を制御するステップを含む、請求項４から７のいずれか一項に記載の方法。
- 前記複合層を形成するステップは、前記複合層が酸窒化ケイ素の少なくとも１つの副層および酸化ケイ素の少なくとも１つの副層を含むように前記酸素拡散濃度を制御するステップをさらに含む、請求項８に記載の方法。
- 前記複合層を形成するステップは、前記複合層が複数の交互に配置された酸窒化ケイ素の副層および酸化ケイ素の副層を含むように前記酸素拡散濃度を制御するステップをさらに含む、請求項９に記載の方法。
- 前記オフセットを形成するステップは、前記初期チャネルホールの前記側壁上の前記複数の第１の層の各々の前記側面の一部を除去するステップを含む、請求項１から１０のいずれか一項に記載の方法。
- 前記複数の第１の層の各々の前記側面の前記一部を除去するステップは、前記複数の第２の層の上の前記複数の第１の層を選択的にエッチングするリセスエッチングプロセスを実行するステップを含む、請求項１１に記載の方法。
- 前記複数の第１の層および前記複数の第２の層は、
前記基板の上に初期スタック構造を形成するために、前記基板の上に複数の第１の材料層および複数の第２の材料層を交互に堆積させるステップであって、前記複数の第１の材料層が、前記複数の第２の材料層とは異なるエッチング選択性を有するステップと、
前記複数の第１の材料層および前記複数の第２の材料層を繰り返しエッチングして、階段構造に配置された前記複数の第１の層および前記複数の第２の層を有する前記スタック構造を形成するステップと、によって形成される、請求項１から１２のいずれか一項に記載の方法。 - 前記複数の第１の材料層を堆積させるステップは、窒化ケイ素材料層、酸化ケイ素材料層、又は酸窒化ケイ素材料層のうちの少なくとも一つを堆積させるステップを含む、請求項１３に記載の方法。
- 前記第２の初期スリット開口の底部で前記基板内にドープ領域を形成するステップと、
前記複合層の一部を除去して前記スリット開口の側壁上の前記複数の導体層を露出させ、前記スリット開口の底部で前記基板を露出させることによって、前記第２の初期スリット開口からスリット開口を形成するステップと、
前記スリット開口に絶縁構造体を形成するステップであって、前記絶縁構造体が、前記複数の導体層の前記露出部分の上にあり、前記スリット開口の底部で前記基板を露出させるステップと、
前記絶縁構造体内に前記ドープ領域と接触するソース接点を形成するステップと、をさらに含む、請求項４から１４のいずれか一項に記載の方法。 - 前記スリット開口内に絶縁構造体を形成することは、前記複数の導体層の前記露出部分および隣接する導体層の間の前記ゲート間誘電体層を覆う酸化ケイ素層の層を堆積するステップを含み、
前記ソース接点を形成することは、前記絶縁構造体内にタングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープシリコン、又はケイ化物のうちの少なくとも１つを堆積するステップを含む、請求項１５に記載の方法。 - 三次元（３Ｄ）メモリデバイスを形成するための方法であって、
基板の上に交互に配置された複数の第１の層および複数の第２の層のスタック構造内に初期チャネルホールを形成するステップと、
前記初期チャネルホールの側壁上の前記複数の第１の層の各々の側面と前記複数の第２の層の各々の側面との間にオフセットを形成してチャネルホールを形成するステップと、
チャネル形成構造体を前記チャネルホールに充填することによって半導体チャネルを形成するステップであって、前記半導体チャネルが、それぞれがそれぞれの第２の層の底部を囲む複数の第１のメモリ部分と、
それぞれが隣接する第１のメモリ部分を接続する複数の第２のメモリ部分とを含むメモリ層を有するステップと、
前記複数の第１の層を除去するステップと、
それぞれがそれぞれの第２の層の中間部分から複数の導体層を形成するステップと、
前記第２の層の表面部分から複合層を形成するステップであって、前記複合層が、酸窒化ケイ素の少なくとも１つの副層を含むステップと、
隣接する導体層の間にエアギャップを形成するステップと、を含む方法。 - 前記複数の第１の層を除去するステップは、
前記スタック構造を貫通する第１の初期スリット開口を形成し、前記基板を露出させるステップと、
前記半導体チャネルの一部を露出させる複数の側方凹部を形成するために、前記第１の初期スリットを通して前記複数の第１の層を除去するステップと、を含む、請求項１７に記載の方法。 - 前記チャネルホールをチャネル形成構造体で充填するステップは、
前記チャネルホールの側壁の上にブロッキング層を形成するステップと、
前記ブロッキング層の上に前記メモリ層を形成するステップと、
前記メモリ層の上にトンネル層を形成するステップと、
前記トンネル層の上に半導体層を形成するステップと、
前記チャネルホールを充填するために前記半導体層の上に誘電体コアを形成するステップと、を含む、請求項１８に記載の方法。 - 前記複数の導体層、前記複合層、前記エアギャップ、および第２の初期スリット開口を形成するステップは、
前記複数の第２の層の各々の上部および底部の各々から前記複合層を形成するステップであって、前記上部と前記底部との間の前記中間部分がそれぞれの導体層を形成し、隣接する導体層の間の前記複数の側方凹部の各々の未充填部分が前記エアギャップを形成し、前記第１の初期スリット開口が第２の初期スリット開口を形成するステップとを含む、請求項１８又は１９に記載の方法。 - 前記複数の第２の層はポリシリコンを含み、前記複合層を形成するステップは、
前記第１の初期スリット開口および前記複数の側方凹部を通して、前記複数の第２の層に対して酸化反応および窒化反応のうちの１つ以上を実行するステップであって、前記複数の第２の層のそれぞれの反応上部および底部が、前記それぞれの複合層を形成し、前記複数の第２の層のそれぞれの前記反応上部と底部との間の未反応部分は前記それぞれの導体層を形成するステップと、を含む請求項２０に記載の方法。 - 前記複合層を形成するステップは、前記複合層が前記酸窒化ケイ素の少なくとも１つの副層を含むように前記酸素拡散濃度を制御するステップを含む、請求項２０又は２１に記載の方法。
- 前記複合層を形成するステップは、前記複合層が酸窒化ケイ素の少なくとも１つの副層および酸化ケイ素の少なくとも１つの副層を含むように前記酸素拡散濃度を制御するステップをさらに含む、請求項２２に記載の方法。
- 前記複合層を形成するステップは、前記複合層が複数の交互に配置された酸窒化ケイ素の副層および酸化ケイ素の副層を含むように前記酸素拡散濃度を制御するステップをさらに含む、請求項２３に記載の方法。
- 前記オフセットを形成するステップは、前記初期チャネルホールの前記側壁上の前記複数の第１の層の各々の前記側面の一部を除去するステップを含む、請求項１７から２４のいずれか一項に記載の方法。
- 前記複数の第１の層の各々の前記側面の前記一部を除去するステップは、前記複数の第２の層の上の前記複数の第１の層を選択的にエッチングするリセスエッチングプロセスを実行するステップを含む、請求項２５に記載の方法。
- 前記複数の第１の層および前記複数の第２の層は、
前記基板の上に初期スタック構造を形成するために、前記基板の上に複数の第１の材料層および複数の第２の材料層を交互に堆積させるステップであって、前記複数の第１の材料層が、前記複数の第２の材料層とは異なるエッチング選択性を有するステップと、
前記複数の第１の材料層および前記複数の第２の材料層を繰り返しエッチングして、階段構造に配置された前記複数の第１の層および前記複数の第２の層を有する前記スタック構造を形成するステップと、によって形成される、請求項１７から２６のいずれか一項に記載の方法。 - 前記複数の第１の材料層を堆積させるステップは、窒化ケイ素材料層、酸化ケイ素材料層、又は酸窒化ケイ素材料層のうちの少なくとも１つを堆積させるステップを含む、請求項２７に記載の方法。
- 前記第２の初期スリット開口の底部で前記基板内にドープ領域を形成するステップと、
前記複合層の一部を除去して前記スリット開口の側壁上の前記複数の導体層を露出させ、前記スリット開口部の底部で前記基板を露出させることによって、前記第２初期スリット開口からスリット開口を形成するステップと、
前記スリット開口に絶縁構造体を形成するステップであって、前記絶縁構造体が、前記複数の導体層の前記露出部分の上にあり、前記スリット開口の前記底部で前記基板を露出させるステップと、
前記絶縁構造体内に前記ドープ領域と接触するソース接点を形成するステップと、をさらに含む、請求項２０から２８のいずれか一項に記載の方法。 - 前記スリット開口内に絶縁構造体を形成するステップは、前記複数の導体層の前記露出部分および隣接する導体層の間の前記ゲート間誘電体層を覆う酸化ケイ素層の層を堆積するステップを含み、
前記ソース接点を形成するステップは、前記絶縁構造体内にタングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープシリコン、又はケイ化物のうちの少なくとも１つを堆積するステップを含む、請求項２９に記載の方法。 - 三次元（３Ｄ）メモリデバイスであって、
ゲート間誘電体構造によって互いに絶縁された複数の導体層を備えるスタック構造であって、前記ゲート間誘電体構造は、酸窒化ケイ素の副層と、前記基板の上面に垂直な方向に沿って隣接する導体層間のエアギャップとを少なくとも備える、スタック構造と、
前記スタック構造の上面から前記基板まで延在する半導体チャネルであって、前記半導体チャネルは、それぞれがそれぞれの導体層の底部を囲む複数の第１のメモリ部分と、それぞれが隣接する第１のメモリ部分を接続する複数の第２のメモリ部分とを備えるメモリ層を備え、前記複数の第１のメモリ部分および前記複数の第２のメモリ部分は、前記基板の上面に垂直な垂直方向に沿って千鳥状に配置される、半導体チャネルと、
前記スタック構造の前記上面から前記基板まで延在するソース構造と、を備える三次元（３Ｄ）メモリデバイス。 - 前記ゲート間誘電体構造は、隣接する導体層の間にゲート間誘電体層を備え、前記ゲート間誘電体層は、前記隣接する導体層上の一対の複合層と、前記一対の複合層の間の前記エアギャップとを備え、前記一対の複合層は各々、少なくとも酸窒化ケイ素の副層を有する、請求項３１に記載の３Ｄメモリデバイス。
- 前記一対の複合層は各々、少なくとも酸化ケイ素の副層および酸窒化ケイ素の副層を備える、請求項３２に記載の３Ｄメモリデバイス。
- 前記一対の複合層の各々は、複数の交互に配置された酸化ケイ素の副層および酸窒化ケイ素の副層を備える、請求項３３に記載の３Ｄメモリデバイス。
- 前記複数の第１のメモリ部分は各々、前記垂直方向に沿った垂直部分と、前記基板の前記上面に平行な横方向に沿った少なくとも１つの側方部分とを備え、前記垂直部分および前記少なくとも１つの側方部分は、前記それぞれの導体層を垂直方向および横方向に部分的に囲む、請求項３１から３４のいずれか一項に記載の３Ｄメモリデバイス。
- 前記半導体チャネルの側壁から前記半導体チャネルの中心への半径方向に沿って、前記半導体チャネルは、ブロッキング層と、前記ブロッキング層の上の前記メモリ層と、前記複数のメモリ部分の上のトンネル層と、前記トンネル層の上の半導体層と、前記半導体層の上の誘電体コアとを備える、請求項３１から３５のいずれか一項に記載の３Ｄメモリデバイス。
- 各複合層は、前記垂直方向に沿って前記複数の第１のメモリ部分の各々の前記それぞれの垂直部分の端部の間に位置する、請求項３６に記載の３Ｄメモリデバイス。
- 前記ブロッキング層は、第１のブロッキング層および第２のブロッキング層の少なくとも一方を含み、前記第１のブロッキング層は、酸化アルミニウム（ＡｌＯ）、酸化ハフニウム（ＨｆＯ２）、酸化ランタン（ＬａＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）、それらのケイ酸塩、それらの窒素ドープ化合物、又はそれらの合金のうちの少なくとも１つを含み、前記第２のブロッキング層は、酸化ケイ素、酸窒化ケイ素、および窒化ケイ素のうちの１つ以上を含み、
前記メモリ層は、タングステン、モリブデン、タンタル、チタン、白金、ルテニウム、それらの合金、それらのナノ粒子、それらのケイ化物、ポリシリコン、アモルファスシリコン、ＳｉＮ、又はＳｉＯＮのうちの少なくとも１つを含む電荷トラップ材料を含み、
前記トンネル層は、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、誘電性金属酸化物、誘電性金属酸窒化物、誘電性金属ケイ酸塩、又はそれらの合金のうちの少なくとも１つを含み、
前記半導体層は、１元素半導体材料、ＩＩＩ－Ｖ族化合物半導体材料、ＩＩ－ＶＩ族化合物半導体材料、又は有機半導体材料のうちの少なくとも１つを含み、
前記誘電体コアは、ＳｉＯを含む、請求項３６又は３７に記載の３Ｄメモリデバイス。 - 前記複数の導体層はそれぞれ、Ｗ、Ｃｏ、Ａｌ、ドープシリコン、ケイ化物、およびそれらの組み合わせのうちの１つ以上の層を含み、
前記ソース構造は各々、絶縁構造体と、前記絶縁構造体内のソース接点とを含み、前記ソース接点は、前記基板と導電的に接触し、前記絶縁構造体は、酸化ケイ素を含み、前記ソース接点は、Ｗ、Ｃｏ、Ａｌ、ドープシリコン、ケイ化物、およびそれらの組み合わせのうちの１つ以上を含む、請求項３１から３８のいずれか一項に記載の３Ｄメモリデバイス。
Applications Claiming Priority (11)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910248617.8A CN110071114B (zh) | 2019-03-29 | 2019-03-29 | 3d nand闪存及其制备方法 |
| CN201910248966.X | 2019-03-29 | ||
| CN201910248585.1 | 2019-03-29 | ||
| CN201910248601.7 | 2019-03-29 | ||
| CN201910248966.XA CN110047840B (zh) | 2019-03-29 | 2019-03-29 | 3d nand闪存及制备方法 |
| CN201910248967.4 | 2019-03-29 | ||
| CN201910248585.1A CN110047839B (zh) | 2019-03-29 | 2019-03-29 | 3d nand闪存及制备方法 |
| CN201910248617.8 | 2019-03-29 | ||
| CN201910248601.7A CN110137176B (zh) | 2019-03-29 | 2019-03-29 | 3d nand闪存及制备方法 |
| CN201910248967.4A CN110061008B (zh) | 2019-03-29 | 2019-03-29 | 3d nand闪存及其制备方法 |
| PCT/CN2019/093454 WO2020199389A1 (en) | 2019-03-29 | 2019-06-28 | Three-dimensional memory devices and fabrication methods thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2022519752A true JP2022519752A (ja) | 2022-03-24 |
Family
ID=69814308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2021546395A Pending JP2022519752A (ja) | 2019-03-29 | 2019-06-28 | ３次元メモリデバイス |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US11004861B2 (ja) |
| JP (1) | JP2022519752A (ja) |
| CN (1) | CN110914985B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110914985B (zh) | 2019-03-29 | 2021-04-27 | 长江存储科技有限责任公司 | 三维存储器件及其制造方法 |
| CN110896670B (zh) | 2019-03-29 | 2021-06-08 | 长江存储科技有限责任公司 | 三维存储器件及其制造方法 |
| CN110896672B (zh) * | 2019-03-29 | 2021-05-25 | 长江存储科技有限责任公司 | 三维存储器件及其制造方法 |
| CN110914986B (zh) | 2019-03-29 | 2021-05-14 | 长江存储科技有限责任公司 | 三维存储器件及其制造方法 |
| CN111785730B (zh) * | 2020-06-18 | 2021-06-08 | 长江存储科技有限责任公司 | 三维存储器及制备方法、电子设备 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012146773A (ja) * | 2011-01-11 | 2012-08-02 | Hitachi Kokusai Electric Inc | 不揮発性半導体記憶装置およびその製造方法 |
| US20160086972A1 (en) * | 2014-08-26 | 2016-03-24 | SanDisk Technologies, Inc. | Monolithic three-dimensional nand strings and methods of fabrication thereof |
| US20160268292A1 (en) * | 2015-03-13 | 2016-09-15 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing the same |
| US20170278859A1 (en) * | 2016-03-25 | 2017-09-28 | Sandisk Technologies Llc | Three-dimensional memory device containing vertically isolated charge storage regions and method of making thereof |
| US20180219017A1 (en) * | 2017-02-01 | 2018-08-02 | Micron Technology, Inc. | Nand memory arrays |
Family Cites Families (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7348618B2 (en) | 2005-03-30 | 2008-03-25 | Intel Corporation | Flash memory cell having reduced floating gate to floating gate coupling |
| KR101551901B1 (ko) | 2008-12-31 | 2015-09-09 | 삼성전자주식회사 | 반도체 기억 소자 및 그 형성 방법 |
| KR20110035525A (ko) | 2009-09-30 | 2011-04-06 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| KR101699515B1 (ko) * | 2010-09-01 | 2017-02-14 | 삼성전자주식회사 | 3차원 반도체 장치 및 그 제조 방법 |
| TWI427744B (zh) | 2010-09-01 | 2014-02-21 | Macronix Int Co Ltd | 具有二極體於記憶串列中的三維陣列記憶體架構 |
| KR101660262B1 (ko) * | 2010-09-07 | 2016-09-27 | 삼성전자주식회사 | 수직형 반도체 소자의 제조 방법 |
| KR101855437B1 (ko) | 2010-12-02 | 2018-05-08 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 동작 방법 |
| US9478627B2 (en) | 2012-05-18 | 2016-10-25 | United Microelectronics Corp. | Semiconductor structure and process thereof |
| US8658499B2 (en) | 2012-07-09 | 2014-02-25 | Sandisk Technologies Inc. | Three dimensional NAND device and method of charge trap layer separation and floating gate formation in the NAND device |
| US8841649B2 (en) | 2012-08-31 | 2014-09-23 | Micron Technology, Inc. | Three dimensional memory array architecture |
| KR102015578B1 (ko) * | 2012-09-11 | 2019-08-28 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그 형성방법 |
| US8890254B2 (en) | 2012-09-14 | 2014-11-18 | Macronix International Co., Ltd. | Airgap structure and method of manufacturing thereof |
| US9524779B2 (en) | 2014-06-24 | 2016-12-20 | Sandisk Technologies Llc | Three dimensional vertical NAND device with floating gates |
| CN104157654B (zh) | 2014-08-15 | 2017-06-06 | 中国科学院微电子研究所 | 三维存储器及其制造方法 |
| TWI542055B (zh) | 2014-08-25 | 2016-07-11 | 力晶科技股份有限公司 | 三維記憶體的陣列結構及其製造方法 |
| US9691884B2 (en) | 2014-08-26 | 2017-06-27 | Sandisk Technologies Llc | Monolithic three dimensional NAND strings and methods of fabrication thereof |
| US9917096B2 (en) * | 2014-09-10 | 2018-03-13 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing same |
| US9754956B2 (en) | 2014-12-04 | 2017-09-05 | Sandisk Technologies Llc | Uniform thickness blocking dielectric portions in a three-dimensional memory structure |
| US20160268283A1 (en) * | 2015-03-12 | 2016-09-15 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing same |
| US9761683B2 (en) | 2015-05-15 | 2017-09-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9419012B1 (en) | 2015-06-19 | 2016-08-16 | Sandisk Technologies Llc | Three-dimensional memory structure employing air gap isolation |
| CN106571367A (zh) | 2015-10-12 | 2017-04-19 | 上海新昇半导体科技有限公司 | 真空管闪存结构及其制造方法 |
| US9659930B1 (en) | 2015-11-04 | 2017-05-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9953717B2 (en) | 2016-03-31 | 2018-04-24 | Sandisk Technologies Llc | NAND structure with tier select gate transistors |
| US9978768B2 (en) * | 2016-06-29 | 2018-05-22 | Sandisk Technologies Llc | Method of making three-dimensional semiconductor memory device having laterally undulating memory films |
| KR20180012640A (ko) | 2016-07-27 | 2018-02-06 | 삼성전자주식회사 | 수직형 메모리 소자 및 이의 제조방법 |
| US9875929B1 (en) | 2017-01-23 | 2018-01-23 | Sandisk Technologies Llc | Three-dimensional memory device with annular blocking dielectrics and discrete charge storage elements and method of making thereof |
| CN106876403A (zh) | 2017-03-07 | 2017-06-20 | 长江存储科技有限责任公司 | 一种三维存储器及其制作方法 |
| CN106920796B (zh) | 2017-03-08 | 2019-02-15 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法 |
| TWI632645B (zh) | 2017-03-09 | 2018-08-11 | 旺宏電子股份有限公司 | 立體記憶體元件及其製作方法 |
| US9978772B1 (en) | 2017-03-14 | 2018-05-22 | Micron Technology, Inc. | Memory cells and integrated structures |
| US9985049B1 (en) * | 2017-04-28 | 2018-05-29 | Micron Technology, Inc. | Arrays of elevationally-extending strings of memory cells and methods of forming memory arrays |
| KR102310232B1 (ko) | 2017-05-31 | 2021-10-06 | 어플라이드 머티어리얼스, 인코포레이티드 | 3d-nand 디바이스들에서의 워드라인 분리를 위한 방법들 |
| CN109326608B (zh) | 2017-07-31 | 2020-10-16 | 旺宏电子股份有限公司 | 三维叠层半导体结构的制造方法及其制得的结构 |
| CN107946310B (zh) | 2017-11-16 | 2021-01-01 | 长江存储科技有限责任公司 | 一种采用气隙作为介电层的3d nand闪存制备方法及闪存 |
| CN108598085A (zh) | 2018-06-21 | 2018-09-28 | 长江存储科技有限责任公司 | 三维存储器及其制备方法、在凹陷结构上制作漏极的方法 |
| US10741576B2 (en) | 2018-08-20 | 2020-08-11 | Sandisk Technologies Llc | Three-dimensional memory device containing drain-select-level air gap and methods of making the same |
| CN109300902A (zh) | 2018-09-28 | 2019-02-01 | 长江存储科技有限责任公司 | 3d存储器件 |
| CN109346474B (zh) | 2018-10-16 | 2020-07-10 | 长江存储科技有限责任公司 | 三维存储器以及形成三维存储器的方法 |
| US10700090B1 (en) | 2019-02-18 | 2020-06-30 | Sandisk Technologies Llc | Three-dimensional flat NAND memory device having curved memory elements and methods of making the same |
| CN110896670B (zh) | 2019-03-29 | 2021-06-08 | 长江存储科技有限责任公司 | 三维存储器件及其制造方法 |
| CN110896671B (zh) | 2019-03-29 | 2021-07-30 | 长江存储科技有限责任公司 | 三维存储器件及其制造方法 |
| CN110914985B (zh) | 2019-03-29 | 2021-04-27 | 长江存储科技有限责任公司 | 三维存储器件及其制造方法 |
| CN110047839B (zh) | 2019-03-29 | 2020-05-19 | 长江存储科技有限责任公司 | 3d nand闪存及制备方法 |
| CN110914986B (zh) | 2019-03-29 | 2021-05-14 | 长江存储科技有限责任公司 | 三维存储器件及其制造方法 |
-
2019
- 2019-06-28 CN CN201980001308.9A patent/CN110914985B/zh active Active
- 2019-06-28 JP JP2021546395A patent/JP2022519752A/ja active Pending
- 2019-08-14 US US16/541,144 patent/US11004861B2/en active Active
-
2021
- 2021-04-08 US US17/226,056 patent/US11581332B2/en active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012146773A (ja) * | 2011-01-11 | 2012-08-02 | Hitachi Kokusai Electric Inc | 不揮発性半導体記憶装置およびその製造方法 |
| US20160086972A1 (en) * | 2014-08-26 | 2016-03-24 | SanDisk Technologies, Inc. | Monolithic three-dimensional nand strings and methods of fabrication thereof |
| US20160268292A1 (en) * | 2015-03-13 | 2016-09-15 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing the same |
| US20170278859A1 (en) * | 2016-03-25 | 2017-09-28 | Sandisk Technologies Llc | Three-dimensional memory device containing vertically isolated charge storage regions and method of making thereof |
| US20180219017A1 (en) * | 2017-02-01 | 2018-08-02 | Micron Technology, Inc. | Nand memory arrays |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110914985A (zh) | 2020-03-24 |
| CN110914985B (zh) | 2021-04-27 |
| US20210225874A1 (en) | 2021-07-22 |
| US11581332B2 (en) | 2023-02-14 |
| US11004861B2 (en) | 2021-05-11 |
| US20200312872A1 (en) | 2020-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI724512B (zh) | 三維記憶體及其製造方法 | |
| CN110896671B (zh) | 三维存储器件及其制造方法 | |
| CN110914986B (zh) | 三维存储器件及其制造方法 | |
| CN110896670B (zh) | 三维存储器件及其制造方法 | |
| CN110914985B (zh) | 三维存储器件及其制造方法 | |
| TWI718637B (zh) | 三維記憶體及其製造方法 | |
| EP3878013B1 (en) | Three-dimensional memory devices and fabrication methods thereof | |
| TWI784192B (zh) | 三維記憶體及其製造方法 | |
| TWI749360B (zh) | 三維記憶體及其製造方法 | |
| TWI715164B (zh) | 三維記憶體及其製造方法 | |
| US20210296361A1 (en) | Three-dimensional memory devices and fabrication methods thereof | |
| CN110896672B (zh) | 三维存储器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210806 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210806 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20220908 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220913 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20221208 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20230411 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230608 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20230616 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20230825 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20240423 |