TWI542055B - 三維記憶體的陣列結構及其製造方法 - Google Patents

Description

三維記憶體的陣列結構及其製造方法

本發明是有關於一種半導體元件的結構及其製造方法，且特別是有關於一種三維記憶體的陣列結構及其製造方法。

近年來，隨著軟體的程式運算的複雜化，對於微處理器的速度要求越來越高，同時也提高了記憶體需求。為了製造容量更大且更便宜的記憶體來滿足這種需求的趨勢，製作記憶體元件的技術與製程，已成為半導體科技持續往高積集度挑戰的驅動力。

記憶體根據儲存能力與電源的關係可分為非揮發性記憶體(Non-Volatile Memory,NVM)與揮發性記憶體(Volatile Memory)。其中，又以非揮發性記憶體(Non-Volatile Memory,NVM)的快速成長最引入注目。在非揮發性記憶體中，又以電阻式隨機存取記憶體(Resistive Random Access Memory，RRAM)最為看好，其具有結構簡單、寫入操作電壓低、可高速操作以及非揮發性等特性，因此電阻式隨機存取記憶體具有與其它非揮發性記憶體競爭的潛力。

然而，隨著積體電路製程的微細化，元件的尺寸不斷的 微縮，使得記憶體結構的線寬與電極的厚度大幅減少，而面臨電極的電阻值大幅的增加的問題。因此，如何改善電極的電阻值與增加記憶胞的效能將會是三維記憶體發展上的一項重大挑戰。

本發明提供一種三維記憶體的陣列結構，可降低通孔電極的電阻值，並且增加記憶胞的面積與控制記憶胞的形狀，而增加記憶胞的效能。

本發明提供一種三維記憶體的陣列結構的製造方法，可簡化製程步驟，降低生產成本。

本發明的三維記憶體的陣列結構，包括：堆疊結構，為由介電層與第一導電層交錯堆疊而成的結構，其中堆疊結構具有孔洞貫穿所述堆疊結構的各層，且孔洞於介電層與第一導電層處分別具有不同的孔徑；第二導電層，設置於堆疊結構中的孔洞；以及資料儲存層，設置於堆疊結構與第二導電層之間。

在本發明的一實施例中，上述的三維記憶體的陣列結構，其中位於介電層處的孔徑為A，位於第一導電層處的孔徑為B，且孔徑為A>B。

在本發明的一實施例中，上述的三維記憶體的陣列結構，其中位於介電層處的孔徑為A，位於第一導電層處的孔徑為B，且孔徑為A<B。

在本發明的一實施例中，上述的三維記憶體的陣列結構，其中介電層更包括第一介電層與第二介電層，並且堆疊結構 以第一介電層、第一導電層、第二介電層以及第一導電層的次序堆疊，且孔洞於第一介電層、第二介電層與第一導電層處分別具有不同的孔徑。

在本發明的一實施例中，上述的三維記憶體的陣列結構，其中位於第一介電層處的孔徑為A1，位於第二介電層處的孔徑為A2，位於第一導電層處的孔徑為B，且孔徑為A1>A2>B。

在本發明的一實施例中，上述的三維記憶體的陣列結構，其中位於第一介電層處的孔徑為A1，位於第二介電層處的孔徑為A2，位於第一導電層處的孔徑為B，且孔徑為A1>B≧A2。

在本發明的一實施例中，上述的三維記憶體的陣列結構，其中介電層的材質為氧化矽、氮化矽、氮氧化矽、氧化鋁、氧化鈦、氧化鉿或其組合。

在本發明的一實施例中，上述的三維記憶體的陣列結構，其中第一介電層的材質為氧化矽，第二介電層的材質為氮化矽。

在本發明的一實施例中，上述的三維記憶體的陣列結構，其中第一導電層與第二導電層的材質為多晶矽。

本發明的三維記憶體陣列結構的製造方法，包括：於基板上形成由介電層與第一導電層交錯堆疊而成的堆疊結構；接著移除部分所述堆疊結構，而形成孔洞以貫穿所述堆疊結構的各層；跟著移除部分介電層或第一導電層，使孔洞於介電層與第一導電層處分別具有不同的孔徑；然後於孔洞表面形成資料儲存 層；以及最後形成第二導電層，以填滿孔洞。

在本發明的一實施例中，上述的三維記憶體的陣列結構的製造方法，其中位於介電層處的孔徑為A，位於第一導電層處的孔徑為B，且孔徑為A>B。

在本發明的一實施例中，上述的三維記憶體的陣列結構的製造方法，其中位於介電層處的孔徑為A，位於第一導電層處的孔徑為B，且孔徑為A<B。

在本發明的一實施例中，上述的三維記憶體的陣列結構的製造方法，其中介電層更包括第一介電層與第二介電層，並且堆疊結構以第一介電層、第一導電層、第二介電層與第一導電層的次序堆疊。

在本發明的一實施例中，上述的三維記憶體的陣列結構的製造方法，其中位於第一介電層處的孔徑為A1，位於第二介電層處的孔徑為A2，位於第一導電層處的孔徑為B，且孔徑為A1>A2>B。

在本發明的一實施例中，上述的三維記憶體的陣列結構的製造方法，其中位於第一介電層處的孔徑為A1，位於第二介電層處的孔徑為A2，位於第一導電層處的孔徑為B，且孔徑為A1>B≧A2。

在本發明的一實施例中，上述的三維記憶體的陣列結構的製造方法，其中介電層的材質為氧化矽、氮化矽、氮氧化矽、氧化鋁、氧化鈦、氧化鉿或其組合。

在本發明的一實施例中，上述的三維記憶體的陣列結構的製造方法，其中第一介電層的材質為氧化矽，第二介電層的材質為氮化矽。

在本發明的一實施例中，上述的三維記憶體的陣列結構的製造方法，其中第一導電層與第二導電層的材質為多晶矽。

在本發明的一實施例中，上述的三維記憶體的陣列結構的製造方法，其中移除部分第一導電層或介電層的方法包括濕式蝕刻法。

在本發明的一實施例中，上述的三維記憶體的陣列結構的製造方法，其中資料儲存層的材質為氧化矽、氮化矽、氮氧化矽、氧化鋁、氧化鈦、氧化鉿、氧化鎂、鈷鐵硼(CoFeB)、鈷鐵(CoFe)、釕(Ru)、鉑錳合金(PtMn)或其組合。

基於上述，由於本發明所提出的三維記憶體的陣列結構具有資料儲存層凹陷結構，可以有效地降低電阻的電阻值以及增加記憶胞的面積，並且可以透過記憶胞的形狀來微調記憶胞的電場產生，而大幅改善記憶胞的效能。此外，由於本發明所提出的三維記憶體的陣列結構的製造方法是利用濕式蝕刻法形成具有凹陷的結構，無需使用種子層就可使資料儲存層設置在孔洞中的表面，因此可以大幅簡化製程步驟而降低記憶體的生產成本。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100‧‧‧三維記憶體的陣列結構

110‧‧‧介電層

110a‧‧‧第一介電層

110b‧‧‧第二介電層

120‧‧‧第一導電層

130‧‧‧堆疊結構

133‧‧‧孔洞

140‧‧‧資料儲存層

150‧‧‧第二導電層

160‧‧‧記憶胞

200‧‧‧基板

A、A1、A2、B‧‧‧孔徑

圖1A是本發明第一實施例的一種三維記憶體的陣列結構的剖面示意圖。

圖1B是圖1A的記憶胞的立體示意圖。

圖2A是本發明第二實施例的一種三維記憶體的陣列結構的剖面示意圖。

圖2B是圖2A的記憶胞的立體示意圖。

圖3A是本發明第三實施例的一種三維記憶體的陣列結構的剖面示意圖。

圖3B是圖3A的記憶胞的立體示意圖。

圖4是本發明第四實施例的一種三維記憶體的陣列結構的剖面示意圖。

圖5是本發明第五實施例的一種三維記憶體的陣列結構的剖面示意圖。

圖6A至圖6E是本發明一實施例的一種三維記憶體的陣列結構的製造方法的製程剖面圖。

下文中參照所附圖式來更充分地描述本發明實施例。然而，本發明可以多種不同的形式來實踐，並不限於文中所述之實施例。以下實施例中所提到的方向用語，例如「上」等，僅是參 考附加圖式的方向，因此使用的方向用語是用來詳細說明，而非用來限制本發明。此外，在圖式中為明確起見可能將各層的尺寸以及相對尺寸作誇張的描繪。

以下，說明本發明的第一實施例的一種三維記憶體的陣列結構。

圖1A是本發明第一實施例的一種三維記憶體的陣列結構的剖面示意圖。圖1B是圖1A的記憶胞的立體示意圖。請參閱圖1A及圖1B，本實施例的三維記憶體的陣列結構100包括堆疊結構130(例如由多層介電層110與多層第一導電層120交錯堆疊而成)、第二導電層150與資料儲存層140。

在堆疊結構130中具有孔洞133，此孔洞133貫穿堆疊結構130的各層。介電層110的材質例如是氧化矽、氮化矽、氮氧化矽、氧化鋁、氧化鈦、氧化鉿或其組合等。第一導電層120的材質例如是多晶矽等。其中，位於介電層110處的孔洞133的孔徑為A，位於第一導電層120處的孔洞133的孔徑為B，且孔徑為A>B。

第二導電層150例如設置於堆疊結構130中的孔洞133中，並填滿孔洞133。第二導電層150的材質例如是多晶矽等。

資料儲存層140例如設置於堆疊結構130與第二導電層150之間。即於孔洞133所暴露的堆疊結構130的表面設置有資料儲存層140，而第二導電層150填滿設置有資料儲存層140的孔洞133。資料儲存層140的材質例如是氧化矽、氮化矽、氮氧化矽、 氧化鋁、氧化鈦、氧化鉿、氧化鎂、鈷鐵硼(CoFeB)、鈷鐵(CoFe)、釕(Ru)、鉑錳合金(PtMn)或其組合等。本發明的資料儲存層140依照其記錄資料的形態可分為電阻式、磁電阻式以及電容式的記憶體。資料儲存層140若為電阻式隨機存取記憶體(RRAM)的情況下，則資料儲存層140為可藉由外加偏壓來改變電阻值，以執行寫入與抹除的動作的材質，例如是氧化鋁、氧化鈦、氧化鉿或其組合等。此外，資料儲存層140若為磁電阻式隨機存取記憶體(MRAM)的情況下，則資料儲存層為藉由磁電阻式質儲存記憶資料的材質例如是氧化鎂、鈷鐵硼(CoFeB)、鈷鐵(CoFe)、釕(Ru)、鉑錳合金(PtMn)或其組合等。資料儲存層亦可為利用電容的原理來儲存記憶資料，例如可用於快閃記憶體(flash)或動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)等，其材質例如是氧化矽、氮化矽、氮氧化矽或其組合等。

在本發明一實施例中，介電層110的材質為氧化矽，第一導電層120的材質為多晶矽，資料儲存層140的材質為氧化鈦。介電層110、第一導電層120、資料儲存層140與第二導電層150構成記憶胞160。

圖1B是圖1A的記憶胞的立體示意圖。如圖1B所示，第一導電層120如腰帶狀包覆於資料儲存層140的溝槽外側。此外，資料儲存層140內側則被第二導電層150所填滿。資料儲存層140可於孔徑變化處形成一個角，此角可為直角或帶有弧度的彎曲，且在此直角或彎曲處為電場集中處，可提升記憶體電子注 入與電洞抹除的速度。

以下，說明本發明的第二實施例的一種三維記憶體的陣列結構。在第二實施例中，構件與第一實施例相同者，給予相同的標號，並省略其詳細說明。以下只針對不同點做說明。

圖2A是本發明第二實施例的一種三維記憶體的陣列結構的剖面示意圖。圖2B是圖2A的記憶胞的立體示意圖。請參閱圖2A及圖2B，本實施例的三維記憶體的陣列結構100包括堆疊結構130(例如由多層介電層110與多層第一導電層120交錯堆疊而成)、第二導電層150與資料儲存層140。

於本發明第二實施例的一種三維記憶體的陣列結構中，位於介電層110處的孔洞133的孔徑為A，位於第一導電層120處的孔洞133的孔徑為B，且孔徑為A<B。另外，介電層110、第一導電層120、資料儲存層140與第二導電層150構成記憶胞160。

圖2B是圖2A的記憶胞的立體示意圖。如圖2B所示，第一導電層120如腰帶狀包覆於資料儲存層140的突起處外側。此外，資料儲存層140內側則被第二導電層150所填滿。資料儲存層140可於孔徑變化處形成一個角，此角可為直角或帶有弧度的彎曲，且在此直角或彎曲處為電場集中處，可提升記憶體電子注入與電洞抹除的速度。

以下，說明本發明的第三實施例的一種三維記憶體的陣列結構。在第三實施例中，構件與第一實施例相同者，給予相同的標號，並省略其詳細說明。以下只針對不同點做說明。

圖3A是本發明第三實施例的一種三維記憶體的陣列結構的剖面示意圖。圖3B是圖3A的記憶胞的立體示意圖。請參閱圖3A及圖3B，本實施例的三維記憶體的陣列結構100包括由堆疊結構130(例如由多層第一介電層110a、多層第二介電層110b與多層第一導電層120交錯堆疊而成)、第二導電層150與資料儲存層140。

堆疊結構130以第一介電層110a、第一導電層120、第二介電層110b與第一導電層120的次序堆疊。堆疊結構130具有孔洞133。此孔洞133貫穿堆疊結構130的各層。第一介電層110a的材質例如是氧化矽、氮化矽、氮氧化矽、氧化鋁、氧化鈦、氧化鉿或其組合等。第二介電層110b的材質例如是氧化矽、氮化矽、氮氧化矽、氧化鋁、氧化鈦、氧化鉿或其組合等，且第一介電層110a的材質與第二介電層110b的材質不相同。第一導電層120的材質例如是多晶矽等。位於第一介電層110a處的孔洞133的孔徑為A1，位於第二介電層110b處的孔洞133的孔徑為A2，位於第一導電層120處的孔洞133的孔徑為B，孔徑為A1>B=A2。

第二導電層150例如設置於堆疊結構130中的孔洞133。第二導電層150的材質例如是多晶矽等。

資料儲存層140例如設置於堆疊結構130與第二導電層150之間。即於所暴露的堆疊結構130的表面設置有資料儲存層140，並以第二導電層150填滿設置有資料儲存層140的孔洞133。資料儲存層140的材質例如是氧化矽、氮化矽、氮氧化矽、氧化 鋁、氧化鈦、氧化鉿、氧化鎂、鈷鐵硼(CoFeB)、鈷鐵(CoFe)、釕(Ru)、鉑錳合金(PtMn)或其組合等。資料儲存層140的製造方法例如是化學氣相沉積法。

在本發明一實施例中，第一介電層110a的材質為氧化矽，第二介電層110b的材質為氮化矽，第一導電層120的材質為多晶矽，資料儲存層140的材質為氧化鈦。

第一介電層110a、第二介電層110b、第一導電層120、資料儲存層140與第二導電層150構成記憶胞160。此外，於本發明第三實施例的一種三維記憶體的陣列結構中，記憶胞160被第二介電層110b區分成兩個記憶胞160。

圖3B是圖3A的記憶胞的立體示意圖。如圖3B所示，第一導電層120如腰帶狀包覆於資料儲存層140的溝槽外側。此外，資料儲存層140內側則被第二導電層150所填滿。資料儲存層140可於孔徑變化處形成一個角，此角可為直角或帶有弧度的彎曲，且在此直角或彎曲處為電場集中處，可提升記憶體電子注入與電洞抹除的速度。

以下，說明本發明的第四實施例的一種三維記憶體的陣列結構。在第四實施例中，構件與第三實施例相同者，給予相同的標號，並省略其詳細說明。以下只針對不同點做說明。

圖4是本發明第四實施例的一種三維記憶體的陣列結構的剖面示意圖。請參閱圖4，本實施例的三維記憶體的陣列結構100包括由堆疊結構130(例如由多層第一介電層110a、多層第二 介電層110b與多層第一導電層120交錯堆疊而成)、第二導電層150與資料儲存層140。

於本發明第四實施例的一種三維記憶體的陣列結構中，位於第一介電層110a處的孔洞133的孔徑為A1，位於第二介電層110b處的孔洞133的孔徑為A2，位於第一導電層120處的孔洞133的孔徑為B，孔徑為A1>B>A2。另外，第一介電層110a、第二介電層110b、第一導電層120、資料儲存層140與第二導電層150構成記憶胞160。此外，於本發明第四實施例的一種三維記憶體的陣列結構中，記憶胞160被第二介電層110b區分成兩個記憶胞160。

以下，說明本發明的第五實施例的一種三維記憶體的陣列結構。在第五實施例中，構件與第三實施例相同者，給予相同的標號，並省略其詳細說明。以下只針對不同點做說明。

圖5是本發明第五實施例的一種三維記憶體的陣列結構的剖面示意圖。請參閱圖5，本實施例的三維記憶體的陣列結構100包括由堆疊結構130(例如由多層第一介電層110a、多層第二介電層110b與多層第一導電層120交錯堆疊而成)、第二導電層150與資料儲存層140。

於本發明第五實施例的一種三維記憶體的陣列結構中，位於第一介電層110a處的孔洞133的孔徑為A1，位於第二介電層110b處的孔洞133的孔徑為A2，位於第一導電層120處的孔洞133的孔徑為B，孔徑為A1>A2>B。另外，第一介電層110、 第二介電層110b、第一導電層120、資料儲存層140與第二導電層150構成記憶胞160。此外，於本發明第五實施例的一種三維記憶體的陣列結構中，記憶胞160被第二介電層110b區分成兩個記憶胞160。

接著，說明本發明的三維記憶體的陣列結構的製造方法。在此實施例中，半導體元件是以電阻式記憶體為例進行說明，但並不用以限制本發明。

圖6A至圖6E是本發明的一實施例的一種三維記憶體的陣列結構的製造方法的製程剖面圖。本實施例的三維記憶體的陣列結構的製造方法，包括：於基板200上形成由介電層110與第一導電層120交錯堆疊而成的堆疊結構130(圖6A)；移除部分堆疊結構130，而形成孔洞133以貫穿所述堆疊結構130的各層(圖6B)；接著移除孔洞133內的部分介電層110或第一導電層120，使所述孔洞133於介電層110與第一導電層120處分別具有不同的孔徑(圖6C)；於孔洞133表面形成資料儲存層140(圖6D)；以及形成第二導電層150，以填滿孔洞133(圖6E)。

首先，參照圖6A，於一基板200上形成由介電層110與第一導電層120交錯堆疊而成的堆疊結構130。亦即，所述堆疊結構130是於基板200上，以介電層110、第一導電層120、介電層110、第一導電層120的順序堆疊所形成。其中，對於基板200並沒有特別地限制。舉例來說，可為任意的半導體基板，或可為具有其他膜層於其上的基板。

堆疊結構130的形成方法包括如下：首先，於基板200上，可以採用化學氣相沈積法、熱氧化法或其組合來形成介電層110；然後，在堆疊有介電層110的基板上，可採用化學氣相沈積法來形成第一導電層120；接著，重複進行介電層110與第一導電層120的堆疊而形成堆疊結構130。介電層110的材質例如是氧化矽、氮化矽、氮氧化矽、氧化鋁、氧化鈦、氧化鉿或其組合等。第一導電層120的材質例如是多晶矽等。

接著，參照圖6B，將所形成的堆疊結構130進行圖案化而形成孔洞133。具體而言，堆疊結構130的孔洞133是藉由在形成有堆疊結構130的基板200上形成光阻層。接著，對形成有光阻層的堆疊結構130進行曝光，使得光阻層的光阻劑的溶解度改變。然後，進行顯影製程，去除溶解度較高的光阻層的部分，而獲得形成有所需圖案化的光阻層作為罩幕。接著，進行蝕刻製程，可利用例如是電漿蝕刻方法等的乾式蝕刻方法來形成一貫穿堆疊結構130的各層的孔洞133。最後，自形成有孔洞133的堆疊結構130上移除光阻層。

然後，參照圖6C，使孔洞133內具有不同孔徑。使孔洞133內具有不同孔徑的方法例如是進行濕式蝕刻法。舉例來說，將晶片浸沒於適當的蝕刻劑中，或將蝕刻劑噴灑至晶片上，經由蝕刻劑與被蝕刻物間的化學反應，來進行等向性蝕刻。並且，可透過選用具有蝕刻選擇性的蝕刻液，調控對於介電層110或第一導電層120的蝕刻程度，例如使用硝酸、氫氟酸等蝕刻液來移除部 分介電層110或第一導電層120，使孔洞133於介電層110與第一導電層120處分別具有不同的孔徑。其中，位於介電層110處的孔徑為A，位於第一導電層120處的孔徑為B。孔徑的大小可根據產品需求而決定，可使用單一的蝕刻液或混合兩種以上的蝕刻液，或經多步蝕刻製程來形成所需的孔徑的大小。舉例來說，可形成如圖1A與1B所示，孔徑為A>B；如圖2A與2B所示，孔徑為A<B。

此外，在本發明一實施例中，如圖3至圖5所示，介電層可為不同材質的第一介電層110a與第二介電層110b。可透過選用具有蝕刻選擇性的蝕刻液，調控對於第一介電層110a、第二介電層110b與第一導電層120的蝕刻程度，例如使用硝酸、氫氟酸等蝕刻液來移除部分第一介電層110a、第二介電層110b與第一導電層120，使孔洞133於第一介電層110a、第二介電層110b與第一導電層120處分別具有不同的孔徑。其中，位於第一介電層處的孔徑為A1，位於第二介電層處的孔徑為A2，位於第一導電層120處的孔徑為B。孔徑的大小可根據產品需求而決定，可使用單一的蝕刻液或混合兩種以上的蝕刻液，或經多步蝕刻製程來形成所需的孔徑的大小。舉例來說，可形成如圖3A與3B所示，孔徑為A1>B=A2；如圖4所示，孔徑為A1>B>A2；如圖5所示，孔徑為A1>A2>B。

接著，參照圖6D，於孔洞133所暴露的堆疊結構130的表面形成資料儲存層140。資料儲存層140的形成方法例如是化學 氣相沈積法、熱氧化法或其組合。其中，資料儲存層140若為電阻式隨機存取記憶體(RRAM)的情況下，則資料儲存層140為可藉由外加偏壓來改變電阻值，以執行寫入與抹除的動作的材質。此外，資料儲存層140若為磁電阻式隨機存取記憶體(MRAM)的情況下，則資料儲存層為藉由磁電阻式質儲存記憶資料的材質。另外，資料儲存層亦可為利用電容的原理來儲存記憶資料，例如可用於快閃記憶體(flash)或動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)等。

參照圖6E，於孔洞133中形成第二導電層150。第二導電層150填滿孔洞133。另外，第二導電層150的材質例如是多晶矽等。第二導電層150的形成方法，例如是化學氣相沉積法並且利用化學機械研磨進行平坦化製程。

綜上所述，本發明提供一種三維記憶體的陣列結構與其製造方法，藉由利用濕式蝕刻法形成具有凹陷的結構，無需使用種子層就可使資料儲存層設置在孔洞中的表面，因此可以大幅簡化製程步驟而降低記憶體的生產成本。此外，因為少了種子層亦可有效降低通孔電極的電阻值。並且可透過所形成的具有凹陷的結構增加記憶胞的面積與控制記憶胞的形狀來微調記憶胞的電場產生，而增加記憶胞的效能。例如，用於電阻式隨機存取記憶體(RRAM)可有效改善記憶胞的效能，透過增加記憶胞面積將具有小的形成電壓與較大的開電流。因此，本發明的三維記憶體的陣列結構與其製造方法可用於下一個世代記憶體的製造，對於例如 三維電阻式隨機存取記憶體、三維氧化矽/氮化矽/氧化矽/矽快閃記憶體(Silicon-Oxide-Nitride-Oxide-Silicon，SONOS flash)與三維磁電阻式隨機存取記憶體(Magnetoresistive Random Access Memory，MRAM)等的技術發展將有重大的助益。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧三維記憶體的陣列結構

110‧‧‧介電層

120‧‧‧第一導電層

130‧‧‧堆疊結構

133‧‧‧孔洞

140‧‧‧資料儲存層

150‧‧‧第二導電層

160‧‧‧記憶胞

A、B‧‧‧孔徑

Claims (20)

1. 一種三維記憶體的陣列結構，包括：堆疊結構，為由介電層與第一導電層交錯堆疊而成的結構，其中所述堆疊結構具有孔洞貫穿所述堆疊結構的各層，且所述孔洞於所述介電層與所述第一導電層處分別具有不同的孔徑；第二導電層，設置於所述堆疊結構中的所述孔洞；以及資料儲存層，設置於所述堆疊結構與所述第二導電層之間。
2. 如申請專利範圍第1項所述的三維記憶體的陣列結構，其中位於所述介電層處的孔徑為A，位於所述第一導電層處的孔徑為B，且孔徑為A>B。
3. 如申請專利範圍第1項所述的三維記憶體的陣列結構，其中位於所述介電層處的孔徑為A，位於所述第一導電層處的孔徑為B，且孔徑為A<B。
4. 如申請專利範圍第1項所述的三維記憶體的陣列結構，其中所述介電層更包括第一介電層與第二介電層，並且所述堆疊結構以所述第一介電層、所述第一導電層、所述第二介電層以及所述第一導電層的次序堆疊，且所述孔洞於所述第一介電層、所述第二介電層與所述第一導電層處分別具有不同的孔徑。
5. 如申請專利範圍第4項所述的三維記憶體的陣列結構，其中位於所述第一介電層處的孔徑為A1，位於所述第二介電層處的孔徑為A2，位於所述第一導電層處的孔徑為B，且孔徑為A1>A2>B。
6. 如申請專利範圍第4項所述的三維記憶體的陣列結構，其中位於所述第一介電層處的孔徑為A1，位於所述第二介電層處的孔徑為A2，位於所述第一導電層處的孔徑為B，且孔徑為A1>B≧A2。
7. 如申請專利範圍第1項所述的三維記憶體的陣列結構，其中所述介電層的材質為氧化矽、氮化矽、氮氧化矽、氧化鋁、氧化鈦、氧化鉿或其組合。
8. 如申請專利範圍第4項至所述的三維記憶體的陣列結構，其中所述第一介電層的材質為氧化矽，所述第二介電層的材質為氮化矽。
9. 如申請專利範圍第1項所述的三維記憶體的陣列結構，其中所述第一導電層與所述第二導電層的材質為多晶矽。
10. 一種三維記憶體陣列結構的製造方法，包括：於基板上形成由介電層與第一導電層交錯堆疊而成的堆疊結構；移除部分所述堆疊結構，而形成孔洞以貫穿所述堆疊結構的各層；移除部分所述介電層或所述第一導電層，使所述孔洞於所述介電層與所述第一導電層處分別具有不同的孔徑；於所述孔洞表面形成資料儲存層；以及形成第二導電層，以填滿所述孔洞。
11. 如申請專利範圍第10項所述的三維記憶體陣列結構的製 造方法，其中位於所述介電層處的孔徑為A，位於所述第一導電層處的孔徑為B，且孔徑為A>B。
12. 如申請專利範圍第10項所述的三維記憶體陣列結構的製造方法，其中位於所述介電層處的孔徑為A，位於所述第一導電層處的孔徑為B，且孔徑為A<B。
13. 如申請專利範圍第10項所述的三維記憶體陣列結構的製造方法，其中所述介電層更包括第一介電層與第二介電層，並且所述堆疊結構以所述第一介電層、所述第一導電層、所述第二介電層與所述第一導電層的次序堆疊。
14. 如申請專利範圍第13項所述的三維記憶體陣列結構的製造方法，其中位於所述第一介電層處的孔徑為A1，位於所述第二介電層處的孔徑為A2，位於所述第一導電層處的孔徑為B，且孔徑為A1>A2>B。
15. 如申請專利範圍第13項所述的三維記憶體陣列結構的製造方法，其中位於所述第一介電層處的孔徑為A1，位於所述第二介電層處的孔徑為A2，位於所述第一導電層處的孔徑為B，且孔徑為A1>B≧A2。
16. 如申請專利範圍第10項所述的三維記憶體陣列結構的製造方法，其中所述介電層的材質為氧化矽、氮化矽、氮氧化矽、氧化鋁、氧化鈦、氧化鉿或其組合。
17. 如申請專利範圍第13項所述的三維記憶體陣列結構的製造方法，其中所述第一介電層的材質為氧化矽，所述第二介電層 的材質為氮化矽。
18. 如申請專利範圍第10項所述的三維記憶體陣列結構的製造方法，其中所述第一導電層與所述第二導電層的材質為多晶矽。
19. 如申請專利範圍第10項所述的三維記憶體陣列結構的製造方法，其中移除部分所述介電層或所述第一導電層的方法包括濕式蝕刻法。
20. 如申請專利範圍第10項所述的三維記憶體陣列結構的製造方法，其中所述資料儲存層的材質為氧化矽、氮化矽、氮氧化矽、氧化鋁、氧化鈦、氧化鉿、氧化鎂、鈷鐵硼(CoFeB)、鈷鐵(CoFe)、釕(Ru)、鉑錳合金(PtMn)或其組合。