KR20140148068A - 상변화 메모리 장치 및 그의 제조방법 - Google Patents

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KR20140148068A KR20130071496A KR20130071496A KR20140148068A KR 20140148068 A KR20140148068 A KR 20140148068A KR 20130071496 A KR20130071496 A KR 20130071496A KR 20130071496 A KR20130071496 A KR 20130071496A KR 20140148068 A KR20140148068 A KR 20140148068A
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윤효섭
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Abstract

본 기술은 상변화 메모리 장치 및 그의 제조방법에 관한 것으로, 본 기술에 따른 상변화 메모리 장치는 하부전극이 형성된 반도체 기판 상부에 상기 하부전극의 상부 표면 일부가 노출되도록 하는 제2홀과 상기 제2홀보다 큰 직경을 갖도록 상기 제2홀 상부에 형성되는 제1홀을 포함하는 다층절연막, 상기 제1홀 내부가 매립되도록 형성되는 상변화 물질막 및 상기 상변화 물질막 상부에 상기 제2홀 내부가 매립되도록 형성되는 상부전극을 포함할 수 있다.

Description

상변화 메모리 장치 및 그의 제조방법{PHASE-CHANGE RANDOM ACCESS MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 비휘발성 메모리 장치에 관한 것으로, 보다 상세하게는 상변화 메모리 장치 및 그의 제조방법에 관한 것이다.
최근 반도체 메모리 장치는 최근 고성능화 및 저전력화의 요구에 따라 비휘발성(non-volitile)이며 리프레쉬(refresh)가 필요없는 차세대 메모리 장치들이 연구되고 있다. 이러한 차세대 반도체 메모리 장치들에는 저항성 메모리 장치가 포함될 수 있다.
이와 같은 저항성 메모리 장치 중 하나인 상변화 메모리 장치는 온도에 따라 저항이 변화하는 물질인 상변화 물질을 결정질 또는 비정질로 제어하여 셋 또는 리셋 상태를 갖도록 함으로써 메모리 동작을 수행하게 된다.
이러한 상변화 메모리 장치는 리셋 전류, 즉 상변화 물질을 비정질로 만들기 위해 필요로 하는 전류를 낮추기 위한 연구가 진행되고 있다. 이러한 상변화 메모리 소자의 리셋 전류는 하부전극과 상변화 물질막과의 접촉 면적 및 상변화 물질막의 저항에 의해 전류의 낮음이 결정될 수 있다.
이에, 현재는 공정에 의해 제어가 가능한 하부전극과 상변화 물질막간의 접촉 면적을 감소시키는 노력이 계속되고 있다.
본 발명은 하부전극과 상변화 물질막 간의 구조를 변경하여 신뢰성을 향상시킬 수 있도록 하는 상변화 메모리 장치 및 그의 제조방법에 관한 것이다.
본 발명의 일실시예에 따른 상변화 메모리 장치는 하부전극이 형성된 반도체 기판 상부에 상기 하부전극의 상부 표면 일부가 노출되도록 하는 제2홀과 상기 제2홀보다 큰 직경을 갖도록 상기 제2홀 상부에 형성되는 제1홀을 포함하는 다층절연막, 상기 제1홀 내부가 매립되도록 형성되는 상변화 물질막 및 상기 상변화 물질막 상부에 상기 제2홀 내부가 매립되도록 형성되는 상부전극을 포함할 수 있다.
본 발명의 일실시예에 따른 상변화 메모리 장치의 제조방법은 하부전극이 형성된 반도체 기판 상부에 제1절연막과 제2절연막을 번갈아가며 적층하여 다층절연막을 형성하는 단계, 상기 다층절연막을 식각하여 상기 하부전극의 상부 표면 일부가 노출되도록 하는 제1홀을 형성하는 단계, 상기 제2절연막의 일부를 산화시켜 산화막을 형성하는 단계, 상기 산화막의 일부 또는 전체를 제거한 후 상기 제1절연막이 상기 제1홀 내부로 돌출되도록 하여 보이드를 구비한 스페이서 물질을 형성하는 단계, 상기 스페이서 물질의 일부를 상기 제1홀의 일정 높이까지 제거하여 상기 하부전극의 상부 표면 일부를 노출시키는 제2홀을 형성하는 단계, 상기 제2홀이 매립되도록 상변화 물질막을 형성하는 단계 및 상기 제1홀이 매립되도록 상부전극을 형성하는 단계를 포함할 수 있다.
본 기술에 따르면 하부전극과 상변화 물질막간의 접촉 면적을 감소시켜 리셋 전류를 감소시킬 수 있게 된다.
도 1 내지 도 6은 본 발명의 일실시예에 따른 상변화 메모리 장치의 제조방법을 나타내는 도면이다.
도 7 내지 도 12는 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 제조방법을 나타내는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 자세히 설명하도록 한다. 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1 내지 도 6은 본 발명의 일실시예에 따른 상변화 메모리 장치의 제조방법을 나타내는 도면이다.
도 1에 도시된 바와 같이, 반도체 기판(110) 상부에 제1층간절연막(120)을 형성한 후, 제1층간절연막(120) 내에 홀(도시하지 않음)을 형성한다. 이렇게 형성된 홀 내부에 도전물을 매립하여 하부전극(130)을 형성한다. 본 실시예에서, 반도체 기판(110)은 도시하지는 않았으나, 워드 라인 및 스위칭 소자를 포함할 수 있다. 상기 하부전극(130)이 형성된 제1층간절연막(120) 상부에 제2층간절연막(140)을 형성한다. 여기서, 제2층간절연막(140)은 제1물질층(141a, 141b)과 제2물질층(142a, 142b)이 번갈아가며 적층된 다층절연막일 수 있다. 여기서 제1물질층(141a, 141b)은, 예를 들어, 질화물(Nitride)로 이루어질 수 있고, 제2물질층(142a, 142b)은, 예를 들어, 폴리실리콘(Poly Silicon)으로 이루어질 수 있다. 이와 같은 제2층간절연막(140)에 상기 하부전극(130)의 상부 표면이 노출되도록 하는 홀(H)을 형성한다.
이후, 도 2에 도시된 바와 같이, 상기 제2층간절연막(140) 중 상기 제2물질층(142a, 142b)의 일부, 즉, 상기 홀(H)의 외부 측벽에 위치하는 제2물질층(142a, 142b) 일부를 산화시켜 희생산화막(145)을 형성한다.
이후, 도 3에 도시된 바와 같이, 상기 희생산화막(145)을 식각한 후, 상기 홀(H)의 측벽을 보호하고 리키지(leakage)를 개선하기 위해 제2층간절연막(140)의 상부 표면과 홀(H)의 표면을 따라 ALD(Atomic Layer Deposition) 방법으로 산화막(150)을 증착한다.
이후, 도 4에 도시된 바와 같이, 상기 홀(H)이 매립될 수 있도록 스페이서 물질(160)을 형성한다. 여기서, 제2층간절연막(140)의 제2물질층(142a, 142b)만을 산화시킨 후 식각하였기 때문에 제2층간절연막(140)의 제1물질층(141a, 141b)이 홀(H) 내부를 향해 돌출된 형태를 갖게 되어 스페이서 물질(160)의 매립이 용이하지 않게 된다. 이에 따라, 스페이서 물질(160)은 상기 홀(H) 내부에 완전히 매립되지 않고, 그 내부에 보이드(V)가 발생된 상태로 형성된다. 이러한 보이드(V)는 홀(H)의 물리적인 형태에 의해 발생되는 것으로, 상기 제2층간절연막(140)의 제1물질층(141a, 141b)의 돌출 정도에 따라, 다시 말해 상기 제2물질층(142a, 142b)의 산화되는 폭에 따라 그 크기를 조절할 수 있다. 이때, 스페이서 물질(160)은, 예를 들어, 질화물(Nitride)일 수 있다.
이후, 도 5에 도시된 바와 같이, 상기 스페이서 물질(160)이 상기 홀(H) 내부의 일정 높이만큼만 남도록 식각하여 스페이서(160)를 형성한다. 이때, 홀(H)의 내부로 돌출되었던 제2층간절연막(140)의 제1물질층(141a, 141b)도 함께 식각된다. 또한, 상기 스페이서 물질(160)의 일부를 식각할 때 식각 가스가 이용되는데, 이러한 식각 가스가 보이드(V) 내부로 전달되어 보이드(V) 하부의 식각 또한 이루어져 하부전극(130)을 노출시키는 키홀(Key Hole, KH)이 형성된다. 이렇게 형성된 키홀(KH)과 상기 홀(H)의 내부가 매립되도록 상변화 물질(170)을 형성한다.
이후, 도 6에 도시된 바와 같이, 상기 상변화 물질(170)을 상기 키홀(KH)에만 매립되도록 나머지 상변화 물질을 식각하여 상변화 물질막(170)을 형성한다. 이후, 상기 상변화 물질막(170) 상부에 상기 홀(H)이 매립되도록 도전물질을 매립하여 상부전극(180)을 형성한다.
도 7 내지 도 12는 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 제조방법을 나타내는 도면이다.
도 7에 도시된 바와 같이, 반도체 기판(210) 상부에 제1층간절연막(220)을 형성한 후, 제1층간절연막(220) 내에 홀(도시하지 않음)을 형성한다. 이렇게 형성된 홀 내부에 도전물을 매립하여 하부전극(130)을 형성한다. 본 실시예에서, 반도체 기판(210)은 도시하지는 않았으나, 워드 라인 및 스위칭 소자를 포함할 수 있다. 상기 하부전극(230)이 형성된 제1층간절연막(220) 상부에 제2층간절연막(240)을 형성한다. 여기서, 제2층간절연막(240)은 제1물질층(241a, 241b)과 제2물질층(242a, 242b)이 번갈아가며 적층된 다층절연막일 수 있다. 여기서 제1물질층(241a, 241b)은, 예를 들어, 질화물(Nitride)로 이루어질 수 있고, 제2물질층(242a, 242b)은, 예를 들어, 폴리실리콘(Poly Silicon)으로 이루어질 수 있다. 이와 같은 제2층간절연막(240)에 상기 하부전극(230)의 상부 표면이 노출되도록 하는 홀(H)을 형성한다.
이후, 도 8에 도시된 바와 같이, 상기 제2층간절연막(240) 중 상기 제2물질층(242a, 242b)의 일부, 즉, 상기 홀(H)의 외부 측벽에 위치하는 제2물질층(142a, 242b) 일부를 산화시켜 산화막(250)을 형성한다. 이때, 상기 도 2와 비교하자면, 상기 산화막(250)은 도 2에서 생성되는 희생산화막(145)보다 넓은 폭으로 형성하는 것이 바람직할 것이다.
이후, 도 9에 도시된 바와 같이, 상기 산화막(250)의 일부를 식각한다. 이렇게 상기 산화막(250)의 일부를 식각하면 홀(H) 내부를 향해 상기 제2층간절연막(240)의 제1물질층(241a, 241b)의 일부가 돌출된다.
이후, 도 10에 도시된 바와 같이, 상기 홀(H)이 매립될 수 있도록 스페이서 물질(260)을 형성한다. 여기서, 제2층간절연막(240)의 제1물질층(241a, 241b)이 홀(H) 내부를 향해 돌출되어 스페이서 물질(260)의 매립이 용이하지 않게 된다. 이에 따라, 스페이서 물질(260)은 상기 홀(H) 내부에 완전히 매립되지 않고, 그 내부에 보이드(V)가 발생된 상태로 형성된다. 이러한 보이드(V)는 홀(H)의 물리적인 형태에 의해 발생되는 것으로, 상기 제2층간절연막(240)의 제1물질층(241a, 241b)의 돌출 정도에 따라, 다시 말해 상기 제2물질층(242a, 242b)의 산화되는 산화막(250)의 폭과 산화막(250)의 일부가 어느 정도 식각되어 제거되는지에 따라 그 크기를 조절할 수 있다. 이때, 스페이서 물질(260)은, 예를 들어, 질화물(Nitride)일 수 있다.
이후, 도 11에 도시된 바와 같이, 상기 스페이서 물질(260)이 상기 홀(H) 내부의 일정 높이만큼만 남도록 식각하여 스페이서(260)를 형성한다. 이때, 홀(H)의 내부로 돌출되었던 제2층간절연막(240)의 제1물질층(241a, 241b)도 함께 식각된다. 또한, 상기 스페이서 물질(160)의 일부를 식각할 때 식각 가스가 이용되는데, 이러한 식각 가스가 보이드(V) 내부로 전달되어 보이드(V) 하부의 식각 또한 이루어져 하부전극(230)을 노출시키는 키홀(Key Hole, KH)이 형성된다. 이렇게 형성된 키홀(KH)과 상기 홀(H)의 내부가 매립되도록 상변화 물질(270)을 형성한다.
이후, 도 12에 도시된 바와 같이, 상기 상변화 물질(270)을 상기 키홀(KH)에만 매립되도록 나머지 상변화 물질을 식각하여 상변화 물질막(270)을 형성한다. 이후, 상기 상변화 물질막(270) 상부에 홀(H)이 매립되도록 도전물질을 매립하여 상부전극(280)을 형성한다.
이와 같이, 본 발명의 일실시예에 따른 상변화 메모리 장치는 키홀(KH)을 통해 하부전극(130, 230)과 상변화 물질막(170, 270)의 접촉이 이루어지기 때문에 그 면적이 감소되어 리셋 전류를 감소시킬 수 있게 된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
110: 반도체 기판 120: 제1층간절연막
130: 하부전극 140: 제2층간절연막
150: 산화막 160: 스페이서
170: 상변화 물질막 180: 상부전극

Claims (12)

  1. 하부전극이 형성된 반도체 기판 상부에 상기 하부전극의 상부 표면 일부가 노출되도록 하는 제2홀과 상기 제2홀보다 큰 직경을 갖도록 상기 제2홀 상부에 형성되는 제1홀을 포함하는 다층절연막;
    상기 제2홀 내부가 매립되도록 형성되는 상변화 물질막; 및
    상기 상변화 물질막 상부에 상기 제1홀 내부가 매립되도록 형성되는 상부전극;
    을 포함하는 상변화 메모리 장치.
  2. 제1항에 있어서, 상기 다층절연막은,
    상기 하부전극이 형성된 상기 반도체 기판 상부에 제1물질로 형성되는 제1절연막; 및
    상기 제1절연막 상부에 상기 제1물질과 식각 선택비가 다른 제2물질로 형성되는 제2절연막;
    을 포함하고,
    상기 제1절연막과 상기 제2절연막이 번갈아가며 적층되어 복수 개의 층을 이루어 형성되는 상변화 메모리 장치.
  3. 제2항에 있어서,
    상기 제1절연막은 질화물로 이루어지고, 제2절연막은 폴리실리콘으로 이루어지는 상변화 메모리 장치.
  4. 제2항에 있어서,
    상기 제1홀의 내부 측벽에 형성되는 산화막; 및
    상기 제1홀보다 작은 직경을 갖는 상기 제2홀을 형성하기 위해 상기 제1홀의 일정 높이만큼 형성되는 스페이서;
    를 더 포함하는 상변화 메모리 장치.
  5. 제4항에 있어서, 상기 산화막은,
    상기 제2절연막의 일부를 산화시킨 후 산화된 제2절연막 일부를 제거하여 형성되거나 산화 물질을 상기 제1홀의 내부 측벽에 증착하여 형성되는 상변화 메모리 장치.
  6. 제5항에 있어서, 상기 스페이서는,
    상기 제1절연막과 동일한 물질로 형성되는 상변화 메모리 장치.
  7. 하부전극이 형성된 반도체 기판 상부에 제1절연막과 제2절연막을 번갈아가며 적층하여 다층절연막을 형성하는 단계;
    상기 다층절연막을 식각하여 상기 하부전극의 상부 표면 일부가 노출되도록 하는 제1홀을 형성하는 단계;
    상기 제2절연막의 일부를 산화시켜 산화막을 형성하는 단계;
    상기 산화막의 일부 또는 전체를 제거한 후 상기 제1절연막이 상기 제1홀 내부로 돌출되도록 하여 보이드를 구비한 스페이서 물질을 형성하는 단계;
    상기 스페이서 물질의 일부를 상기 제1홀의 일정 높이까지 제거하여 상기 하부전극의 상부 표면 일부를 노출시키는 제2홀을 형성하는 단계;
    상기 제2홀이 매립되도록 상변화 물질막을 형성하는 단계; 및
    상기 제1홀이 매립되도록 상부전극을 형성하는 단계;
    를 포함하는 상변화 메모리 장치의 제조방법.
  8. 제7항에 있어서,
    상기 제1절연막과 상기 제2절연막은 식각 선택비가 상이한 물질로 형성하는 상변화 메모리 장치의 제조방법.
  9. 제8항에 있어서,
    상기 제1절연막은 질화물로 이루어지고, 제2절연막은 폴리실리콘으로 이루어지는 상변화 메모리 장치의 제조방법.
  10. 제8항에 있어서, 상기 산화막을 형성하는 단계와 상기 스페이서 물질을 형성하는 단계 사이에,
    상기 산화막을 완전히 제거하는 단계; 및
    상기 제1홀 내부 측벽을 산화 물질을 증착하는 단계;
    를 포함하는 상변화 메모리 장치의 제조방법.
  11. 제8항에 있어서,
    상기 제2홀을 형성하는 단계에서 상기 스페이서 물질의 일부를 제거할 때 상기 제1홀 내부로 돌출되었던 제1절연막이 제거되고,
    상기 제2홀은 상기 식각 제거시 제공되는 식각 가스가 상기 보이드를 통해 전달되어 형성되는 상변화 메모리 소자의 제조방법.
  12. 제11항에 있어서,
    상기 제1절연막과 상기 스페이서 물질은 동일한 물질로 형성하는 상변화 메모리 장치의 제조방법.
KR20130071496A 2013-06-21 2013-06-21 상변화 메모리 장치 및 그의 제조방법 KR20140148068A (ko)

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