CN105261630B - 制造相变化记忆体的方法 - Google Patents
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Abstract
本发明揭露一种制造相变化记忆体的方法。相变化记忆体的制造方法包含：(i)在半导体基材上形成第一介电层、导电接触结构和第一电极；(ii)在第一介电层上形成具有开口的第二介电层，此开口露出第一电极的顶面；(iii)形成阻障层衬裹开口的侧壁；(iv)在开口内形成相变化元件，相变化元件包含底座和围壁，围壁由底座的周缘沿着阻障层向上延伸，围壁的内缘定义出一个凹口，凹口的入口的宽度大于凹口的底部的宽度；(v)形成加热元件填充在凹口内；以及(vi)形成第二电极于加热元件上方。上述方法仅需一道微影蚀刻制程便能在介电层中形成相变化元件以及嵌设其中的加热元件。
Description
技术领域
本发明是有关于一种制造相变化记忆体的方法以及一种相变化记忆体。
背景技术
计算机或其他电子装置通常配置有各种类型的记忆体，例如随机存取记忆体(RAM)、只读记忆体(ROM)、动态随机存取记忆体(DRAM)、同步动态随机存取记忆体(SDRAM)、相变化随机存取记忆体(PCRAM)或快闪记忆体。相变化记忆体是非挥发性的记忆体，可通过量测记忆体单元的电阻值而获取储存于其中的数据。一般而言，相变化记忆体单元包含加热元件以及相变化单元，相变化单元会因为受热而发生相变化。当通入电流至加热元件时，加热元件将电能转变成热量，所产生的热量促使相变化单元发生相的改变，例如从非晶相(amorphous)转变成多晶相(polycrystalline)。相变化单元在不同的相具有不同的电阻值，经由侦测或读取相变化单元的电阻值，便得以判断记忆体单元的数据型态。简化相变化记忆体的制造方法一直是记忆体制造商努力的目标。
发明内容
本发明的一方面是提供一种制造相变化记忆体的方法，此方法仅需一道微影蚀刻制程便能在介电层中形成特殊形状的相变化元件以及嵌设在其中的加热元件。此方法包含(i)在一半导体基材上形成一第一介电层、至少一导电接触结构以及至少一第一电极，其中第一电极迭置在导电接触结构上，且第一电极的顶面露出第一介电层；(ii)形成具有至少一开口的一第二介电层于第一介电层上，其中此开口露出第一电极的顶面；(iii)形成一阻障层衬裹开口的一侧壁；(iv)形成一相变化元件于开口内，其中相变化元件包含一底座以及一围壁，底座接触第一电极的顶面，围壁由底座的周缘沿着阻障层向上延伸，围壁的内缘定义一凹口，凹口的入口的宽度大于凹口的底部的宽度；(v)形成一加热元件填充在凹口内，其中加热元件的上部的宽度大于加热元件的下部的宽度；以及(vi)形成一第二电极于加热元件上方。
在某些实施方式中，形成阻障层衬裹开口的侧壁的操作包含：沉积一阻障材料层于第二介电层、侧壁以及第一电极的顶面上；以及移除阻障材料层沉积在第二介电层以及第一电极顶面上的部分。
在某些实施方式中，形成相变化元件于开口内的操作包含：沉积一相变化材料层于开口内以及第二介电层上，其中相变化材料层在开口中包覆一孔洞；移除沉积在第二介电层上的相变化材料层；以及蚀刻沉积在开口内的相变化材料层的一部分以暴露出孔洞，而形成凹口。
在某些实施方式中，凹口的入口的宽度为约30nm至约100nm，凹口的底部的宽度为约12nm至约30nm。
在某些实施方式中，凹口的入口的宽度对凹口的底部的宽度的比值为约1.2至约9。
在某些实施方式中，凹口的入口至凹口的底部定义凹口的深度，深度为30nm至70nm。
在某些实施方式中，加热元件的上部的宽度为凹口的入口的宽度，加热元件的下部的宽度为凹口的底部的宽度。
在某些实施方式中，形成加热元件的操作包含形成一辅助电极，辅助电极由加热元件的上部延伸出，且与加热元件的上部具有相同的宽度。
在某些实施方式中，形成该第二电极的操作包含：形成一第三介电层于加热元件上方，其中第三介电层具有一第一开孔露出加热元件；以及在第一开孔中形成第二电极。
本发明的一方面是提供一种相变化记忆体，此相变化记忆体，包含一第一电极、一相变化元件、一加热元件以及一第二电极。相变化元件包含一底座以及一围壁。底座接触第一电极，围壁由底座的周缘向上延伸，围壁的内缘定义一凹口，凹口的入口的宽度大于凹口的底部的宽度。加热元件嵌设在凹口内，其中加热元件的上部的宽度等于凹口的入口的宽度，且加热元件的下部的宽度等于凹口的底部的宽度。第二电极位于加热元件上方。
附图说明
图1A绘示根据本发明各种实施方式的制造相变化记忆体的方法的流程图；
图1B实现图1A中操作40的步骤流程图；
图2A绘示本发明某些实施方式在执行操作10后的上视示意图；
图2B绘示图2A中沿线段BB’的剖面示意图；
图3-图12绘示本发明各种实施方式在不同制程阶段的剖面示意图。
具体实施方式
为了使本发明的叙述更加详尽与完备，下文针对了本发明的实施方式与具体实施例提出了说明性的描述；但这并非实施或运用本发明具体实施例的唯一形式。以下所揭露的各实施例，在有益的情形下可相互组合或取代，也可在一实施例中附加其他的实施例，而无须进一步的记载或说明。
在以下描述中，将详细叙述许多特定细节以使读者能够充分理解以下的实施例。然而，可在无此等特定细节的情况下实践本发明的实施例。在其他情况下，为简化附图，熟知的结构与装置仅示意性地绘示于图中。
在本文中使用空间相对用语，例如“下方”、“之下”、“上方”、“之上”等，这是为了便于叙述一元件或特征与另一元件或特征之间的相对关系，如图中所绘示。这些空间上的相对用语的真实意义包含其他的方位。例如，当图示上下翻转180度时，一元件与另一元件之间的关系，可能从“下方”、“之下”变成“上方”、“之上”。此外，本文中所使用的空间上的相对叙述也应作同样的解释。
本发明的一方面是提供一种制造相变化记忆体的方法。图1A绘示根据本发明各种实施方式的制造相变化记忆体的方法1的流程图。方法1包含操作10、操作20、操作30、操作40、操作50以及操作60。图2A至图12绘示操作10至操作60中不同制程阶段的示意图。虽然下文中利用一系列的操作或步骤来说明在此揭露的方法，但是这些操作或步骤所示的顺序不应被解释为本发明的限制。例如，某些操作或步骤可以按不同顺序进行及/或与其它步骤同时进行。此外，并非必须执行所有绘示的步骤才能实现本发明的实施方式。此外，在此所述的每一个操作或步骤可以包含数个子步骤或动作。
在操作10中，在半导体基材上形成第一介电层、至少一导电接触结构以及至少一第一电极。图2A绘示本发明某些实施方式执行操作10的上视示意图，图2B绘示图2A中沿线段BB’的剖面示意图。如图2A及图2B所示，在半导体基材102上形成第一介电层110、多个导电接触结构120以及多个第一电极130。在某些实施方式中，半导体基材102包含掺杂或未掺杂的硅晶圆、或半导体上绝缘体(SOI)基材、或类似的半导体材料。在某些实施中，半导体基材102还包含主动元件106，主动元件可例如为N型金属氧化物半导体(NMOS)元件、P型金属氧化物半导体(PMOS)元件或互补式金属氧化物半导体(CMOS)元件或类似的元件。在某些实施方式中，主动元件106包含栅极106G、源极区域106S和漏极区域106D。在某些实施例中，半导体基材102还包含至少一个浅沟渠隔离结构108，用以隔离两个主动元件106之间的漏极区域106D。
介电层110可以是任何适合的介电材料，例如氮化硅、氧化硅、掺杂的硅玻璃等介电材料，介电层110也可以由低介电系数的介电材料所形成，例如磷硅酸盐玻璃(PSG)、硼磷硅玻璃(BPSG)、氟硅玻璃(FSG)、碳化硅材料、或上述的组合或类似材料。
导电接触结构120可例如为包含钨(W)或相似材料的金属通孔结构。在某些实施方式中，导电接触结构120包含多个源极接触结构120S以及多个漏极接触结构120D，源极接触结构120S位于源极区域106S上方并且电性连接源极区域106S，漏极接触结构120D位于漏极区域106D上方并且电性连接漏极区域106D。
各个第一电极130迭置在对应的一个导电接触结构120上，而且第一电极130的顶面130T露出第一介电层110。在某些实施方式中，第一电极130可区分为形成在源极接触结构120S上方的第一电极130S以及形成在漏极接触结构120D上方的第一电极130D。第一电极130可例如为氮化钛(TiN)、氮化钽(TaN)、钛(Ti)、铝(Al)、铜(Cu)、银(Ag)、金(Au)或上述材料的组合或类似的材料所制成。第一电极130可以是单层结构或是多层结构。在某些实施方式中，形成第一电极130的步骤包含依序进行一沉积制程以及一化学机械研磨制程；沉积制程的具体方式可例如为物理气相沉积制程(PVD)、化学气相沉积制程(CVD)、等离子辅助化学气相(PECVD)、原子层沉积制程(ALD)及/或原子层化学气相沉积制程(ALCVD)等毯覆式的沉积技术。
在操作20中，形成具有至少一开口的第二介电层于第一介电层上，第二介电层可以是单层结构或是多层结构的介电层。举例而言，如图3所示，利用物理或化学气相沉积技术在第一介电层110上依序沉积介电层141、介电层142和介电层143。然后，在第二介电层140上方形成图案化遮罩层145，图案化遮罩层145可例如为正型光阻或其他适合的硬遮罩(hard mask)层。之后，如图4所示，对第二介电层140进行蚀刻制程而在第二介电层140中形成开口144，开口144大致上对准第一电极130的位置并且露出第一电极130的顶面130T。在某些实施方式中，介电层141及介电层143可例如为氮化硅或类似材料所制成，介电层142可例如为氧化硅或类似材料所制成，介电层142夹置在介电层141与介电层143之间。在某些实施例中，介电层142的厚度大于介电层141或介电层143的厚度。
在操作30中，形成阻障层衬裹开口的侧壁。图5及图6绘示本发明某些实施方式的执行操作30的步骤。如图5所示，在第二介电层140上毯覆式地沉积阻障材料层150A，阻障材料层150A覆盖第二介电层140、开口144的侧壁144S以及第一电极130的顶面130T。之后，如图6所示，利用非等向性蚀刻移除阻障材料层150A沉积在第二介电层140上方以及沉积在第一电极顶面130T上的两个部分，而在开口144的侧壁144S上形成阻障层150。由于使用非等向性蚀刻技术，沉积在开口144的侧壁144S上的阻障材料层能够被保留而形成阻障层150衬裹开口144的侧壁144S。在某些实施方式中，阻障材料层150A的材料可例如为氮化硅(SixNy)、氮化钛(TiN)、氮化钽(TaN)或上述材料的组合或类似的材料。
在操作40中，形成相变化元件。图1B绘示根据本发明某些实施方式的进行操作40的详细步骤流程图。虽然下文中利用一系列的步骤来说明操作40，但是这些步骤所示的顺序不应被解释为本发明的限制。例如，某些步骤可以按不同顺序进行及/或与其它步骤同时进行。此外，并非必须执行所有绘示的步骤才能实现本发明的实施方式。此外，在此所述的每一个步骤可以包含数个子步骤或动作。请参照图1B，操作40包含步骤42、步骤44、及步骤46，图7、图8及图9A绘示操作40中不同步骤阶段的剖面示意图。
在步骤42中，沉积相变化材料层160A于开口144内以及第二介电层140上，如图7所示。因毯覆式沉积技术的制程特性，相变化材料层160A沉积在开口144内的部分会包覆孔洞161。在某些实施方式中，当开口144的宽度小于100nm，并且开口144的深宽比(即开口的深度除以开口的宽度)大于约0.8时，在沉积相变化材料层160A时便能够在开口144中形成孔洞161，孔洞161中并没有相变化材料层160A。在某些实施例中，开口144的宽度约30-100nm，开口144的深度为约80-240nm。在某些实施方式中，相变化材料层包含锗-锑-碲(GST)材料，例如Ge2Sb2Te5、Ge1Sb2Te4、Ge1Sb4Te7或上述的组合或类似的材料。其他相变化材料可例如为GeTe、Sb2Te3、GaSb、InSb、Al-Te、Te-Sn-Se、Ge-Sb-Te、In-Sb-Te、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Sb-Te-Bi-Se、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ag-In-Sb-Te、Ge-Te-Sn-Pt、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd及Ge-Sb-Se-Te。
在步骤44中，移除沉积在第二介电层140上的相变化材料层160A，如图8所示。在某些实施方式中，使用化学机械研磨移除沉积在第二介电层140上表面的相变化材料层。在一实施例中，在化学机械研磨的制程中，同时移除一部分的介电层，例如移除介电层143，并利用介电层142为停止层，以获得良好的制程控制。
在步骤46中，如图9A所示，蚀刻沉积在开口144内的相变化材料层160A的一部分以暴露出孔洞，因此形成相变化元件160以及凹口166。在某些实施方式中，可以使用诸如反应性离子蚀刻(RIE)等干式蚀刻制程或其他适当的湿式蚀刻制程来实现步骤46。由于蚀刻制程的特性，在开口144的入口处具有较大的蚀刻速率，因此所形成的凹口166会呈现出上宽下窄的漏斗状轮廓。换言之，所形成的相变化元件160具有特殊的形状，下文将更详细叙述。
图9B绘示本发明某些实施方式的相变化元件160的放大示意图。相变化元件160包含底座162以及围壁164，底座162接触第一电极130的顶面130T，围壁164由底座162的周缘162S沿着阻障层150向上延伸，围壁164的内缘便定义出凹口166的形状，凹口166的入口166T的宽度Z1大于凹口166的底部166B的宽度Z2。在某些实施例中，相变化元件160的底座162的厚度H1为30nm至70nm。在另外某些实施例中，凹口166的入口166T的宽度Z1为约30nm至约100nm，凹口166的底部166B的宽度Z2为约12nm至约30nm。在某些实施例中，入口宽度Z1对底部宽度Z2的比值为约1.2至约9，例如为1.5、2.0、3、5、7、或8。在其他某些实施例中，凹口166的入口166T至凹口166的底部166B定义凹口166的深度H2，深度H2为约30nm至约70nm。
请回到图1A，在操作40之后进行操作50，形成加热元件填充在凹口内。图10-图11绘示本发明某些实施方式的执行操作50的剖面示意图。请参照图10，沉积一层加热材料层170A覆盖第二介电层140并填充凹口166。随后，如图11所示，移除加热材料层170A沉积在第二介电层140上方的部分，而形成嵌设在凹口166内的加热元件170。在一实施例中，加热元件170的上部172的宽度实质上等于凹口166的入口166T的宽度Z1(标示在图9B)，加热元件170的下部174的宽度实质上等于凹口166的底部166B的宽度Z2(标示在图9B)。因此，加热元件170的上部172的宽度大于加热元件170的下部174的宽度。在某些实施方式中，操作50包含形成辅助电极176，辅助电极176由加热元件170的上部172延伸出，并且与上部172具有大致上相同的宽度。
在执行操作20、操作30、操作40及操作50后，便形成相变化元件160以及嵌设在相变化元件160中的加热元件170。请注意，在操作20、操作30、操作40及操作50中，仅有操作20必须使用微影蚀刻制程(参阅图3-图4)，而操作30、操作40及操作50并不需要使用微影蚀刻制程(参阅图5-图11)，因此根据本发明揭露的各种实施方式，仅需要一道微影蚀刻制程便能在介电层中形成特殊形状的相变化元件以及嵌设在其中的加热元件。另外，所形成的加热元件170具有漏斗状的形状，当电流从加热元件170的上部172向加热元件170的下部174传导时，电流汇集到截面积较小的下部174，让下部174提供较大的电流密度(电流密度定义为电流量除以电流通过的截面积)，从而有助于让相变化元件170的下部174产生高温，加速相变化元件160的晶相改变，因此能够提高写入数据的速度。此外，相变化元件160被阻障层150、第一电极130及加热元件170包覆，所以在后续制程中能够有效防止相变化元件160的材料因扩散现象而渗透到邻近的介电层中。再者，阻障层150能够保存加热元件所产生的热量，也有助于让相变化元件发生晶相改变。
在操作60中，形成第二电极于加热元件上方。在某些实施方式中，如图12所示，操作60包含形成第三介电层180于加热元件170及第二介电层140上方。第三介电层180具有第一开孔181露出加热元件170。然后，在第一开孔181中形成第二电极190，让第二电极190接触下方的加热元件170(或辅助电极176)。当然，有多种方式可以在加热元件170上形成第二电极190，例如可以利用传统的沉积、微影、蚀刻技术在加热元件170上方直接形成第二电极，而不需形成第三介电层，因此本发明上述形成第二电极的方式并不受限于图12绘示的步骤或方法。
根据本发明的各种实施方式，在操作60之后可以进行其他的操作或步骤。举例而言，如图12所示，在形成第三介电层180以及第二电极190之后，能够形成一或多个贯穿第三介电层180和第二介电层140的第二开孔182，第二开孔182露出源极接触结构120S上方的第一电极130S。之后，在第一开孔181和第二开孔182中分别形成第一垂直互连结构191和第二垂直互连结构192。第一垂直互连结构191经由第二电极190、加热元件170、相变化元件160、第一电极130D和漏极接触结构120D而电性连接漏极区域106D。第二垂直互连结构192则经由源极接触结构120S电性连接源极区域106S。
本发明的另一方面是提供一种相变化记忆体200，如图12所示，相变化记忆体200包含第一电极130、相变化元件160、加热元件170以及第二电极190。相变化元件包含底座162以及围壁164(标示在图9B)。底座162接触第一电极130，围壁164由底座162的周缘向上延伸，围壁164的内缘定义凹口166的形状，凹口166的入口166T的宽度Z1大于凹口166的底部166B的宽度Z2。加热元件170嵌设在凹口166内，加热元件170的上部172的宽度等于凹口166的入口166T的宽度Z1，且加热元件170的下部174的宽度等于凹口166的底部166B的宽度Z2。第二电极190位于加热元件上方。
虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何熟悉此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。
Claims (8)
1.一种制造相变化记忆体的方法，其特征在于，包含以下操作：
在一半导体基材上形成一第一介电层、至少一导电接触结构以及至少一第一电极，其中该第一电极迭置在该导电接触结构上，且该第一电极的顶面露出该第一介电层；
形成具有至少一开口的一第二介电层于该第一介电层上，其中该开口露出该第一电极的该顶面；
形成一阻障层衬裹该开口的一侧壁；
形成一相变化元件于该开口内，包含以下操作：
沉积一相变化材料层于该开口内以及该第二介电层上，其中该相变化材料层在该开口中包覆一孔洞；
移除沉积在该第二介电层上的该相变化材料层；以及
蚀刻沉积在开口内的该相变化材料层的一部分以暴露出该孔洞，而形成一凹口，
其中该相变化元件包含：一底座，接触该第一电极的该顶面；以及一围壁，由该底座的周缘沿着该阻障层向上延伸，该围壁的内缘定义该凹口，该凹口的入口的宽度大于该凹口的底部的宽度；
形成一加热元件填充在该凹口内，其中该加热元件的上部的宽度大于该加热元件的下部的宽度；以及
形成一第二电极于该加热元件上方。
2.如权利要求1所述的制造相变化记忆体的方法，其特征在于，形成该阻障层衬裹该开口的该侧壁的操作包含：
沉积一阻障材料层于该第二介电层、该侧壁以及该第一电极的该顶面上；以及
移除该阻障材料层沉积在该第二介电层以及该顶面上的部分。
3.如权利要求1所述的制造相变化记忆体的方法，其特征在于，该凹口的该入口的该宽度为30nm至100nm，该凹口的该底部的该宽度为12nm至30nm。
4.权利要求1所述的制造相变化记忆体的方法，其特征在于，该凹口的该入口的该宽度对该凹口的该底部的该宽度的比值为1.2至9。
5.如权利要求1所述的制造相变化记忆体的方法，其特征在于，该凹口的该入口至该凹口的该底部定义该凹口的深度，该深度为30nm至70nm。
6.如权利要求1所述的制造相变化记忆体的方法，其特征在于，该加热元件的该上部的该宽度为该凹口的该入口的该宽度，该加热元件的该下部的该宽度为该凹口的该底部的该宽度。
7.如权利要求1所述的制造相变化记忆体的方法，其特征在于，形成该加热元件的操作包含形成一辅助电极，该辅助电极由该加热元件的该上部延伸出，且与该上部具有相同的宽度。
8.如权利要求1所述的制造相变化记忆体的方法，其特征在于，形成该第二电极的操作包含：
形成一第三介电层于该加热元件上方，其中该第三介电层具有一第一开孔露出该加热元件；以及
在该第一开孔中形成该第二电极。
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