TW202040754A - 形成積體晶片的方法 - Google Patents

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Abstract

在一些實施例中，提供一種形成積體晶片(IC)的方法。此方法包括在基板上形成層間介電層。第一開口形成於層間介電層及積體晶片的第一區域中。第二開口形成於層間介電層及積體晶片的第二區域中。第一高介電常數介電層形成為內襯第一開口及第二開口。第二介電層形成於第一高介電常數介電層上，並且內襯於第一區域及第二區域中的第一高介電常數介電層。從第一區域去除第二高介電常數介電層。導電層形成於第一高介電常數介電層及第二高介電常數介電層上，其中導電層接觸第一區域中的第一高介電常數介電層並接觸第二區域中的第二高介電常數介電層。

Description

形成積體晶片的方法
本揭露是關於一種形成積體晶片的方法。
許多現代電子元件包含電子記憶體。電子記憶體可為揮發性記憶體或非揮發性記憶體。非揮發性記憶體能夠在沒有電源的情況下儲存資料，而揮發性記憶體不能。下一世代電子記憶體的一些實例包括磁阻隨機存取記憶體(magnetoresistive random-access memory; MRAM)、電阻式隨機存取記憶體(resistive random-access memory; RRAM)、相變隨機存取記憶體(phase-change random-access memory; PCRAM)及導電橋接隨機存取記憶體(conductive-bridging random-access memory; CBRAM)。在一些下一世代電子記憶體中，電晶體耦接至記憶體單元並且用以在各種記憶體操作（例如，SET、RESET等等）期間將電壓提供至此記憶體單元。然而，隨著技術節點遞減，電晶體將充足電壓提供至記憶體單元以支援各種記憶體操作存在挑戰。在一些實施例中，將下一世代電子記憶體與其他半導體元件（例如，邏輯電晶體、輸入/輸出(input/output; I/O)電晶體等等）一起集成在積體晶片(integrated chip; IC)中。
根據本揭示之一實施方式，提供一種形成積體晶片(IC)的方法。此方法包括在半導體基板上方形成第一層間介電層。在層間介電層中及積體晶片的第一區域中形成第一開口。在第一層間介電層中及積體晶片的不同於第一區域的第二區域中形成第二開口。第一高介電常數介電層形成為內襯於第一開口及第二開口。第二高介電常數介電層形成於第一高介電常數介電層上，其中第二高介電常數介電層內襯於第一區域及第二區域兩者中的第一高介電常數介電層。從此第一區域去除第二高介電常數介電層。在第一高介電常數介電層及第二高介電常數介電層兩者上方形成導電層，其中導電層接觸第一區域中的第一高介電常數介電層並接觸第二區域中的第二高介電常數介電層。
現在將參照圖式描述本揭示之一實施例內容，其中相同的元件符號用於表示相同的元件，並且其中所示結構不一定按比例繪示。應理解，此具體實施方式及對應圖式不以任何方式限制本揭示之一實施例內容的範疇，並且此具體實施方式及圖式僅提供幾個實例以說明發明概念可表示出來的一些方式。
本揭示之一實施例內容提供許多不同實施例或實例，以用於實施本揭示之一實施例內容的不同特徵。下文描述組件及佈置的特定實例以簡化本揭示之一實施例內容。當然，此等實例僅為實例且不意欲為限制性。舉例而言，在隨後描述中的第一特徵在第二特徵上方或在第二特徵上的形成可包括第一及第二特徵直接接觸形成的實施例；以及亦可包括額外特徵可形成在第一及第二特徵之間，以使得第一及第二特徵可不直接接觸的實施例。另外，本揭示案之一實施例可在各實例中重複元件符號及/或字母。此重複為出於簡單清楚之目的，且本身不指示所論述之各實施例及/或配置之間的關係。
另外，為了便於描述，可在本文中使用空間相對用語，諸如「在……之下」、「在……下方」、「下部」、「在……上方」、「上部」及類似術語以描述諸圖中所圖示之一個元件或特徵與另一（多個）元件或（多個）特徵之關係。除圖形中描繪的方向外，空間相對用語意欲包含在使用或操作中之元件的不同方向。設備可為不同朝向（旋轉90度或在其他的方向）且在本文中使用的空間相對的描述詞可同樣相應地解釋。
一些積體晶片(IC)包含邏輯區域及記憶體區域。邏輯區域包括用以輸出第一電壓的複數個第一半導體元件（例如，金屬氧化物半導體場效電晶體(metal-oxide semiconductor field-effect transistor; MOSFET)）。記憶體區域包括亦用以輸出第一電壓的複數個第二半導體元件（例如，MOSFET）。第二半導體元件分別電耦接至複數個電阻式記憶體單元（例如，下一世代記憶體單元）。第二半導體元件中的每一者用以提供電壓至電阻式記憶體單元中的一者以執行各種記憶體操作（例如，SET、RESET等等）。然而，電阻式記憶體單元需要大於第一電壓的第二工作電壓以執行記憶體操作中的一些操作（例如，RESET）。因而，過驅動方案(overdrive scheme)（例如，過驅動電壓方案(overdrive voltage scheme)）通常用於第二半導體元件上以將第二半導體元件輸出的電壓（例如，第一電壓）增加至第二電壓。
隨著技術節點遞減，上述積體晶片的挑戰為將第一半導體元件、第二半導體元件、及電阻式記憶體單元集成到個別積體晶片中。例如，隨著技術節點按比例縮小，第一半導體元件及第二半導體元件的特徵尺寸減小，如此提高效能、減少功率消耗、及增加第一半導體元件及第二半導體元件的密度。然而，藉由減小特徵尺寸，第一半導體元件及/或第二半導體元件的輸出電壓可能減小。因而，隨著技術節點遞減（例如，超過10奈米），第二半導體元件的輸出電壓可能不足以操作（例如，在RESET操作期間提供電壓）電阻式記憶體單元。因此，隨著技術節點遞減，可能妨礙將電阻式記憶體單元集成在個別積體晶片中。
本揭露的各種實施例涉及一種形成積體電路(IC)的方法，此積體電路包括具有不同輸出電壓的第一半導體元件及第二半導體元件，其中此第二半導體元件電耦接至電阻式記憶體單元。此方法包括以下步驟：在半導體基板上形成第一閘極介電質（對應於第一半導體元件），其中此第一閘極介電質包括第一介電結構（例如，第一高介電常數介電結構）。第二閘極介電質（對應於第二半導體元件）形成於半導體基板上，其中此第二閘極介電質包括第一介電結構及第二閘極介電結構（例如，第二高介電常數介電結構）。電阻式記憶體單元形成於半導體基板上方且電耦接至第二半導體元件。在一些實施例中，此方法包括一或更多個蝕刻製程，這些製程可薄化第一介電結構及/或第二區域中的第二介電結構（例如，減少其厚度）。
因為第二閘極介電質包括第一介電結構及第二介電結構，第二閘極介電質的電容可不同於（例如，大於）第一閘極介電質的電容。因為第一閘極介電質及第二閘極介電質的電容可能不同，第二半導體元件的輸出電壓可能不同於（例如，大於）第一半導體元件的輸出電壓。因此，第二半導體元件的輸出電壓可能足以操作電阻式記憶體單元。因而，此方法可以隨著技術節點遞減而改善將電阻式記憶體單元集成至個別積體晶片中。在進一步實施例中，因為第一介電結構及/或第二介電結構可在第二區域中薄化，第二閘極介電質的電容可選擇性地相對於第一閘極介電質的電容調整。因此，此方法可以隨著技術節點遞減而進一步改善將電阻式記憶體單元集成至個別積體晶片中。
第1圖圖示積體晶片(IC)100的一些實施例的剖視圖，積體晶片100包括具有不同輸出電壓的第一半導體元件103a及第二半導體元件103b，其中第二半導體元件103b電耦接至電阻式記憶體單元162。
如第1圖圖示，積體晶片100包括半導體基板102。在一些實施例中，半導體基板102包括半導體本體的任一類型（例如，單晶矽/CMOS塊、矽鍺(SiGe)、絕緣體上矽(SOI)等等）。半導體基板102從積體晶片100的第一區域101a連續地延伸至積體晶片100的第二區域101b（由第一區域101a與第二區域101b之間的省略號圖示）。
第一井104a及第二井104b設置於半導體基板102中。第一井104a設置於第一區域101a中，且第二井104b設置於第二區域101b中。第一井104a為半導體基板102的第一摻雜區域，且第二井104b為半導體基板102的第二摻雜區域。在一些實施例中，第一井104a及第二井104b具有第一摻雜類型（例如，N型）。在其他實施例中，第一井104a具有第一摻雜類型，且第二井104b具有與第一摻雜類型相對的第二摻雜類型（例如，P型），或反之亦然。
第一隔離結構106a及第二隔離結構106b設置於半導體基板102中。第一隔離結構106a設置於第一區域101a中，且第二隔離結構設置於第二區域101b中。在一些實施例中，第一隔離結構106a及/或第二隔離結構106b可為例如淺溝槽隔離(shallow trench isolation; STI)結構、深溝槽隔離(deep trench isolation; DTI)結構、或類似結構。
第一對源極/汲極區域108a、108b設置於半導體基板102中。例如，第一源極/汲極區域108a及第二源極/汲極區域108b設置於第一區域101a中並且橫向間隔開。在一些實施例中，第一源極/汲極區域108a為半導體基板102的第三摻雜區域，且第二源極/汲極區域108b為半導體基板102的第四摻雜區域。在進一步實施例中，第一對源極/汲極區域108a、108b具有與第一井104a相對的摻雜類型。在另一實施例中，形成積體晶片100的技術節點可定義第一源極/汲極區域108a與第二源極/汲極區域108b之間的最大（及最小）橫向間距。
第二對源極/汲極區域110a、110b設置於半導體基板102中。例如，第三源極/汲極區域110a及第四源極/汲極區域110b設置於第二區域101b中並且橫向間隔開。在一些實施例中，第三源極/汲極區域110a為半導體基板102的第五摻雜區域，且第四源極/汲極區域110b為半導體基板102的第六摻雜區域。在進一步實施例中，第二對源極/汲極區域110a、110b具有與第二井104b相對的摻雜類型。
在一些實施例中，第二對源極/汲極區域110a、110b可藉由與第一對源極/汲極區域108a、108b橫向間隔開的距離實質上相同的距離橫向間隔開。在進一步實施例中，第二對源極/汲極區域110a、110b可藉由與第一對源極/汲極區域108a、108b橫向間隔開的距離不同的距離橫向間隔開。在另一實施例中，形成積體晶片100的技術節點可定義第三源極/汲極區域110a與第四源極/汲極區域110b之間的最大（及最小）橫向間距。
第一對輕摻雜源極/汲極擴充部分112a、112b設置於半導體基板102中。例如，第一輕摻雜源極/汲極擴充部分112a及第二輕摻雜源極/汲極擴充部分112b設置於第一區域101a中並且橫向間隔開。在一些實施例中，第一輕摻雜源極/汲極擴充部分112a為半導體基板102的第七摻雜區域，且第二輕摻雜源極/汲極擴充部分112b為半導體基板102的第八摻雜區域。在進一步實施例中，第一對輕摻雜源極/汲極擴充部分112a、112b具有與第一對源極/汲極區域108a、108b相同的摻雜類型。
第二對輕摻雜源極/汲極擴充部分114a、114b設置於半導體基板102中。例如，第三輕摻雜源極/汲極擴充部分114a及第四輕摻雜源極/汲極擴充部分114b設置於第二區域101b中並且橫向間隔開。在一些實施例中，第三輕摻雜源極/汲極擴充部分114a為半導體基板102的第九摻雜區域，且第四輕摻雜源極/汲極擴充部分114b為半導體基板102的第十摻雜區域。在進一步實施例中，第二對輕摻雜源極/汲極擴充部分114a、114b具有與第二對源極/汲極區域110a-d相同的摻雜類型。
第一對側壁間隔物116a、116b設置於半導體基板102上方。例如，第一側壁間隔物116a及第二側壁間隔物116b設置於第一區域101a中並且橫向間隔開。在一些實施例中，第一側壁間隔物116a及第二側壁間隔物116b分別設置於第一輕摻雜源極/汲極擴充部分112a及第二輕摻雜源極/汲極擴充部分112b上方。在進一步實施例中，第一對側壁間隔物116a、116b可包含例如氧化物（例如，二氧化矽(SiO2 ))、氮化物（例如，氮化矽（例如，SiN））、氮氧化物（例如，氮氧化矽(SiOX NY )）、一些其他介電質材料，或上述組合。應理解，在一些實施例中，第一對側壁間隔物116a、116b可對應於第一側壁間隔物的相對部分。
第二對側壁間隔物118a、118b設置於半導體基板102上方。例如，第三側壁間隔物118a及第四側壁間隔物118b設置於第二區域101b中並且橫向間隔開。在一些實施例中，第三側壁間隔物118a及第四側壁間隔物118b分別設置於第三輕摻雜源極/汲極擴充部分114a及第四輕摻雜源極/汲極擴充部分114b上方。在進一步實施例中，第二對側壁間隔物118a、118b可包含例如氧化物（例如，二氧化矽(SiO2 ))、氮化物（例如，氮化矽（例如，SiN））、氮氧化物（例如，氮氧化矽(SiOX NY )）、一些其他介電質材料，或上述組合。應理解，在一些實施例中，第二對側壁間隔物118a、118b可對應於第二側壁間隔物的相對部分。
在一些實施例中，第一對側壁間隔物116a、116b可間隔開與第二對側壁間隔物118a、118b約相同的距離。在其他的實施例中，第一對側壁間隔物116a、116b可間隔開與第二對側壁間隔物118a、118b不同的距離。在進一步實施例中，形成積體晶片100的技術節點可定義第一對側壁間隔物116a、116b及/或第二對側壁間隔物118a、118b可以間隔開的最大距離。
在一些實施例中，第一對側壁間隔物116a、116b的高度可與第二對側壁間隔物118a、118b的高度實質上相同。在其他的實施例中，第一對側壁間隔物116a、116b的高度可與第二對側壁間隔物118a、118b的高度不同。在進一步實施例中，形成積體晶片100的技術節點可定義第一對側壁間隔物116a、116b及/或第二對側壁間隔物118a、118b的最大高度。
第一介電結構120設置於半導體基板102上且在第一對側壁間隔物116a與側壁間隔物116b之間。在一些實施例中，第一介電結構120可包括例如二氧化矽（例如，SiO2 ）。第二介電結構122設置於半導體基板102上且在第二對側壁間隔物118a與側壁間隔物118b之間。在一些實施例中，第二介電結構122可包括例如二氧化矽。在進一步實施例中，第一介電結構120可稱為第一介面層(interfacial layer; IL)，且第二介電結構122可稱為第二介面層。在又一實施例中，第一介面層及第二介面層可包括相同化學成分及/或僅在高度上不同。
在一些實施例中，第二介電結構122的高度可大於第一介電結構120的高度。在進一步實施例中，第一介電結構120的面積及第二介電結構122的面積可實質上相同。例如，第一介電結構120的上表面的表面積可與第二介電結構122的上表面的表面積實質上相同。
第三介電結構124設置於第一介電結構120上方且在第一對側壁間隔物116a與側壁間隔物116b之間。第三介電結構124可內襯於第一介電結構120的上表面及第一對側壁間隔物116a、116b的內側壁。在一些實施例中，第三介電結構124的上表面可與第一對側壁間隔物116a、116b的上表面實質上共面。
在一些實施例中，第三介電結構124可包括例如氧化鉿鋯(HfX ZrY O2 )、鉿基氧化物（例如，二氧化鉿(HfO2 )）、鋯基氧化物（例如，二氧化鋯(ZrO2 )）、具有大於約3.9的介電常數的一些其他介電質材料、或上述的組合。在進一步實施例中，第三介電結構124的厚度可在約0奈米與約1奈米之間。更具體地，第三介電結構124的厚度可在約0埃與約50埃之間。在又一實施例中，第三介電結構124可稱為第一高介電常數(high-k)介電結構（例如，包括大於約3.9的介電常數的介電質材料）。
第四介電結構126設置於第二介電結構122上方及第二對側壁間隔物118a與側壁間隔物118b之間。第四介電結構126可內襯於第二介電結構122的上表面及第二對側壁間隔物118a、118b的內側壁。在一些實施例中，第四介電結構126的上表面可與第二對側壁間隔物118a、118b的上表面實質上共面。
在一些實施例中，第四介電結構126可包括例如氧化鉿鋯(HfX ZrY O2 )、鉿基氧化物（例如，二氧化鉿(HfO2 )）、鋯基氧化物（例如，二氧化鋯(ZrO2 )）、具有大於約3.9的介電常數的一些其他介電質材料、或上述的組合。第四介電結構126的化學成分與第三介電結構124的化學成分相同。在進一步實施例中，第四介電結構126的厚度可在約0奈米與約1奈米之間。更具體地，第四介電結構126的厚度可在約0埃與約50埃之間。在進一步實施例中，第四介電結構126的厚度可小於或等於第三介電結構124。在又一實施例中，第四介電結構126可稱為第二高介電常數介電結構。
第五介電結構128設置於第二介電結構122上方且在第二對側壁間隔物118a與側壁間隔物118b之間。第五介電結構128可以內襯於第四介電結構126的上表面及內表面。在一些實施例中，第五介電結構128的上表面可與第二對側壁間隔物118a、118b的上表面實質上共面及/或與第四介電結構126的上表面實質上共面。
在一些實施例中，第五介電結構128可包括例如氧化鉿鋯(HfX ZrY O2 )、鉿基氧化物（例如，HfO2 ）、鋯基氧化物（例如，ZrO2 ）、具有大於約3.9的介電常數的一些其他介電質材料、或上述的組合。在進一步實施例中，第五介電結構128的化學成分可不同於第三介電結構124及/或第四介電結構126的化學成分。第五介電結構128的厚度可在約0奈米與約1奈米之間。更具體地，第五介電結構128的厚度可在約0埃與約50埃之間。在進一步實施例中，第五介電結構128與第四介電結構126的組合厚度可在約0奈米與約2奈米之間。更具體地，第五介電結構128與第四介電結構126的組合厚度可在約0埃與約100埃之間。在又一實施例中，第五介電結構128可稱為第三高介電常數介電結構。
在一些實施例中，第三介電結構124、第四介電結構126、及第五介電結構128具有不同於第一介電結構120及第二介電結構122兩者的化學成分。例如，第一介電結構120及第二介電結構122可包括氧化物（例如，SiO2 ），且第三介電結構124、第四介電結構126，及第五介電結構128可包括高介電常數介電質（例如，HfX ZrY O2 、HfO2 、ZrO2 、等等）。在進一步實施例中，第三介電結構124、第四介電結構126、及第五介電結構128具有大於第一介電結構120及第二介電結構122的介電常數的介電常數。
在一些實施例中，第四介電結構126及第三介電結構124可包括相同化學成分（例如，相同高介電常數介電質材料（例如，HfX ZrY O2 ））及/或具有不同厚度。在此種實施例中，第五介電結構128及第三介電結構124包括不同化學成分（例如，不同高介電常數介電質）。在進一步此實施例中，第五介電結構128及第三介電結構124的厚度可實質上相同或不同。
在其他的實施例中，第五介電結構128及第三介電結構124可包括相同化學成分（例如，相同高介電常數介電質材料（例如，HfX ZrY O2 ））及/或具有不同厚度。在此種實施例中，第四介電結構126及第三介電結構124包括不同化學成分（例如，不同高介電常數介電質）。在進一步此實施例中，第四介電結構126及第三介電結構124的厚度可實質上相同或不同。
第一覆蓋層結構130設置於第一介電結構120上方及第一對側壁間隔物116a與側壁間隔物116b之間。第一覆蓋層結構130可內襯於第三介電結構124的上表面及內表面。在一些實施例中，第一覆蓋層結構130可包括例如氮化鈦(TiN)、氮化鉭(TaN)、或其類似物。在進一步實施例中，第一覆蓋層結構130的上表面可與第一對側壁間隔物116a、116b的上表面實質上共面及/或與第三介電結構124的上表面實質上共面。
第二覆蓋層結構132設置於第二介電結構122上方及第二對側壁間隔物118a與側壁間隔物118b之間。第二覆蓋層結構132可內襯於第五介電結構128的上表面及內表面。在一些實施例中，第二覆蓋層結構132可包括例如氮化鈦(TiN)、氮化鉭(TaN)、或其類似物。在進一步實施例中，第二覆蓋層結構132的化學成分與第一覆蓋層結構130的化學成分相同。在又一實施例中，第二覆蓋層結構132的上表面可與第二對側壁間隔物118a、118b的上表面、第四介電結構126的上表面、及/或第五介電結構128的上表面實質上共面。
第一導電結構134設置於第一介電結構120上方及第一對側壁間隔物116a與側壁間隔物116b之間。第一導電結構134可設置於第一覆蓋層結構130上。在一些實施例中，第一導電結構134可包括例如鎢、鈦、鋁、矽化鈦、矽化鎳、一些其他導電材料、或上述的組合。在進一步實施例中，第一導電結構134可具有與第一覆蓋層結構130的上表面共面的上表面。
第二導電結構136設置於第二介電結構122上方及第二對側壁間隔物118a與側壁間隔物118b之間。第二導電結構136可設置於第二覆蓋層結構132上。在一些實施例中，第二導電結構136可包括例如鎢、鈦、鋁、矽化鈦、矽化鎳、一些其他導電材料、或上述的組合。在進一步實施例中，第二導電結構136的化學成分與第一導電結構134的化學成分可相同。在又一實施例中，第二導電結構136可具有與第二覆蓋層結構132的上表面共面的上表面。
接觸蝕刻終止層(contact etch stop layer; CESL)138在第一區域101a及第二區域101b兩者中設置於半導體基板102上。在一些實施例中，接觸蝕刻終止層138在第一源極/汲極區域108a上方橫向地延伸及沿第一側壁間隔物116a垂直地延伸、在第二源極/汲極區域108b上方橫向地延伸及沿第二側壁間隔物116b垂直地延伸、在第三源極/汲極區域110a上方橫向地延伸及沿第三側壁間隔物118a垂直地延伸、且在第四源極/汲極區域110b上方橫向地延伸及沿第四側壁間隔物118b垂直地延伸。在一些實施例中，接觸蝕刻終止層138可包括例如氧化物（例如，SiO2 ）、氮化物（例如，SiN）、氮氧化物（例如，SiOX NY ）、一些其他介電質材料、或上述材料的組合。
第一層間介電層140在第一區域101a及第二區域101b兩者中設置於接觸蝕刻終止層138上。在一些實施例中，第一層間介電層140、接觸蝕刻終止層138、第一對側壁間隔物116a、116b、第三介電結構124、第一覆蓋層結構130、第一導電結構134、第二對側壁間隔物118a、118b、第四介電結構126、第五介電結構128、第二覆蓋層結構132、及/或第二導電結構136之上表面可實質上共面。第二層間介電層142設置於第一層間介電層140、接觸蝕刻終止層138、第一半導體元件103a、及第二半導體元件103b上方。在進一步實施例中，第二層間介電層142可接觸第一層間介電層140、接觸蝕刻終止層138、第一對側壁間隔物116a、116b、第三介電結構124、第一覆蓋層結構130、第一導電結構134、第二對側壁間隔物118a、118b、第四介電結構126、第五介電結構128、第二覆蓋層結構132、及/或第二導電結構136。在又一實施例中，第一層間介電層140及第二層間介電層142可包括例如低介電常數介電質（例如，具有小於約3.9的介電常數的介電質材料）、超低介電常數介電質、氧化物（例如，SiO2 ）、一些其他介電質材料、或上述材料的組合。
複數個導電觸點144延伸穿過第二層間介電層142及第一層間介電層140以接觸第一對源極/汲極區域108a、108b、第二對源極/汲極區域110a、110b、第一導電結構134、及第二導電結構136。在一些實施例中，上述複數個導電觸點144可包括例如鎢、銅、鋁、一些其他導電材料、或上述材料的組合。在又一實施例中，互連結構148的下部分146包括接觸蝕刻終止層138、第一層間介電層140、第二層間介電層142、及複數個導電觸點144。互連結構148用以在經由積體晶片100設置的各種元件（例如，第二半導體元件103b及電阻式記憶體單元162）之間提供電連接。
互連結構148的上部分150設置於下部分146上方。在一些實施例中，上部分150包括設置於第二層間介電層142上方的第三層間介電層152及複數個導電觸點144。複數條導電線154（例如，金屬線）設置於第三層間介電層152中且電耦接至複數個導電觸點144。在一些實施例中，導電線154可包括例如銅、鋁或其類似者。
第四層間介電層156設置於第三層間介電層152及複數個導電線154上方。複數個導電通孔158（例如，金屬通孔）設置於第四層間介電層156中且電耦接至複數個導電線154（如虛線圖示）。在一些實施例中，導電通孔158可包括例如銅、鋁或其類似者。應將理解，在一些實施例中，多個額外的層間介電層及導電線/通孔可設置於第三層間介電層152與第四層間介電層156之間（由第三層間介電層152與第四層間介電層156之間的省略號圖示）。此外，應將理解，在一些實施例中，複數條金屬線設置於第四層間介電層156中而不是複數個導電通孔158中。第五層間介電層160設置於第四層間介電層156及複數個導電通孔158上方。在一些實施例中，第三層間介電層152、第四層間介電層156、及第五層間介電層160可包括例如低介電常數介電質（例如，具有小於約3.9的介電常數的介電質材料）、超低介電常數介電質、氧化物（例如，SiO2 ）、一些其他介電質材料、或上述材料的組合。
電阻式記憶體單元162設置於第五層間介電層160中。電阻式記憶體單元162用以基於電阻式記憶體單元162的電阻狀態（例如，高電阻狀態或低電阻狀態）存儲資料（例如，二元「0」或二元「1」）。電阻式記憶體單元162包括設置於第一電極164與第二電極167之間的資料儲存結構165。在一些實施例中，第一電極164可經由互連結構148耦接至第四源極/汲極區域110b。
在一些實施例中，第一電極164及第二電極167可包括例如鈦、鋁、鎢、金、鉑、或其類似者。在進一步實施例中，資料儲存結構165可包括例如硫屬化物（例如，鍺-銻-碲(GST)）、氧化物（例如，HFO2 、ZrO2 、等等）、或可選擇性地在高電阻狀態(high resistive state；HRS)與低電阻狀態(low resistive state；LRS)之間變化的一些其他材料。在又一實施例中，資料儲存結構165可為磁穿隧接面(magnetic tunnel junction; MTJ)。
在一些實施例中，電阻式記憶體單元162可例如為電阻式隨機存取記憶體(RRAM)單元、相變隨機存取記憶體(PCRAM)單元、磁阻隨機存取記憶體(MRAM)單元、或導電橋接隨機存取記憶體(CBRAM)單元。應將理解，在一些實施例中，複數個電阻式記憶體單元以陣列形式設置於第五層間介電層160中，其中每一者可電耦接至積體晶片100的對應半導體元件的源極/汲極區域。在此種實施例中，複數個電阻式記憶體單元可僅設置在第二區域101b中，或者複數個電阻式記憶體單元可設置在第一區域101a及第二區域101b兩者中。
在一些實施例中，第一區域101a可稱為核心區域。在此種實施例中，核心區域可包括例如靜態隨機存取記憶體(SRAM)及/或一或更多個邏輯閘極（例如，AND閘極、XOR閘極、等等）。在進一步此實施例中，靜態隨機存取記憶體及/或邏輯閘極可包括第一半導體元件103a。在進一步實施例中，第二區域101b可稱為記憶體區域。在此種實施例中，第二半導體元件103b可為用以控制對電阻式記憶體單元162進行存取的存取電晶體。
在一些實施例中，第一覆蓋層結構130及第一導電結構134界定第一閘電極166。在進一步實施例中，第一介電結構120及第三介電結構124的設置在第一閘電極166之下及第一對側壁間隔物116a與側壁間隔物116b之間的底部分界定第一閘極介電質168。第一閘極介電質168具有第一閘極介電電容。在又一實施例中，第一閘電極166可稱為第一金屬閘電極。
在一些實施例中，第二覆蓋層結構132及第二導電結構136界定第二閘電極170。在進一步實施例中，第二介電結構122、第四介電結構126設置在第二閘電極170之下及第二對側壁間隔物118a與側壁間隔物118b之間的底部分、及第五介電結構128設置在第二閘電極170之下且在第二對側壁間隔物118a與側壁間隔物118b之間的底部分界定第二閘極介電質172。第二閘極介電質172具有第二閘極介電電容。在一些實施例中，第二閘極介電電容不同於第一閘極介電電容。在進一步實施例中，第二閘極介電電容大於第一閘極介電電容。在又一實施例中，第二閘電極170可稱為第二金屬閘電極。
因為第二閘極介電電容可不同於第一閘極介電電容，第二半導體元件103b的輸出電壓（例如，第四源極/汲極區域110b處的輸出的電壓）可不同於第一半導體元件103a的輸出電壓（例如，第二源極/汲極區域108b處輸出的電壓）。例如，第二半導體元件103b的輸出電壓可大於第一半導體元件103a的輸出電壓，這歸因於第二閘極電容大於第一閘極電容。因而，第二半導體元件103b的輸出電壓可足以操作電阻式記憶體單元162。因此，隨著技術節點遞減，可將第一半導體元件103a、第二半導體元件103b、及電阻式記憶體單元162集成在積體晶片100上。
在一些實施例中，第一半導體元件103a的輸出電壓可小於或等於約1.5伏特(V)。在進一步實施例中，第二半導體元件103b的輸出電壓可大於或等於約1.5V。在又一實施例中，電阻式記憶體單元162可能需要大於或等於1V的電壓以正確地操作（例如，正確地執行各種記憶體操作）。更具體地，電阻式記憶體單元162可能需要大於或等於1.5V的電壓以正確地操作。
第2圖圖示第1圖的積體晶片100的一些其他實施例的剖視圖。第2圖圖示第1圖的積體晶片100，其中互連結構148的上部分150被去除。
如第2圖圖示，積體晶片100包括設置於第一區域101a與第二區域101b之間的積體晶片100的第三區域202。第三半導體元件203設置於第三區域202中。在一些實施例中，第三井204設置於半導體基板102中。第三隔離結構206可設置於半導體基板102中。第三對源極/汲極區域208a、208b設置於半導體基板102中且橫向間隔開。應將理解，在一些實施例中，第三區域202可設置於第一區域101a或第二區域101b的任一側上。
在一些實施例中，第三對輕摻雜源極/汲極擴充部分210a、210b設置於半導體基板102中且橫向間隔開。第三對側壁間隔物212a、212b設置於半導體基板102上方且橫向間隔開。第六介電結構214設置於半導體基板102上及第三對側壁間隔物212a與側壁間隔物212b之間。第六介電結構214的高度可大於第一介電結構120的高度。在進一步實施例中，第六介電結構214的高度可與第二介電結構122的高度約相同。在又一實施例中，第六介電結構214可稱為第三介面層。
第七介電結構216設置於第六介電結構214上及第三對側壁間隔物212a與側壁間隔物212b之間。在一些實施例中，第七介電結構216的化學成分與第三介電結構124及/或第四介電結構126的化學成分可實質上相同。在進一步實施例中，第七介電結構216的厚度與第三介電結構124及/或第四介電結構126的厚度可實質上相同。在又一實施例中，第三覆蓋層結構218設置於第六介電結構214上及第三對側壁間隔物212a與側壁間隔物212b之間。第三導電結構220設置於第三覆蓋層結構218上及第三對側壁間隔物212a與側壁間隔物212b之間。
在一些實施例中，第三覆蓋層結構218及第三導電結構220界定第三閘電極222。在進一步實施例中，第六介電結構214及第七介電結構216設置在第三閘電極222之下及第三對側壁間隔物212a與側壁間隔物212b之間的底部分界定第三閘極介電質224。第三閘極介電質224具有第三閘極介電電容。
在一些實施例中，第三閘極介電電容不同於第一閘極介電電容及/或第二閘極介電電容。在其他的實施例中，第三閘極介電電容可與第一閘極介電電容實質上相同。在進一步實施例中，第二閘極電容可大於第一閘極介電電容及第三閘極介電電容兩者。在又一實施例中，第三閘電極222可稱為第三金屬閘電極。
在一些實施例中，第三區域202可稱為輸入/輸出(I/O)區域。在此種實施例中，I/O區域包括用於在積體晶片100外圍的元件（例如，感測器、記憶體、等等）之間連接的輸入電路系統及輸出電路系統。在此進一步實施例中，第三半導體元件203可為輸入電路系統或輸出電路系統的一部分。
第3A圖至第3D圖分別圖示第二半導體元件103b的一些實施例的剖視圖。
如第3A圖中所示，第四介電結構126的厚度及第五介電結構128的厚度實質上相同。在此實施例中，第二半導體元件103b的輸出電壓可為第一電壓。在此進一步實施例中，第二閘極介電質172具有第一高度。第一高度為第五介電結構128的上表面與第二介電結構122的底表面之間的距離，此第五介電結構128的上表面直接設置在第二閘電極170與半導體基板102之間，此第二介電結構122的底表面直接設置於第二閘電極170與半導體基板102之間。在又一實施例中，第二閘電極170具有第二高度。第二高度為第二覆蓋層結構132的底表面與第二導電結構136的上表面之間的距離。
如第3B圖所示，第四介電結構126的厚度及第五介電結構128的厚度實質上相同，但第四介電結構126與第五介電結構128的組合厚度小於第3A圖中的第四介電結構126與第五介電結構128的組合厚度。在此種實施例中，第二半導體元件103b的輸出電壓可為不同於第一電壓的第二電壓。在此進一步實施例中，第二閘極介電質172亦具有不同於第一高度的第三高度。在此又一實施例中，第二閘電極170可具有不同於第二高度的第四高度。
如第3C圖中所示，第四介電結構126的厚度小於第五介電結構128的厚度。在此種實施例中，第二半導體元件103b的輸出電壓可為不同於第一電壓及/或第二電壓的第三電壓。
如第3D圖中所示，第四介電結構126的厚度大於第五介電結構128的厚度。在此種實施例中，第二半導體元件103b的輸出電壓可為不同於第一電壓、第二電壓、及/或第三電壓的第四電壓。
第4圖圖示第2圖的積體晶片100的一些其他實施例的剖視圖。
如第4圖圖示，積體晶片100包括設置於第一區域101a與第三區域202之間的積體晶片100的第四區域402。第四半導體元件403設置於第四區域402中。在一些實施例中，第四井404設置於半導體基板102中。第四隔離結構406可設置於半導體基板102中。第四對源極/汲極區域408a、408b設置於半導體基板102中且橫向間隔開。應將理解，在一些實施例中，第四區域402可設置於第一區域101a、第二區域101b、及/或第三區域202的任一側上。
在一些實施例中，第四對輕摻雜源極/汲極擴充部分410a、410b設置於半導體基板102中且橫向間隔開。第四對側壁間隔物412a、412b設置於半導體基板102上方且橫向間隔開。第八介電結構414設置於半導體基板102上及第四對側壁間隔物412a與側壁間隔物412b之間。第八介電結構414的高度可小於第二介電結構122及/或第六介電結構214的高度。在進一步實施例中，第八介電結構414的高度可與第一介電結構120的高度約相同。在又一實施例中，第八介電結構414可稱為第四介面層。
第九介電結構416設置於第八介電結構414上及第四對側壁間隔物412a與側壁間隔物412b之間。在一些實施例中，第九介電結構416的化學成分可與第五介電結構128的化學成分實質上相同。在一些實施例中，第九介電結構416的厚度可與第五介電結構128的厚度相同。在其他的實施例，第九介電結構416的厚度可不同於（例如，大於）第五介電結構128。在進一步實施例中，第四覆蓋層結構418設置於第九介電結構416上及第四對側壁間隔物412a與側壁間隔物412b之間。第四導電結構420設置於第四覆蓋層結構418上及第四對側壁間隔物412a與側壁間隔物412b之間。
在一些實施例中，第四覆蓋層結構418及第四導電結構420界定第四閘電極422。在進一步實施例中，第四閘電極422可稱為第四金屬閘電極。在進一步實施例中，第八介電結構414及第九介電結構416設置在第四閘電極422之下及第四對側壁間隔物412a與側壁間隔物412b之間的底部分界定第四閘極介電質424。第四閘極介電質424具有第四閘極介電電容。在進一步實施例中，第四閘極介電電容不同於第一閘極介電電容、第二閘極介電電容、及/或第三閘極介電電容。在又一實施例中，閘極介電電容中的「電容」可指每單位面積的電容。
在一些實施例中，第四區域402可稱為超低電壓區域(ultra-low voltage region)。在此種實施例中，第四半導體元件403可為超低電壓區半導體元件。在進一步此實施例中，第四半導體元件403可具有小於第一半導體元件103a、第二半導體元件103b、及/或第三半導體元件203的工作電壓的工作電壓。
第5圖至第30圖圖示形成第4圖的積體晶片100的方法的一些實施例的一系列剖視圖。
如第5圖圖示，第一隔離結構106a、第二隔離結構106b、第三隔離結構206、及第四隔離結構406（統稱為「複數個隔離結構106a/106b/206/406」）形成於半導體基板102中。複數個隔離結構106a/106b/206/406分別形成於積體晶片100的第一區域101a、積體晶片100的第二區域101b、積體晶片100的第三區域202、及積體晶片100的第四區域402中。在一些實施例中，複數個隔離結構106a/106b/206/406藉由選擇性地蝕刻半導體基板102以在半導體基板102中形成複數個溝槽、及隨後用介電質材料填充溝槽而形成。半導體基板102可藉由在半導體基板102上方形成遮罩層（未圖示）、及隨後將半導體基板102暴露於蝕刻劑而選擇性地蝕刻，此蝕刻劑用以選擇性地去除半導體基板102的未遮罩部分。在進一步實施例中，介電質材料可包括氧化物（例如，氧化矽）、氮化物、碳化物、或其類似者。在又一實施例中，可對介電質材料執行平坦化製程（例如，化學機械研磨(CMP)）以平坦化複數個隔離結構106a/106b/206/406的上表面。
如第6圖圖示，第一井104a、第二井104b、第三井204、及第四井404（統稱為「複數個井104a/104b/204/404」）形成於半導體基板102中。複數個井104a/104b/204/404分別為半導體基板102的摻雜區域。在一些實施例中，複數個井104a/104b/204/404具有與半導體基板102的鄰近區域的摻雜類型相反的摻雜類型（例如，N型或P型），或者此半導體基板的鄰近區域可為本徵的(intrinsic)。在進一步實施例中，複數個井104a/104b/204/404可藉由一或更多個離子植入製程形成並且可利用遮罩層（未圖示）以將離子選擇性地植入半導體基板102中。
如第7圖圖示，第一犧牲介電結構702、第二犧牲介電結構704、第六介電結構214、及第二介電結構122（統稱為「第一組介電結構702/704/214/122」）形成於半導體基板102上方。第一犧牲介電結構702形成於第一區域101a中，第二犧牲介電結構704形成於第四區域402中，第六介電結構214形成於第三區域202中，且第二介電結構122形成於第二區域101b中。此外，複數個犧牲閘極706a、706b、706c、706d形成於半導體基板102上方。例如，第一犧牲閘極706a形成於第一犧牲介電結構702上，第二犧牲閘極706b形成於第二犧牲介電結構704上，第三犧牲閘極706c形成於第六介電結構214上，且第四犧牲閘極706d形成於第二介電結構122上。
在一些實施例中，形成複數個犧牲閘極706a、706b、706c、706d及第一組介電結構702/704/214/122的製程包括在半導體基板102上沉積或生長介電層（未圖示）。在一些實施例中，介電層為氧化物層（例如，SiO2 ）。在進一步實施例中，介電層可藉由熱氧化、化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、濺射、或一些其他沉積或生長製程而沉積或生長。
此後，處理層（未圖示）形成於介電層上。在一些實施例中，處理層可例如為多晶矽。在一些實施例中，處理層可藉由例如化學氣相沉積、物理氣相沉積、原子層沉積、濺射、或一些其他沉積製程而形成。在處理層形成於介電層上之後，圖案化此處理層及介電層。
在一些實施例中，用於圖案化處理層及介電層的製程包括在此處理層上形成遮罩層（未圖示）。遮罩層可藉由在此處理層上沉積（例如，經由旋塗製程）光阻劑材料（例如，正性/負性光阻劑）及隨後使用光微影圖案化光阻劑而形成。在進一步實施例中，製程包括在遮罩層就位的情況下對處理層及介電層執行蝕刻，以去除處理層及介電層的未遮罩部分。因此，第一犧牲閘極706a形成於第一犧牲介電結構702上，第二犧牲閘極706b形成於第二犧牲介電結構704上，第三犧牲閘極706c形成於第六介電結構214上，且第四犧牲閘極706d形成於第二介電結構122上。在又一實施例中，可隨後剝離掉遮罩層。
如第8圖圖示，第一對輕摻雜源極/汲極擴充部分112a、112b、第二對輕摻雜源極/汲極擴充部分114a、114b、第三對輕摻雜源極/汲極擴充部分210a、210b、及第四對輕摻雜源極/汲極擴充部分410a、410b（統稱為「複數個輕摻雜源極/汲極擴充部分112a、112b/114a、114b/210a、210b/410a、410b」）形成於半導體基板102中。複數個輕摻雜源極/汲極擴充部分112a、112b/114a、114b/210a、210b/410a、410b分別形成於第一區域101a、第二區域101b、第三區域202及第四區域402中。在一些實施例中，複數個輕摻雜源極/汲極擴充部分112a、112b/114a、114b/210a、210b/410a、410b藉由一或更多個離子植入製程而形成，並且可利用遮罩層（未圖示）將離子選擇性地植入進半導體基板102中。在進一步實施例中，第一組介電結構702/704/214/122可用作遮罩層。
如第9圖圖示，第一對側壁間隔物116a、116b、第二對側壁間隔物118a、118b、第三對側壁間隔物212a、212b、及第四對側壁間隔物412a、412b（統稱為「複數個側壁間隔物116a、116b/118a、118b/212a、212b/412a、412b」）形成於半導體基板102上方。第一對側壁間隔物116a、116b沿著第一犧牲介電結構702的側面及第一犧牲閘極706a的側面形成。第二對側壁間隔物118a、118b沿著第二介電結構122的側面及第四犧牲閘極706d的側面而形成。第三對側壁間隔物212a、212b沿著第六介電結構214的側面及第三犧牲閘極706c的側面而形成。第四對側壁間隔物412a、412b沿著第二犧牲介電結構704的側面及第二犧牲閘極706b的側面而形成。
在一些實施例中，複數個側壁間隔物116a、116b/118a、118b/212a、212b/412a、412b可藉由在半導體基板102上方、複數個隔離結構106a/106b/206/406上方、及複數個犧牲閘極706a、706b、706c、706d上方沉積間隔物層而形成。間隔物層可藉由例如物理氣相沉積、化學氣相沉積、原子層沉積、濺射、或一些其他沉積製程而沉積。在進一步實施例中，隨後蝕刻間隔物層以從水平面去除間隔物層，從而形成複數個側壁間隔物116a、116b/118a、118b/212a、212b/412a、412b。間隔物層可包括例如氧化物（例如，SiO2 ）、氮化物（例如，SiN）、氮氧化物（例如，SiOX NY ）、一些其他介電質材料、或上述材料的組合。在一些實施例中，複數個側壁間隔物116a、116b/118a、118b/212a、212b/412a、412b可在形成複數個輕摻雜源極/汲極擴充部分112a、112b/114a、114b/210a、210b/410a、410b之前形成。在此種實施例中，複數個輕摻雜源極/汲極擴充部分112a、112b/114a、114b/210a、210b/410a、410b可利用一或更多個斜向離子植入製程而形成。
如第10圖圖示，第一對源極/汲極區域108a、108b、第二對源極/汲極區域110a、110b、第三對源極/汲極區域208a、208b、及第四對源極/汲極區域408a、408b（統稱為「複數個源極/汲極區域108a、108b/110a、110b/208a、208b/408a、408b」）形成於半導體基板102中。複數個源極/汲極區域108a、108b/110a、110b/208a、208b/408a、408b分別形成於第一區域101a、第二區域101b、第三區域202及第四區域402中。在一些實施例中，複數個源極/汲極區域108a、108b/110a、110b/208a、208b/408a、408b藉由一或更多個離子植入製程而形成並且可利用遮罩層（未圖示）將離子選擇性地植入進半導體基板102中。在進一步實施例中，複數個側壁間隔物116a、116b/118a、118b/212a、212b/412a、412b及第一組介電結構702/704/214/122可用作遮罩層。
如第11圖圖示，接觸蝕刻終止層(CESL) 138形成於複數個隔離結構106a/106b/206/406、複數個源極/汲極區域108a、108b/110a、110b/208a、208b/408a、408b、複數個側壁間隔物116a、116b/118a、118b/212a、212b/412a、412b、及複數個犧牲閘極706a、706b、706c、706d上。在一些實施例中，接觸蝕刻終止層138可包括例如氧化物（例如，SiO2 ）、氮化物（例如，SiN）、氮氧化物（例如，SiOX NY ）、一些其他介電質材料、或上述材料的組合。在進一步實施例中，形成接觸蝕刻終止層138的製程包括藉由例如化學氣相沉積、物理氣相沉積、原子層沉積、濺射或一些其他沉積製程而沉積接觸蝕刻終止層138。
如第12圖圖示，第一層間介電層140形成於半導體基板102上方及接觸蝕刻終止層138上。在一些實施例中，形成第一層間介電層140的製程包括在接觸蝕刻終止層138上沉積第一層間介電層140，且在複數個犧牲閘極706a、706b、706c、706d上方延伸。第一層間介電層140可藉由例如物理氣相沉積、化學氣相沉積、原子層沉積、濺射、或一些其他沉積製程而沉積。此後，對第一層間介電層140及接觸蝕刻終止層138執行平坦化製程（例如，化學機械研磨）以去除第一層間介電層140及接觸蝕刻終止層138的上部分。因而，第一層間介電層140可具有與接觸蝕刻終止層138、複數個側壁間隔物116a、116b/118a、118b/212a、212b/412a、412b、及/或複數個犧牲閘極706a、706b、706c、706d的上表面實質上共面的上表面。
如第13圖圖示，去除複數個犧牲閘極706a、706b、706c、706d。在一些實施例中，用於去除複數個犧牲閘極706a、706b、706c、706d的製程包括執行選擇性地去除複數個犧牲閘極706a、706b、706c、706d的第一蝕刻（例如，乾式或濕式蝕刻）。在進一步實施例，在第一蝕刻之前，遮罩層（未圖示）可形成為覆蓋第一層間介電層140、接觸蝕刻終止層138、及複數個側壁間隔物116a、116b/118a、118b/212a、212b/412a、412b，同時留下複數個犧牲閘極706a、706b、706c、706d未遮罩。在此種實施例中，在遮罩層就位的情況下執行第一蝕刻，從而去除複數個犧牲閘極706a、706b、706c、706d。隨後，可剝離掉遮罩層。
如第14圖圖示，將第一犧牲介電結構702及第二犧牲介電結構704從半導體基板102去除。在一些實施例中，用於去除第一犧牲介電結構702及第二犧牲介電結構704的製程包括形成第一遮罩層1402（例如，負性/正性光阻劑），此第一遮罩層1402覆蓋第一層間介電層140、接觸蝕刻終止層138、複數個側壁間隔物116a、116b/118a、118b/212a、212b/412a、412b、第六介電結構214、及第二介電結構122。此後，在第一遮罩層1402就位的情況下，執行第二蝕刻（例如，濕式/乾式蝕刻），使得第一犧牲介電結構702及第二犧牲介電結構704從半導體基板102去除。隨後，可剝離掉第一遮罩層1402。
如第15圖圖示，第一介電結構120形成於半導體基板102上方及第一對側壁間隔物116a與側壁間隔物116b之間。此外，第八介電結構414形成於半導體基板102上方及第四對側壁間隔物412a與側壁間隔物412b之間。在一些實施例中，第一介電結構120、第八介電結構414、第六介電結構214、及第二介電結構122統稱為「第二組介電結構120/414/214/122」。在進一步實施例中，第二組介電結構120/414/214/122及複數個側壁間隔物116a、116b/118a、118b/212a、212b/412a、412b界定複數個開口1502a、1502b、1502c、1502d。例如，第一介電結構120的上表面及第一對側壁間隔物116a、116b的內側壁界定第一開口1502a；第八介電結構414之上表面及第四對側壁間隔物412a、412b的內側壁界定第二開口1502b；第六介電結構214之上表面及第三對側壁間隔物212a、212b的內側壁界定第三開口1502c；及第二介電結構122之上表面及第二對側壁間隔物118a、118b的內側壁界定第四開口1502d。
在一些實施例中，形成第一介電結構120及第八介電結構414的製程包括在半導體基板102上選擇性地沉積或生長第一介電結構120及第八介電結構414。在進一步實施例中，第一介電結構120及第八介電結構414可藉由例如熱氧化、化學氣相沉積、物理氣相沉積、原子層沉積、濺射、或一些其他沉積或生長製程而沉積或生長。應將理解，在一些實施例中，可以不使用遮罩層在半導體基板102上選擇性地形成第一介電結構120及第八介電結構414。
如第16圖圖示，第一介電層1602形成於半導體基板102上方及第一區域101a、第二區域101b、第三區域202、及第四區域402（統為「複數個區域101a/101b/202/402」）中。在一些實施例中，第一介電層1602形成於第一層間介電層140、接觸蝕刻終止層138、複數個側壁間隔物116a、116b/118a、118b/212a、212b/412a、412b、及第二組介電結構120/414/214/122上。在進一步實施例中，第一介電層1602可形成為保形層(comformal layer)。在又一實施例中，第一介電層1602可稱為第一高介電常數介電層。
在一些實施例中，第一介電層1602可具有小於或等於約1奈米的厚度。更具體地，第一介電層1602的厚度可小於或等於約50埃。在進一步實施例中，第一介電層1602可藉由例如化學氣相沉積、物理氣相沉積、原子層沉積、濺射、或一些其他沉積製程而形成。在又一實施例中，第一介電層1602可包括例如氧化鉿鋯(HfX ZrY O2 )、鉿基氧化物（例如，HfO2 ）、鋯基氧化物（例如，ZrO2 ）、具有大於約3.9的介電常數的一些其他介電質材料、或上述材料的組合。
如第17圖圖示，將第一介電層1602的第一部分從第四區域402去除。在一些實施例中，用於去除第一介電層1602的第一部分的製程包括在第一介電層1602上方形成第二遮罩層1702（例如，負性/正性光阻劑）。形成第二遮罩層1702以覆蓋第一區域101a中的第一介電層1602、第二區域101b中的第一介電層1602、及第三區域202中的第一介電層1602。此後，在第二遮罩層1702就位的情況下執行第三蝕刻，以使得從第四區域402去除第一介電層1602的第一部分。
在一些實施例中，第三蝕刻可為原子層蝕刻(atomic layer etch; ALE)（例如，電漿/熱原子層蝕刻）。在進一步實施例中，用於第三蝕刻中的化學化合物可為例如氟化氫(HF)、氨氣(NH3 )、二氮(dinitrogen; N2 )、或其類似者。第三蝕刻可隨著時間減少第一介電層1602的厚度。例如，第三蝕刻從基於以下方程式去除第一介電層1602的量：y = 0.2159x – 0.3243，其中y 為以奈米為單位的第三蝕刻去除第一介電層1602的量，且x 為以秒為單位的蝕刻時間。
如第18圖圖示，在第二區域101b中減少第一介電層1602的厚度，從而在第二區域101b中形成第二介電層1802。在一些實施例中，形成第二介電層1802的製程包括從第二區域101b去除第二遮罩層1702的部分。此後，執行第四蝕刻，使得在第二區域101b中減少第一介電層1602的厚度。應將理解，在一些實施例中，在第四蝕刻期間第四區域402可由遮罩層（未圖示）覆蓋。
在一些實施例中，第四蝕刻可為原子層蝕刻。在進一步實施例中，用於第四蝕刻中的化學化合物可為例如氟化氫(HF)、氨氣(NH3 )、二氮(N2 )、或其類似者。第四蝕刻可隨著時間線性減少第一介電層1602的厚度。在又一實施例中，第四蝕刻可與第三蝕刻實質上相同（例如，實質上類似的化學化合物、實質上類似的去除率，等等）。在此種實施例中，第四蝕刻的蝕刻時間小於第三蝕刻的蝕刻時間。
在一些實施例中，可變化第四蝕刻的蝕刻時間以選擇性地調整第二介電層1802的厚度。例如，藉由增加第四蝕刻的蝕刻時間，可線性地減少第一介電層1602的厚度直到從第二區域101b完全去除第一介電層1602（例如見選擇性調整的厚度的不同實施例的第3A圖至第3D圖）。應將理解，在一些實施例中，第四蝕刻可為原子層蝕刻，且第三蝕刻可為與原子層蝕刻不同的蝕刻（例如，反應離子蝕刻(reactive-ion etching; RIE)、緩衝氧化蝕刻(buffered oxide etch; BOE)、等等）類型。
如第19圖圖示，第三介電層1902形成於半導體基板102上方及複數個區域101a/101b/202/402中。在一些實施例中，第三介電層1902形成於第一介電層1602、第二介電層1802、第四對側壁間隔物412a、412b、第四區域402中的接觸蝕刻終止層138、及第四區域402中的第一層間介電層140上。在進一步實施例中，第三介電層1902可形成為保形層。在又一實施例中，第三介電層1902可稱為第二高介電常數介電層。
在一些實施例中，第三介電層1902可具有小於或等於約1奈米的厚度。更具體地，第三介電層1902的厚度可小於或等於約50埃。第三介電層1902可藉由例如化學氣相沉積、物理氣相沉積、原子層沉積、濺射、或一些其他沉積製程而形成。在進一步實施例中，第三介電層1902可包括例如氧化鉿鋯(HfX ZrY O2 )、鉿基氧化物（例如，HfO2 ）、鋯基氧化物（例如，ZrO2 ）、具有大於約3.9的介電常數的一些其他介電質材料、或上述材料的組合。在又一實施例中，第三介電層1902可具有不同於第一介電層1602的化學成分及/或厚度。在其他實施例中，第三介電層1902的化學成分及/或厚度可與第一介電層1602實質上相同。
如第20圖圖示，金屬層2002形成於複數個區域101a/101b/202/402中及第三介電層1902上。在一些實施例中，金屬層2002可包括例如鈦(Ti)、鉭(Ta)、或其類似者。在進一步實施例中，形成金屬層2002的製程包括藉由例如化學氣相沉積、物理氣相沉積、原子層沉積、濺射、電鍍法、化學鍍或一些其他沉積製程而沉積金屬層2002。在又一實施例中，在形成金屬層2002之後，可對金屬層2002執行熱處理（例如，退火）（例如，以改善閘極漏洩）。
如第21圖圖示，從第三介電層1902去除金屬層2002。在一些實施例中，用於去除金屬層2002的製程包括對金屬層2002執行第五蝕刻（例如，濕式/乾式蝕刻）。在其他實施例中，可不去除金屬層2002。
如第22圖圖示，從第一區域101a去除第三介電層1902的第一部分，且從第三區域202去除第三介電層1902的第二部分。在一些實施例中，用於去除第三介電層1902的第一部分及第二部分的製程包括在第三介電層1902上方形成第三遮罩層2202（例如，負性/正性光阻劑）。在進一步實施例中，形成第三遮罩層2202覆蓋第二區域101b中的第三介電層1902及覆蓋第四區域402中的第三介電層1902。此後，在第三遮罩層2202就位的情況下執行第六蝕刻，使得從第一區域101a及第三區域202分別地去除第三介電層1902的第一部分及第二部分。
在一些實施例中，第六蝕刻可為原子層蝕刻。在進一步實施例中，用於第六蝕刻中的化學化合物可為例如氟化氫(HF)、氨氣(NH3 )、二氮(N2 )、或其類似者。第六蝕刻可隨著時間線性減少第三介電層1902的厚度。在又一實施例中，第六蝕刻減少第三介電層1902的厚度的速率可能不同於第三蝕刻減少第一介電層1602的厚度的速率。在其他實施例中，第六蝕刻減少第三介電層1902的厚度的速率可與第三蝕刻減少第一介電層1602的厚度的速率實質上相同。
如第23圖圖示，在第二區域101b中減少第三介電層1902的厚度，從而在第二區域101b中形成第四介電層2302。在一些實施例中，形成第四介電層2302的製程包括從第二區域101b去除第三遮罩層2202的部分。此後，執行第七蝕刻，使得在第二區域101b中減少第三介電層1902的厚度。應將理解，在一些實施例中，在第七蝕刻期間第四區域402可由遮罩層（未圖示）覆蓋。
在一些實施例中，第七蝕刻可為原子層蝕刻。在進一步實施例中，用於第七蝕刻中的化學化合物可為例如氟化氫(HF)、氨氣(NH3 )、二氮(N2 )、或其類似者。第七蝕刻可隨著時間減少第三介電層1902的厚度。在又一實施例中，第七蝕刻可與第六蝕刻實質上相同（例如，實質上類似的化學化合物、實質上類似的去除率，等等）。在此種實施例中，第七蝕刻的蝕刻時間小於第六蝕刻的蝕刻時間。
在一些實施例中，可變化第七蝕刻的蝕刻時間以選擇性地調整第四介電層2302的厚度。例如，藉由增加第七蝕刻的蝕刻時間，可線性地減少第三介電層1902的厚度直到從第二區域101b完全去除第三介電層1902（例如見選擇性地調整的厚度的不同實施例的第3A圖至第3D圖）。應將理解，在一些實施例中，第七蝕刻可為原子層蝕刻，且第六蝕刻可為與原子層蝕刻不同的蝕刻（例如，反應離子蝕刻(RIE)、緩衝氧化蝕刻(BOE)、等等）類型。
如第24圖圖示，覆蓋層2402形成於第一介電層1602、第三介電層1902、及第四介電層2302上。在一些實施例中，覆蓋層2402包括例如氮化鈦(TiN)、氮化鉭(TaN)、或其類似者。在進一步實施例中，覆蓋層2402可形成為保形層。在又一實施例中，形成覆蓋層2402的製程包括藉由例如化學氣相沉積、物理氣相沉積、原子層沉積、濺射、電鍍法、化學鍍或一些其他沉積製程而沉積覆蓋層2402。
如第25圖圖示，導電層2502形成於覆蓋層2402上。導電層2502可包括例如鎢、鈦、鋁、或其類似者。在一些實施例中，導電層2502形成為具有實質上平坦的上表面。在進一步實施例中，形成導電層2502的製程包括藉由例如化學氣相沉積、物理氣相沉積、原子層沉積、濺射、電鍍法、化學鍍或一些其他沉積製程而沉積導電層2502。在又一實施例中，導電層2502可稱為第二金屬層。
如第26圖圖示，第一半導體元件103a、第二半導體元件103b、第三半導體元件203、及第四半導體元件403（統稱為「複數個半導體元件103a/103b/203/403」）分別形成於複數個區域101a/101b/202/402中。在一些實施例中，形成複數個半導體元件103a/103b/203/403的製程包括對導電層2502、覆蓋層2402、第一介電層1602、第三介電層1902、第四介電層2302、及第二介電層1802執行平坦化製程（例如，化學機械研磨）。
平坦化製程去除導電層2502、覆蓋層2402、第一介電層1602、第三介電層1902、第四介電層2302、及第二介電層1802的上部分。因此，平坦化製程在第一區域101a中形成第三介電結構124、第一覆蓋層結構130、及第一導電結構134；在第二區域101b中形成第四介電結構126、第五介電結構128、第二覆蓋層結構132、及第二導電結構136；在第三區域202中形成第七介電結構216、第三覆蓋層結構218、及第三導電結構220；以及在第四區域402中形成第九介電結構416、第四覆蓋層結構418、及第四導電結構420。在一些實施例中，平坦化製程可共平坦化第一層間介電層140、接觸蝕刻終止層138、複數個側壁間隔物116a、116b/118a、118b/212a、212b/412a、412b、第三介電結構124、第一覆蓋層結構130、第一導電結構134、第四介電結構126、第五介電結構128、第二覆蓋層結構132、第二導電結構136、第七介電結構216、第三覆蓋層結構218、第三導電結構220、第九介電結構416、第四覆蓋層結構418、及第四導電結構420的上表面。
如第27圖圖示，第二層間介電層142形成於半導體元件103a/103b/203/403、接觸蝕刻終止層138、及第一層間介電層140上方。在一些實施例中，形成第二層間介電層142的製程包括在第一層間介電層140、接觸蝕刻終止層138、及複數個半導體元件103a/103b/203/403上沉積第二層間介電層142。在進一步實施例中，第二層間介電層142可藉由例如化學氣相沉積、物理氣相沉積、原子層沉積、濺射、或一些其他沉積製程而沉積。
如第27圖圖示，複數個導電觸點144形成於第二層間介電層142及第一層間介電層140中。在一些實施例中，形成複數個導電觸點144的製程包括對第二層間介電層142及第一層間介電層140執行蝕刻以形成對應於複數個導電觸點144的觸點開口。在遮罩層（未圖示）形成於第二層間介電層142上方的情況下，可執行蝕刻。在進一步實施例中，製程包括用導電材料（例如，鎢）填充觸點開口。觸點開口可藉由沉積導電層（未圖示）而填充，此導電層覆蓋第二層間介電層142並且填充觸點開口。隨後，對導電層及第二層間介電層142執行平坦化製程（例如，化學機械研磨），從而在第二層間介電層142中形成複數個導電觸點144。在進一步實施例中，導電層可藉由例如化學氣相沉積、物理氣相沉積、原子層沉積、濺射、電鍍法、化學鍍或一些其他沉積製程而沉積。在又一實施例中，一旦已經形成第二層間介電層142及複數個導電觸點144，就可完成互連結構148的下部分146的形成。
如第28圖圖示，第三層間介電層152及複數條導電線154（例如，金屬線）形成於第二層間介電層142及複數個導電觸點144上方。在一些實施例中，形成第三層間介電層152及複數個導電線154的製程包括在第二層間介電層142及複數個導電觸點144上沉積第三層間介電層152。在進一步實施例中，第三層間介電層152可藉由例如化學氣相沉積、物理氣相沉積、原子層沉積、濺射、或一些其他沉積製程而沉積。
此後，對第三層間介電層152執行蝕刻以形成對應於複數個導電線154的導電線開口。在遮罩層（未圖示）形成於第三層間介電層152的情況下，可執行蝕刻。在進一步實施例中，製程包括用導電材料（例如，銅）填充導電線。導電線開口可藉由沉積導電層（未圖示）而填充，此導電層覆蓋第三層間介電層152並且填充導電線開口。隨後，對導電層及第三層間介電層152執行平坦化製程（例如，化學機械研磨），從而在第三層間介電層152中形成複數個導電線154。在進一步實施例中，導電層可藉由例如化學氣相沉積、物理氣相沉積、原子層沉積、濺射、電鍍法、化學鍍或一些其他沉積製程而沉積。
亦如第28圖圖示，第四層間介電層156及複數個導電通孔158（並且，金屬通孔）形成於第三層間介電層152及複數個導電線154上方。在一些實施例中，形成第四層間介電層156及複數個導電通孔158的製程與形成第三層間介電層152及複數個導電線154的製程實質上相同。應將理解，在一些實施例中，重複此製程以在第三層間介電層152與第四層間介電層156之間形成額外的層間介電層、導電線、及/或導電通孔。
如第29圖圖示，電阻式記憶體單元162形成於第四層間介電層156及複數個導電通孔158上方。電阻式記憶體單元162包括設置於第一電極164與第二電極167之間的資料儲存結構165。在一些實施例中，第一電極164可經由互連結構148電耦接至第四源極/汲極區域110b。
在一些實施例中，形成電阻式記憶體單元162的製程包括在第四層間介電層156及複數個導電通孔158上沉積第一電極層。接著在第一電極層上形成資料儲存層，以及形成第二電極層於此資料儲存層上。在一些實施例中，第一電極層、資料儲存層、及第二電極層可藉由例如化學氣相沉積、物理氣相沉積、原子層沉積、濺射、電鍍法、化學鍍、或一些其他沉積製程而沉積或生長。
此後，對第二電極層、資料儲存層、及第一電極層執行蝕刻以分別形成第二電極167、資料儲存結構165、及第一電極164。在一些實施例中，可利用遮罩層（未圖示）執行蝕刻，遮罩層設置於第二電極層上。應將理解，在一些實施例中，可執行多次蝕刻以形成電阻式記憶體單元162。
在一些實施例中，第一電極層及第二電極層可包括例如鈦、鋁、鎢、金、鉑、或其類似者。在一些實施例中，資料儲存層可包括例如硫屬化物（例如，鍺-銻-碲(GST)）、氧化物（例如，HFO2 、ZrO2 、等等）、或可選擇性地在高電阻狀態(HRS)與低電阻狀態(LRS)之間變化的一些其他材料。在進一步實施例中，資料儲存層可包括多個層，其被配置為基於多個層的一層或更多層的電阻狀態來存儲資料。例如，資料儲存層可包括藉由絕緣層（例如，氧化鍺、氧化鎂等等）與第二鐵磁性層（例如，鐵、鈷、等等）分隔的第一鐵磁性層（例如，鐵、鈷等等），此些層經圖案化成磁穿隧接面(MTJ)。
如第30圖圖示，第五層間介電層160形成於第四層間介電層156上並圍繞電阻式記憶體單元162。在一些實施例中，第五層間介電層160形成有與第二電極167的上表面實質上共面的上表面。在進一步實施例中，形成第五層間介電層160的製程包括在第四層間介電層156及電阻式記憶體單元162上方沉積第五層間介電層160。第五層間介電層160可藉由例如物理氣相沉積、化學氣相沉積、原子層沉積、濺射、或一些其他沉積製程而沉積。
此後，對第五層間介電層160執行平坦化製程（例如，化學機械研磨）以去除第五層間介電層160的上部分，從而暴露第二電極167。在一些實施例中，平坦化製程亦可去除第二電極167的上部分。應將理解，在一些實施例中，額外的層間介電層、導電線、及/或導電通孔可形成於第五層間介電層160及電阻式記憶體單元162上方。在進一步實施例中，一旦已經形成第五層間介電層160，就可完成互連結構148的上部分150的形成。
因為可選擇性地調整第二介電層1802的厚度及/或第四介電層2302的厚度，所以可選擇性地調整第二半導體元件103b的閘極介電電容（例如，第二閘極介電質172的電容）。因此，可選擇性地調整第二半導體元件103b的輸出電壓（例如，第四源極/汲極區域110b處的輸出電壓）。在一些實施例中，第二半導體元件103b的輸出電壓基於電阻式記憶體單元162的工作電壓（例如，RESET電壓）調整。因而，可選擇性地調整第二半導體元件103b的輸出電壓，使得第二半導體元件103b的輸出電壓足以操作電阻式記憶體單元162。因此，隨著技術節點遞減，此方法提供一種手段，此手段用以形成包括電阻式記憶體單元162及複數個半導體元件103a/103b/203/403的積體晶片100。
如第31圖圖示，提供了形成積體晶片(IC)的方法的一些實施例的流程圖3100，此積體晶片包括具有不同輸出電壓的第一半導體元件及第二半導體元件，其中第二半導體元件電耦接至電阻式記憶體單元。儘管第31圖的流程圖3100被圖示及描述為一系列動作或事件，但將應理解，此等動作或事件之所示順序不應被解釋為限制意義。例如，除了本文圖示及/或描述之彼等之外，一些動作可以與其他動作不同之順序及/或與其他動作同步地進行。此外，可能不需要所有示出的動作來實現本文描述的一或更多個態樣或實施例，並且本文描繪的一或更多個動作可以在一或更多個單獨的動作和/或階段中執行。
在動作3102處，在半導體基板上形成具有不同輸出電壓的第一半導體元件及第二半導體元件，其中第一半導體元件形成於第一區域中並且第二半導體元件形成於第二區域中。第5圖至第26圖圖示對應於動作3102的一些實施例的不同視圖。
在動作3102a處，在第一區域中及層間介電層中形成第一開口，其中第一開口形成於第一對源極/汲極區域之間，且第一對源極/汲極區域設置於半導體基板中。第5圖至第15圖圖示對應於動作3102a的一些實施例的一系列剖視圖。
在動作3102b處，在第二區域中及層間介電層中形成第二開口，其中第二開口形成於第二對源極/汲極區域之間，且第二對源極/汲極區域設置於半導體基板中。第5圖至第15圖圖示對應於動作3102b的一些實施例的一系列剖視圖。
在動作3102c處，在層間介電上方形成第一介電層並內襯於第一開口及第二開口。第16圖圖示對應於動作3102c的一些實施例的剖視圖。
在動作3102d處，減少第一介電層在第二區域中的厚度。第17圖至第18圖圖示對應於動作3102d的一些實施例的一系列剖視圖。應理解，在一些實施例中，可在第二區域中減少第一介電層的厚度（例如見第1圖至第2圖、第3A圖、第3D圖）。另外應理解，在其他的實施例中，可在第二區域中完全去除第一介電層（例如見第4圖、第四半導體元件403）。
在動作3102e處，在第一區域及第二區域中的第一介電層上形成第二介電層。第19圖圖示對應於動作3102e的一些實施例的剖視圖。
在動作3102f處，在第二介電層上形成金屬層。第20圖圖示對應於動作3102f的一些實施例的剖視圖。在一些實施例中，在第一金屬層形成於第二介電層上之後，對此金屬層執行熱處理（例如，退火）。
在動作3102g處，從第二介電層去除金屬層。第21圖圖示對應於動作3102g的一些實施例的剖視圖。
在動作3102h處，從第一區域去除第二介電層。第22圖圖示對應於動作3102h的一些實施例的剖視圖。
在動作3102i處，在第二區域中減少第二介電層的厚度。第23圖圖示對應於動作3102i的一些實施例的剖視圖。應將理解，在一些實施例中，可在第二區域中減少第二介電層的厚度（例如見第1圖至第2圖、第3A圖及第3C圖；及第4圖-第四半導體元件403）。另外應理解，在一些實施例中，在動作3102h及/或3102i之後可形成金屬層。在此種實施例中，金屬層可不從第二介電層去除。
在3102j處，在層間介電層、第一介電層、及第二介電層上方形成覆蓋層，其中覆蓋層在第一區域中形成於第一介電層上且在第二區域中形成於第二介電層上。第24圖圖示對應於動作3102j的一些實施例的剖視圖。
在3102k處，導電層形成於覆蓋層上。第25圖圖示對應於動作3102k的一些實施例的剖視圖。
在3102m處，去除導電層、覆蓋層、第一介電層及第二介電層的上部分，從而在第一區域中形成第一半導體元件且在第二區域中形成第二半導體元件。第26圖圖示對應於動作3102m的一些實施例的剖視圖。
在3104處，在第一半導體元件、第二半導體元件、及層間介電層上方形成互連結構的下部分。第27圖圖示對應於動作3104的一些實施例的剖視圖。
在3106處，在互連結構的下部分上方形成互連結構的上部分，其中電阻式記憶體單元設置於互連結構的上部分且經由此互連結構電耦接至第二對源極/汲極區域中的源極/汲極區域中的一者。第28圖至第30圖圖示對應於動作3106的一些實施例的一系列剖視圖。
在一些實施例中，本揭示案之一實施例提供積體晶片(IC)。積體晶片包括設置於半導體基板上的第一閘極介電質，其中此第一閘極介電質包括第一高介電常數介電結構。第一閘電極設置於第一閘極介電質上。第二閘極介電質設置於半導體基板上，其中第二閘極介電質在橫向方向上與第一閘極介電質間隔，並且其中第二閘極介電質包括第二高介電常數介電結構，此第二高介電常數介電結構具有不同於第一高介電常數介電結構的化學成分或厚度。第二閘電極設置於第二閘極介電質上，其中第一閘電極、第一高介電常數介電結構、第二高介電常數介電結構、及第二閘電極的上表面實質上共面。
在一些實施例中，第一閘極介電質每單位面積具有第一電容，以及第二閘極介電質每單位面積具有不同於第一電容之第二電容。在一些實施例中，積體晶片進一步包括第一源極/汲極區域及第二源極/汲極區域，設置於半導體基板中並在第二閘極介電質的相對側上；以及電阻式記憶體單元，設置於第二閘電極及第一閘電極上方，其中電阻式記憶體單元包括設置於第一電阻式記憶體單元電極與第二電阻式記憶體單元電極之間的資料儲存結構，以及其中第二源極/汲極區域電耦接至第一電阻式記憶體單元電極。在一些實施例中，第二高介電常數介電結構的化學成分及厚度兩者皆不同於第一高介電常數介電結構的化學成分及厚度。在一些實施例中，第一閘電極及第二閘電極包括金屬。在一些實施例中，第一閘極介電質包括設置於半導體基板與第一高介電常數介電結構之間的第一介面層，其中第一介面層具有低於第一高介電常數介電結構的介電常數；以及第二閘極介電質包括設置於半導體基板與第二高介電常數介電結構之間的第二介面層，其中第二介面層的介電常數小於第二高介電常數介電結構的介電常數，並且其中第二介面層的厚度大於第一介面層的厚度。在一些實施例中，積體晶片進一步包括複數個第一側壁間隔物，設置於第一閘電極的相對側上，其中第一高介電常數結構沿著第一側壁間隔物中之一者從低於第一閘電極垂直地延伸至第一側壁間隔物中的一者的上表面；以及複數個第二側壁間隔物，設置於第二閘電極的相對側上，其中第二高介電常數結構從低於第二閘電極及第二側壁間隔物之間垂直地延伸至第二側壁間隔物中的一者的上表面。在一些實施例中，第二閘極介電質包括第三高介電常數介電結構；以及第三高介電常數介電結構具有實質上類似於第一高介電常數介電結構的化學成分。在一些實施例中，第三高介電常數介電結構沿著第二側壁間隔物中之一者從低於第二閘電極垂直地延伸至第二側壁間隔物中的一者的上表面。在一些實施例中，第一高介電常數介電結構接觸第一側壁間隔物中之每一者；第三高介電常數介電結構接觸第二側壁間隔物中之每一者；以及第二高介電常數介電結構將第三高介電常數介電結構與第二閘電極分隔。在一些實施例中，第一側壁間隔物具有第一高度，且第二側壁間隔物具有第二高度，第二高度與第一高度實質上相同。在一些實施例中，第一側壁間隔物在橫向方向上間隔開第一距離，且第二側壁間隔物在橫向方向上間隔開第二距離，第二距離與第一距離實質上相同。
在其他的實施例中，本揭示案之一實施例提供形成積體晶片(IC)的方法。此方法包括在半導體基板上方形成第一層間介電層。在層間介電層中及積體晶片的第一區域中形成第一開口。在第一層間介電層中及積體晶片的不同於第一區域的第二區域中形成第二開口。第一高介電常數介電層形成為內襯於第一開口及第二開口。第二高介電常數介電層形成於第一高介電常數介電層上，其中第二高介電常數介電層內襯於第一區域及第二區域兩者中的第一高介電常數介電層。從此第一區域去除第二高介電常數介電層。在第一高介電常數介電層及第二高介電常數介電層兩者上方形成導電層，其中導電層接觸第一區域中的第一高介電常數介電層並接觸第二區域中的第二高介電常數介電層。
在一些實施例中，此方法進一步包括在第二高介電常數介電層形成於第一高介電常數介電層上之後，減少第二高介電常數介電層在第二區域中的厚度，使得第二高介電常數介電層在第一區域中具有第一厚度且在第二區域中具有小於第一厚度的第二厚度。在一些實施例中，減少第二高介電常數介電層在第二區域中的厚度的步驟包括對第二高介電常數介電質執行第一蝕刻一時段，其中第一蝕刻隨著時段增加線性地減少第二高介電常數介電層的厚度。在一些實施例中，此方法進一步包括在形成第一層間介電層之前，形成一對第一源極/汲極區域於半導體基板中並且橫向間隔開，其中第一開口形成於第一源極/汲極區域之間；在形成第一層間介電層之前，形成一對第二源極/汲極區域於半導體基板中並且橫向間隔開，其中第二開口形成於第二源極/汲極區域之間；以及對導電層、第一高介電常數介電層、及第二高介電常數介電層執行平坦化製程以形成第一金屬閘極，設置於半導體基板上方及第一源極/汲極區域之間，其中第一高介電常數介電層的第一部分將第一金屬閘極與半導體基板分隔；以及第二金屬閘極，設置於半導體基板上方且在第二源極/汲極區域之間，其中第一高介電常數介電層的第二部分及第二高介電常數介電層的第三部分兩者將第二金屬閘極與半導體基板分隔。在一些實施例中，此方法進一步包括在第一層間介電層、第一金屬閘極、及第二金屬閘極上方形成電阻式記憶體單元，其中電阻式記憶體單元包括資料儲存結構，資料儲存結構設置於第一電阻式記憶體單元電極與第二電阻式記憶體單元電極之間，並且其中第一電阻式記憶體單元電極電耦接至第二源極/汲極區域中的一者。在一些實施例中，此方法進一步包括在形成第二高介電常數介電層之前，對第一高介電常數介電層執行第二蝕刻以減少第一高介電常數介電層在第二區域中的厚度，使得第一高介電常數介電層在第一區域中具有第三厚度且在第二區域中具有小於第三厚度的第四厚度。
在又一實施例中，本揭示案之一實施例提供形成積體晶片(IC)的方法。此方法包括在半導體基板上方形成第一層間介電層。在第一層間介電層中及積體晶片的第一區域中形成第一開口。在第一層間介電層中及積體晶片的不同於第一區域的第二區域中形成第二開口。形成內襯於第一開口及第二開口兩者的第一高介電常數介電層，其中第一高介電常數介電層在第一區域中具有第一厚度且在第二區域中具有第二厚度。執行第一蝕刻以將第一高介電常數介電層在第二區域中的厚度從第二厚度減少至第三厚度，其中在第一蝕刻之後第三厚度小於第一厚度。第二高介電常數介電層形成於第一高介電常數介電層上及第一區域及第二區域兩者中，其中第二高介電常數介電層在第二區域中具有第四厚度。執行第二蝕刻以將第二高介電常數介電層在第二區域中的厚度從第四厚度減少至第五厚度。此第二高介電常數介電層從此第一區域去除。在第一高介電常數介電層及第二高介電常數介電層上方形成導電層，其中導電層接觸第一區域中的第一高介電常數介電層並接觸第二區域中的第二高介電常數介電層。
在一些實施例中，此方法進一步包括以下步驟。對導電層、第二高介電常數介電層、及第一高介電常數介電層執行平坦化製程以形成第一區域中的第一閘電極；第一高介電常數介電結構，在第一區域中且在第一閘電極與層間介電層之間，其中第一高介電常數介電結構為第一高介電常數介電層具有第一厚度的一部分；第二區域中的第二閘電極；第二高介電常數介電結構，在第二區域中且在第二閘電極與層間介電層之間，其中第二高介電常數介電結構為第一高介電常數介電層具有第二厚度的一部分；以及第三高介電常數介電結構，在第二區域中且在第二閘電極與第二高介電常數介電結構之間，其中第三高介電常數介電結構為第二高介電常數介電層具有第五厚度的一部分。
上文概述若干實施例之特徵，使得熟習此項技術者可更好地理解本揭示案之一實施例之態樣。熟習此項技術者應瞭解，可輕易使用本揭示案之一實施例作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭示案之一實施例之精神及範疇，且可在不脫離本揭示案之一實施例之精神及範疇的情況下產生本文的各種變化、替代及更改。
101a:第一區域 101b:第二區域 102:半導體基板 103a:第一半導體元件 103b:第二半導體元件 104a:第一井 104b:第二井 106a:隔離結構 106b:隔離結構 108a:源極/汲極區域 108b:源極/汲極區域 110a:源極/汲極區域 110b:源極/汲極區域 112a:輕摻雜源極/汲極擴充部分 112b:輕摻雜源極/汲極擴充部分 114a:輕摻雜源極/汲極擴充部分 114b:輕摻雜源極/汲極擴充部分 116a:側壁間隔物 116b:側壁間隔物 118a:側壁間隔物 118b:側壁間隔物 120:第一介電結構 122:第二介電結構 124:第三介電結構 126:第四介電結構 128:第五介電結構 130:第一覆蓋層結構 132:第二覆蓋層結構 134:第一導電結構 136:第二導電結構 138:接觸蝕刻終止層 140:第一層間介電層 142:第二層間介電層 144:複數個導電觸點 146:互連結構的下部分 148:互連結構 150:互連結構的上部分 152:第三層間介電層 154:複數條導電線 156:第四層間介電層 158:複數個導電通孔 160:第五層間介電層 162:電阻式記憶體單元 164:第一電極 165:資料儲存結構 166:第一閘電極 167:第二電極 168:第一閘極介電質 170:第二閘電極 172:第二閘極介電質 202:第三區域 203:第三半導體元件 204:第三井 206:隔離結構 208a:源極/汲極區域 208b:源極/汲極區域 210a:輕摻雜源極/汲極擴充部分 210b:輕摻雜源極/汲極擴充部分 212a:側壁間隔物 212b:側壁間隔物 214:介電結構 216:第七介電結構 218:第三覆蓋層結構 220:第三導電結構 222:第三閘電極 224:第三閘極介電質 402:第四區域 403:第四半導體元件 404:第四井 406:隔離結構 408a:源極/汲極區域 408b:源極/汲極區域 410a:輕摻雜源極/汲極擴充部分 410b:輕摻雜源極/汲極擴充部分 412a:側壁間隔物 412b:側壁間隔物 414:第八介電結構 416:第九介電結構 418:第四覆蓋層結構 420:第四導電結構 422:第四閘電極 424:第四閘極介電質 702:介電結構 704:介電結構 706a:第一犧牲閘極 706b:第二犧牲閘極 706c:第三犧牲閘極 706d:第四犧牲閘極 1402:第一遮罩層 1502a:第一開口 1502b:第二開口 1502c:第三開口 1502d:第四開口 1602:第一介電層 1702:第二遮罩層 1802:第二介電層 1902:第三介電層 2002:金屬層 2202:第三遮罩層 2302:第四介電層 2402:覆蓋層 2502:導電層 3100:流程圖 3102:動作 3102a:動作 3102b:動作 3102c:動作 3102d:動作 3102e:動作 3102f:動作 3102g:動作 3102h:動作 3102i:動作 3102j:動作 3102k:動作 3102m:動作 3104:動作 3106:動作
當結合附圖閱讀時，根據以下詳細描述可更好地理解本揭示案之一實施例之態樣。應注意，根據工業標準實踐，各種特徵未按比例繪製。事實上，為論述清楚，各特徵之尺寸可任意地增加或縮小。 第1圖圖示積體晶片(IC)的一些實施例的剖視圖，此積體晶片包括具有不同輸出電壓的第一半導體元件及第二半導體元件，其中此第二半導體元件電耦接至電阻式記憶體單元。 第2圖圖示第1圖的積體晶片的一些其他實施例的剖視圖。 第3A圖至第3D圖分別圖示第二半導體元件的一些實施例的剖視圖。 第4圖圖示第2圖的積體晶片的一些其他實施例的剖視圖。 第5圖至第30圖圖示形成第4圖的積體晶片的方法的一些實施例的一系列剖視圖。 第31圖圖示形成積體晶片的方法的一些實施例的流程圖，此積體晶片包括具有不同輸出電壓的第一半導體元件及第二半導體元件，其中此第二半導體元件電耦接至電阻式記憶體單元。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:積體晶片
101a:第一區域
101b:第二區域
102:半導體基板
103a:第一半導體元件
103b:第二半導體元件
104a:第一井
104b:第二井
106a:隔離結構
106b:隔離結構
108a:源極/汲極區域
108b:源極/汲極區域
110a:源極/汲極區域
110b:源極/汲極區域
112a:輕摻雜源極/汲極擴充部分
112b:輕摻雜源極/汲極擴充部分
114a:輕摻雜源極/汲極擴充部分
114b:輕摻雜源極/汲極擴充部分
116a:側壁間隔物
116b:側壁間隔物
118a:側壁間隔物
118b:側壁間隔物
120:第一介電結構
122:第二介電結構
124:第三介電結構
126:第四介電結構
128:第五介電結構
130:第一覆蓋層結構
132:第二覆蓋層結構
134:第一導電結構
136:第二導電結構
138:接觸蝕刻終止層
140:第一層間介電層
142:第二層間介電層
144:複數個導電觸點
146:互連結構的下部分
148:互連結構
150:互連結構的上部分
152:第三層間介電層
154:複數條導電線
156:第四層間介電層
158:複數個導電通孔
160:第五層間介電層
162:電阻式記憶體單元
164:第一電極
165:資料儲存結構
166:第一閘電極
167:第二電極
168:第一閘極介電質
170:第二閘電極
172:第二閘極介電質

Claims (1)

  1. 一種形成一積體晶片的方法，該方法包括： 在一半導體基板上方形成一第一層間介電層； 在該第一層間介電層中及該積體晶片的一第一區域中形成一第一開口； 在該第一層間介電層中及該積體晶片的不同於該第一區域的一第二區域中形成一第二開口； 形成內襯於該第一開口及該第二開口兩者的一第一高介電常數介電層； 在該第一高介電常數介電層上形成一第二高介電常數介電層，其中該第二高介電常數介電層內襯於該第一區域及該第二區域中的該第一高介電常數介電層； 將該第二高介電常數介電層從該第一區域去除；以及 在該第一高介電常數介電層及該第二高介電常數介電層上方形成一導電層，其中該導電層在該第一區域中接觸該第一高介電常數介電層並在該第二區域中接觸該第二高介電常數介電層。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI831214B (zh) * 2022-02-22 2024-02-01 美商桑迪士克科技有限責任公司 交叉點陣列ｉｈｏｌｄ讀取餘量改善

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI258811B (en) * 2003-11-12 2006-07-21 Samsung Electronics Co Ltd Semiconductor devices having different gate dielectrics and methods for manufacturing the same
KR100618815B1 (ko) * 2003-11-12 2006-08-31 삼성전자주식회사 이종의 게이트 절연막을 가지는 반도체 소자 및 그 제조방법
US7067391B2 (en) * 2004-02-17 2006-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method to form a metal silicide gate device
US8669617B2 (en) * 2010-12-23 2014-03-11 Intel Corporation Multi-gate transistors
US9666483B2 (en) * 2012-02-10 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having thinner gate dielectric and method of making
US20130237046A1 (en) * 2012-03-09 2013-09-12 Chien-Ting Lin Semiconductor process
US9136177B2 (en) * 2012-07-30 2015-09-15 Globalfoundries Inc. Methods of forming transistor devices with high-k insulation layers and the resulting devices
KR102376503B1 (ko) * 2015-04-23 2022-03-18 삼성전자주식회사 집적회로 장치 및 이의 제조 방법
US11430949B2 (en) * 2016-09-25 2022-08-30 Intel Corporation Metal filament memory cells

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI831214B (zh) * 2022-02-22 2024-02-01 美商桑迪士克科技有限責任公司 交叉點陣列ｉｈｏｌｄ讀取餘量改善

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