TW202013710A - 積體晶片及其形成方法 - Google Patents

積體晶片及其形成方法 Download PDF

Info

Publication number
TW202013710A
TW202013710A TW108114328A TW108114328A TW202013710A TW 202013710 A TW202013710 A TW 202013710A TW 108114328 A TW108114328 A TW 108114328A TW 108114328 A TW108114328 A TW 108114328A TW 202013710 A TW202013710 A TW 202013710A
Authority
TW
Taiwan
Prior art keywords
bottom electrode
diffusion barrier
layer
dielectric
data storage
Prior art date
Application number
TW108114328A
Other languages
English (en)
Other versions
TWI695498B (zh
Inventor
海光 金
吳啟明
林杏蓮
江法伸
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202013710A publication Critical patent/TW202013710A/zh
Application granted granted Critical
Publication of TWI695498B publication Critical patent/TWI695498B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

本揭露的一些實施例中是關於一種積體晶片。積體晶片包含設置於一或多個互連層上方的底部電極，以及配置於底部電極上方的擴散障壁層。資料儲存層藉由擴散障壁層與底部電極分離。頂部電極位於資料儲存層上方。

Description

電阻性隨機存取記憶體結構
許多現代電子元件含有用以儲存資料的電子記憶體。電子記憶體可為揮發性記憶體或非揮發性記憶體。揮發性記憶體在向其供電時儲存資料，而非揮發性記憶體能夠在移除電力時儲存資料。電阻性隨機存取記憶體（resistive random-access memory；RRAM）元件是用於新一代非揮發性記憶體技術的一個有前景的候選。這是由於電阻性隨機存取記憶體元件具有許多優勢，包含寫入時間快、耐久性高、電力消耗低以及較不易受到來自輻射的損害。
以下揭露內容提供用於實施所提供標的的不同特徵的許多不同實施例或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，這些組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成，使得第一特徵及第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複是出於簡化及清楚的目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
此外，為了易於描述，諸如「在...下面（beneath）」、「在...下方（below）」、「下部（lower）」、「在...上方（above）」、「上部（upper）」及其類似者的空間相對術語在本文中可用於描述一個元件或特徵與另一元件或特徵的關係，如圖式中所示出。除圖式中所描繪的定向以外，空間相對術語意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
電阻性隨機存取記憶體（RRAM）元件通常包括配置於導電底部電極與導電頂部電極之間的資料儲存層（例如，高介電常數介電材料層），所述電極設置於後段製程（back-end-of-the-line；BEOL）金屬化堆疊內。電阻性隨機存取記憶體元件用以基於電阻狀態之間的可逆切換的製程而操作。此可逆切換藉由選擇性地形成貫穿資料儲存層的導電絲（filament）來實現。舉例而言，可藉由跨導電電極施加電壓來使得通常絕緣的資料儲存層導電以形成延伸穿過資料儲存層的導電絲。具有第一（例如，高）電阻狀態的電阻性隨機存取記憶體元件對應於第一資料值（例如，邏輯「0」），且具有第二（例如，低）電阻狀態的電阻性隨機存取記憶體元件對應於第二資料值（例如，邏輯「1」)。
為了提高電阻性隨機存取記憶體元件的可靠性，電阻性隨機存取記憶體元件的底部電極可包括貴金屬（亦即，惰性金屬）。由於貴金屬具有低反應性，因此在電阻性隨機存取記憶體元件的底部電極中使用貴金屬可防止底部電極由於與來自上覆資料儲存層的離子（例如，氧離子）的相互作用而劣化。然而，應瞭解，來自貴金屬的金屬原子可能在高溫製程期間擴散至上覆資料儲存層中，所述高溫製程在製造電阻性隨機存取記憶體元件的上覆層期間使用。來自底部電極的貴金屬原子的擴散沿底部電極的頂部形成小凸起（hillock）（亦即，突出部分）。小凸起包括貴金屬原子與資料儲存層（例如，氧化鉿鈦）的組合。小凸起延伸至資料儲存層中，而有效地造成資料儲存層薄化且使得所得電阻性隨機存取記憶體元件及/或在所得電阻性隨機存取記憶體元件的底部電極與頂部電極之間的洩漏的可靠性降低。
在一些實施例中，本揭露是關於一種電阻性隨機存取記憶體元件，其包括藉由資料儲存層與頂部電極分離的底部電極。擴散障壁層配置於底部電極與資料儲存層之間。擴散障壁層用以防止金屬原子（例如，貴金屬原子）自底部電極擴散至資料儲存層中，且從而防止在資料儲存層內形成小凸起。防止金屬原子自底部電極擴散至資料儲存層中，使得資料儲存層具有增加電阻性隨機存取記憶體元件的可靠性的實質上均一厚度。
圖1示出包括電阻性隨機存取記憶體（電阻性隨機存取記憶體）元件的積體晶片100的一些實施例的截面視圖，所述電阻性隨機存取記憶體元件具有設置於底部電極與資料儲存層之間的擴散障壁層。
積體晶片100包括設置於基底102上方的介電結構106內的電阻性隨機存取記憶體元件111。電阻性隨機存取記憶體元件111藉由一或多個下部互連層108與基底102分離，所述下部互連層設置於介電結構106內。在一些實施例中，一或多個下部互連層108可包括連接至互連通孔109及互連電線110的上覆層及交替層的導電接頭107。一或多個下部互連層108用以將電阻性隨機存取記憶體元件111連接至存取電晶體104，所述存取電晶體配置於基底102內。
電阻性隨機存取記憶體元件111包括配置於底部電極112與頂部電極118之間的介電資料儲存層116。底部電極112連接至一或多個下部互連層108，且頂部電極118連接至上部互連結構120，所述上部互連結構包括互連電線或通孔。介電資料儲存層116用以藉由在跟第一資料狀態（例如，邏輯「0」）相關的高電阻狀態與跟第二資料狀態（例如，邏輯「1」）相關的低電阻狀態之間進行可逆改變來儲存資料狀態。舉例而言，在操作期間，為了在介電資料儲存層116內獲得低電阻狀態，可將第一組偏壓條件施加至底部電極112及頂部電極118。第一組偏壓條件將氧自介電資料儲存層116驅動至頂部電極118，由此跨越介電資料儲存層116形成具有氧空位（oxygen-vacancy）的導電絲117。或者，為了在介電資料儲存層116內獲得高電阻狀態，可將第二組偏壓條件施加至底部電極112及頂部電極118。第二組偏壓條件藉由將氧自頂部電極118驅動至介電資料儲存層116來切斷導電絲117。
擴散障壁層114配置於底部電極112與介電資料儲存層116之間。擴散障壁層114用以防止金屬原子（例如，貴金屬原子）自底部電極112朝向介電資料儲存層116擴散。藉由防止金屬原子自底部電極112朝向介電資料儲存層116擴散，進而防止沿底部電極112的頂部形成包括金屬原子的小凸起。並藉由防止沿底部電極112的頂部形成小凸起，而改良介電資料儲存層116的厚度的均一性，由此改良電阻性隨機存取記憶體元件111的效能及/或可靠性。擴散障壁層114亦改良電阻性隨機存取記憶體單元之間的介電資料儲存層的厚度的變化，由此改良單元間差異及晶粒良率。
圖2示出具有電阻性隨機存取記憶體元件的積體晶片200的截面視圖的其他實施例。
積體晶片200包括設置於基底102上方的介電結構106內的電阻性隨機存取記憶體元件111。在一些實施例中，介電結構106包括多個堆疊層間介電（inter-level dielectric；ILD）層202a至堆疊層間介電層202d。多個堆疊層間介電層202a至堆疊層間介電層202d橫向包圍一或多個下部互連層108，所述下部互連層包括互連通孔109及互連電線110。一或多個下部互連層108用以將電阻性隨機存取記憶體元件111連接至存取電晶體104，所述存取電晶體配置於基底102內。在一些實施例中，存取電晶體104可包括具有閘極電極104d的MOSFET元件，所述閘極電極配置於源極區104a與汲極區104b之間，且藉由閘極介電質104c與基底102分離。
電阻性隨機存取記憶體元件111包括配置於底部電極112與頂部電極118之間的介電資料儲存層116。底部電極112配置於一或多個下部互連層108上方且由下部絕緣層208橫向包圍。在各種實施例中，下部絕緣層208可包括氮化矽、二氧化矽、碳化矽或其類似者。在一些實施例中，介電資料儲存層116可具有具備第一寬度的底部表面及具備第二寬度的頂部表面，第二寬度小於第一寬度。在此類實施例中，介電資料儲存層116可具有藉由水平延伸表面連接至上部側壁的下部側壁，所述水平延伸表面上覆於介電資料儲存層116。在一些實施例中，介電資料儲存層116的厚度可在大致30埃（angstrom）與大致100埃之間的範圍內。在其他實施例中，介電資料儲存層116的厚度可在大致25埃與大致75埃之間的範圍內。在一些實施例中，頂部電極118的厚度可在大致50埃與大致200埃之間的範圍內。
在一些實施例中，底部電極112可具有底部電極擴散障壁112a及配置於底部電極擴散障壁112a上方的底部電極金屬112b。底部電極擴散障壁112a由下部絕緣層208橫向包圍。底部電極擴散障壁112a填充由下部絕緣層208的側壁界定的開口。在一些實施例中，底部電極擴散障壁112a可自開口內延伸至下部絕緣層208上方。在此類實施例中，底部電極擴散障壁112a可具有在下部絕緣層208的側壁之間的第一厚度以及在下部絕緣層208上方的較小第二厚度。在一些實施例中，第一厚度可在大致200埃與大致400埃之間的範圍內。在一些實施例中，底部電極金屬112b的厚度可在大致50埃與大致300埃之間的範圍內。在一些實施例中，底部電極擴散障壁112a具有由下部絕緣層208包圍的彎曲下部側壁以及在下部絕緣層208上方的實質上平坦的上部側壁。在一些實施例中，底部電極擴散障壁112a可具有實質上平坦的上部表面。
在一些實施例中，底部電極金屬112b可包括第一導電材料，且底部電極擴散障壁112a及頂部電極118可包括不同於第一導電材料的一或多種導電材料。舉例而言，在一些實施例中，底部電極金屬112b可包括貴金屬，諸如鉑、釕、銥、金或其類似者。貴金屬為電阻性隨機存取記憶體元件111提供良好耐久性及資料保存能力。這是由於貴金屬具有與離子（例如，氧離子）的低反應性，且因此可有助於防止氧離子在電阻性隨機存取記憶體循環期間滲透至底部電極112中。底部電極擴散障壁112a及頂部電極118可包括金屬，諸如鈦、氮化鈦、鉭、氮化鉭、鎢、氮化鎢或其類似者。在一些實施例中，底部電極擴散障壁112a及頂部電極118可包括相同材料。
擴散障壁層114配置於底部電極112與介電資料儲存層116之間。擴散障壁層114藉助於底部電極金屬112b與底部電極擴散障壁112a豎直地分離。在一些實施例中，擴散障壁層114沿實質上平坦的界面接觸底部電極金屬112b。擴散障壁層114可包括與底部電極金屬112b不同的材料。在一些實施例中，擴散障壁層114可包括氮化鉭、氮化鈦、氮化碳鈦、氮化鎢或其類似者。在其他實施例中，擴散障壁層114可包括貴金屬氧化物（例如，氧化釕、氧化銥、氧化銠或其類似者）或貴金屬氮化物（例如，氮化釕、氮化銥或其類似者）。
擴散障壁層114具有厚度t1 ，所述厚度足以防止包括底部電極112的金屬原子（例如，貴金屬原子）的小凸起的形成延伸至介電資料儲存層116中。在一些實施例中，厚度t1 在大致5埃與大致30埃之間的範圍內。小於5埃的擴散障壁層114的厚度可能無法以可靠方式有效地防止金屬原子自底部電極金屬112b擴散，而大於30埃的擴散障壁層114的厚度可能會由於減弱了使用底部電極112內的貴金屬的優勢而干涉電阻性隨機存取記憶體元件111的效能。在其他實施例中，厚度t1 可具有不同厚度。
罩蓋層210配置於介電資料儲存層116與頂部電極118之間。罩蓋層210用以儲存氧，這可以促進介電資料儲存層116內的電阻改變。在各種實施例中，罩蓋層210可包括鉿、鈦、鉭、鋁、鋯或其類似者。在一些實施例中，罩蓋層210的厚度可在大致70埃與大致200埃之間的範圍內。在一些實施例中，介電間隔件212可沿罩蓋層210及頂部電極118的側壁配置。在一些實施例中，介電間隔件212亦可沿介電資料儲存層116的側壁配置。在一些實施例中，介電間隔件212可配置於頂部電極118及/或介電資料儲存層116的水平延伸表面上。在一些實施例中，介電間隔件212可包括氮化物（例如，氮化矽）、氧化物（例如，氧化矽）、碳化物（例如，碳化矽）或其類似者。
在一些實施例中，擴散障壁層114的側壁可相對於下部絕緣層208的上部表面以第一角α傾斜。第一角α可大於90°。在一些實施例中，擴散障壁層114的側壁可與底部電極112及介電資料儲存層116的側壁沿一條線對準。在一些實施例中，罩蓋層210的側壁可相對於介電資料儲存層116的上部表面以第二角β傾斜。第二角β亦可大於90°。在一些實施例中，第一角α不同於（例如，大於）第二角β。
圖3A示出具有電阻性隨機存取記憶體元件的積體晶片300的其他實施例的截面視圖。
積體晶片300包括配置於基底102上方的電阻性隨機存取記憶體元件301。電阻性隨機存取記憶體元件301包括配置於底部電極112與頂部電極118之間的介電資料儲存層116。底部電極112包括底部電極擴散障壁112a及底部電極擴散障壁112a上方的底部電極金屬112b。罩蓋層210可配置於介電資料儲存層116與頂部電極118之間。
底部電極擴散障壁112a、底部電極金屬112b、介電資料儲存層116、罩蓋層210以及頂部電極118分別具有由外部區域304橫向包圍的內部區域302。內部區域302具有橫向配置於外部區域304的上部表面之間且豎直配置於外部區域304的上部表面下方的凹陷上部表面。如圖3B的俯視圖306中所示，底部電極擴散障壁112a的外部區域304沿底部電極擴散障壁112a的最外周界延伸。在一些實施例中，外部區域304可在圍繞內部區域302的不間斷環形中連續地延伸。
在一些實施例中，底部電極擴散障壁112a、底部電極金屬112b、擴散障壁層114、罩蓋層210以及頂部電極118可在最外側壁之間分別具有實質上相等厚度。舉例而言，底部電極擴散障壁112a可具有在大致30埃與大致200埃之間的範圍內的實質上相等厚度。在一些實施例中，介電資料儲存層116的內部區域302可具有第一厚度，且介電資料儲存層116的外部區域可具有第二厚度，第二厚度小於第一厚度。
圖4A示出具有電阻性隨機存取記憶體元件的積體晶片400的一些其他實施例的截面視圖。
積體晶片400包括基底102，其包含邏輯區域402及嵌入式記憶體區域404。如圖4B的俯視圖416中所示，在一些實施例中，邏輯區域402可包圍嵌入式記憶體區域404。
參看圖4A，介電結構106配置於基底102上方。介電結構106包括多個由蝕刻終止層406分離的堆疊層間介電層202a至堆疊層202d。在一些實施例中，多個堆疊層間介電層202a至堆疊層間介電層202d可包括氧化物層、低介電常數介電層、超低介電常數介電層或其類似者中的一或多者。在一些實施例中，蝕刻終止層406可包括氮化物（例如，氮化矽）、碳化物（例如，碳化矽）或其類似者。
邏輯區域402包括配置於基底102內的電晶體元件408。電晶體元件408包括：源極區408a；汲極區408b，藉由通道區域與源極區408a分離；以及通道區域上方的閘極結構408g。在一些實施例中，電晶體元件408可包括高介電常數金屬閘極（high-k metal gate；HKMG）電晶體。在此類實施例中，閘極結構408g可包括金屬閘極電極（例如，包括鋁、釕、鈀或其類似者）以及包括高介電常數介電質的閘極介電質（例如，包括氧化鋁、氧化鉿或其類似者）。在其他實施例中，閘極結構408g可包括多晶矽閘極電極以及包括氧化物（例如，二氧化矽）的閘極介電質。
源極區408a連接至由介電結構106包圍的多個互連層。多個互連層包括導電接頭410、互連電線412以及互連通孔414。在一些實施例中，多個互連層可包括銅、鎢、鋁及/或其類似者。
嵌入式記憶體區域404包括配置於基底102內的存取電晶體104。存取電晶體104連接至電阻性隨機存取記憶體元件111。電阻性隨機存取記憶體元件111沿與邏輯區域402內的互連通孔414中的一者交疊的水平面配置。在一些實施例中，一或多個隔離結構405可配置於存取電晶體104的相對側上的基底102內。隔離結構405可包括一或多種介電材料，所述介電材料配置於由基底102的內表面界定的溝渠內。在一些實施例中，隔離結構405可包括淺溝渠隔離（shallow trench isolation；STI）結構。在一些此類實施例中，隔離結構405可包括在圍繞存取電晶體104的周界的閉合環路中連續延伸的相同隔離結構。
圖5示出具有電阻性隨機存取記憶體元件的積體晶片500的一些其他實施例。
積體晶片500包括具有存取電晶體104的1T1R電阻性隨機存取記憶體單元架構，所述存取電晶體連接到電阻性隨機存取記憶體元件111。存取電晶體104配置於基底102內。在一些實施例中，存取電晶體104可包括具有閘極電極104d的MOSFET元件，所述閘極電極配置於源極區104a與汲極區104b之間且藉由閘極介電質104c與基底分離。
介電結構106配置於基底202上方。包含導電接頭107、互連通孔109以及互連電線110的一或多個下部互連層108由介電結構106包圍。互連電線110包含源線SL ，其包括電性連接至源極區104a的第一互連電線。在一些實施例中，源線SL 可配置於第二互連電線層中，所述第二互連電線層經由導電接頭、第一互連電線以及第一互連通孔連接至源極區104a。互連電線110更包括字元線WL ，其包括電性連接至閘極電極104d的第二互連電線。在一些實施例中，字元線WL 可配置於第一互連電線層中，所述第一互連電線層藉助於導電接頭連接至閘極電極104d。
電阻性隨機存取記憶體元件111配置於介電結構106上方。電阻性隨機存取記憶體元件包括藉由擴散障壁層114、介電資料儲存層116以及罩蓋層210與頂部電極118分離的底部電極112。底部電極112藉由一或多個下部互連層108直接連接至汲極區104b。頂部電極118藉助於上部互連結構120進一步連接至位元線BL 。
在一些實施例中，介電間隔件212沿頂部電極118的相對側配置。在一些實施例中，介電間隔件212可具有自介電間隔件212的側壁向外突出的水平延伸區段212a。在各種實施例中，水平延伸區段可自介電間隔件212的相對側向外突出，或水平延伸區段可自介電間隔件212的一側而非自介電間隔件212的相對側向外突出。
儘管積體晶片500示出如在位於後段製程（BEOL）堆疊內的確切位置上的字元線WL 、源線SL、位元線BL 以及電阻性隨機存取記憶體元件111，但應瞭解，這些元件的位置不限於彼等所示出的位置。實際上，元件可處於後段製程堆疊內的不同位置。舉例而言，在一些替代實施例中，電阻性隨機存取記憶體元件111可位於第二金屬互連電線與第三金屬互連電線之間。
圖6示出具有電阻性隨機存取記憶體元件的積體晶片600的一些其他實施例。
積體晶片600包括具有第一存取電晶體602及第二存取電晶體604的2T1R電阻性隨機存取記憶體單元架構，所述第一存取電晶體及第二存取電晶體並聯連接至電阻性隨機存取記憶體元件111。第一存取電晶體602及第二存取電晶體604配置於基底102內。在一些實施例中，第一存取電晶體602具有第一閘極電極602a，其配置於第一源極區602b與共同汲極區603之間。第一源極區602b連接至源線SL ，且第一閘極電極602a連接至字元線WL 。第二存取電晶體604具有第二閘極電極604a，其配置於第二源極區604b與共同汲極區603之間。第二源極區604b連接至源線SL ，且第二閘極電極604a連接至字元線WL 。
一或多個下部互連層108將共同汲極區603連接至電阻性隨機存取記憶體元件111，所述電阻性隨機存取記憶體元件配置於基底102上方的介電結構106內。藉由將共同汲極區603連接至電阻性隨機存取記憶體元件111，提供至電阻性隨機存取記憶體元件111的驅動電流可增加並超過利用單一存取電晶體（例如，如圖5中所示）的電阻性隨機存取記憶體單元。
圖7至圖17示出形成具有電阻性隨機存取記憶體單元的積體晶片的方法的一些實施例的截面視圖700至截面視圖1700，所述電阻性隨機存取記憶體單元包括設置於底部電極與資料儲存層之間的擴散障壁層。儘管關於方法描述圖7至圖17，但應瞭解，圖7至圖17中揭露的結構不限於此類方法，而是可單獨作為獨立於所述方法的結構。
如圖7的截面視圖700中所示，提供基底102。在各種實施例中，基底102可包括任何類型的半導體主體（例如，矽/CMOS塊體、SiGe、SOI等），諸如半導體晶圓或晶圓上的一或多個晶粒，以及任何其他類型的半導體及/或形成於其上且/或以其他方式與其相關的磊晶層。在一些實施例中，一或多個隔離結構405（例如，淺溝渠隔離結構）可形成於基底102內。一或多個隔離結構405可藉由選擇性地蝕刻基底102以形成由基底102的側壁界定的溝渠702來形成。溝渠702隨後用一或多種介電材料填充。
存取電晶體104形成於基底102上方。在一些實施例中，存取電晶體104可藉由在基底上方形成閘極介電質且在閘極介電質上方形成閘極材料來形成。閘極介電質及閘極材料可藉助於氣相沈積製程（例如，化學氣相沈積（chemical vapor deposition；CVD）、電漿增強化學氣相沉積（PE-CVD）、物理氣相沈積（physical vapor deposition；PVD）或原子層沈積（atomic layer deposition；ALD））形成。在一些實施例中，閘極材料可包括摻雜多晶矽。在一些實施例中，閘極材料可包括犧牲閘極材料，其隨後用金屬閘極材料（諸如鋁、鈷、釕或其類似者）替換。
閘極介電質及閘極材料經圖案化以界定具有閘極介電質104c及所述閘極介電質104c上方的閘極電極104d的閘極結構。在一些實施例中，閘極介電質及閘極材料可根據形成於閘極材料上方的罩幕層（未繪示）而選擇性地圖案化。在一些實施例中，罩幕層可包括藉由旋塗製程形成的感光性材料（例如，光阻）。在此類實施例中，感光性材料根據光罩選擇性地暴露於電磁輻射下。電磁輻射調整感光性材料內的暴露區域的溶解度以界定可溶區域。感光性材料隨後經顯影以藉由移除可溶區域將開口界定於感光性材料內。在其他實施例中，罩幕層可包括硬罩幕層（例如，氮化矽層、碳化矽層或其類似者）。
如圖8的截面視圖800中所示，一或多個下部互連層108形成於基底102上方的一或多個堆疊下部層間介電層202a至堆疊下部層間介電層202c（例如，氧化物、低介電常數介電質或超低介電常數介電質）內。在一些實施例中，一或多個下部互連層108可藉由選擇性地蝕刻一或多個堆疊下部層間介電層202a至堆疊下部層間介電層202c中的一者分別形成以將開口界定於層間介電層內。隨後將導電材料（例如，銅、鋁等）沈積以填充開口，且執行平坦化製程（例如，化學機械平坦化製程）以自層間介電層上方移除多餘導電材料。
如圖9的截面視圖900中所示，下部絕緣層208形成於一或多個下部互連層108以及一或多個堆疊下部層間介電層202a至堆疊下部層間介電層202c上。在一些實施例中，下部絕緣層208可包括氮化矽（SiN）、碳化矽（SiC）或類似的複合介電膜。在一些實施例中，下部絕緣層208可藉由沈積技術（例如，物理氣相沈積、化學氣相沈積、PE-CVD、原子層沈積、濺射等）形成至大致50埃與大致250埃之間的範圍內的厚度在經過沈積之後，下部絕緣層208選擇性地暴露於第一蝕刻劑902（例如，乾式蝕刻劑、濕式蝕刻劑），所述第一蝕刻劑形成將開口904界定於下部絕緣層208內的側壁。開口904延伸穿過下部絕緣層208至一或多個下部互連層108中的一者。在一些實施例中，下部絕緣層208可根據罩幕層（未繪示）選擇性地暴露於第一蝕刻劑902，所述罩幕層形成於下部絕緣層208上方。
如圖10的截面視圖1000中所示，底部電極結構1002形成於一或多個下部互連層108及下部絕緣層208上方。底部電極結構1002自開口904內延伸至上覆於下部絕緣層208的位置。在一些實施例中，底部電極結構1002藉由執行獨立沈積來以形成底部電極障壁膜1002a且隨後在所述底部電極障壁膜1002a上方形成底部電極金屬膜1002b。在一些實施例中，可原位（in-situ）執行獨立沈積（例如，在不破壞進行沈積的處理室的真空的情況下）。在一些實施例中，底部電極障壁膜1002a可包括氮化鉭（TaN）、氮化鈦（TiN）、鎢（W）、氮化鎢（WN）或其類似者。在一些實施例中，底部電極金屬膜1002b可包括貴金屬，諸如鉑（Pt）、釕（Ru）、銥（Ir）、金（Au）或其類似者。
如圖11的截面視圖1100中所示，擴散障壁膜1102上形成於底部電極結構1002上。擴散障壁膜1102形成至大致5埃與大致30埃之間的範圍內的厚度。在一些實施例中，擴散障壁膜1102可包括氮化鉭（TaN）、氮化鈦（TiN）、氮化碳鈦（TiCN）、氮化鎢（WN）或其類似者。在一些其他實施例中，擴散障壁膜1102可包括貴金屬氧化物（例如，氧化釕、氧化銥、氧化鉑、氧化鈀或其類似者）或貴金屬氮化物（例如，氮化釕、氮化銥或其類似者）。
在一些實施例中，擴散障壁膜1102可藉助於沈積技術（例如，PVD、化學氣相沈積、PE-CVD、ALD、濺射等)形成。在其他實施例中，擴散障壁膜1102可藉由在升高的溫度（例如，大於或等於大致150℃的溫度）下將底部電極112上的貴金屬暴露於氧氣（例如，O3 ）下以形成貴金屬氧化物來形成。在又其他實施例中，擴散障壁膜1102可藉由將底部電極112上的貴金屬暴露於氮類電漿（例如，N2 O電漿）以形成貴金屬氮化物來形成。
在一些實施例中，擴散障壁膜1102可與底部電極金屬膜1002b一起原位形成（亦即，在不破壞真空的情況下）。在此類實施例中，擴散障壁膜1102與底部電極金屬膜1002b直接接觸地形成。在此類實施例中，擴散障壁膜1102可與底部電極金屬膜1002b異位（ex-situ）形成。在此類實施例中，氧化膜（例如，具有大致5埃或小於5埃的厚度）可形成於底部電極金屬膜1002b的頂部上。在一些此類實施例中，擴散障壁膜1102可藉由氧化膜與底部電極金屬膜1002b分離。在其他此類實施例中，可在沈積擴散障壁膜1102之前執行氫氟酸浸漬以移除氧化膜。
如圖12的截面視圖1200中所示，介電資料儲存膜1202形成於擴散障壁膜1102上方，罩蓋膜1204形成於介電資料儲存膜1202上方，並且頂部電極結構1206形成於罩蓋膜1204上方。在一些實施例中，介電資料儲存膜1202可包括具有可變電阻的高介電常數介電材料。舉例而言，在一些實施例中，介電資料儲存膜1202可包括氧化鉿（HfOX ）、氧化鋯（ZrOx ）、氧化鋁（AlOx ）、氧化鎳（NiOx ）、氧化鉭（TaOx ）、氧化鈦（TiOx ）或其類似者。在一些實施例中，罩蓋膜1204可包括金屬（例如，諸如鈦（Ti）、鉿（Hf）、鉑（Pt）、鋁（Al）或其類似者）或金屬氧化物（例如，諸如氧化鈦（TiOx ）、氧化鉿（HfOx ）、氧化鋯（ZrOx ）、氧化鍺（GeOx ）、氧化銫（CeOx ）或其類似者）。在一些實施例中，頂部電極結構1206可包括金屬，諸如鈦（Ti）、鉭（Ta）或其類似者。
如圖13的截面視圖1300中所示，執行第一電阻性隨機存取記憶體圖案化製程。第一電阻性隨機存取記憶體圖案化製程選擇性地圖案化頂部電極結構（圖12的1206）以界定頂部電極118。第一電阻性隨機存取記憶體圖案化製程亦可選擇性地圖案化罩蓋膜（圖12的1204）以界定罩蓋層210。在一些實施例中，第一圖案化製程包括在頂部電極結構（圖12的1206）上方形成硬罩幕層1304。頂部電極結構隨後根據硬罩幕層1304暴露於第二蝕刻劑1302（例如，乾式蝕刻劑）以移除罩蓋膜（圖12的1204）及頂部電極結構（圖12的1206）的未遮罩部分。在各種實施例中，硬罩幕層1304可包括氧化矽（SiO2 ）、氮氧化矽（SiON）、氮化矽（SiN）、碳化矽（SiC）或其類似者。
在一些實施例中，第一電阻性隨機存取記憶體圖案化製程可減小介電資料儲存膜1202的外部區域的厚度，使得介電資料儲存膜1202具有具備第一厚度的中心區域以及具備第二厚度的外部區域，第二厚度小於第一厚度。在一些其他實施例（未繪示）中，第一圖案化製程可蝕刻穿過介電資料儲存膜1202且蝕刻至擴散障壁膜1102中。在此類實施例中，擴散障壁膜1102可具有厚度大於外部區域的厚度的中心區域。在一些此類實施例中，由於擴散障壁膜1102及介電資料儲存膜1202的不同蝕刻選擇率，介電資料儲存膜1202的最外側壁可自界定擴散障壁膜1102的中心區域的最上部側壁橫向偏移非零的距離。在一些實施例中，硬罩幕層1304可在完成第一電阻性隨機存取記憶體圖案化製程之後移除。
如圖14的截面視圖1400中所示，在一些實施例中，介電間隔件212可形成於頂部電極118及罩蓋層210的相對側上。介電間隔件212亦可在頂部電極118的上部表面上方延伸。在各種實施例中，介電間隔件212可包括氮化矽、二氧化矽（SiO2 ）、氮氧化矽（例如，SiON）或其類似者。在一些實施例中，介電間隔件212可具有相對於擴散障壁層114的側壁以角度Ω定向的最外側壁。在一些實施例中，角度Ω可在90°與180°之間的範圍內。
介電間隔件212可藉由沈積在介電資料儲存膜（圖13的1202）、罩蓋層210、頂部電極118以及硬罩幕層1304上的間隔物層來形成。在一些實施例中，間隔物層可藉由沈積技術（例如，PVD、CVD、PE-CVD、ALD、濺射等）沈積至大致100埃與大致500埃之間的範圍內的厚度。隨後圖案化（例如，使用微影製程）間隔物層以沿頂部電極118的相對側且在頂部電極118上方界定介電間隔件212。在一些實施例中，其中第二蝕刻劑（圖13的1302）蝕刻穿過介電資料儲存層116，介電間隔件212可接觸擴散障壁層114的側壁。
在一些實施例中，用於界定介電間隔件212的獨立圖案化製程可產生具有水平延伸區段212a的介電間隔件212，所述水平延伸區段自介電間隔件212的側壁向外突出。在一些實施例中，水平延伸區段可自介電間隔件212的相對側向外突出，而在其他實施例（未繪示）中，水平延伸區段可自介電間隔件212的一側而非自介電間隔件212的相對側向外突出。
在形成介電間隔件212之後，執行第二電阻性隨機存取記憶體圖案化製程。第二電阻性隨機存取記憶體圖案化製程藉由選擇性地移除介電資料儲存膜（圖13的1202）、擴散障壁膜（圖13的1102）以及底部電極結構（圖13的1002）以分別界定介電資料儲存層116、擴散障壁層114以及底部電極112來界定電阻性隨機存取記憶體元件111。在一些實施例中，第二電阻性隨機存取記憶體圖案化製程根據包括介電間隔件212的罩幕選擇性地將介電資料儲存膜（圖13的1202）、擴散障壁膜（圖13的1102）以及底部電極結構（圖13的1002）暴露於第三蝕刻劑1402。
如圖15的截面視圖1500中所示，上部絕緣層1502可形成於電阻性隨機存取記憶體元件111上方。在各種實施例中，上部絕緣層1502可包括氮化矽、二氧化矽（SiO2 ）、氮氧化矽（例如，SiON）或類似者。上部層間介電層202d隨後形成於上部絕緣層1502上方。上部絕緣層1502具有面向基底102的第一側以及面向上部層間介電層202d的第二側。
如圖16的截面視圖1600中所示，選擇性地圖案化上部層間介電層202d以形成開口1602。開口1602藉由上部層間介電層202d、上部絕緣層1502以及硬罩幕層1304的側壁界定。開口1602自上部層間介電層202d的頂部豎直地延伸至電阻性隨機存取記憶體元件111的頂部電極118。
如圖17的截面視圖1700中所示，上部互連結構120（如圖2所示）形成於上部層間介電層202d中的開口1602內。在一些實施例中，上部互連結構120可包括上部互連電線或通孔。在一些實施例中，上部互連結構120可藉由以導電材料（例如，銅及/或鋁）填充開口1602且隨後執行平坦化製程（例如，化學機械平坦化製程）以自上部層間介電層202d上方移除多餘導電材料來形成。
圖18示出形成具有電阻性隨機存取記憶體元件的積體晶片的方法1800的一些實施例的流程圖。
雖然方法1800在下文經示出且描述為一系列動作或事件，但應瞭解，不應以限制性意義來解釋類動作或事件的示出次序。舉例而言，除本文中所示出及/或所描述的動作或事件之外，一些動作可與其他動作或事件以不同次序及/或同時出現。另外，可能需要並非所有的所示出動作實施本文中的描述的一或多個態樣或實施例。此外，本文中所描繪的動作中的一或多者可以一或多個單獨動作及/或階段進行。
在動作1802處，存取電晶體形成於基底內。圖7示出對應於動作1802的一些實施例的截面視圖700。
在動作1804處，一或多個下部互連層形成於基底上方的一或多個堆疊層間介電層內。圖8示出對應於動作1804的一些實施例的截面視圖800。
在動作1806處，下部絕緣層形成於一或多個下部互連層及一或多個堆疊層間介電層上方。下部絕緣層包括延伸穿過下部絕緣層至一或多個下部互連層的開口。圖9示出對應於動作1806的一些實施例的截面視圖900。
在動作1808處，底部電極結構形成於下部絕緣層上方及一或多個下部互連層上方。圖10示出對應於動作1808的一些實施例的截面視圖1000。在一些實施例中，底部電極結構可根據動作1810至動作1812形成。在動作1810處，底部電極擴散障壁膜形成於多個下部互連層及下部絕緣層上方。在動作1812處，底部電極金屬膜隨後形成於底部電極擴散障壁膜上方。
在動作1814處，擴散障壁膜形成於底部電極結構上方。圖11示出對應於動作1814的一些實施例的截面視圖1100。
在動作1816處，介電資料儲存膜形成於擴散障壁膜上方。圖12示出對應於動作1816的一些實施例的截面視圖1200。
在動作1818處，在一些實施例中,罩蓋膜形成於介電資料儲存膜上方。圖12示出對應於動作1818的一些實施例的截面視圖1200。
在動作1820處，頂部電極結構形成於罩蓋膜上方。圖12示出對應於動作1820的一些實施例的截面視圖1200。
在動作1822處，選擇性地圖案化頂部電極結構以界定頂部電極。圖13示出對應於動作1822的一些實施例的截面視圖1300。
在動作1824處，介電間隔件形成於頂部電極的相對側上。圖14示出對應於動作1824的一些實施例的截面視圖1400。
在動作1826處，選擇性地圖案化介電資料儲存膜、擴散障壁膜以及底部電極結構以界定介電資料儲存層、擴散障壁層以及底部電極。圖14示出對應於動作1826的一些實施例的截面視圖1400。
在動作1828處，上部層間介電層沈積於頂部電極上方。圖15示出對應於動作1828的一些實施例的截面視圖1500。
在動作1830處，上部互連結構形成於頂部電極上。圖16至圖17示出對應於動作1830的一些實施例的截面視圖1600至截面視圖1700。
儘管關於電阻性隨機存取記憶體（電阻性隨機存取記憶體）元件描述所揭露的圖式及描述，但應瞭解，所揭露的擴散障壁層不限於此類記憶體元件。實際上，在一些替代實施例中，所揭露的擴散障壁層亦可應用於其他類型的記憶體元件（例如，可程式化金屬化單元記憶體元件、相變記憶體元件或其類似者）。
因此，在本揭露的一些實施例中，本揭露是關於一種具有電阻性隨機存取記憶體單元的積體晶片，所述電阻性隨機存取記憶體單元包括配置於底部電極與介電資料儲存層之間的擴散障壁層。擴散障壁層用以防止金屬原子（例如，貴金屬原子）自底部電極擴散至介電資料儲存層中，由此使介電資料儲存層具有增加電阻性隨機存取記憶體元件的可靠性的實質上均一的厚度。
在本揭露的一些實施例中，是關於一種積體晶片。積體晶片包含底部電極、擴散障壁層、資料儲存層以及頂部電極。底部電極設置於一或多個互連層上方。擴散障壁層配置於底部電極上方。資料儲存層藉由擴散障壁層與底部電極分離。頂部電極配置於資料儲存層上方。在一些實施例中，擴散障壁層具有直接接觸底部電極的底部表面以及直接接觸資料儲存層的頂部表面。在一些實施例中，擴散障壁層包含氮化鉭、氮化鈦、氮化碳鈦或氮化鎢。在一些實施例中，擴散障壁層包含貴金屬氧化物或貴金屬氮化物。在一些實施例中，底部電極包含底部電極擴散障壁及底部電極金屬，且底部電極金屬直接配置於擴散障壁層與底部電極擴散障壁之間。在一些實施例中，底部電極金屬包含貴金屬。在一些實施例中，頂部電極及底部電極擴散障壁包含相同材料。在一些實施例中，積體晶片更包含配置於上覆於基底的一或多個堆疊層間介電（ILD）層上方的絕緣層。底部電極擴散障壁具有由絕緣層包圍的彎曲下部側壁以及在絕緣層上方的實質上平坦上部側壁。在一些實施例中，擴散障壁膜的厚度在大致5埃與大致30埃之間的範圍內。在一些實施例中，擴散障壁層的最大寬度大於資料儲存層的頂部表面的寬度。
在其他實施例中，本揭露是關於一種積體晶片。積體晶片包含一或多個互連層、底部電極擴散障壁、底部電極金屬、擴散障壁層、介電資料儲存層以及頂部電極。一或多個互連層配置於基底上方的一或多個堆疊層間介電（ILD）層內。底部電極擴散障壁由設置於一或多個堆疊層間介電層上方的絕緣層橫向包圍。底部電極金屬具有接觸底部電極擴散障壁的底部表面。底部電極金屬包含貴金屬。擴散障壁層接觸底部電極金屬的頂部表面。介電資料儲存層接觸擴散障壁層。頂部電極藉由介電資料儲存層及擴散障壁層與底部電極金屬分離。在一些實施例中，頂部電極及底部電極擴散障壁包括與底部電極金屬的第二材料不同的第一材料。在一些實施例中，頂部電極及底部電極擴散障壁包含氮化鈦、氮化鉭、鎢或氮化鎢。在一些實施例中，擴散障壁層具有由外部區域包圍的內部區域。內部區域具有橫向配置於外部區域的上部表面之間且豎直配置於外部區域的上部表面下方的凹陷上部表面。在一些實施例中，擴散障壁層在最外側壁之間具有實質上相等厚度。在一些實施例中，積體晶片更包含沿頂部電極的側壁配置的介電間隔件。介電間隔件具有自介電間隔件的側壁向外突出的水平延伸區段。
在又其他實施例中，本揭露是關於一種形成積體晶片的方法。方法包含以下步驟。在一或多個互連層上方形成底部電極結構。一或多個互連層設置於基底上方的一或多個堆疊層間介電（ILD）層內。在底部電極結構上方形成擴散障壁膜。在擴散障壁膜上形成介電資料儲存膜。在介電資料儲存膜上方形成頂部電極結構。圖案化頂部電極結構、介電資料儲存膜、擴散障壁膜以及底部電極結構以界定記憶體元件。在一些實施例中，方法更包含形成擴散障壁膜至防止包含來自底部電極結構的貴金屬原子的小凸起的形成延伸至介電資料儲存膜中的厚度。在一些實施例中，形成底部電極結構包含以下步驟。在一或多個互連層上方形成底部電極擴散障壁膜。形成與底部電極擴散障壁膜的頂部表面接觸的底部電極金屬膜。在一些實施例中，方法更包含以下步驟。形成與底部電極金屬膜的上部表面接觸的擴散障壁膜。形成與擴散障壁膜的上部表面接觸的介電資料儲存膜。
前文概述若干實施例的特徵以使得所屬領域中具通常知識者可更佳地理解本揭露的態樣。所屬領域中具通常知識者應理解，其可易於使用本揭露作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他方法及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
100、200、300、400、500、600:積體晶片 102、202:基底 104:存取電晶體 104a、408a:源極區 104b、408b:汲極區 104c:閘極介電質 104d:閘極電極 106:介電結構 107、410:導電接頭 108:下部互連層 109、414:互連通孔 110、412:互連電線 111、301:電阻性隨機存取記憶體元件 112:底部電極 112a:底部電極擴散障壁 112b:底部電極金屬 114:擴散障壁層 116:介電資料儲存層 117:導電絲 118:頂部電極 120:上部互連結構 202a、202b、202c、202d:堆疊層間介電層 208:下部絕緣層 210:罩蓋層 212:介電間隔件 212a:水平延伸區段 302:內部區域 304:外部區域 306、416:俯視圖 402:邏輯區域 404:嵌入式記憶體區域 406:蝕刻終止層 405:隔離結構 408:電晶體元件 408g:閘極結構 602:第一存取電晶體 602a:第一閘極電極 602b:第一源極區 603:共同汲極區 604:第二存取電晶體 604a:第二閘極電極 604b:第二源極區 700、800、900、1000、1100、1200、1300、1400、1500、1600、1700:截面視圖 702:溝渠 902:第一蝕刻劑 904、1602:開口 1002:底部電極結構 1002a:底部電極障壁膜 1002b:底部電極金屬膜 1102:擴散障壁膜 1202:介電資料儲存膜 1204:罩蓋膜 1206:頂部電極結構 1302:第二蝕刻劑 1304:硬罩幕層 1402:第三蝕刻劑 1502:上部絕緣層 1800:方法 1802、1804、1806、1808、1810、1812、1814、1816、1818、1820、1822、1824、1826、1828、1830:動作BL:位元線SL:源線t1 :厚度WL:字元線 α:第一角 β:第二角 Ω:角度
根據結合附圖閱讀的以下詳細描述最佳地理解本揭露的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，可出於論述清楚起見而任意地增加或減小各種特徵的尺寸。 圖1示出具有所揭露的電阻性隨機存取記憶體（RRAM）元件的積體晶片的一些實施例的截面視圖，所述電阻性隨機存取記憶體元件包括設置於底部電極與資料儲存層之間的擴散障壁層。 圖2示出具有所揭露的電阻性隨機存取記憶體元件的積體晶片的一些其他實施例的截面視圖，所述電阻性隨機存取記憶體元件包括擴散障壁層。 圖3A至圖3B示出具有所揭露的電阻性隨機存取記憶體元件的積體晶片的一些其他實施例，所述電阻性隨機存取記憶體元件包括擴散障壁層。 圖4A至圖4B示出具有嵌入式電阻性隨機存取記憶體元件的積體晶片的一些其他實施例，所述嵌入型電阻性隨機存取記憶體元件包括設置於底部電極與資料儲存層之間的擴散障壁層。 圖5至圖6示出具有所揭露的電阻性隨機存取記憶體元件的積體晶片的一些其他實施例的截面視圖，所述電阻性隨機存取記憶體元件包括擴散障壁層。 圖7至圖17示出形成具有所揭露的電阻性隨機存取記憶體元件的積體晶片的方法的一些實施例的截面視圖，所述電阻性隨機存取記憶體元件包括設置於底部電極與資料儲存層之間的擴散障壁層。 圖18示出形成具有所揭露的電阻性隨機存取記憶體元件的積體晶片的方法的一些實施例的流程圖，所述電阻性隨機存取記憶體元件包括設置於底部電極與資料儲存層之間的擴散障壁層。
100:積體晶片
102:基底
104:存取電晶體
106:介電結構
107:導電接頭
108:下部互連層
109:互連通孔
110:互連電線
111:電阻性隨機存取記憶體元件
112:底部電極
114:擴散障壁層
116:介電資料儲存層
117:導電絲
118:頂部電極
120:上部互連結構

Claims (20)

  1. 一種積體晶片，包括： 底部電極，設置於一或多個互連層上方； 擴散障壁層，配置於所述底部電極上方； 資料儲存層，藉由所述擴散障壁層與所述底部電極分離；以及 頂部電極，配置於所述資料儲存層上方。
  2. 如申請專利範圍第1項所述的積體晶片，其中所述擴散障壁層具有直接接觸所述底部電極的底部表面以及直接接觸所述資料儲存層的頂部表面。
  3. 如申請專利範圍第1項所述的積體晶片，其中所述擴散障壁層包括氮化鉭、氮化鈦、氮化碳鈦或氮化鎢。
  4. 如申請專利範圍第1項所述的積體晶片，其中所述擴散障壁層包括貴金屬氧化物或貴金屬氮化物。
  5. 如申請專利範圍第1項所述的積體晶片， 其中所述底部電極包括底部電極擴散障壁以及底部電極金屬；以及 其中所述底部電極金屬直接配置於所述擴散障壁層與所述底部電極擴散障壁之間。
  6. 如申請專利範圍第5項所述的積體晶片，其中所述底部電極金屬包括貴金屬。
  7. 如申請專利範圍第5項所述的積體晶片，其中所述頂部電極以及所述底部電極擴散障壁包括相同材料。
  8. 如申請專利範圍第5項所述的積體晶片，更包括： 絕緣層，配置於上覆於所述基底的一或多個堆疊層間介電（ILD）層上方，其中所述底部電極擴散障壁具有由所述絕緣層包圍的彎曲下部側壁以及位於所述絕緣層上方的實質上平坦上部側壁。
  9. 如申請專利範圍第1項所述的積體晶片，其中所述擴散障壁層的厚度在大致5埃與大致30埃之間的範圍內。
  10. 如申請專利範圍第1項所述的積體晶片，其中所述擴散障壁層的最大寬度大於所述資料儲存層的頂部表面的寬度。
  11. 一種積體晶片，包括： 一或多個互連層，配置於基底上方的一或多個堆疊層間介電（ILD）層內； 底部電極擴散障壁，被設置於所述一或多個堆疊層間介電層上方的絕緣層橫向包圍； 底部電極金屬，具有接觸所述底部電極擴散障壁的底部表面，其中所述底部電極金屬包括貴金屬； 擴散障壁層，接觸所述底部電極金屬的頂部表面； 介電資料儲存層，接觸所述擴散障壁層；以及 頂部電極，藉由所述介電資料儲存層以及所述擴散障壁層與所述底部電極金屬分離。
  12. 如申請專利範圍第11項所述的積體晶片，其中所述頂部電極以及所述底部電極擴散障壁包括第一材料，所述第一材料不同於所述底部電極金屬的第二材料。
  13. 如申請專利範圍第11項所述的積體晶片，其中所述頂部電極以及所述底部電極擴散障壁包括氮化鈦、氮化鉭、鎢或氮化鎢。
  14. 如申請專利範圍第11項所述的積體晶片，其中所述擴散障壁層具有由外部區域包圍的內部區域，所述內部區域具有凹陷上部表面，所述凹陷上部表面橫向配置於所述外部區域的上部表面之間且豎直地配置於所述外部區域的上部表面下方。
  15. 如申請專利範圍第11項所述的積體晶片，其中所述擴散障壁層在最外側壁之間具有實質上相等厚度。
  16. 如申請專利範圍第11項所述的積體晶片，更包括： 介電間隔件，沿所述頂部電極的側壁配置，其中所述介電間隔件具有自所述介電間隔件的側壁向外突出的水平延伸區段。
  17. 一種形成積體晶片的方法，包括： 在一或多個互連層上方形成底部電極結構，其中所述一或多個互連層設置於基底上方的一或多個堆疊層間介電（ILD）層內； 在所述底部電極結構上方形成擴散障壁膜； 在所述擴散障壁膜上形成介電資料儲存膜； 在所述介電資料儲存膜上方形成頂部電極結構；以及 圖案化所述頂部電極結構、所述介電資料儲存膜、所述擴散障壁膜以及所述底部電極結構以界定記憶體元件。
  18. 如申請專利範圍第17項所述的形成積體晶片的方法，更包括： 使所述擴散障壁膜形成至大致5埃與大致30埃之間的範圍內的厚度。
  19. 如申請專利範圍第17項所述的形成積體晶片的方法，其中形成所述底部電極結構包括： 在所述一或多個互連層上方形成底部電極擴散障壁；以及 形成與底部電極擴散障壁膜的頂部表面接觸的底部電極金屬膜。
  20. 如申請專利範圍第19項所述的形成積體晶片的方法，更包括： 形成與所述底部電極金屬膜的上部表面接觸的所述擴散障壁膜；以及 形成與所述擴散障壁膜的上部表面接觸的所述介電資料儲存膜。
TW108114328A 2018-09-21 2019-04-24 積體晶片及其形成方法 TWI695498B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862734575P 2018-09-21 2018-09-21
US62/734,575 2018-09-21
US16/232,342 2018-12-26
US16/232,342 US10910560B2 (en) 2018-09-21 2018-12-26 RRAM structure

Publications (2)

Publication Number Publication Date
TW202013710A true TW202013710A (zh) 2020-04-01
TWI695498B TWI695498B (zh) 2020-06-01

Family

ID=69725043

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108114328A TWI695498B (zh) 2018-09-21 2019-04-24 積體晶片及其形成方法

Country Status (5)

Country Link
US (3) US10910560B2 (zh)
KR (1) KR102244316B1 (zh)
CN (1) CN110943160B (zh)
DE (1) DE102019100488A1 (zh)
TW (1) TWI695498B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11489112B2 (en) * 2017-09-28 2022-11-01 Intel Corporation Resistive random access memory device and methods of fabrication
CN111834391B (zh) * 2019-04-15 2024-05-14 联华电子股份有限公司 存储器元件的结构及其制造方法
US11251261B2 (en) * 2019-05-17 2022-02-15 Micron Technology, Inc. Forming a barrier material on an electrode
TWI709166B (zh) * 2019-10-05 2020-11-01 華邦電子股份有限公司 電阻式隨機存取記憶體陣列及其製造方法
KR20210132538A (ko) * 2020-04-27 2021-11-04 에스케이하이닉스 주식회사 강유전 소자 및 이를 포함하는 크로스 포인트 어레이 장치
CN111640862B (zh) * 2020-05-14 2021-04-16 厦门半导体工业技术研发有限公司 一种集成电路器件和其形成方法及电子设备
US11723294B2 (en) * 2020-06-25 2023-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and method for fabricating the same

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3211809B2 (ja) * 1999-04-23 2001-09-25 ソニー株式会社 半導体記憶装置およびその製造方法
US6190963B1 (en) 1999-05-21 2001-02-20 Sharp Laboratories Of America, Inc. Composite iridium-metal-oxygen barrier structure with refractory metal companion barrier and method for same
KR100558009B1 (ko) * 2004-01-12 2006-03-06 삼성전자주식회사 확산방지막을 선택적으로 형성하여 반도체소자를 제조하는방법 및 그것에 의해 제조된 반도체소자
KR100791078B1 (ko) 2006-09-25 2008-01-02 삼성전자주식회사 전기 도금법을 사용하여 리세스된 영역을 채우는 금속배선을 형성하는 방법
JP5211558B2 (ja) * 2007-06-18 2013-06-12 富士通セミコンダクター株式会社 半導体装置の製造方法
KR20110132125A (ko) * 2010-06-01 2011-12-07 삼성전자주식회사 비휘발성 메모리 소자 및 비휘발성 메모리 소자의 형성방법
US8970213B2 (en) * 2011-06-24 2015-03-03 Canon Anelva Corporation Method for manufacturing magnetoresistance effect element
US9685608B2 (en) 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US9224945B2 (en) 2012-08-30 2015-12-29 Micron Technology, Inc. Resistive memory devices
US9577191B2 (en) * 2014-04-02 2017-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell bottom electrode formation
US10193065B2 (en) 2014-08-28 2019-01-29 Taiwan Semiconductor Manufacturing Co., Ltd. High K scheme to improve retention performance of resistive random access memory (RRAM)
US9876114B2 (en) 2014-12-30 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D FinFET metal gate
CN106206449B (zh) * 2015-01-08 2019-05-24 台湾积体电路制造股份有限公司 具有优化的膜方案的高良率rram单元
US9647207B2 (en) * 2015-01-26 2017-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random access memory (RRAM) structure
US9978938B2 (en) * 2015-11-13 2018-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive RAM structure and method of fabrication thereof
US9461245B1 (en) * 2015-11-13 2016-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Bottom electrode for RRAM structure
US10593877B2 (en) 2015-12-14 2020-03-17 Winbond Electronics Corp. Resistive random access memory
US9553265B1 (en) 2016-01-14 2017-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM device with data storage layer having increased height
US20180145253A1 (en) 2016-11-23 2018-05-24 Silicon Storage Technology, Inc. Method of Forming Resistive Random Access Memory (RRAM) Cells
US9954166B1 (en) * 2016-11-28 2018-04-24 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded memory device with a composite top electrode
US10043705B2 (en) 2016-12-05 2018-08-07 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and method of forming thereof
TWI713242B (zh) 2017-01-23 2020-12-11 聯華電子股份有限公司 電阻式記憶體及其製作方法
TWI610476B (zh) 2017-03-16 2018-01-01 華邦電子股份有限公司 電阻式隨機存取記憶體結構及其形成方法
US11437573B2 (en) * 2018-03-29 2022-09-06 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
KR20200034920A (ko) 2020-04-01
CN110943160B (zh) 2024-02-02
US20200098985A1 (en) 2020-03-26
US10910560B2 (en) 2021-02-02
DE102019100488A1 (de) 2020-03-26
US20220367805A1 (en) 2022-11-17
US20210159407A1 (en) 2021-05-27
KR102244316B1 (ko) 2021-04-27
US11482668B2 (en) 2022-10-25
CN110943160A (zh) 2020-03-31
US11963468B2 (en) 2024-04-16
TWI695498B (zh) 2020-06-01

Similar Documents

Publication Publication Date Title
US10903274B2 (en) Interconnect landing method for RRAM technology
TWI695498B (zh) 積體晶片及其形成方法
TWI731419B (zh) 積體晶片及形成積體晶片的方法
US11683999B2 (en) Switching layer scheme to enhance RRAM performance
TWI686926B (zh) 電阻性隨機存取記憶體裝置及其形成方法
US10109793B2 (en) Bottom electrode for RRAM structure
CN106252505B (zh) Rram器件和方法
US10176866B1 (en) Recap layer scheme to enhance RRAM performance
CN113782564A (zh) Rram的顶部电极上的金属接合
US11800818B2 (en) Top electrode last scheme for memory cell to prevent metal redeposit
US20210242399A1 (en) Top electrode via with low contact resistance
US20220359823A1 (en) Top electrode via with low contact resistance
TW202301654A (zh) 積體晶片、記憶體裝置及其形成方法