TWI713242B - 電阻式記憶體及其製作方法 - Google Patents
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Abstract
一種電阻式記憶體，包含一下電極、一上電極，以及夾設於上、下電極之間的一電阻層，其中該電阻層包含一定電阻部以及一圍繞該定電阻部的可變電阻部。
Description
本發明是關於一種電阻式記憶體及其製作方法，特別是關於一種具有L型的可變電阻層的電阻式記憶體及其製作方法。
電阻式記憶體(resistive random-access memory,RRAM)屬於一種非揮發性記憶體(non-volatile memory,NVM)，具有更小的尺寸、讀寫快速、資料保存時間長、低耗能、可靠度佳以及與半導體製程相容等特性，因此逐漸受到本領域的關注。電阻式記憶體的基本結構為上、下電極之間夾著一可變電阻層，藉由外加電壓使得可變電阻材料在高電阻狀態(high resistance state,HRS)和低電阻狀態(low resistance state,LRS)之間轉換，然後將不同的電阻狀態編譯成1或0來達到儲存和辨別資料的目的。
目前普遍以燈絲理論(filament theory)來解釋電阻式記憶體的行為。當對初始為高電阻狀態(HRS)，電阻為Roff的電阻式記憶體施加電壓時，可變電阻層內的晶體缺陷，例如氧空缺，會受到電壓和電流產生的熱能驅動而開始聚集排列，當電壓達到臨界寫入電壓(set voltage,Vset)時，被驅動的晶體缺陷會連續排列在上、下電極之間而形成一可傳遞電子的路徑，或稱為導電燈絲(conductive filament)，可變電阻層的電阻因此會突然下降，電流也因此急劇上升，電阻式記憶體即由初始的低電流、高電阻狀態(HRS)轉換成高電流、低電阻狀態(LRS)，
電阻為Ron。完成電阻狀態的轉換後，即使移除外加電壓，可變電阻層的狀態依然會保持在上述低電阻狀態，因此達到寫入資料的目的。上述過程也稱為形成過程(foaming process)。
當再次對該電阻式記憶體元件施加電壓，由於當下該可變電阻層仍為低電阻狀態，因此會有高電流通過，但是當再次施加的電壓達到臨界抹除電壓(reset voltage,Vreset)時，高電流導致的大量熱能會使得晶體缺陷再次趨於散亂，導電燈絲便在某種機率下斷裂，電阻因此會突然上升，電流也因此急遽下降，元件則由高電流、低電阻狀態(LRS)轉變回低電流、高電阻狀態(HRS)，達到抹除資料的目的。
由於電阻式記憶體是將可變電阻層不同的電阻狀態Roff和Ron編譯成1或0來儲存和辨別資料，因此確保具有穩定的Roff和Ron仍為本領域積極研究的問題。另外，如何將電阻式記憶體以更簡單的方式整合至目前半導體製程中，也為發展電阻式記憶體的重要考量。
本發明的目的在於提供一電阻式記憶體，具有較低的形成(foaming)電壓、更好的形成(foaming)效率和更穩定的Roff和Ron。
為達上述目的，本發明之一實施例提供一種電阻式記憶體，包含一下電極、一上電極，疊設於該下電極上，以及夾設於該下電極與該上電極之間的一電阻層，其中該電阻層包含一定電阻部，具有固定電阻，以及一可變電阻部，具有可變電阻，並包圍該定電阻部。
本發明之另一實施例提供一種電阻式記憶體，包含一下電極、一上電極，疊設於該下電極上，以及一介電層，具有定電阻，並且夾設於該上電極和該下電極之間。一第一側壁子，具有可變電阻，設於該下電極上並且覆蓋該上電極的側壁，其中該第一側壁子還包含一延伸部，完全填充位於該上電極、該下電極以及該介電層之間的一凹陷。一第二側壁子，設於該下電極上方並覆蓋該第一側壁子的側壁。
本發明又另一實施例提供一種電阻式記憶體，包含一下電極以及一介電層，具有定電阻，位於該下電極上並僅部分覆蓋該下電極。一L型第一側壁子，具有可變電阻，位於該介電層的一側壁以及該下電極之間。一上電極，位於該L型第一側壁子上，其中該上電極至少部分重疊於該下電極的正上方並且藉由該L型第一側壁子而與該下電極完全區隔開。
1、2、3、4:電阻式記憶體
110、310、410:基底
112a、112b、312a、312b、412a、412b:金屬層
114、314、414:層間介電層
124、324:層間介電層
122、322、422:阻擋層
126、326:導電插塞
132、332:下電極材料層
134、334:介電材料層
136、336、436:上電極材料層
150、350、450:第一側壁子材料層
152:第二側壁子材料層
132a、332a、432a:下電極
134a、334a、434a:介電層
134b、334b、434b:側壁
136a、336a、436a:上電極
136b:側壁
136c:頂面
136d、336d、436d:底角
150a、350a、450a:第一側壁子
150b、150c、350c、450b:延伸部
152a:第二側壁子
W1、W2、W3:寬度
138:凹陷
160、360、460:層間介電層
162、166、362、366、462、466:導電插塞
164、364、464:金屬層
第1圖至第7圖為本發明第一實施例所提供的電阻式記憶體其製作方法步驟示意圖；第8圖例示一些根據本發明第一實施例的製作方法製成的電阻式記憶體的頂視圖；第9圖至第11圖為本發明第二實施例所提供的電阻式記憶體其製作方法步驟示意圖；第12圖至第15圖為本發明第三實施例所提供的電阻式記憶體其製作方法步驟示
意圖；第16圖例示根據本發明第三實施例的製作方法製成的電阻式記憶體的頂視圖；第17圖至第19圖為本發明第四實施例所提供的電阻式記憶體其製作方法步驟示意圖；第20圖例示本發明第四實施例的電阻式記憶體的頂視圖。
為使熟習本發明所屬技術領域的一般技藝者能更進一步了解本發明，下文特列舉本發明的數個較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成的功效。
請參考第1圖至第7圖，為本發明第一實施例所提供的電阻式記憶體其製作方法步驟示意圖。
如第1圖所示，首先提供一基底110。本發明的電阻式記憶體是位於金屬內連線系統的兩金屬層之間，例如是位於第n層(n為大於或等於1的自然數)和第n+1層金屬之間，因此，基底110可以是完成至某製程階段的半導體基底，例如是已經完成前段製程(FEOL)和部分後段製程(BEOL)的半導體基底，或者是其他可於其正面或背面製作電阻式記憶體的基底材料。在此為了簡化圖示，第1圖僅繪示出電阻式記憶體下方的一金屬層和層間介電層114，其中金屬層包含用來電連接電阻式記憶體的金屬層112a和周圍電路的金屬層112b。接著，依序於基底110上形成阻擋層122和層間介電層124，並形成貫穿阻擋層122和層間介電層124的導電插塞126。接著，依序形成下電極材料層132、介電材料層134和上電極材料層136。金屬層112a和112b可包含鋁(Al)、銅(Cu)或鎢(W)，但不限於此。
層間介電層114和層間介電層124可包含相同或不同的材料，例如氧化矽(SiO2)、未摻雜矽玻璃(USG)、氟摻雜矽玻璃層(FSG)或其他低介電常數材料，但不限於此。阻擋層122的材料可包含氮化矽(SiN)、氮氧化矽(SiON)或氮碳化矽(SiCN)，但不限於此。下電極材料層132和上電極材料層136可包含相同或不同的材料，選自由鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鉑(Pt)、銥(Ir)、釕(Ru)、鋁(Al)、銅(Cu)、金(Au)、鎢(W)或氮化鎢(WN)等金屬所構成的群組，但不限於此，厚度例如介於50至500埃之間。介電層材料134可包含氧化矽(SiO2)、氮化矽(SiN)、氮碳化矽(SiCN)或其他具有固定電阻的介電材料，厚度例如介於50至300埃之間。導電插塞126可由鋁、銅或鎢等半導體製程常用的金屬填充形成，或者，在本發明另一實施例中，可於阻擋層122和層間介電層124中形成通孔(圖未示)後，形成下電極材料層132時直接以下電極材料層132填充該通孔而形成導電插塞126。
請參考第2圖。接著，進行一圖案化製程，形成上電極136a和介電層134a，例如先於上電極材料層136上形成一已圖案化的硬遮罩層(圖未示)，然後以該硬遮罩層為蝕刻遮罩來對上電極材料層136和介電材料層134進行蝕刻，以圖案轉移至上電極材料層136和介電材料層134中，但不蝕刻下電極材料層132，因此可於下電極材料層132上定義出上電極136a和介電層134a。值得注意的是，完成上述圖案化製程後，接著進行一選擇性蝕刻製程以側向移除部分介電層134a，使得介電層134a的側壁134b往內退縮一預定寬度W1，例如介於0至150埃之間，較佳介於50至100埃之間，因此會在上電極136a、介電層134a和下電極材料層132之間形成一凹陷138，暴露出上電極136a的底角136d。根據本發明一實施例，形成上電極136a後，其上方仍留存有足夠厚度的硬遮罩層，以於後續蝕刻下電極材料層132時作為保護上電極136a的遮蔽層。
請參考第3圖。接著，形成第一側壁子材料層150，全面性地覆蓋下電極材料層132和上電極136a並填滿凹陷138，與介電層134a直接接觸。第一側壁子材料層150的材料為可變電阻材料，例如氧化鎳(NiO)、氧化鈦(TiO)、氧化鋅(ZnO)、氧化鋯(ZrO)、氧化鉿(HfO)、氧化鉭(TaO)等過度金屬氧化物(transition metal oxide,TMO)，厚度例如介於25至150埃之間，但不限於此。
請參考第4圖，接著進行一蝕刻製程，移除部分第一側壁子材料層150，以於上電極136a的側壁136b和介電層134a的側壁134b形成具有L型剖面形狀的第一側壁子150a，其包含一延伸部150b往上電極136a的正下方延伸並完全填充凹陷138。值得注意的是，上電極136a的底角136d是被包覆在第一側壁子150a中，並未暴露出來。如圖所示，第一側壁子150a包圍並環繞著介電層134a的側壁134b，也包圍並環繞著上電極136a的側壁136b。
請參考第5圖和第6圖。接著，全面性地形成第二側壁子材料層152，例如一氮化矽或氧化矽層，再進行另一次蝕刻製程，移除部分第二側壁子材料層152以於第一側壁子150a上形成第二側壁子152a。後續，以第二側壁子152a、第一側壁子150a和上電極136a為蝕刻遮罩，蝕刻暴露的下電極材料層132以定義出下電極132a，完成本發明第一實施例的電阻式記憶體1，如第6圖所示。根據所述實施例，由於下電極132a是以自對準於第二側壁子152a邊緣的方式定義形成，因此，本實施例可在僅一次圖案化製程(第2圖所示步驟)的情況下，就製作出具有不同面積的上電極136a和下電極132a，具體來說，是利用自對準於第二側壁子152a邊緣的方法製作出具有較大面積的下電極132a，可確保其下的導電插塞126不會暴露出來。
請參考第7圖。完成第6圖所示的電阻式記憶體1後，可接續進行常規的後段製程，例如沉積層間介電層160並進行平坦化，然後於層間介電層160中形成電連接至電阻式記憶體1上電極136a的導電插塞162，以及電連接至周圍電路金屬層112b的導電插塞166和金屬層164。第一側壁子150a和第二側壁子152a可在形成導電插塞162時的蝕刻製程中作為阻擋層，避免製程偏移(misalignment)時導致導電插塞162與下電極32a直接接觸造成短路，因此可具有較大的製程容忍度。
請參考第8圖，例示一些根據本發明第一實施例的製作方法製成的電阻式記憶體的頂視圖。為了便於說明，上電極136a被繪製成半透明以透視被其覆蓋住的介電層134b和填充凹陷138的第一側壁子150a的延伸部150b。如第8圖所示，電阻式記憶體的下電極132a的面積會大於上電極136a的面積，夾設於上電極136a和下電極132a重疊部分之間的電阻層是由定電阻部(介電層134a)和包圍並環繞該定電阻部的環狀(ring type)的可變電阻部(第一側壁子150a的延伸部150b)共同構成，可變電阻部的形狀可以是圓形環、方形環、長方形環、對稱或不對稱的多邊形環，或者可根據布局需要而具有其他的形狀。
本發明特徵之一在於，藉由設置定電阻部來降低電阻式記憶體中可變電阻部所占的面積比例，可使電阻式記憶體具有較穩定的高電阻狀態(HRS)電阻Roff。另外，本發明利用上電極136a和介電層134a作為心軸結構(mandrel)以於其兩側壁形成可變電阻材料構成的第一側壁子150a，並刻意對介電層134a進行側向蝕刻以形成凹陷138，使得上電極136a的底角136d可被第一側壁子完全包覆，因此能夠有效利用產生於底角136d附近的較強電場，提高形成過程(foaming
process)的效率，因此可具有較低的寫入電壓，也驅使導電燈絲(filament)較容易形成在底角136d附近的位置而使本發明電阻式記憶體具有較穩定的低電阻狀態(LRS)電阻Ron。
值得注意的是，在第一實施例的一變化型中，上電極、介電層和下電極是於同一圖案化製程中同時被定義的，因此該變化型的上電極和下電極會具有相同的面積以及對準的側壁。後續同樣對上電極和下電極之間的介電層進行側向蝕刻形成凹陷，不僅暴露出上電極的底角，也會暴露出下電極的頂角，然後，再全面性地沉積包含可變電阻材料的第一側壁子材料層，完全覆蓋由上電極、介電層和下電極構成的三明治結構並填滿凹陷。因此，後續蝕刻第一側壁子材料層而形成的第一側壁子(可變電阻材料)，會同時包覆上電極的底角和下電極的頂角，並且具有一轉90度的T型(90 degree rotated-T shape)剖面形狀。所述變化型的第一側壁子不僅包圍並環繞著介電層、上電極的側壁，同時也包圍並環繞著下電極的側壁。
第9圖至第10圖為本發明第二實施例所提供的電阻式記憶體其製作方法步驟示意圖，為了簡化圖示，第9圖至第10圖中與第一實施例相同的材料與結構以相同的符號表示。與第一實施例主要不同處在於，第二實施例的電阻式記憶體的第一側壁子150a具有倒T型(upside down-T shape)的剖面形狀。
請參考第9圖。類似的，首先提供一基底110並完成如第一實施例第1圖至第2圖所示步驟，形成上電極136a和介電層134a後，接著依序形成第一側壁子材料層150和第二側壁子材料層152，全面性地覆蓋下電極材料層132和上電極136a並填滿凹陷138。與第一實施例相同，第二實施例的上電極136a底角136d也
會被第一側壁子150a包覆，並未暴露出來。
請參考第10圖和第11圖。接著，進行一蝕刻製程，同時移除部分第一側壁子材料層150和第二側壁子材料層152，分別形成第一側壁子150a和第二側壁子152a。然後，再以第二側壁子152a、第一側壁子150a和一位於上電極136a上的硬遮罩層(圖未示)為蝕刻遮罩，對暴露的下電極材料層132進行蝕刻，以定義出下電極132a，完成本發明第二實施例的電阻式記憶體2。電阻式記憶體2的第一側壁子150a具有倒T型的剖面形狀，包含填充凹陷138的延伸部150b，以及位於第二側壁子152a和下電極132a之間的另一延伸部150c。後續可接著進行常規的後段製程，製作層間介電層160、金屬層164以及導電插塞162和166，如第11圖所示。
第12圖至第16圖為本發明第三實施例所提供的電阻式記憶體其製作方法步驟示意圖以及頂視圖。與第一實施例和第二實施例主要不同處在於，第三實施例的電阻式記憶體的上電極336a是與可變電阻材料的第一側壁子350a共同以介電層334a為心軸結構，對稱地設置在介電層334a的側壁上。上電極336a並非疊設在下電極332a中央的正上方，而是疊設在下電極周邊部分的正上方。
請參考第12圖，類似的，提供一基底310，包含電連接至電阻式記憶體的下電極的金屬層312a、周圍電路的金屬層312b和層間介電層314。然後，依序於基底310上形成阻擋層322、層間介電層324，並形成貫穿阻擋層322和層間介電層324的導電插塞326，然後再形成下電極材料層332和介電材料層334。如前所述，金屬層312a、312b和導電插塞326可包含鋁、銅或鎢，但不限於此。層間介電層314和層間介電層324可包含相同或不同的材料，例如氧化矽、未摻雜
矽玻璃、氟摻雜矽玻璃層或其他低介電常數介電材料，但不限於此。阻擋層322包含氮化矽、氮氧化矽或氮碳化矽，但不限於此。下電極材料層332可包含鈦、氮化鈦、鉭、氮化鉭、鉑、銥、釕、鋁、銅、金、鎢或氮化鎢等金屬，厚度例如介於50至300埃之間，但不限於此。介電材料層334可包含氧化矽、氮化矽或氮碳化矽，厚度例如介於500至1000埃之間，但不限於此。介電材料層334較佳是選用與後續步驟形成的層間介電層360(參考圖15)具有明顯蝕刻選擇性的材料。例如當層間介電層360包含氧化矽時，介電材料層334則選用氮化矽或氮碳化矽，以在後續形成導電插塞362(參考圖15)的蝕刻過程中提供蝕刻阻擋層的功能，避免過蝕刻而使得導電插塞362與下電極332a(參考圖15)直接接觸與造成短路。
請參考第13圖。接著，進行一圖案製程以圖案化介電材料層334，形成介電層334a，然後，依序形成第一側壁子材料層350和上電極材料層336，全面性地覆蓋下電極材料層332和介電層334a。第一側壁子材料層350包含可變電阻材料，例如氧化鎳、氧化鈦、氧化鋅、氧化鋯、氧化鉿、氧化鉭等過度金屬氧化物，厚度例如介於50至200埃之間，但不限於此。上電極材料層336可包含鈦、氮化鈦、鉭、氮化鉭、鉑、銥、釕、鋁、銅、金、鎢或氮化鎢等金屬，厚度例如介於50至300埃之間，但不限於此。上電極材料層336和下電極材料層332可包含相同或不同材料。
請參考第14圖和第15圖。接著，可進行一蝕刻製程，同時移除部分第一側壁子材料層350和上電極材料層336，分別形成位於介電層334a側壁334b上的第一側壁子350a，以及位於第一側壁子350a上的上電極336a。後續，如第15圖所示，再以介電層334a、第一側壁子150a和上電極336a為蝕刻遮罩，蝕刻暴露
出來的下電極材料層332因而定義出下電極332a，完成本發明第三實施例的電阻式記憶體3，如第15圖所示。同樣的，可接續進行常規的後段製程，製作層間介電層360、金屬層364以及導電插塞362、366。電阻式記憶體3的第一側壁子350a具有L型的剖面形狀，其延伸部350b介於上電極336a和下電極332a之間並將兩者完全區隔開。值得注意的是，電阻式記憶體3的上電極336a也具有被第一側壁子350a完全包覆的底角336d。
請參考第16圖，例示一根據本發明第三實施例的製作方法製成的電阻式記憶體的頂視圖。圖中電阻式記憶體的上電極336a是疊設在下電極332a的周邊部分的正上方，兩者具有對齊的外緣。從頂視圖來看，上電極336a與第一側壁子350a為環形(ring type)結構，共同包圍並環繞疊設在下電極332a中央正上方的介電層334a。雖然第16圖僅例示矩形環狀的上電極336a與第一側壁子350a，但本領域技術人員應可理解，電阻式記憶體的上電極336a與第一側壁子350a的形狀可以是圓形環、方形環、長方形環、對稱或不對稱的多邊形環，或根據布局需求而具有其他形狀。
本發明第三實例的電阻式記憶體3以介電層334a作為心軸結構以利用自對準其側壁334b的蝕刻方式形成第一側壁子350a和上電極336a，可製作出具有更小尺寸(尤其是指底部寬度)的上電極336a，甚至可以是小於曝光極限的尺寸，因而對應地使得夾設於上、下電極之間的可變電阻層(即延伸部350b)所佔據的面積更小，使電阻式記憶體3可具有較穩定的高電阻狀態(HRS)電阻Roff。另外，電阻式記憶體3的上電極336a的底角336d也是被可變電阻層(L形的第一側壁子150a)完全包覆，因此同樣也具有較佳的形成過程效率、較低的臨界電壓和較穩定的低電阻狀態(LRS)電阻Ron。
第17圖至第20圖為根據本發明第四實施例的電阻式記憶體其製作方法步驟示意圖以及頂視圖。第四實施例的上電極436a和第一側壁子450a也是共同以介電層434a為心軸結構，對稱地設置在介電層334a的側壁上，其中與第三實施例主要不同處在於，第四實施例所提供的電阻式記憶體在形成介電層434a之前，就已定義出下電極432a。
請參考第17圖，首先，提供一基底410，包含電連接至電阻式記憶體下電極的金屬層412a、周圍電路的金屬層412b和層間介電層414。接著，於基底410上形成阻擋層422，然後於阻擋層422中形成直接與金屬層412a電連接的下電極432a。形成下電極432a的方法例如先圖案化阻擋層422定義出預訂形成下電極432a的開口(圖未示)，然後形成下電極材料，例如鈦、氮化鈦、鉭、氮化鉭、鉑、銥、釕、鋁、銅、金、鎢或氮化鎢等金屬覆蓋阻擋層422並填滿開口，接著移出開口外多於的下電極材料以形成下電極432a。
請參考第18圖。接著，全面性地沉積一介電材料層(圖未示)，例如氧化矽層、氮化矽層或氮碳化矽層，較佳為氮化矽層或氮碳化矽層，厚度例如介於500至1000埃之間，然後進行另一次圖案化製程，圖案化該介電材料層以形成介電層434a。須注意的是，介電層434a僅部分覆蓋下電極432a，暴露出至少一預定寬度W2的下電極432a。後續，再依序形成第一側壁子材料層450和上電極材料層436，全面性地覆蓋住阻擋層422、下電極432a暴露的部分和介電層434a，如第18圖所示。第一側壁子材料層450包含可變電阻材料，例如氧化鎳、氧化鈦、氧化鋅、氧化鋯、氧化鉿、氧化鉭等過度金屬氧化物，厚度例如介於50至200埃之間，但不限於此。上電極材料層436可包含鈦、氮化鈦、鉭、氮化鉭、鉑、銥、
釕、鋁、銅、金、鎢或氮化鎢等金屬，厚度例如介於500至1000埃之間，但不限於此。上電極材料層436和下電極432a可包含相同或不同材料。
請參考第19圖。接著進行一蝕刻製程，移除部分第一側壁子材料層450和上電極材料層436，以形成位於介電層434a側壁434b的L型第一側壁子450a和位於第一側壁子450a上的上電極436a，完成本發明第四實施例的電阻式記憶體4。後續，可進行常規的後段製程，製作層間介電層460、金屬層464以及導電插塞462、466。須注意的是，電阻式記憶體4下電極432a暴露的預定寬度W2至少需使上電極436a和下電極432a之間具有足夠的重疊寬度W3，例如介於0至150埃之間，較佳介於50至100埃之間。電阻式記憶體4的第一側壁子450a也具有L型的剖面形狀，其延伸部450b介於上電極336a和下電極332a之間並將兩者完全區隔開。與第三實施例相同，電阻式記憶體4的上電極436a也具有被第一側壁子450a包覆的底角436d，因此也具有較佳的形成過程效率、較低的臨界電壓和較穩定的低電阻狀態(LRS)電阻Ron。
請參考第20圖，例示一根據本發明第四實施例的製作方法製成的電阻式記憶體的頂視圖。值得注意的是，由於第四實施例中下電極432a和做為上電極436a心軸結構的介電層434a是經由各別的圖案化步驟定義的，因此，第四實施例可具有較彈性的布局方式，例如具有不同上、下電極數量的電阻式記憶體陣列，並不限於一上電極僅可耦合至一下電極(1T1R)的布局方式。如第20圖所示，一上電極436a可同時與下電極432a和下電極432b耦合(1T2R)。或者在其他實施例中，一上電極可同時與兩個以上的下電極(圖未示)耦合，反之亦然。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1:電阻式記憶體
110:基底
112a、112b:金屬層
114:層間介電層
124:層間介電層
122:阻擋層
126:導電插塞
132a:下電極
134a:介電層
136a:上電極
136d:底角
150a:第一側壁子
150b:延伸部
152a:第二側壁子
Claims (20)
- 一種電阻式記憶體，包含：一下電極；一上電極，疊設於該下電極上；一電阻層，夾設於該下電極與該上電極之間，包含：一定電阻部，具有固定電阻，且與該下電極和該上電極直接接觸；以及一可變電阻部，具有可變電阻，包圍該定電阻部，且與該下電極和該上電極直接接觸。
- 如申請專利範圍第1項所述之電阻式記憶體，其中該定電阻部包含氧化矽。
- 如申請專利範圍第1項所述之電阻式記憶體，其中該可變電阻部包含過度金屬氧化物。
- 如申請專利範圍第1項所述之電阻式記憶體，其中該可變電阻部的形狀為方形環或圓形環。
- 一種電阻式記憶體，包含：一下電極；一上電極，疊設於該下電極上；一介電層，具有定電阻，夾設於該上電極和該下電極之間；一第一側壁子，具有可變電阻，設於該下電極上並且覆蓋該上電極的側壁， 其中該第一側壁子還包含一延伸部，完全填充位於該上電極、該下電極以及該介電層之間的一凹陷；以及一第二側壁子，設於該下電極上方並覆蓋該第一側壁子的側壁。
- 如申請專利範圍第5項所述之電阻式記憶體，其中該介電層包含氧化矽。
- 如申請專利範圍第5項所述之電阻式記憶體，其中該第一側壁子包含過度金屬氧化物。
- 如申請專利範圍第5項所述之電阻式記憶體，其中該第二側壁子包含氮化矽、氮氧化矽或氮碳化矽。
- 如申請專利範圍第5項所述之電阻式記憶體，其中該上電極和下電極包含金屬。
- 如申請專利範圍第5項所述之電阻式記憶體，其中該第一側壁子具有L型的剖面形狀。
- 如申請專利範圍第10項所述之電阻式記憶體，其中該第二側壁子與該下電極直接接觸。
- 如申請專利範圍第5項所述之電阻式記憶體，其中該第一側壁子具 有倒T型的剖面形狀，並且具有一另一延伸部位於該第二側壁子與該下電極之間。
- 如申請專利範圍第5項所述之電阻式記憶體，其中該下電極的面積大於該上電極的面積。
- 一種電阻式記憶體，包含：一下電極；一介電層，具有定電阻，位於該下電極上並僅覆蓋部分該下電極；一L型第一側壁子，具有可變電阻，覆蓋該介電層的一側壁以及該下電極；一上電極，位於該L型第一側壁子上，其中該上電極至少部分重疊於該下電極並且藉由該L型第一側壁子而不與該下電極直接接觸。
- 如申請專利範圍第14項所述之電阻式記憶體，其中該上電極的一頂角位於該下電極的正上方，並且被該L型第一側壁子完全包覆。
- 如申請專利範圍第14項所述之電阻式記憶體，其中該上電極完全重疊在該下電極上，並且具有與該下電極切齊的一側壁。
- 如申請專利範圍第14項所述之電阻式記憶體，其中該上電極僅部分重疊在該下電極上。
- 如申請專利範圍第14項所述之電阻式記憶體，其中該介電層包含氮化矽。
- 如申請專利範圍第14項所述之電阻式記憶體，其中該第一側壁子包含過度金屬氧化物。
- 如申請專利範圍第14項所述之電阻式記憶體，其中該上電極和下電極包含金屬。
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