KR20210132538A - 강유전 소자 및 이를 포함하는 크로스 포인트 어레이 장치 - Google Patents

강유전 소자 및 이를 포함하는 크로스 포인트 어레이 장치 Download PDF

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KR20210132538A
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tunneling
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유향근
한재현
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Abstract

본 개시는 강유전 소자 및 이를 포함하는 크로스 포인트 어레이 장치에 관한 것이다. 본 개시의 일 실시예에 따른 강유전 소자는, 제1 전극층, 상기 제1 전극층 상에 배치되며 강유전성 물질을 포함하는 터널 장벽층, 상기 터널 장벽층 상에 배치되며 상기 터널 장벽층을 통과하는 전하의 터널링 폭을 제어하는 터널링 제어층 및 상기 터널링 제어층 상에 배치되는 제2 전극층을 포함한다. 상기 터널링 제어층은, 외부로부터 인가되는 전압에 따라, 상기 터널 장벽층 내부에 상기 터널링 폭을 감소시키는 전도성 경로를 형성하거나, 상기 터널 장벽층 내에 기 형성된 상기 전도성 경로를 소멸시킨다.

Description

강유전 소자 및 이를 포함하는 크로스 포인트 어레이 장치{FERROELECTRIC DEVICE AND CROSS POINT ARRAY APPARATUS INCLUDING THE SAME}
본 개시는 강유전 소자 및 이를 포함하는 크로스 포인트 어레이 장치에 관한 것이다.
강유전성 물질은 외부 전계가 인가되지 않은 상태에서, 자발적인 전기적 분극을 가지는 물질을 의미한다. 강유전성 물질은 두 개의 안정된 잔류 분극 상태 중 어느 하나를 유지할 수 있다. 또한, 강유전성 물질의 잔류 분극은 외부 전계의 인가에 의해 스위칭 가능하다. 이러한 강유전성 물질의 특징은 "0" 및 "1"의 디지털 논리 신호 정보를 비휘발적으로 저장하는데 이용될 수 있다. 이에 따라, 강유전성 물질을 비휘발성 메모리 장치에 적용하려는 연구가 활발하게 진행되고 있다. 일 예로서, 하나의 트랜지스터 및 하나의 캐패시터를 구비하는 셀 구조에서, 강유전성 물질이 캐패시터의 유전층으로 사용될 수 있다. 다른 예로서, 하나의 트랜지스터를 구비하는 셀 구조에서, 강유전성 물질이 트랜지스터의 게이트 유전층으로 사용될 수 있다.
본 개시의 일 실시예는 서로 다른 논리 신호 정보를 비휘발적으로 저장하고 터널링 폭을 제어할 수 있도록 구성되는 강유전 소자를 제공한다.
본 개시의 일 측면에 따른 강유전 소자는, 제1 전극층, 상기 제1 전극층 상에 배치되며 강유전성 물질을 포함하는 터널 장벽층, 상기 터널 장벽층 상에 배치되며 상기 터널 장벽층을 통과하는 전하의 터널링 폭을 제어하는 터널링 제어층 및 상기 터널링 제어층 상에 배치되는 제2 전극층을 포함한다. 상기 터널링 제어층은, 외부로부터 인가되는 전압에 따라, 상기 터널 장벽층 내부에 상기 터널링 폭을 감소시키는 전도성 경로를 형성하거나, 상기 터널 장벽층 내에 기 형성된 상기 전도성 경로를 소멸시킨다.
본 개시의 다른 측면에 따른 크로스 포인트 어레이 장치는, 제1 전도 라인 및 제2 전도 라인이 교차하는 영역에 배치되어, 자가-정류층, 터널 장벽층 및 터널링 제어층을 구비하는 필라 구조물을 포함한다. 상기 자가-정류층은 절연 물질을 포함하고, 상기 터널 장벽층은 강유전성 물질을 포함하고, 상기 터널링 제어층은 전도성 물질을 포함한다. 상기 터널링 제어층은, 외부로부터 인가되는 전압에 따라, 상기 터널 장벽층 내부에 터널링 폭을 감소시키는 전도성 경로를 형성하거나, 상기 터널 장벽층 내에 기 형성된 상기 전도성 경로를 소멸시킨다.
본 개시의 실시예에 따른 강유전 소자는, 강유전성 물질의 잔류 분극 배향에 따라, 온 상태(즉, 저저항 상태) 및 오프 상태(즉, 고저항 상태)로 동작할 수 있고, 각 상태에서 서로 다른 논리 신호 정보를 비휘발적으로 저장할 수 있다.
또한, 본 개시의 실시예에 따른 강유전 소자는. 온 상태에서 터널 장벽 내에 전도성 경로를 형성하여 온 상태에서의 터널링 폭을 감소시킬 수 있다. 이에 따라, 온 상태에서 측정되는 터널링 전류가 증대될 수 있다. 이에 더하여, 상기 강유전 소자는, 상기 온 상태에서 오프 상태로 스위칭될 때, 상기 온 상태에서 형성된 상기 전도성 경로를 소멸시킬 수 있다. 이에 따라, 상기 오프 상태에서 측정되는 터널링 전류가 감소할 수 있다. 본 개시의 실시예에 따른 강유전 소자는 이러한 특성을 이용하여 각 상태에서 저장된 논리 신호 정보의 판독 효율을 높일 수 있다.
도 1은 본 개시의 일 실시예에 따른 강유전 소자를 개략적으로 나타내는 단면도이다.
도 2는 도 1에 도시된 강유전 소자의 초기 상태를 설명하기 위해 도시한 도면이다.
도 3은 도 2에 도시된 강유전 소자의 온 상태를 설명하기 위해 도시한 도면이다.
도 4는 도 2에 도시된 강유전 소자의 오프 상태를 설명하기 위해 도시한 도면이다.
도 5는 본 개시의 다른 실시예에 따른 강유전 소자를 개략적으로 나타내는 단면도이다.
도 6은 도 5에 도시된 강유전 소자의 초기 상태를 설명하기 위해 도시한 도면이다.
도 7은 도 5에 도시된 강유전 소자의 온 상태를 설명하기 위해 도시한 도면이다.
도 8은 도 5에 도시된 강유전 소자의 오프 상태를 설명하기 위해 도시한 도면이다.
도 9는 본 개시의 또 다른 실시예에 따른 크로스 포인트 어레이 장치를 개략적으로 나타낸 사시도이다.
도 10은 도 9에 도시된 크로스 포인트 어레이 장치의 일부분을 확대하여 나타낸 도면이다.
도 11은 본 개시의 또 다른 실시예에 따른 크로스 포인트 어레이 장치를 개략적으로 나타낸 사시도이다.
도 12는 도 11에 도시된 크로스 포인트 어레이 장치의 일부분을 확대하여 나타낸 도면이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시예들을 보다 상세하게 설명하고자 한다. 이하에서 사용되는 용어들은 본 명세서에 제시된 실시예들에서 기능을 고려하여 선택된 용어들이다. 그 용어의 의미는 각 기술 분야에서의 사용자의 의도 또는 관례 등에 따라 달라질 수 있다. 이하에서 사용되는 용어의 의미는 본 명세서에 구체적으로 정의된 경우 그 정의에 따르며, 구체적인 정의가 없는 경우 본 출원과 관련된 기술분야의 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 명세서에 제시된 실시예들에서 "제1" 및 "제2"와 같은 기재는 부재들을 구분하기 위해 사용될 뿐, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 본 명세서에 개시된 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략하였다.
본 명세서에 제시된 도면에서는 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타냈으며, 구성요소들의 동작, 상태, 상호간의 유기적 관계 등을 표현하기 위해 단순화하여 나타냈다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
본 명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 한다. '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 방법 또는 동작을 수행함에 있어서, 상기 방법 또는 동작을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
본 명세서에서, 강유전 소자의 기록 동작은, 강유전성 물질 내의 소정의 배향을 가지는 잔류 분극을 형성하는 동작을 의미할 수 있다. 또한, 본 명세서에서, 강유전 소자의 판독 동작은, 상기 잔류 분극의 배향을 변경하지 않는 크기의 전압을 상기 강유전 소자에 인가하고, 상기 강유전 소자로부터 측정되는 터널링 전류를 측정하는 동작을 의미할 수 있다.
도 1은 본 개시의 일 실시예에 따른 강유전 소자(100A)를 개략적으로 나타내는 단면도이다.
도 1을 참조하면, 강유전 소자(100A)는 제1 전극층(110), 터널 장벽층(120), 터널링 제어층(130) 및 제2 전극층(140)을 포함한다. 제1 전극층(110), 터널 장벽층(120), 터널링 제어층(130) 및 제2 전극층(140)은 기판(101) 상에 순차적으로 적층될 수 있다.
기판(101)은 반도체 기판, 절연 기판, 또는 전도성 기판일 수 있다. 일 예에서, 기판(101)은 실리콘(Si) 기판, 갈륨비소(GaAs) 기판, 인듐인(InP, indium phosphide) 기판, 게르마늄(Ge) 기판, 실리콘 게르마늄(SiGe) 기판 또는 SOI(silicon-on-insulator) 기판일 수 있다. 다른 예에서, 기판(101)은 사파이어 기판, 쿼츠 기판 또는 유리 기판일 수 있다. 또 다른 예에서, 기판(101)은 도핑된 반도체 기판 또는 전도체 기판일 수 있다.
도 1을 참조하면, 제1 전극층(110)은 기판(101) 상에 배치될 수 있다. 제1 전극층(110)은 전도성을 가질 수 있다. 또한, 제1 전극층(110)은 반도체와 유사한 특성(semiconductor-like property)을 가질 수 있다. 일 예로서, 외부 전계의 영향 또는 터널 장벽층(120) 내 잔류 분극의 영향에 의해, 터널 장벽층(120)과의 계면에 인접한 제1 전극층(110)의 내부 영역에 전자의 축적 영역 또는 전자의 공핍 영역이 형성될 수 있다. 제1 전극층(110)은 일 예로서, 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 루테늄(Ru), 백금(Pt), 루테늄(Ru), 이리듐(Ir), 텅스텐 질화물(WN), 티타늄질화물(TiN), 및 탄탈륨질화물(TaN) 중에서 선택되는 적어도 하나를 포함할 수 있다.
도 1을 참조하면, 터널 장벽층(120)은 제1 전극층(110) 상에 배치될 수 있다. 터널 장벽층(120)은 잔류 분극을 갖는 강유전성 물질을 포함할 수 있다. 상기 강유전성 물질은 하프늄산화물, 지르코늄산화물 또는 페로브스카이트계 물질을 포함할 수 있다. 또한, 상기 강유전성 물질은 HfO2, ZrO2, Hf0.5Zr0.5O2, PbZrxTi1-xO3(0<x<1), Ba(Sr,Ti)O3, Bi4-xLaxTi3O12(0<x<1), SrBi2Ta2O9, Pb5Ge5O11, SrBi2Nb2O9 및 YMnO3 중에서 선택되는 하나 또는 둘 이상의 조합을 포함할 수 있다. 또한, 터널 장벽층(120)은 강유전성 물질로서, 도핑된 하프늄산화물, 도핑된 지르코늄산화물, 도핑된 하프늄지르코늄 산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 이 때, 터널 장벽층(120)은, 도펀트로서, 탄소, 실리콘, 마그네슘, 알루미늄, 이트륨 질소, 게르마늄, 주석, 스트론튬, 납, 칼슘, 바륨, 티타늄, 가돌리늄, 란타넘 또는 이들의 둘 이상의 조합을 포함할 수 있다. 터널 장벽층(120)은 약 5 nm 이상 약 20 nm 이하의 두께를 가질 수 있다.
일 예로서, 제1 전극층(110)과 터널 장벽층(120)이 접하도록 배치된 경우, 터널 장벽층(120)의 내부에 형성되는 잔류 분극은, 제1 전극층(110)의 내부로부터 터널 장벽층(120)과 제1 전극층(110)의 계면으로 전자를 유도하거나, 상기 계면으로부터 제1 전극층(110)의 내부로 전자를 축출할 수 있다. 이에 따라, 도 3 및 도 4와 관련하여 후술하는 바와 같이, 터널 장벽층(120)과 제1 전극층(110)의 계면으로부터 제1 전극층(110)의 내부 영역으로 전자의 축적 영역(111) 또는 전자의 공핍 영역(112)이 형성될 수 있다.
도 1을 참조하면, 터널링 제어층(130)은 터널 장벽층(120) 상에 배치될 수 있다. 도 3 및 도 4와 관련하여 후술하는 바와 같이, 터널링 제어층(130)은, 외부로부터 인가되는 전압에 따라, 일렉트릭 필드(Electric field)를 유도하여 터널 장벽층(120) 내부의 터널링 폭을 감소시키는 전도성 경로를 형성하거나, 터널 장벽층(120) 내에 기 형성된 상기 전도성 경로를 소멸시킬 수 있다. 이 때, 상기 전도성 경로로 일렉트릭 필드(Electric field)가 집중될 수 있다. 이와 같이, 터널링 제어층(130)은 터널 장벽층(120)을 통과하는 전하의 터널링 폭을 제어할 수 있다.
터널링 제어층(130)은 외부 전압이 인가될 때, 터널 장벽층(120)으로 금속 이온을 제공할 수 있다. 터널링 제어층(130)은 금속 물질을 포함할 수 있다. 일 예로서, 터널링 제어층(130)은 Ag 및 Cu 중 적어도 하나를 포함할 수 있다. 이 때, 터널링 제어층(130)은 은 이온 및 구리 이온 중 적어도 하나를 터널 장벽층(120)에 제공할 수 있다. 일 예로서, 터널링 제어층(130)은 제2 전극층(140) 및 터널 장벽층(120)보다 얇게 형성될 수 있다. 다시 말해, 터널링 제어층(130)은 제2 전극층(140)과 터널 장벽층(120) 사이에 다른 층들보다 상대적으로 얇은 계면층(interfacial layer)으로서 배치될 수 있다.
도 1을 참조하면, 제2 전극층(140)은 터널링 제어층(130) 상에 배치될 수 있다. 제2 전극층(140)은 전도성을 가질 수 있다. 다만, 제2 전극층(140)은 제1 전극층(110)보다 높은 전자 밀도를 가질 수 있다. 제2 전극층(140)은 터널링 제어층(130)과의 계면에 인접한 내부 영역에 전자의 축적 영역 또는 전자의 공핍 영역을 형성하지 않을 수 있다. 제2 전극층(140)은 일 예로서, 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 루테늄(Ru), 백금(Pt), 루테늄(Ru), 이리듐(Ir), 텅스텐 질화물(WN), 티타늄질화물(TiN), 및 탄탈륨질화물(TaN) 중에서 선택되는 적어도 하나를 포함할 수 있다.
이하에서 도 2 내지 도 4를 참조하여 도 1에 도시된 강유전 소자(100A)의 동작들을 더욱 상세하게 설명하도록 한다. 설명의 편의를 위해 도 2 내지 도 4에는 도 1에 나타낸 기판(101)에 대한 도시를 생략하였다.
도 2는 도 1에 도시된 강유전 소자(100A)의 초기 상태를 설명하기 위해 도시한 도면이다.
도 2를 참조하면, 제1 전극층(110), 터널 장벽층(120), 터널링 제어층(130) 및 제2 전극층(140)은 서로 접합되어 강유전 소자(100A)를 구성할 수 있다. 여기서, 터널링 제어층(130)은 다른 층들에 비해 비교적 얇게 형성될 수 있다. 터널 장벽층(120)이 절연성을 가짐에 따라, 터널 장벽층(120)은 다른 층들과 비교하여 상대적으로 높은 레벨의 전도대 에너지 준위(Ec-120)를 가질 수 있다.
본 실시예에서, 터널링 제어층(130)의 페르미 에너지 준위와 전도대 에너지 준위는 제2 전극층(140)의 페르미 에너지 준위(Ef-140)와 전도대 에너지 준위(Ec-140)와 각각 실질적으로 동일할 수 있다. 상기 접합에 의해 강유전 소자(100A)가 구성된 후에, 제1 전극층(110)의 페르미 에너지 준위(Ef-110)와 제2 전극층(140)의 페르미 에너지 준위(Ef-140)가 동일하게 조정될 수 있다. 도 2에서는 제1 전극층(110)의 페르미 에너지 준위(Ef-110)와 제2 전극층(140)의 페르미 에너지 준위(Ef-140)를 점선으로 도시하고 있다. 또한, 제1 전극층(110)의 전도대 에너지 준위(Ec-110)와 터널링 제어층(130)의 전도대 에너지 준위(Ec-140)는 각각 터널 장벽층(120)과의 계면에서 도 2에 도시된 바와 같이 휘어질 수 있다. 도 2에서는 제1 전극층(110)의 전도대 에너지 준위(Ec-110)와 터널링 제어층(130)의 전도대 에너지 준위(Ec-140)를 실선으로 도시하고 있다. 상기 접합에 의해 강유전 소자(100A)가 구성된 후에, 제1 전극층(110)과 제2 전극층(140) 사이에 어떠한 전압도 걸리지 않은 초기 상태(initial state)에서, 터널 장벽층(120) 내 강유전성 물질은 잔류 분극을 갖지 않은 상태로 존재할 수 있다.
도 3은 도 2에 도시된 강유전 소자(100A)의 온 상태를 설명하기 위해 도시한 도면이다.
도 3을 참조하면, 제1 전극층(110)과 제2 전극층(140) 사이에 소정의 제1 기록 전압을 인가함으로써, 강유전 소자(100A)의 제1 기록 동작이 진행될 수 있다. 상기 제1 기록 동작은, 강유전 소자(100A)를 온 상태로 스위칭한 후에, 상기 온 상태를 저장하는 동작일 수 있다. 이하의 명세서에서, "온 상태"란 강유전 소자(100A)의 터널 장벽층(120)이 전기적 전도성을 가진 상태인 것을 의미한다. 즉, "온 상태"는 터널 장벽층(120)을 통과하는 경로의 전기적 저항이 상대적으로 낮은 상태를 의미할 수 있다. 반대로, "오프 상태"란 강유전 소자(100A)의 터널 장벽층(120)이 실질적으로 전기적 절연 상태인 것을 의미한다. 즉, "오프 상태"는 터널 장벽층(120)을 통과하는 경로의 전기적 저항이 상대적으로 높은 상태를 의미할 수 있다.
다시, 도 3을 참조하면, 도 3은 상기 제1 기록 동작이 완료된 후의 강유전 소자(100A)의 상태를 도시한다. 상기 제1 기록 동작은 터널 장벽층(120) 내 강유전성 물질의 분극 배향을 스위칭할 수 있을 정도로 충분한 크기의 제1 기록 전압을 제1 전극층(110)과 제2 전극층(140) 사이에 인가함으로써 진행될 수 있다. 상기 제1 기록 전압은, 제2 전극층(140)에 인가되는 바이어스가 양의 극성을 가지며, 제1 전극층(110)에 인가되는 바이어스가 음의 극성을 가지는 전압일 수 있다.
상기 제1 기록 전압이 인가됨으로써, 터널 장벽층(120) 내의 분극이 제1 분극 배향(P1)을 갖도록 형성될 수 있다. 상기 제1 기록 전압이 제거된 후에도, 터널 장벽층(120) 내에 제1 분극 배향(P1)을 가지는 잔류 분극이 유지될 수 있다. 제1 분극 배향(P1)은 제2 전극층(140)으로부터 제1 전극층(110)으로 향하는 방향일 수 있다. 다시 말하면, 상기 제1 기록 동작은, 상기 제1 기록 전압을 제공하여 터널 장벽층(120) 내에 제1 분극 배향(P1)을 가지는 잔류 분극을 형성하는 동작일 수 있다.
한편, 제1 분극 배향(P1)을 가지는 잔류 분극은 터널 장벽층(120)과 제1 전극층(110)의 계면에 인접한 제1 전극층(110)의 내부 영역에 전자를 유도할 수 있다. 유도된 전자는 터널 장벽층(120)과 제1 전극층(110)의 계면에서 제1 전극층(110)의 계면에 인접한 제1 전극층(110)의 내부에 전자의 축적 영역(111)을 형성할 수 있다. 이에 따라, 도 2에 도시된 초기 상태와 비교하여, 도 3에 도시된 제1 전극층(110)의 전도대 에너지 준위(Ec-110)는 제1 전극층(110) 및 터널 장벽층(120)의 계면에 인접한 영역에서 페르미 에너지 준위(Ef-110)보다 더 낮아질 수 있다. 또한, 터널 장벽층(120)의 전도대 에너지 준위(Ec-120)는 도 3에 도시된 바와 같이 휘어질 수 있다. 제2 전극층(140)의 전도대 에너지 준위(Ec-140) 역시 터널 장벽층(120)과의 계면에서 휘어질 수 있다.
한편, 도 3을 참조하면, 제1 전극층(110)과 제2 전극층(140)에 상기 제1 기록 전압이 인가되면, 터널링 제어층(130)은 내부의 금속을 이온 형태로 터널 장벽층(120)에 제공할 수 있다. 터널 장벽층(120)에 유입된 상기 금속의 이온은 제1 전극층(110)으로부터 유도되는 전자와 결합하여 터널 장벽층(120) 내부에 전도성 필라멘트(F130)를 형성할 수 있다. 전도성 필라멘트(F130)는 전자의 전도성 경로로서, 터널링 제어층(130)과 터널 장벽층(120)의 계면으로부터 터널 장벽층(120)의 내부로 연장될 수 있다. 다만, 전도성 필라멘트(F130)는 제1 전극층(110)에 도달하지 않도록 형성될 수 있다. 상기 제1 기록 전압이 제거된 후에도, 상기 형성된 전도성 필라멘트(F130)는 터널 장벽층(120) 내부에 유지될 수 있다.
이해의 편의를 위해, 터널링 제어층(130)이 Ag를 포함하는 경우를 예로 든다. 제2 전극층(140)에 상기 제1 기록 전압의 양의 바이어스가 인가될 때, 제2 전극층(140)과 접하는 터널링 제어층(130)내부의 Ag는 산화되어 양이온 형태로 터널 장벽층(120)으로 이동할 수 있다. 이후 이온 형태의 Ag은 제1 전극층(110)으로부터 유도된 전자와 결합하여 Ag 원자를 형성할 수 있다. 이렇게 생성된 Ag 원자들은 터널링 제어층(130)과 터널 장벽층(120)의 계면에서 누적될 수 있다. 누적된 Ag 원자들이 상기 제1 기록 전압이 형성하는 전계를 따라 성장하여, 터널링 제어층(130)과 터널 장벽층(120)의 계면에서 터널 장벽층(120)의 내부 영역으로 연장되는 전도성 필라멘트(F130)가 형성될 수 있다. 이 때, 전도성 필라멘트(F130)는 제1 전극층(110)에 도달하지 않을 수 있다. 전도성 필라멘트(F130)는 전자의 전도성 경로를 제공하므로, 외부 전압이 인가될 때 실질적으로 전자가 터널링해야 하는 터널 장벽층(120)의 터널링 폭(W120)은 감소될 수 있다. 즉, 도 3에 도시된 바와 같이, 터널링 전류가 발생하기 위해 전자가 통과해야 하는 터널 장벽층(120)의 터널링 폭(W121)은, 도 2에 도시된 초기 상태에서 터널 장벽층(120)이 구비한 터널링 폭(W120)에서 전도성 필라멘트(F130)의 폭만큼 감소된 크기를 가질 수 있다.
상술한 바와 같이, 터널 장벽층(120)은 상기 제1 기록 전압이 제거된 후에도 터널 장벽층(120) 내부에 제1 분극 배향(P1)의 잔류 분극이 유지될 수 있다. 이에 따라, 상기 제1 기록 전압이 제거된 후에도 제1 전극층(110) 내부에 전자의 축적 영역(111)이 형성되어 있을 수 있다. 또한, 터널 장벽층(120)내에 전도성 필라멘트(F130)가 유지될 수 있다. 이에 따라서, 상기 제1 기록 동작 후에 생성되는 전자의 축적 영역(111)은, 제1 전극층(110)에 음의 바이어스를 가지는 외부 전압 또는 제2 전극층(140)에 양의 바이어스를 가지는 외부 전압이 다시 인가될 때 전자의 터널링 확률을 증가시킬 수 있다. 또한, 전도성 필라멘트(F130)는 제2 전극층(140)에 음의 바이어스를 가지는 외부 전압 또는 제1 전극층(110)에 양의 바이어스를 가지는 외부 전압이 다시 인가될 때, 전자의 터널링 확률을 증가시킬 수 있다. 따라서, 도 2에 도시된 초기 상태와 대비하여, 외부 전압이 인가될 때, 도 3에 도시되는 온 상태의 강유전 소자는 보다 쉽게 전기적으로 통전될 수 있다.
결과적으로, 강유전 소자(100A)는 도 3에 도시된 상기 제1 기록 동작 후의 상기 온 상태에 대응되는 정보를 제1 논리 신호 정보로서, 비휘발적으로 저장할 수 있다. 한편, 강유전 소자(100A)에 기록된 상기 온 상태에 대응되는 정보는 판독 전압을 인가하여 판독할 수 있다. 상기 판독 전압은 상기 제1 기록 전압과 동일하거나 상이한 극성을 가지는 전압일 수 있다. 다만, 상기 판독 전압은 터널 장벽층(120) 내부에 형성된 상기 잔류 분극의 배향을 변경시키지 않도록, 또한, 기 형성된 전도성 필라멘트(F130)가 제거되지 않도록, 상기 제1 기록 전압보다 그 절대치의 크기가 작을 수 있다.
상술한 바와 같이, 상기 온 상태에서는, 제1 전극층(110)과 터널 장벽층(120)의 계면에서 제1 전극층(110)의 내부 영역으로 형성된 전자의 축적 영역에 의해, 이하에서 도 4를 참조하여 설명될 오프 상태에 비해, 제1 전극층(110)에서 터널링을 위한 충분한 전자 공급이 이루어질 수 있다. 따라서, 터널 장벽층(120)을 통과하는 전자의 터널링 효율이 증가하므로, 강유전 소자(100A)는 상기 오프 상태와 비교하여 저저항 상태로 동작될 수 있다. 또한, 온 상태에서 강유전 소자(100A)에 상기 판독 전압을 인가하여 측정되는 터널링 전류의 크기는 판독 전압의 크기에 비례하여 커질 수 있다. 이러한 특성을 이용하여, 강유전 소자(100A)에 저장된 제1 논리 신호 정보가 판독될 수 있다.
또한, 상술한 바와 같이, 온 상태에서 터널 장벽층(120)의 터널링 폭(W121)은 전도성 필라멘트(F130)에 의해 본래 터널 장벽층(120)이 갖는 터널링 폭(W120)보다 감소될 수 있다. 그러므로, 본 실시예에 따라 강유전 소자(100A)에 상기 판독 전압을 인가하여 측정되는 터널링 전류는 전도성 필라멘트(F130)가 강유전 소자에 형성되지 않은 경우의 터널링 전류보다 증대될 수 있다. 결과적으로, 온 상태에서 형성된 전도성 필라멘트(F130)에 의해 증대된 터널링 전류가 측정됨으로써, 강유전 소자(100A)에 저장된 제1 논리 신호 정보가 효과적으로 판독될 수 있다.
도 4는 도 2에 도시된 강유전 소자(100A)의 오프 상태를 설명하기 위해 도시한 도면이다.
도 4를 참조하면, 강유전 소자(100A)의 제1 전극층(110)과 제2 전극층(140) 사이에 제2 기록 전압을 인가함으로써, 강유전 소자(100A)의 제2 기록 동작이 진행될 수 있다. 이 경우, 상기 제2 기록 동작은, 강유전 소자(100A)를 오프 상태로 스위칭한 후에, 상기 오프 상태를 저장하는 동작일 수 있다.
다시, 도 4를 참조하면, 도 4는 상기 제2 기록 동작이 완료된 후의 강유전 소자(100A)의 상태를 도시한다. 상기 제2 기록 동작은 터널 장벽층(120) 내 강유전성 물질의 분극 배향을 스위칭할 수 있을 정도로 충분한 크기의 제2 기록 전압을 제1 전극층(110)과 제2 전극층(140) 사이에 인가함으로써 진행될 수 있다. 상기 제2 기록 전압은, 제2 전극층(140)에 인가되는 바이어스가 음의 극성을 가지며, 제1 전극층(110)에 인가되는 바이어스가 양의 극성을 가지는 전압일 수 있다.
상기 제2 기록 전압이 인가됨으로써, 터널 장벽층(120) 내의 분극이 제2 분극 배향(P2)을 가지도록 형성될 수 있다. 상기 제2 기록 전압이 제거된 후에도, 터널 장벽층(120) 내에 제2 분극 배향(P2)을 가지는 잔류 분극이 유지될 수 있다. 제2 분극 배향(P2)은 제1 전극층(110)으로부터 제2 전극층(140)으로 향하는 방향일 수 있다. 다시 말하면, 상기 제2 기록 동작은, 상기 제2 기록 전압을 제공하여 터널 장벽층(120) 내에 제2 분극 배향(P2)을 가지는 잔류 분극을 형성하는 동작일 수 있다.
한편, 제2 분극 배향(P2)을 가지는 잔류 분극은 터널 장벽층(120)과 제1 전극층(110)의 계면에 인접한 제1 전극층(110)의 내부 영역에 전자의 공핍 영역(112)을 형성할 수 있다. 이에 따라, 도 2에 도시된 초기 상태와 비교하여, 도 4에 도시된 제1 전극층(110)의 전도대 에너지 준위(Ec-110)는, 터널 장벽층(120)과의 계면에서 페르미 에너지 준위(Ef-110)보다 상부에 위치하되, 페르미 에너지 준위(Ef-110)의 차이가 상기 계면으로 접근할수록 증가하는 경향을 나타낼 수 있다. 제2 전극층(140)의 전도대 에너지 준위(Ec-140) 역시 터널 장벽층(120)과의 계면에서 휘어질 수 있다. 이 때, 터널 장벽층(120)의 전도대 에너지 준위(Ec-120)는 도 4에 도시된 바와 같이 휘어질 수 있다.
이해의 편의를 위해, 도 3과 관련하여 설명한 바와 같이, 터널 장벽층(120) 내에 Ag를 포함하는 전도성 필라멘트(F130)가 기 형성된 채로, 상기 제2 기록 전압이 인가되는 경우를 예로 든다. 이 때, 상기 제2 기록 전압에 의해 전도성 필라멘트(F130)의 분해가 발생하고, 결국 전도성 필라멘트(F130)는 소멸되거나, 기존에 비해 감소될 수 있다. 전도성 필라멘트(F130)의 분해는 일 예로서, 상기 제2 기록 전압에 인가될 때 전도성 필라멘트(F130)에서 발생하는 주울열에 의해 전도성 필라멘트(F130)가 산화하는 현상에 기인할 수 있다.
상술한 바와 같이, 터널 장벽층(120)은 상기 제2 기록 전압이 제거된 후에도 여전히 터널 장벽층(120) 내부에 제2 분극 배향(P2)의 잔류 분극이 유지될 수 있다. 이에 따라, 상기 제2 기록 전압이 제거된 후에도 제1 전극층(110) 내부에 전자의 공핍 영역(112)이 형성되어 있을 수 있다. 또한, 터널 장벽층(120) 내에는 전도성 필라멘트(F130)가 소멸되거나 감소된 상태가 유지될 수 있다. 이에 따라, 전자의 공핍 영역(112)은, 제1 전극층(110)에 음의 바이어스를 가지는 외부 전압 또는 제2 전극층(140)에 양의 바이어스를 가지는 외부 전압이 다시 인가될 때 전자의 터널링 확률을 감소시킬 수 있다. 전도성 필라멘트(F130)가 소멸되거나 감소된 상태이므로, 제2 전극층(140)에 음의 바이어스를 가지는 외부 전압 또는 제1 전극층(110)에 양의 바이어스를 가지는 외부 전압이 다시 인가될 때, 전자의 터널링 확률이 감소할 수 있다. 그 결과, 도 2에 도시된 초기 상태 및 도 3에 도시된 온 상태와 대비하여, 외부 전압이 인가될 때, 도 4에 도시되는 오프 상태의 강유전 소자(100A)는 전기적으로 절연될 수 있다.
결과적으로, 강유전 소자(100A)는 도 4에 도시된 상기 제2 기록 동작 후의 상기 오프 상태에 대응되는 정보를 제2 논리 신호 정보로서, 비휘발적으로 저장할 수 있다. 한편, 강유전 소자(100A)에 기록된 상기 오프 상태에 대응되는 정보는 상기 도 3에서와 같은 판독 전압을 인가하여 판독할 수 있다.
상술한 바와 같이, 상기 오프 상태에서는, 터널 장벽층(120)과 제1 전극층(110)의 계면에서 제1 전극층(110)의 계면에 인접한 제1 전극층(110)의 내부에 형성되는 전자의 공핍 영역(112)에 의해, 상술한 온 상태에 비해, 제1 전극층(110)에서 터널링을 위한 충분한 전자 공급이 이루어지지 않을 수 있다. 따라서, 터널 장벽층(120)을 통과하는 전자의 터널링 효율이 감소하므로, 강유전 소자(100A)는 상기 온 상태와 비교하여 고저항 상태로 동작될 수 있다. 또한, 오프 상태에서 강유전 소자(100A)에 상기 판독 전압을 인가하여 측정되는 터널링 전류의 크기는 인가되는 판독 전압의 크기가 커지더라도 누설 전류 수준의 작은 값을 가질 수 있다. 이러한 특성을 이용하여, 강유전 소자(100A)에 저장된 제2 논리 신호 정보가 판독될 수 있다.
또한, 전자의 공핍 영역(112)에 의해, 오프 상태에서 전자가 통과해야 하는 실질적인 터널링 폭(W122)은 본래 터널 장벽층(120)의 터널링 폭(W120)에 전자의 공핍 영역(112)의 폭만큼을 더한 크기를 가질 수 있다. 이에 더하여, 상술한 바와 같이, 오프 상태에서는 상기 온 상태에서 기 형성된 전도성 필라멘트(F130)가 소멸되거나 감소되므로, 상기 온 상태에 비해 터널링 폭이 두꺼워질 수 있다. 그러므로, 터널 장벽층(120)을 통한 전자의 터널링 발생 확률 역시 상기 온 상태에서 보다 낮아질 수 있다. 결과적으로, 강유전 소자(100A)가 오프 상태에서 저장한 제2 논리 신호 정보가 효과적으로 판독될 수 있다.
도 1 내지 도 4를 참조하여 설명한 바와 같이, 제1 전극층(110)과 제2 전극층(140) 사이에 소정의 전압을 인가하여, 터널 장벽층(120) 내 강유전성 물질의 잔류 분극의 배향을 제어하는 것에 의해, 제1 전극층(110)은 전자의 축적 영역 또는 전자의 공핍 영역을 구비할 수 있다. 이에 따라, 강유전 소자(100A)는 서로 다른 제1 논리 신호 정보 및 제2 논리 신호 정보를 비휘발적으로 저장할 수 있다. 이 때, 터널 장벽층(120)을 통과하여 발생되는 터널링 전류를 측정함으로써, 상기 제1 논리 신호 정보 또는 제2 논리 신호 정보가 판독될 수 있다. 나아가, 강유전 소자(100A)가 온 상태로 동작할 때, 터널링 제어층(130)에 의해, 터널 장벽층(120) 내부의 터널링 폭을 감소시키는 전도성 경로가 형성될 수 있다. 반면, 강유전 소자(100A)가 오프 상태로 동작할 때, 터널 장벽층(120) 내에 기 형성된 상기 전도성 경로가 소멸되거나 감소될 수 있다. 이와 같이, 온 상태에서 상기 터널링 폭이 감소되면, 터널 장벽층(120)을 통과하는 터널링 전류의 크기는 증대될 수 있다. 또한, 온 상태에서 형성된 전도성 경로가 오프 상태에서 소멸 또는 감소됨으로써, 오프 상태에서 터널 장벽층(120)을 통과하는 터널링 전류는 효과적으로 차단될 수 있다. 결과적으로, 강유전 소자(100A)는 온 상태와 오프 상태에서 터널링 전류를 측정함으로써 판독되는 상기 제1 논리 신호 정보 또는 제2 논리 신호 정보의 센싱 효율을 증대시킬 수 있다.
도 5는 본 개시의 다른 실시예에 따른 강유전 소자(100B)를 개략적으로 나타낸 단면도이다.
도 5를 참조하면, 강유전 소자(100B)는 앞서 도 1 내지 도 4를 참조하여 설명한 강유전 소자(100A)와 대비하여, 자가-정류층(self-rectifying layer)(150)을 더 포함한다. 즉, 강유전 소자(100B)는 제1 전극층(110), 자가-정류층(150), 터널 장벽층(120), 터널링 제어층(130) 및 제2 전극층(140)을 포함한다. 이와 같이, 자가-정류층(150)을 제외한 강유전 소자(100B)의 제1 전극층(110), 터널 장벽층(120), 터널링 제어층(130) 및 제2 전극층(140)은 앞서 도 1 내지 도 4를 참조하여 설명한 강유전 소자(100A)의 제1 전극층(110), 터널 장벽층(120), 터널링 제어층(130) 및 제2 전극층(140)과 각각 실질적으로 동일하다. 따라서, 강유전 소자(100B)의 제1 전극층(110), 터널 장벽층(120), 터널링 제어층(130) 및 제2 전극층(140)에 대한 설명은 상술한 설명으로 대체하며, 이하에서 상술한 설명과 중복되는 내용은 생략하도록 한다.
도 5를 참조하면, 자가-정류층(150)은 제1 전극층(110)과 터널 장벽층(120) 사이에 배치될 수 있다. 자가-정류층(150)이 제1 전극층(110)과 터널 장벽층(120) 사이에 배치된 경우, 제1 전극층(110)에 형성되는 전자의 축적 영역 또는 전자의 공핍 영역은 자가-정류층(150)과 제1 전극층(110)의 계면으로부터 제1 전극층(110)의 내부 영역으로 형성될 수 있다. 또한, 터널 장벽층(120) 내에 형성되는 전도성 경로는 자가-정류층(150)에 도달하지 않도록 형성될 수 있다.
자가-정류층(150)은 인가되는 외부 전압의 극성에 따라 전기적 통전 상태와 전기적 절연 상태 중 어느 하나를 가질 수 있다. 다시 말해, 자가-정류층(150)은, 부분적으로 전기 신호를 차단하는 것이 가능하도록 마련될 수 있다. 이에 따라, 자가-정류층(150)은 스위치나 다이오드와 같은 선택 소자의 기능을 가질 수 있다. 일 예로서, 제2 전극층(140)에 인가되는 바이어스가 양의 극성을 갖고, 제1 전극층(110)에 인가되는 바이어스가 음의 극성을 갖는 제1 전압이 인가되면, 자가-정류층(150)은 자가-정류층(150)을 통과하는 전류의 크기가 상기 제1 전압의 크기에 따라 증가하도록 하는 특성을 가질 수 있다. 이와 달리, 제2 전극층(140)에 인가되는 바이어스가 음의 극성을 갖고, 제1 전극층(110)에 인가되는 바이어스가 양의 극성을 갖는 제2 전압이 인가되면, 자가-정류층(150)은 상기 제2 전압의 크기가 증가하더라도 자가-정류층(150)을 통과하는 전류의 크기를 누설 전류 수준으로 제한하는 특성을 가질 수 있다.
자가-정류층(150)은 유전 물질 또는 절연 물질을 포함할 수 있다. 일 예로서 자가-정류층(150)은 탄탈륨산화물(Ta2O5), 타이타늄산화물(TiO2), 알루미늄산화물(Al2O3), 아연산화물(ZnO) 또는 이들의 둘 이상의 조합을 포함할 수 있다.
이하에서 도 6 내지 도 8을 참조하여 도 5에 도시된 강유전 소자(100B)의 동작들을 더욱 상세하게 설명하도록 한다. 설명의 편의를 위해 도 6 내지 도 8에는 도 5에 나타낸 기판(101)에 대한 도시를 생략하였다.
도 6은 도 5에 도시된 강유전 소자(100B)의 초기 상태를 설명하기 위해 도시한 도면이다.
도 6을 참조하면, 제1 전극층(110), 자가-정류층(150), 터널 장벽층(120), 터널링 제어층(130) 및 제2 전극층(140)은 서로 접합되어 강유전 소자(100B)를 구성할 수 있다. 여기서, 자가-정류층(150)은 절연 물질을 포함함에 따라, 다른 층들과 비교하여 가장 높은 전도대 에너지 준위(Ec-150)를 가질 수 있다. 터널 장벽층(120)은 제1 전극층(110) 및 제2 전극층(140)보다는 높고 자가-정류층(150)보다는 낮은 전도대 에너지 준위(Ec-120)를 가질 수 있다. 강유전 소자(100B)의 제1 전극층(110), 터널링 제어층(130), 제2 전극층(140)이 갖는 페르미 에너지 준위 및 전도대 에너지 준위는 도 2에 도시된 강유전 소자(100A)의 초기 상태와 실질적으로 동일하게 형성될 수 있으므로, 이에 대한 설명은 생략하도록 한다. 도 7은 도 5에 도시된 강유전 소자(100B)의 온 상태를 설명하기 위해 도시한 도면이다.
도 7을 참조하면, 제1 전극층(110)과 제2 전극층(140) 사이에 소정의 제1 기록 전압을 인가함으로써, 강유전 소자(100B)의 제1 기록 동작이 진행될 수 있다. 상기 제1 기록 동작은, 강유전 소자(100B)를 온 상태로 스위칭한 후에, 상기 온 상태를 저장하는 동작일 수 있다. 본 실시예에 따른 제1 기록 동작은 자가-정류층(150)에 관한 것을 제외하고 앞서 도 3을 참조하여 설명한 제1 기록 동작과 유사하게 진행될 수 있다. 따라서, 앞서 도 3을 참조하여 설명한 제1 기록 동작과 중복되는 내용은 이하에서 생략하도록 한다.
상기 제1 기록 전압이 인가됨으로써, 터널 장벽층(120) 내의 분극이 제1 분극 배향(P1)을 가지도록 형성될 수 있다. 한편, 제1 분극 배향(P1)을 가지는 잔류 분극은 자가-정류층(150)과 제1 전극층(110)의 계면에 인접한 제1 전극층(110)의 내부 영역에 전자를 유도할 수 있다. 유도된 전자는 자가-정류층(150)과 제1 전극층(110)의 계면에서 제1 전극층(110)의 계면에 인접한 제1 전극층(110)의 내부에 전자의 축적 영역(111)을 형성할 수 있다. 이에 따라, 도 6에 도시된 초기 상태와 비교하여, 제1 전극층(110)의 전도대 에너지 준위(Ec-110)는 자가-정류층(150)과의 계면에 인접한 영역에서 페르미 에너지 준위(Ef-110)보다 더 낮아질 수 있다. 또한, 터널 장벽층(120)의 전도대 에너지 준위(Ec-120)와 자가-정류층(150)의 전도대 에너지 준위(Ec-150)는 도 7에 도시된 바와 같이 휘어질 수 있다. 제2 전극층(140)의 전도대 에너지 준위(Ec-140) 역시 터널 장벽층(120)과의 계면에서 휘어질 수 있다.
터널 장벽층(120)에 인가된 상기 제1 기록 전압이 제거된 후에도 터널 장벽층(120) 내부에 제1 분극 배향(P1)의 잔류 분극이 유지될 수 있다. 이에 따라, 상기 제1 기록 전압이 제거된 후에도 제1 전극층(110) 내부에 전자의 축적 영역(111)이 형성되어 있을 수 있다.
결과적으로, 강유전 소자(100B)는 상기 제1 기록 동작 후의 상기 온 상태에 대응되는 정보를 제1 논리 신호 정보로서, 비휘발적으로 저장할 수 있다. 한편, 강유전 소자(100B)에 기록된 상기 온 상태에 대응되는 정보는 판독 전압을 인가하여 판독할 수 있다. 여기서, 상술한 바와 같이, 자가-정류층(150)은 스위치 또는 다이오드와 같은 선택 소자의 기능을 수행할 수 있다. 즉, 제2 전극층(140)에 인가되는 바이어스가 양의 극성을 갖고 제1 전극층(110)에 인가되는 바이어스가 음의 극성을 갖는 판독 전압이 인가되는 경우, 자가-정류층(150)의 전도대 에너지 준위(Ec-150)는 더욱 샤프(sharp)해질 수 있다. 이에 따라, 강유전 소자(100B)의 실질적인 전자의 터널링 폭이 감소될 수 있다. 결국, 제1 전극층(110)에서 제2 전극층(140)으로 터널링되는 전자의 터널링 효율이 증대되어, 인가되는 판독 전압의 크기에 따라 터널링 전류의 크기가 증대될 수 있다. 반면, 제2 전극층(140)에 인가되는 바이어스가 음의 극성을 갖고 제1 전극층(110)에 인가되는 바이어스가 양의 극성을 갖는 판독 전압이 인가되는 경우, 자가-정류층(150)의 전도대 에너지 준위(Ec-150)의 기울기가 낮아질 수 있다. 이에 따라, 강유전 소자(100B)의 실질적인 전자의 터널링 폭이 증대될 수 있고, 결국, 제1 전극층(110)에서 제2 전극층(140)으로 터널링되는 전자의 흐름이 제한될 수 있다. 이 때에는, 인가되는 판독 전압의 크기가 증가하더라도 터널링 전류가 누설 전류 수준의 크기를 가질 수 있다. 따라서, 상기 판독 전압은 제2 전극층(140)에 인가되는 바이어스가 양의 극성을 갖고 제1 전극층(110)에 인가되는 바이어스가 음의 극성을 갖는 전압일 수 있다. 다만, 상기 판독 전압은 터널 장벽층(120) 내부에 형성된 상기 잔류 분극의 배향을 변경시키지 않도록, 또한, 기 형성된 전도성 필라멘트(F130)가 제거되지 않도록, 상기 제1 기록 전압보다 그 절대치의 크기가 작을 수 있다.
도 8은 도 5에 도시된 강유전 소자(100B)의 오프 상태를 설명하기 위해 도시한 도면이다.
도 8을 참조하면, 강유전 소자(100B)의 제1 전극층(110)과 제2 전극층(140) 사이에 제2 기록 전압을 인가함으로써, 강유전 소자(100B)의 제2 기록 동작이 진행될 수 있다. 이 경우, 상기 제2 기록 동작은, 강유전 소자(100B)를 오프 상태로 스위칭한 후에, 상기 오프 상태를 저장하는 동작일 수 있다. 본 실시예에 따른 제2 기록 동작은 앞서 자가-정류층(150)에 관한 것을 제외하고 도 4를 참조하여 설명한 제2 기록 동작과 유사하게 진행될 수 있다. 따라서, 앞서 도 4를 참조하여 설명한 제2 기록 동작과 중복되는 내용은 이하에서 생략하도록 한다.
상기 제2 기록 전압이 인가됨으로써, 터널 장벽층(120) 내의 분극이 제2 분극 배향(P2)을 가지도록 형성될 수 있다.
한편, 제2 분극 배향(P2)을 가지는 잔류 분극은 자가-정류층(150)과 제1 전극층(110)의 계면에 인접한 제1 전극층(110)의 내부 영역에 전자의 공핍 영역(112)을 형성할 수 있다. 이에 따라, 도 6에 도시된 초기 상태와 비교하여, 제1 전극층(110)의 전도대 에너지 준위(Ec-110)는, 자가-정류층(150)과의 계면에서 페르미 에너지 준위(Ef-110)보다 상부에 위치하되, 페르미 에너지 준위(Ef-110)의 차이가 상기 계면으로 접근할수록 증가하는 경향을 나타낼 수 있다. 제2 전극층(140)의 전도대 에너지 준위(Ec-140) 역시 터널 장벽층(120)과의 계면에서 휘어질 수 있다. 이 때, 터널 장벽층(120)의 전도대 에너지 준위(Ec-120)와 자가-정류층(150)의 전도대 에너지 준위(Ec-150)는 도 8에 도시된 바와 같이 휘어질 수 있다.
터널 장벽층(120)에 인가된 상기 제2 기록 전압이 제거된 후에도 여전히 터널 장벽층(120) 내부에 제2 분극 배향(P2)의 잔류 분극이 유지될 수 있다. 이에 따라, 상기 제2 기록 전압이 제거된 후에도 제1 전극층(110) 내부에 전자의 공핍 영역(112)이 형성되어 있을 수 있다.
결과적으로, 강유전 소자(100B)는 상기 제2 기록 동작 후의 상기 오프 상태에 대응되는 정보를 제2 논리 신호 정보로서, 비휘발적으로 저장할 수 있다. 한편, 강유전 소자(100B)에 기록된 상기 오프 상태에 대응되는 정보는 상기 도 7에서와 같은 판독 전압을 인가하여 판독할 수 있다. 즉, 상술한 바와 같이, 자가-정류층(150)이 선택 소자의 기능을 수행하므로, 상기 판독 전압은 제2 전극층(140)에 인가되는 바이어스가 양의 극성을 가지고 제1 전극층(110)에 인가되는 바이어스가 음의 극성을 가질 수 있다.
도 9는 본 개시의 또 다른 실시예에 따른 크로스 포인트 어레이 장치(1)를 개략적으로 나타낸 사시도이고, 도 10은 도 9에 도시된 크로스 포인트 어레이 장치(1)의 일부분을 확대하여 나타낸 도면이다.
도 9를 참조하면, 크로스 포인트 어레이 장치(1)는 x-축 방향으로 배열되는 제1 전도 라인(1010), y-축 방향으로 배열되는 제2 전도 라인(1020), 그리고, 제1 및 제2 전도 라인(1010, 1020)이 교차되는 영역에서 z-방향을 따라 배치되는 필라 구조물(1030)을 포함한다. 도면의 실시 예에서는, x-축 방향과 y-축 방향은 서로 직교하는 직교 좌표계로서 도시되고 있으나, 반드시 이에 한정되지 않고, x-축 방향과 y-축 방향이 비평행한 조건을 만족하는 한 다양한 변형예가 존재할 수 있다. 한편, 필라 구조물(1030)은 x-축 방향 및 y-축 방향을 따라 복수의 어레이를 구성할 수 있다.
도 10을 참조하면, 필라 구조물(1030)은 자가-정류층(1031), 터널 장벽층(1033) 및 터널링 제어층(1035)을 포함할 수 있다. 자가-정류층(1031)은 절연 물질을 포함할 수 있다. 터널 장벽층(1033)은 강유전성 물질을 포함할 수 있다. 터널링 제어층(1035)은 전도성 물질을 포함할 수 있다. 터널링 제어층(1035)은 외부로부터 인가되는 전압에 따라, 터널 장벽층(1033) 내부에 터널링 폭을 감소시키는 전도성 경로를 형성하거나, 터널 장벽층(1033) 내에 기 형성된 상기 전도성 경로를 소멸 또는 감소시킬 수 있다. 자가-정류층(1031)은 제1 전도 라인(1010)과 접하며, 터널링 제어층(1035)은 제2 전도 라인(1020)과 접할 수 있다. 자가-정류층(1031), 터널 장벽층(1033) 및 터널링 제어층(1035)의 구성은 앞서 도 1 내지 도 8을 참조하여 설명한 자가-정류층(150), 터널 장벽층(120) 및 터널링 제어층(130)의 구성과 각각 실질적으로 동일하므로, 이에 대한 설명은 생략하도록 한다.
제1 전도 라인(1010)은 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 루테늄(Ru), 백금(Pt), 루테늄(Ru), 이리듐(Ir), 텅스텐 질화물(WN), 티타늄질화물(TiN), 및 탄탈륨질화물(TaN) 중에서 선택되는 적어도 하나를 포함하도록 형성될 수 있다. 제1 전도 라인(1010)은 강유전성 물질을 포함하는 터널 장벽층(1033)과 접한 자가-정류층(1031)과 접할 수 있다. 이 때, 상기 강유전성 물질이 가지는 잔류 분극에 의해, 자가-정류층(1031)과 제1 전도 라인(1010)의 계면으로부터 제1 전도 라인(1010)의 내부 영역으로 전자의 축적 영역 또는 전자의 공핍 영역이 형성될 수 있다.
제2 전도 라인(1020)은 터널링 제어층(1035)과 접할 수 있다. 제2 전도 라인(1020)은 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 루테늄(Ru), 백금(Pt), 루테늄(Ru), 이리듐(Ir), 텅스텐 질화물(WN), 티타늄질화물(TiN), 및 탄탈륨질화물(TaN) 중에서 선택되는 적어도 하나를 포함하도록 형성될 수 있다.
본 실시예에서, 필라 구조물(1030)이 포함하는 터널 장벽층(1033) 내부의 잔류 분극 배향에 따라, 제1 전도 라인(1010) 내부에 형성되는 전자의 축적 영역 또는 공핍 영역을 이용하여 서로 다른 제1 및 제2 논리 신호 정보를 비휘발적으로 저장하거나 판독할 수 있다. 또한, 본 실시예에서 각각의 셀에 대응되는 필라 구조물(1030)을 통해 전도되는 터널링 전류를 측정함으로써, 비휘발적으로 저장된 논리 신호 정보의 판독이 진행될 수 있다. 상기 논리 신호 정보의 판독 후에도 상기 논리 신호 정보가 상기 셀 내에 그대로 유지될 수 있다. 제1 전도 라인(1010), 자가-정류층(1031), 터널 장벽층(1033), 터널링 제어층(1035) 및 제2 전도 라인(1020)을 포함하는 크로스 포인트 어레이 장치(1)의 초기 상태, 온 상태 및 오프 상태에서의 동작은 앞서 도 6 내지 도 8을 참조하여 설명한 제1 전극층(110), 자가-정류층(150), 터널 장벽층(120), 터널링 제어층(130) 및 제2 전극층(140)을 포함하는 강유전 소자(100B)의 초기 상태, 온 상태 및 오프 상태에서의 동작과 각각 실질적으로 동일하므로, 이에 대한 설명은 생략하도록 한다.
몇몇 다른 실시 예에서, 자가-정류층(1031)은 생략될 수 있다. 이에 따라, 제1 전도 라인층(1010)과 터널 장벽층(1033)은 접하도록 배치될 수 있다. 이 때, 제1 전도 라인(1010), 터널 장벽층(1033), 터널링 제어층(1035) 및 제2 전도 라인(1020)을 포함하는 크로스 포인트 어레이 장치(1)의 초기 상태, 온 상태 및 오프 상태에서의 동작은 앞서 도 1 내지 도 4를 참조하여 설명한 제1 전극층(110), 터널 장벽층(120), 터널링 제어층(130) 및 제2 전극층(140)을 포함하는 강유전 소자(100A)의 초기 상태, 온 상태 및 오프 상태에서의 동작과 각각 실질적으로 동일하다.
도 11은 본 개시의 또 다른 실시예에 따른 크로스 포인트 어레이 장치(2)를 개략적으로 나타낸 사시도이고, 도 12는 도 11에 도시된 크로스 포인트 어레이 장치(2)의 일부분을 확대하여 나타낸 도면이다.
도 11을 참조하면, 크로스 포인트 어레이 장치(1)는 x-축 방향으로 배열되는 제1 전도 라인(2010), y-축 방향으로 배열되는 제2 전도 라인(2020), 및 제1 및 제2 전도 라인(2010, 2020)이 교차되는 영역에서 z-방향을 따라 배치되는 필라 구조물(2030)을 포함한다. 도면의 실시 예에서는, x-축 방향과 y-축 방향은 서로 직교하는 직교 좌표계로서 도시되고 있으나, 반드시 이에 한정되지 않고, x-축 방향과 y-축 방향이 비평행한 조건을 만족하는 한 다양한 변형예가 존재할 수 있다. 한편, 필라 구조물(2030)은 x-축 방향 및 y-축 방향을 따라 복수의 어레이를 구성할 수 있다.
도 12를 참조하면, 필라 구조물(2030)은 제1 터널 접합 전극층(2031), 자가-정류층(2033), 터널 장벽층(2035), 터널링 제어층(2037) 및 제2 터널 접합 전극층(2039)을 포함할 수 있다. 자가-정류층(2033)은 절연 물질을 포함할 수 있다. 터널 장벽층(2035)은 강유전성 물질을 포함할 수 있다. 터널링 제어층(2037)은 전도성 물질을 포함할 수 있다. 터널링 제어층(2037)은 외부로부터 인가되는 전압에 따라, 터널 장벽층(2035) 내부에 터널링 폭을 감소시키는 전도성 경로를 형성하거나, 터널 장벽층(2035) 내에 기 형성된 상기 전도성 경로를 소멸 또는 감소시킬 수 있다. 자가-정류층(2033), 터널 장벽층(2035), 터널링 제어층(2037)의 구성은 각각 앞서 도 1 내지 도 8을 참조하여 설명한 자가-정류층(150), 터널 장벽층(120) 및 터널링 제어층(130)의 구성과 각각 실질적으로 동일하므로, 이에 대한 설명은 생략하도록 한다.
제1 터널 접합 전극층(2031)은 제1 전도 라인(2010)과 자가-정류층(2033) 사이에 배치될 수 있다. 제1 터널 접합 전극층(2031)은 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 루테늄(Ru), 백금(Pt), 루테늄(Ru), 이리듐(Ir), 텅스텐 질화물(WN), 티타늄질화물(TiN), 및 탄탈륨질화물(TaN) 중에서 선택되는 적어도 하나를 포함하도록 형성될 수 있다. 제1 터널 접합 전극층(2031)은 강유전성 물질을 포함하는 터널 장벽층(2035)과 접한 자가-정류층(2033)과 접할 수 있다. 이 때, 상기 강유전성 물질이 가지는 잔류 분극에 의해, 자가-정류층(2033)과 제1 터널 접합 전극층(2031)의 계면으로부터 제1 터널 접합 전극층(2031)의 내부 영역으로 전자의 축적 영역 또는 전자의 공핍 영역이 형성될 수 있다.
제2 터널 접합 전극층(2039)은 제2 전도 라인(2020)과 터널링 제어층(2037) 사이에 배치되어 터널링 제어층(2037)과 접할 수 있다. 제2 터널 접합 전극층(2039)은 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 루테늄(Ru), 백금(Pt), 루테늄(Ru), 이리듐(Ir), 텅스텐 질화물(WN), 티타늄질화물(TiN), 및 탄탈륨질화물(TaN) 중에서 선택되는 적어도 하나를 포함하도록 형성될 수 있다.
제1 터널 접합 전극층(2031)과 제2 터널 접합 전극층(2039) 에 소정의 전압이 인가될 때 제2 터널 접합 전극층(2039)에 상대적으로 양의 바이어스가 인가되면, 터널링 제어층(2037)은 내부의 금속을 이온 형태로 터널 장벽층(2035) 내부에 제공할 수 있다. 이 때, 터널 장벽층(2035)은 상기 금속의 이온이 제1 터널 접합 전극층(2031)으로부터 유도되는 전자와 결합하여 터널 장벽층(2305) 내부에 전도성 필라멘트를 형성하도록 할 수 있다. 상기 전도성 필라멘트는 터널링 제어층(2037)과 터널 장벽층(2035)의 계면으로부터 터널 장벽층(2035)의 내부로 연장되되, 자가-정류층(2033)에 도달하지 않도록 형성될 수 있다. 반대로, 제1 터널 접합 전극층(2031)과 제2 터널 접합 전극층(2039)에 소정의 전압이 인가될 때 제2 터널 접합 전극층(2039)에 상대적으로 음의 바이어스가 인가되면, 터널 장벽층(2035)은 기 형성된 상기 전도성 필라멘트를 소멸 또는 감소시킬 수 있다.
본 실시예에서, 필라 구조물(2030)이 포함하는 터널 장벽층(2035) 내부의 잔류 분극 배향에 따라, 제1 터널 접합 전극층(2031) 내부에 형성되는 전자의 축적 영역 또는 공핍 영역을 이용하여 서로 다른 제1 및 제2 논리 신호 정보를 비휘발적으로 저장하거나 판독할 수 있다. 또한, 본 실시예에서 각각의 셀에 대응되는 필라 구조물(2030)을 통해 전도되는 터널링 전류를 측정함으로써, 비휘발적으로 저장된 논리 신호 정보의 판독이 진행될 수 있다. 상기 논리 신호 정보의 판독 후에도 상기 논리 신호 정보가 상기 셀 내에 그대로 유지될 수 있다. 제1 터널 접합 전극층(2031), 자가-정류층(2033), 터널 장벽층(2035), 터널링 제어층(2037) 및 제2 터널 접합 전극층(2039)을 포함하는 크로스 포인트 어레이 장치(2)의 초기 상태, 온 상태 및 오프 상태에서의 동작은 앞서 도 6 내지 도 8을 참조하여 설명한 제1 전극층(110), 자가-정류층(150), 터널 장벽층(120), 터널링 제어층(130) 및 제2 전극층(140)을 포함하는 강유전 소자(100B)의 초기 상태, 온 상태 및 오프 상태에서의 동작과 각각 실질적으로 동일하므로, 이에 대한 설명은 생략하도록 한다.
몇몇 다른 실시 예에서, 자가-정류층(2033)은 생략될 수 있다. 이에 따라, 제1 터널 접합 전극층(2031)과 터널 장벽층(2035)은 접하도록 배치될 수 있다. 이 때, 제1 터널 접합 전극층(2031), 터널 장벽층(2035), 터널링 제어층(2037) 및 제2 터널 접합 전극층(2039)을 포함하는 크로스 포인트 어레이 장치(2)의 초기 상태, 온 상태 및 오프 상태에서의 동작은 앞서 도 1 내지 도 4를 참조하여 설명한 제1 전극층(110), 터널 장벽층(120), 터널링 제어층(130) 및 제2 전극층(140)을 포함하는 강유전 소자(100A)의 초기 상태, 온 상태 및 오프 상태에서의 동작과 각각 실질적으로 동일하다.
이상에서는 도면 및 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100A, 100B: 강유전 소자
101: 기판
110: 제1 전극층
120: 터널 장벽층
130: 터널링 제어층
140: 제2 전극층
150: 자가-정류층
1,2: 크로스 포인트 어레이 장치
1010, 2010: 제1 전도라인
1020, 2020: 제2 전도라인
1030, 2030: 필라 구조물
1031, 2033: 자가-정류층
1033, 2035: 터널 장벽층
1035, 2037: 터널링 제어층
2031: 제1 터널 접합 전극층
2039: 제2 터널 접합 전극층

Claims (20)

  1. 제1 전극층;
    상기 제1 전극층 상에 배치되며 강유전성 물질을 포함하는 터널 장벽층;
    상기 터널 장벽층 상에 배치되며 상기 터널 장벽층을 통과하는 전하의 터널링 폭을 제어하는 터널링 제어층; 및
    상기 터널링 제어층 상에 배치되는 제2 전극층을 포함하되,
    상기 터널링 제어층은, 외부로부터 인가되는 전압에 따라, 상기 터널 장벽층 내부에 상기 터널링 폭을 감소시키는 전도성 경로를 형성하거나, 상기 터널 장벽층 내에 기 형성된 상기 전도성 경로를 소멸시키는
    강유전 소자.
  2. 제1항에 있어서,
    상기 제1 전극층과 상기 터널 장벽층 사이에 배치되고 절연 물질을 포함하는 자가-정류층(self-rectifying layer)을 더 포함하는,
    강유전 소자.
  3. 제1항에 있어서,
    상기 강유전성 물질의 잔류 분극 배향에 따라, 서로 다른 논리 신호 정보들을 비휘발적으로 저장하도록 구성되는,
    강유전 소자.
  4. 제1항에 있어서,
    상기 제1 전극층은 상기 터널 장벽층과 접하며,
    상기 제1 전극층은 상기 강유전성 물질의 잔류 분극 배향에 따라 형성되는 전자의 축적 영역 또는 전자의 공핍 영역을 가지는,
    강유전 소자.
  5. 제1항에 있어서,
    상기 제1 전극층과 상기 제2 전극층 사이에 소정의 전압이 인가될 때,
    상기 제2 전극층에 상대적으로 양의 바이어스가 인가되는 경우,
    상기 터널링 제어층은 내부의 금속을 이온 형태로 상기 터널 장벽층 내부에 제공하고,
    상기 터널 장벽층은 상기 금속의 이온이 상기 제1 전극층으로부터 유도되는 전자와 결합하여 상기 터널 장벽층 내부에 전도성 필라멘트를 형성하도록 하는,
    강유전 소자.
  6. 제5항에 있어서,
    상기 전도성 필라멘트는 상기 터널링 제어층과 상기 터널 장벽층의 계면으로부터 상기 터널 장벽층의 내부로 연장되되, 상기 제1 전극층에 도달하지 않도록 형성되는,
    강유전 소자.
  7. 제5항에 있어서,
    상기 제1 전극층과 상기 제2 전극층 사이에 소정의 전압이 인가될 때,
    상기 제2 전극층에 상대적으로 음의 바이어스가 인가되는 경우,
    상기 터널 장벽층은 기 형성된 상기 전도성 필라멘트를 소멸시키는,
    강유전 소자.
  8. 제1항에 있어서,
    상기 강유전성 물질은,
    HfO2, ZrO2, Hf0.5Zr0.5O2, PbZrxTi1-xO3(0<x<1), Ba(Sr,Ti)O3, BaTiO3, Bi4-xLaxTi3O12(0<x<1), SrBi2Ta2O9, BiFeO3, Pb5Ge5O11, SrBi2Nb2O9 및 YMnO3 중 적어도 하나를 포함하거나, 또는,
    도핑된 하프늄산화물, 도핑된 지르코늄산화물 및 도핑된 하프늄지르코늄산화물 중 적어도 하나를 포함하되, 탄소(C), 실리콘(Si), 마그네슘(Mg), 알루미늄(Al), 이트륨(Y), 질소(N), 게르마늄(Ge), 주석(Sn), 스트론튬(Sr), 납(Pb), 칼슘(Ca), 바륨(Ba), 티타늄(Ti), 가돌리늄(Gd) 및 란타넘(La) 중에서 선택된 적어도 하나를 도펀트로서 포함하는,
    강유전 소자.
  9. 제1항에 있어서,
    상기 터널링 제어층은 Ag 및 Cu 중 적어도 하나를 포함하는,
    강유전 소자.
  10. 제1항에 있어서,
    상기 제1 및 제2 전극층은,
    텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 루테늄(Ru), 백금(Pt), 루테늄(Ru), 이리듐(Ir), 텅스텐 질화물(WN), 티타늄질화물(TiN), 및 탄탈륨질화물(TaN) 중에서 선택되는 적어도 하나를 포함하는,
    강유전 소자.
  11. 제1 전도 라인 및 제2 전도 라인이 교차하는 영역에 배치되어, 자가-정류층, 터널 장벽층 및 터널링 제어층을 구비하는 필라 구조물을 포함하고,
    상기 자가-정류층은 절연 물질을 포함하고,
    상기 터널 장벽층은 강유전성 물질을 포함하고,
    상기 터널링 제어층은 전도성 물질을 포함하고,
    상기 터널링 제어층은, 외부로부터 인가되는 전압에 따라, 상기 터널 장벽층 내부에 터널링 폭을 감소시키는 전도성 경로를 형성하거나, 상기 터널 장벽층 내에 기 형성된 상기 전도성 경로를 소멸시키는,
    크로스 포인트 어레이 장치.
  12. 제11항에 있어서,
    상기 제1 전도 라인 및 상기 자가-정류층은 서로 접하며,
    상기 제1 전도 라인은 상기 강유전성 물질의 잔류 분극 배향에 따라, 전자의 축적 영역 또는 공핍 영역을 가지는,
    크로스 포인트 어레이 장치.
  13. 제11항에 있어서,
    상기 제1 전도 라인 및 상기 자가-정류층 사이에 배치되는 제1 터널 접합 전극층; 및
    상기 제2 전도 라인 및 상기 터널링 제어층 사이에 배치되는 제2 터널 접합 전극층을 더 포함하는,
    크로스 포인트 어레이 장치.
  14. 제13항에 있어서,
    상기 제1 터널 접합 전극층 및 상기 자가-정류층은 접하며,
    상기 제1 터널 접합 전극층은 상기 강유전성 물질의 잔류 분극 배향에 따라, 전자의 축적 영역 또는 공핍 영역을 가지는,
    크로스 포인트 어레이 장치.
  15. 제13항에 있어서,
    상기 제1 터널 접합 전극층과 상기 제2 터널 접합 전극층에 소정의 전압이 인가될 때,
    상기 제2 터널 접합 전극층에 상대적으로 양의 바이어스가 인가되는 경우,
    상기 터널링 제어층은 내부의 금속을 이온 형태로 상기 터널 장벽층 내부에 제공하고,
    상기 터널 장벽층은 상기 금속의 이온이 상기 제1 터널 접합 전극층으로부터 유도되는 전자와 결합하여 상기 터널 장벽층 내부에 전도성 필라멘트를 형성하도록 하는,
    크로스 포인트 어레이 장치.
  16. 제15항에 있어서,
    상기 전도성 필라멘트는 상기 터널링 제어층과 상기 터널 장벽층의 계면으로부터 상기 터널 장벽층의 내부로 연장되되, 상기 자가-정류층에 도달하지 않도록 형성되는,
    크로스 포인트 어레이 장치.
  17. 제15항에 있어서,
    상기 제1 터널 접합 전극층과 상기 제2 터널 접합 전극층에 소정의 전압이 인가될 때,
    상기 제2 터널 접합 전극층에 상대적으로 음의 바이어스가 인가되는 경우,
    상기 터널 장벽층은 기 형성된 상기 전도성 필라멘트를 소멸시키는,
    크로스 포인트 어레이 장치.
  18. 제11항에 있어서,
    상기 강유전성 물질은,
    HfO2, ZrO2, Hf0.5Zr0.5O2, PbZrxTi1-xO3(0<x<1), Ba(Sr,Ti)O3 , BaTiO3, Bi4-xLaxTi3O12(0<x<1), SrBi2Ta2O9, BiFeO3, Pb5Ge5O11, SrBi2Nb2O9 및 YMnO3 중 적어도 하나를 포함하거나,
    도핑된 하프늄산화물, 도핑된 지르코늄산화물 및 도핑된 하프늄지르코늄산화물 중 적어도 하나를 포함하되, 탄소(C), 실리콘(Si), 마그네슘(Mg), 알루미늄(Al), 이트륨(Y), 질소(N), 게르마늄(Ge), 주석(Sn), 스트론튬(Sr), 납(Pb), 칼슘(Ca), 바륨(Ba), 티타늄(Ti), 가돌리늄(Gd) 및 란타넘(La) 중에서 선택된 적어도 하나를 도펀트로서 포함하는,
    크로스 포인트 어레이 장치.
  19. 제11항에 있어서,
    상기 터널링 제어층은 Ag 및 Cu 중 적어도 하나를 포함하는,
    크로스 포인트 어레이 장치.
  20. 제13항에 있어서,
    상기 제1 및 제 2 터널 접합 전극층은,
    텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 루테늄(Ru), 백금(Pt), 루테늄(Ru), 이리듐(Ir), 텅스텐 질화물, 티타늄질화물, 및 탄탈륨질화물 중에서 선택되는 적어도 하나를 포함하는,
    크로스 포인트 어레이 장치.

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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11664074B2 (en) 2021-06-02 2023-05-30 Micron Technology, Inc. Programming intermediate state to store data in self-selecting memory cells
US11694747B2 (en) * 2021-06-03 2023-07-04 Micron Technology, Inc. Self-selecting memory cells configured to store more than one bit per memory cell

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001118942A (ja) * 1999-10-21 2001-04-27 Matsushita Electronics Industry Corp トンネルチャネルトランジスタおよびその駆動方法
US8766224B2 (en) * 2006-10-03 2014-07-01 Hewlett-Packard Development Company, L.P. Electrically actuated switch
JP2010186817A (ja) * 2009-02-10 2010-08-26 Toshiba Corp 半導体装置及びその製造方法
KR102551351B1 (ko) * 2018-03-16 2023-07-04 삼성전자 주식회사 란타넘 화합물과 이를 이용한 박박 형성 방법 및 집적회로 소자의 제조 방법
US9461245B1 (en) * 2015-11-13 2016-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Bottom electrode for RRAM structure
WO2017171837A1 (en) 2016-04-01 2017-10-05 Intel Corporation Layer transferred ferroelectric memory devices
JP6813844B2 (ja) * 2016-09-30 2021-01-13 国立研究開発法人産業技術総合研究所 トンネル接合素子及び不揮発性メモリ素子
WO2018068266A1 (en) * 2016-10-13 2018-04-19 Qualcomm Incorporated Ferroelectric resistive memory elements using schottky junctions
KR20180105530A (ko) 2017-03-15 2018-09-28 에스케이하이닉스 주식회사 강유전성 메모리 소자 및 이를 포함하는 크로스 포인트 어레이 장치
KR20180106660A (ko) * 2017-03-21 2018-10-01 에스케이하이닉스 주식회사 비휘발성 메모리 장치
US10453862B1 (en) * 2018-03-28 2019-10-22 Sandisk Technologies Llc Ferroelectric non-volatile memory
US10756263B2 (en) * 2018-05-23 2020-08-25 Purdue Research Foundation Phase transition based resistive random-access memory
US10910560B2 (en) * 2018-09-21 2021-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM structure
US10950784B2 (en) * 2019-06-07 2021-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM with a barrier layer
US11696521B2 (en) * 2019-10-30 2023-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. High electron affinity dielectric layer to improve cycling
US11404636B2 (en) * 2020-04-24 2022-08-02 Applied Materials, Inc Crested barrier device and synaptic element

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