KR102272796B1 - 2단자 저항변화 메모리 및 이의 제조방법, 이를 포함하는 크로스포인트 어레이 구조의 메모리 시스템 - Google Patents
2단자 저항변화 메모리 및 이의 제조방법, 이를 포함하는 크로스포인트 어레이 구조의 메모리 시스템 Download PDFInfo
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Abstract
본 발명은 2단자 저항변화 메모리 및 이의 제조방법, 이를 포함하는 크로스포인트 어레이 구조의 메모리 시스템에 관한 것으로, 상세하게는 제 1 금속층; 상기 제 1 금속층 상에 배치되며, 1 내지 15 nm의 두께를 갖는 강유전체층; 상기 강유전체층 상에 배치되는 반도체층; 및 상기 반도체층 상에 배치되는 제 2 금속층;을 포함하는 2단자 저항변화 메모리 및 이의 제조방법, 이를 포함하는 크로스포인트 어레이 구조의 메모리 시스템에 관한 것이다.
Description
본 발명은 2단자 저항변화 메모리 및 이의 제조방법, 이를 포함하는 크로스포인트 어레이 구조의 메모리 시스템에 관한 것이다.
반도체 산업은 최첨단 기술을 바탕으로 한 고도의 기술집약 산업이며, 정보화 시대의 발전을 이끌어가는 원동력이다. 1965년 제안된 무어의 법칙에 따르면, 매년 집적회로(IC)는 2배씩 집적도가 증가함을 예측하였는데, 이러한 경향을 지금까지도 유지할 수 있게 된 원동력은 반도체소자의 미세화(Scaling)기술과 공정기술의 혁신에 기인하다. 현재 우리의 삶에 크게 영향을 미치는 컴퓨터, 스마트 폰 등의 정보통신기기들을 고성능, 저전력, 적정 가격으로 생산할 수 있는 근거도 반도체 소자의 미세화를 통해 달성되어 왔다.
현재 널리 사용되고 있는 메모리는 트랜지스터 구조를 바탕으로 특정 장소에 전자를 저장함으로써 정보를 기억하는 공통분모를 가지고 있고, 어느 장소에 전자를 저장하느냐에 따라 크게 디램(DRAM)과 플래시(FLASH) 메모리로 분류되며, 메모리 반도체의 크기가 줄어들게 되면, 더 높은 용량을 갖게 되기 때문에 미세화가 집적도 향상에 핵심으로 작용한다. 하지만, 7nm 이하로 트랜지스터 소자를 줄이는 것은 물리적/기술적 한계로 인식되고 있다. 특히 메모리 반도체의 경우, 저장되는 전자의 개수도 감소하여, 정보를 10년간 안정적으로 저장하는 것이 어렵고, 소자 간의 간격도 줄어서, 인접 소자의 동작 특성에 크게 영향을 받는 단점이 있어서, 새로운 동작 방법을 이용한 반도체 메모리의 개발이 필요하다.
기존 3-단자 트랜지스터 구조와 전자를 이용한 정보저장방법의 문제점을 해결하기 위해, 2-단자 소자구조와 원자/이온이동을 이용한 메모리 소자에 대한 연구가 활발히 진행되고 있다.
2단자 소자구조는 보다 간단한 구조(금속/산화물/금속)를 이용하며, 적절한 전압/전류 조건을 인가하게 되면 저항이 커 전도가 되지 않는 상태에서 저항이 작아 전도가 가능한 상태로 저항이 바뀌게 된다. 이러한 2가지 저항 상태는 ‘0’과 ‘1’ 차이로 구분되며, 이를 인식하는 메모리 소자를 일컫는다. 물질 내에서 저항이 바뀌는 방법에 따라 상변이에 의한 효과인 PRAM(Phase Change Memory), 스핀의 변화로 인한 MRAM(Magnetic RAM), 그리고 물질 내에서 이온의 움직임에 의한 ReRAM(Resistive RAM)으로 세부적인 명명이 구분된다. 그 중 ReRAM은 원소주기율표상에 제시된 다양한 금속 물질과 산소의 산화물 형태 등에서 관찰되고 있어서, 특정 물질에서만 저항변화 현상이 관측되는 다른 저항변화 메모리 소자들의 한계를 재료적인 방법으로 극복할 수 있기에 가장 활발히 연구 되고 있다. 또한, 저항이 변하는 물리적인 원리는 특정 공간에 전자를 저장하는 것이 아니라, 외부 환경에 따라 재료 내에서 원자나 이온의 움직임을 이용한다. 기존의 메모리 소자들과 같이 전자를 저장할 별도의 공간이 필요하지 않기 때문에, 소자의 미세화 가능성이 장점으로 부각되고 있다.
하지만 강유전체를 사용하는 강유전체 저항변화 메모리(Ferroelectric Random Access Memory, FeRAM)의 경우, 실리콘 기반의 플래시 메모리보다 전력소모가 적고, 읽고 쓰는 속도가 빠른 장점이 있지만, 종래의 PZT(PbZrTiO3), STB(SrBi2Ta2O9), BFO(BiFeO3등의 강유전체 물질은 130nm 이상의 두께에서만 강유전성이 뚜렷하고 일정 수준으로 얇아지면 분극을 유지하기 어려워 고집적, 고성능 메모리 제작이 어렵고, 두께를 유지할 경우 생산비용이 증가하는 문제가 있다. 또한, 종래의 저항변화 메모리는 전압인가에 따른 산소 이온 또는 산소 공공의 이동 메커니즘을 이용하여 저항을 변화시키는 것으로, 산소 이온 또는 산소 공공의 확산 효과에 따라 시간이 지날수록 안정성이 보장되지 않는 문제가 있다.
이에, 보다 얇은 두께에서도 강유전성을 갖는 물질에 대한 연구 및 안정성을 향상시킨 저항변화 메모리에 대한 연구가 필요한 상황이다.
한편, 최근 미세화에 한계로 인한 정체된 메모리 용량을 증가시킬 방법으로, 3차원 적층형의 크로스포인트(cross point, X-point) 구조의 메모리 시스템이 공개된 바 있다. 크로스포인트 구조는 복수개의 하부전극(비트 라인)과 복수개의 상부전극(워드 라인)이 서로 교차하도록 형성되어 있고, 그 교차지점에 메모리노드가 형성되는 구조로 메모리 소자가 형성되는 구조로, 이러한 3차원 적층구조의 메모리 시스템은 초고층 빌딩을 구현하는 방식으로 원자들 몇 개로 구성된 메모리 소자를 층층이 쌓아 올릴 수 있어 같은 칩 면적에서 더 높은 용량을 실현하는 장점이 있다. 또한, RRAM은 간단한 구조로 인한 공정상의 이점이 있기 때문에 3차원이라는 구조적으로 뛰어난 방법을 접목시켜 현존하는 메모리 기술보다 더 향상된 성능을 발휘할 것으로 기대되고 있다.
그러나, 이러한 크로스포인트 구조의 메모리 시스템에서는 동일한 비트 라인 또는 워드 라인상에 위치한 처리되지 않은 셀(unaddressed cells)의 간섭에 의한 기생 신호가 크로스포인트 어레이의 실행을 지연시키게 된다. 신뢰성 작동에 영향을 미치는 가장 심각한 문제로서 "스니크 전류 통로(sneak current path)"가 알려져 있으며, "스니크 전류 통로"는 크로스포인트 어레이 내에서 특정한 메모리 셀의 어드레스를 지정하는 경우에 나타나는 누설 전류를 의미한다. 스니크 전류 통로는, 예를 들면, 셀 상태의 판독 결과에 영향을 미치며, 메모리 셀 상태를 잘못 판독되도록 한다. 스니크 통로 문제는, 일반적으로 수동 어레이에서, 특히 메모리 셀의 낮은 저항 상태에서 선형이거나 거의 선형의 전류 전압 특징을 나타내는 상황에서 발생한다. 셀의 고 저항 상태에서는, 낮은 저항 상태의 인접 셀을 통과하는 누설 전류에 인해서 잘못 판독될 수 있다.
따라서, 종래의 경우 '셀렉터(selector)'로서 트랜지스터나 다이오드등을 부가하여, 회로 내의 누설 전류를 감소시키는 방법이 개시된 바 있다. 이와 관련된 종래의 기술로, 대한민국 제10-2013-0142761호에서는 기계적 스위치로 설렉터를 갖는 저항변화 비휘발성 메모리 소자가 개시된 바 있다. 하지만, 이렇게 크로스포인트 구조를 형성하는 공정에 별도의 트랜지스터나 다이오드 등을 부가하는 제조공정이 어려울 뿐만 아니라, 경제성이 낮고, 내구성도 저하되는 문제가 있다.
본 발명의 목적은 2단자 저항변화 메모리 및 이의 제조방법, 이를 포함하는 크로스포인트 어레이 구조의 메모리 시스템을 제공하는 데 있다.
상세하게는 강유전체 및 반도체 접합구조로 저전압에서 사용되고 빠른 스위칭 특성이 가지며, 자가 정류 기능을 갖는 2단자 저항변화 메모리 및 이의 제조방법, 이를 포함하는 크로스포인트 어레이 구조의 메모리 시스템을 제공하는 데 있다.
상기 목적을 달성하기 위하여,
본 발명의 일 측면에서는
제 1 금속층;
상기 제 1 금속층 상에 배치되며, 1 내지 15 nm의 두께를 갖는 강유전체층;
상기 강유전체층 상에 배치되는 반도체층; 및
상기 반도체층 상에 배치되는 제 2 금속층;을 포함하는 2단자 저항변화 메모리가 제공된다.
이때, 상기 강유전체층은 하프늄 산화물을 포함할 수 있고, 상기 하트늄 산화물은 하기 화학식 1로 표시되는 물질일 수 있다.
<화학식 1>
Hf1-xMxO2
(0.01 ≤ x ≤ 0.99, 상기 M은 지르코늄(Zr), 실리콘(Si), 알루미늄(Al), 이트듐(Y), 스트론튬(Sr), 란타넘(La) 및 가돌리늄(Gd) 중 하나 이상임)
또한, 상기 반도체층은 N형 반도체로 이루어질 수 있다.
또한, 상기 반도체층은 상기 강유전체층과 접하는 일면에 배치되는 저항변화층을 포함할 수 있다.
또한, 상기 2단자 저항변화 메모리는 상기 저항변화층의 저항을 변화시킬 수 있다.
또한, 상기 2단자 저항변화 메모리는 메모리셀 및 셀렉터(selector)가 접합된 구조로 자가 정류기능을 갖는 저항변화 메모리일 수 있다.
또한, 상기 반도체층 및 제 2 금속층 계면은 쇼트키 장벽(schottky barrier)을 가질 수 있다.
또한, 상기 제 1 금속층의 일함수는 상기 제 2 금속층의 일함수와 같거나 보다 작을 수 있다.
또한, 상기 제 1 금속층은 일함수가 3.5eV 내지 4.5eV인 금속으로 이루어지고, 상기 반도체층은 In-Ga-Zn 산화물(IGZO)로 이루어지고, 상기 제 2 금속층은 일함수가 4.5eV 내지 5eV인 금속으로 이루어질 수 있다.
또한, 본 발명의 다른 일 측면에서는
제 1 금속층 상에 1 내지 15 nm 두께의 강유전체층을 형성하는 단계;
상기 강유전체층 상에 캐핑층을 형성한 후 열처리하는 단계;
상기 캐핑층을 제거한 후 상기 강유전체층 상에 반도체층을 형성하는 단계; 및
상기 반도체층 상에 제 2 금속층을 형성하는 단계;를 포함하는 2단자 저항변화 메모리의 제조방법이 제공된다.
이때, 상기 캐핑층은 Pt, Ta, TaN, TaSiN, Ta/TaN, W, WN, WSiN, Ti, TiN, TiSiN, Ti/TiN 중에서 선택되는 1종 이상일 수 있고, 상기 열처리는 600℃내지 900℃에서 수행할 수 있다.
상기 2단자 저항변화 메모리의 제조방법은 메모리셀 및 셀렉터(selector)가 접합된 구조로 자가 정류기능을 갖는 2단자 저항변화 메모리를 제조할 수 있다.
또한, 본 발명의 또 다른 일 측면에서는
복수 개가 제 1 방향으로 이격 배치되는 제 1 워드 라인;
상기 워드 라인 상에 배치되며, 복수 개가 제 1 방향과 수직하는 제 2 방향으로 이격 배치되는 비트 라인(Bit Line);
상기 비트 라인 사인 상에 배치되며, 복수 개가 제 1 방향으로 이격 배치되는 제 2 워드 라인(Word Line); 및
상기 제 1 워드 라인 및 비트 라인의 교차점에 배치되고, 제 2 워드 라인 및 비트 라인의 교차점에 배치되는 상기 2단자 저항변화 메모리;를 포함하고,
상기 2단자 저항변화 메모리는 셀렉터 및 메모리 기능을 수행하는 것을 특징으로 하는 크로스포인트 어레이 구조의 메모리 시스템이 제공된다.
본 발명은 강유전체 및 반도체 물질의 접합 구조를 포함하는 2단자 저항변화 메모리로, 강유전체의 극성을 이용하여 전자 터널링 저항을 변화시킬 수 있는 저항변화 메모리일 수 있다.
본 발명은 강유전체를 이용함으로써 전력소모가 적고, 스위칭 속도를 향상시킬 수 있고, 15 nm 이하의 강유전체를 포함함으로써, 직접화를 향상시킬 수 있고, 생산단가를 낮출 수 있다.
또한, 본 발명은 전자 터널링 저항 변화를 이용한 저항변화 메모리로, 산소 이온 또는 산소 공공을 이동시켜 저항을 변화시키는 종래의 저항변화 메모리보다 시간에 대한 안정성이 우수한 특징이 있다.
또한, 본 발명의 저항변화 메모리는 반도체층 및 제 2 금속층의 계면에 쇼트키 장벽이 존재하며, 상기 쇼트키 장벽에 의해 자기 정류 기능이 수행될 수 있어, 크로스 포인트 메모리 시스템 제조 시 별도의 셀렉터를 적층하기 위한 추가공정이 요구되지 않아, 제조가 용이하며, 메모리 시스템의 적층 두께를 줄여 시스템의 직접도를 향상시키는 장점이 있다.
도 1 및 2는 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리의 실시 예를 나타내는 모식도이고,
도 3은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리의 작동 원리를 나타내는 모식도이고,
도 4는 본 발명의 다른 일 측면에서 제공되는 2단자 저항변화 메모리의 제조방법을 나타내는 모식도이고,
도 5는 본 발명의 다른 일 측면에서 제공되는 크로스포인트 어레이 구조의 메모리 시스템의 실시 예를 나타내는 모식도이고,
도 6은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리에 포함된 강유전체의 분극 특성을 측정한 용량-전압 특성 곡선이고,
도 7은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리에서 제 2 금속의 종류에 따른 전압-전류 특성을 측정한 그래프이고,
도 8은 본 발명의 실시 예 및 비교 예에 따라 제조된 2단자 저항변화 메모리의 전압-전류 특성을 비교한 그래프이다.
도 3은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리의 작동 원리를 나타내는 모식도이고,
도 4는 본 발명의 다른 일 측면에서 제공되는 2단자 저항변화 메모리의 제조방법을 나타내는 모식도이고,
도 5는 본 발명의 다른 일 측면에서 제공되는 크로스포인트 어레이 구조의 메모리 시스템의 실시 예를 나타내는 모식도이고,
도 6은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리에 포함된 강유전체의 분극 특성을 측정한 용량-전압 특성 곡선이고,
도 7은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리에서 제 2 금속의 종류에 따른 전압-전류 특성을 측정한 그래프이고,
도 8은 본 발명의 실시 예 및 비교 예에 따라 제조된 2단자 저항변화 메모리의 전압-전류 특성을 비교한 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다. 그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다. 또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다. 덧붙여, 명세서 전체에서 어떤 구성요소를 "포함"한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
본 발명의 일 측면에서는
제 1 금속층;
상기 제 1 금속층 상에 배치되며, 1 내지 15 nm의 두께를 갖는 강유전체층;
상기 강유전체층 상에 배치되는 반도체층; 및
상기 반도체층 상에 배치되는 제 2 금속층;을 포함하는 2단자 저항변화 메모리가 제공된다.
이하, 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리에 대해 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리의 일 실시 예를 나타낸 도면이고, 도 2는 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리의 다른 실시 예를 나타낸 도면이다.
본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)는 15 nm 이하의 강유전체층(20) 및 반도체층(30)을 포함하여 전력소모가 적고, 스위칭 속도가 빠른 메모리 소자를 고집적 밀도로 구현할 수 있다. 또한, 자가 정류 기능을 수행할 수 있어, 크로스 포인트 구조의 반도체 시스템에 적용시 별도의 셀렉터(selector)를 구비하지 않아도 되, 반도체 시스템을 고집적 밀도로 형성할 수 있는 장점이 있다.
본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)는 도 1에 나타낸 바와 같이, 두 개의 금속층, 즉 제 1 금속층(10) 및 제 2 금속층(40) 사이에 강유전체층(20) 및 반도체층(30)이 배치된 구조로, 상기 제 1 금속층(10) 및 제 2 금속층(40)으로 인가되는 전압을 변화시켜 상기 강유전체층(20)의 극성 방향을 변화시킬 수 있고, 상기 강유전체층(20)의 극성 방향에 따라, 상기 강유전체층(20)과 접하는 상기 반도체층(30)의 일면에 배치되는 저항변화층의 두께를 변화시켜 터널링 저항 변화를 2단자 저항변화 메모리일 수 있다.
본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)는 제 1 금속층(10)을 포함한다.
상기 제 1 금속층(10)은 전극으로서의 역할을 수행할 수 있다.
상기 제 1 금속층(10)은 백금(Pt), 텅스텐(W), 금(Au), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 몰리브데늄(Mo), 크롬(Cr), 바나듐(V), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni), 망간(Mn), 주석(Sn) 및 이의 합금일 수 있고, 상기 금속 또는 합금을 포함하는 질화물이거나 또는 산화물일 수 있다. 또한 그라파이트(graphite), 탄소나노튜브 및 풀러린(fullerene) 중 어느 하나 이상일 수 있다.
또한, 상기 제 1 금속층(10)은 다층 구조일 수 있다. 예를 들어, 상기 제 1 금속층(10)은 루테늄(Ru) 및 루테늄 산화물층(RuOx), 또는 이리듐(Ir) 및 이리듐 산화물층(IrOx), 또는 텅스텐(W), 텅스텐 탄화질화물 또는 텅스텐 탄소 캐핑층(capping layer)을 갖는 백금층을 포함할 수 있고, 탄탈 질화물, 니켈 및 탄탈 질화물을 적층한 다층 구조일 수 있다. 상기 제 1 금속층(10)은 다층 구조를 통해 메모리 소자의 접착 특성 및 성능을 개선하는데 사용될 수 있다
본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)는 상기 제 1 금속층(10) 상에 배치되는 강유전체층(20)을 포함한다.
상기 강유전체층(20)은 전자 터널링이 가능한 두께를 갖는 것이 바람직할 수 있다. 이에 상기 강유전체층(20)은 15 nm 이하, 바람직하게는 1 내지 15 nm의 두께를 가질 수 있고, 보다 바람직하게는 3 내지 10 nm일 수 있고, 보다 바람직하게는 5 내지 8 nm일 수 있다.
만약, 상기 강유전체층(20)의 두께가 1 nm 미만인 경우, 상기 강유전체층의 강유전체 특성이 나타나지 않는 문제가 발생될 수 있고, 상기 강유전체층(20)의 두께가 15 nm를 초과할 경우, 상기 강유전체층(20)에 의한 전자 터널링 현상이 발생되지 않는 문제가 발생될 수 있다.
이때, 상기 강유전체층(20)은 하프늄 산화물을 포함할 수 있다. 상기 하프늄 산화물은 15 nm 이하의 두께에서 강유전성이 나타낼 수 있다.
상기 하프늄 산화물은 바람직하게는 하기 화학식 1로 표시되는 물질일 수 있다.
<화학식 1>
Hf1-xMxO2
(0.01≤ x ≤0.99, 상기 M은 지르코늄(Zr), 실리콘(Si), 알루미늄(Al), 이트듐(Y), 스트론튬(Sr), 란타넘(La) 및 가돌리늄(Gd) 중 하나 이상임).
상기 하프늄 산화물은 보다 바람직하게는 상기 M이 지르코늄(Ar)이고, 상기 X는 0.5≤ x ≤0.9일 수 있다.
일례로, 상기 하프늄 산화물은 HfO2, Hf0.5Zr0.5O2 또는 Si:HfO2일 수 있고, 보다 바람직하게는 Hf0.5Zr0.5O2일 수 있다.
또한, 상기 강유전체층(20)은 결정형 하프늄 산화물을 포함할 수 있고 바람직하게는 Pbc21 결정조를 갖는 결정형 하프늄 산화물을 포함할 수 있다. 또한, 상기 결정형 하프늄 산화물은 -2V 내지 +2V의 전압범위에서 분극이 발생될 수 있다.
상기 상기 결정형 하프늄 산화물은 전압이 인가되는 방향 또는 그 반대방향으로 분극될 수 있다. 이에, 상기 결정형 하프늄 산화물은 반도체층 방향으로 분극될 수 있고, 제 1 금속층 방향으로 분극될 수 있다.
상기 결정화된 하프늄 산화물은 하프늄 산화물을 600℃이상, 바람직하게는 600℃ 내지 900℃의 온도에서 열처리한 것일 수 있다.
이는 상기 하프늄 산화물이 강유전성이 갖도록 하기 위한 것으로, 만약 상기 하프늄 산화물이 비결정형 하프늄 산화물인 경우, 강유전성이 나타나지 않는 문제가 발생될 수 있다.
본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)는 상기 강유전체층(20) 상에 배치되는 반도체층(30)을 포함한다.
상기 반도체층(30)은 상기 강유전체층(20)과의 접하는 일면에 전자의 공핍(depletion) 상태가 나타나는 저항변화층(31)이 형성되도록 하기 위하여 바람직하게는 N형 반도체로 이루어진 N형 반도체층일 수 있다.
상기 N형 반도체는 인듐(In), 갈륨(Ga), 주석(Sn) 및 아연(Zn) 중 적어도 하나를 포함하는 금속산화물로, 예를 들어 ZnO, In2O3, SnO2, Ga2O3,등일 수 있으나 바람직하게는 보다 높은 전자이동도를 갖는 In-Ga-Zn 산화물(IGZO)일 수 있다.
상기 N형 반도체는 바람직하게는 진성 반도체(intrinsic semiconductor) 대비 불순물이 105 내지 1016비율의 농도로 도핑된 반도체일 수 있고, 페르미 레벨(Fermi level)이 진성 반도체(intrinsic semiconductor) 대비 0.5 내지 1 eV 높을 수 있다.
상기 반도체층(30)은 30 내지 200 nm의 두께를 가질 수 있고, 50 내지 200 nm의 두께를 가질 수 있고, 40 내지 60nm의 두께를 가질 수 있다.
또한, 상기 반도체층(30)은 상기 강유전체층(20)과 접하는 상기 반도체 ㄷ두(30)의 일면에 배치되는 저항변화층을 포함할 수 있다.
상기 저항변화층(31)은 상기 반도체층(30)의 일면에 형성되는 층으로, 인가하는 전압의 방향에 따라, 또는 상기 강유전체층(20)의 극성 방향에 따라 저항이 변화하는 층일 수 있다.
또한, 상기 저항변화층(31)은 상기 강유전체층(20)의 극성 방향에 따라 전자가 축적(Accumulation)의 공핍(depletion) 상태가 나타나는 층일 수 있다.
또한, 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리는 상기 강유전체(20)의 극성 방향에 따라 상기 반도체층(30)의 일면에 전자가 축적(Accumulation) 또는 공핍(depletion)될 수 있으며, 이때, 상기 저항변화층은 상기 축적(Accumulation) 또는 공핍(depletion)상태가 나타나는 층일 수 있다.
이에, 상기 저항변화층(31)은 상기 강유전체(20)의 극성 방향에 따라 전자 상태가 달라질 수 있고, 이에 따라 전자 터널링 장벽의 두께가 달라질 수 있다.
본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리는 상기 저항변화층(31)의 전자 터널링 장벽의 두께를 조절하여 저항을 변화시키는 메모리 반도체 일 수 있다.
즉, 상기 강유전체층(20)의 극성 방향에 따라 상기 저항변화층(31)의 전자 터널링 장벽의 두께가 작아지거나 커질 수 있고, 이에 따라 저항변화 메모리(100)의 저항이 작아지거나 커질 수 있어, 소자(100)를 온(On) 또는 오프(Off) 상태로 조절할 수 있다.
본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리는 산소 이온 또는 산소 공공을 이동시키지 않으므로, 상기 저항변화층(31)의 산소 이온 또는 산소 공공의 농도는 상기 반도체층(30)과 동일할 수 있다.
도 3은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)의 작동 원리를 나타내는 모식도로, 도 3을 참조하여 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)의 작동원리는 아래와 같이 설명한다.
본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)는 제 1 전극층(M1) 및 및 제 2 전극층(M2)에 의해 전압이 인가될 수 있고, 이때 인가되는 전압의 방향 또는 크기에 의해 상기 강유전체층(FE)의 극성 방향(P)이 반도체층(Semi)을 향하거나 또는 제 1 금속층(M1)을 향할 수 있다.
상기 강유전체층(FE)의 극성 방향(P)이 반도체층(Semi)을 향할 경우, 상기 강유전체층(FE)에 의해 만들어진 전기장에 의해 상기 반도체층(Semi)의 일면에 형성된 저항변화층(31)은 전자가 축적되는 축적 상태(Accumulation)로 형성되고 이때 전자 터널링 장벽의 두께가 감소하여 메모리는 온(On)상태를 형성하게 된다.
이와 반대로, 상기 강유전체층(FE)의 극성 방향(P)이 제 1 금속층(M1)을 향할 경우, 상기 반도체층(Semi)의 일면에 형성된 저항변화층(31)은 공핍 상태(Depletion)로 형성되고, 이때 전자 터널링 장벽의 두께가 증가하여 메모리는 오프(Off) 상태를 형성하게 된다.
상기와 같이, 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)는 상기 강유전체층(20)의 극성에 따라 전자 터널링 장벽의 두께가 변화하여 저항변화층(31)의 상태를 변화시킴으로써, 메모리 소자를 온/오프 변화시킬 수 있다. 이에, 산소 이온 또는 산소 공공이 직접 이동하여 저항을 변화시키는 종래의 저항변화 메모리 소자보다 사용 안정성, 즉 수명 특성이 우수한 장점이 있다.
본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)는 상기 반도체층 상에 배치되는 제 2 금속층(40)을 포함한다.
상기 제 2 금속층(40)은 백금(Pt), 텅스텐(W), 금(Au), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 몰리브데늄(Mo), 크롬(Cr), 바나듐(V), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni), 망간(Mn), 주석(Sn) 및 이의 합금일 수 있고, 상기 금속 또는 합금을 포함하는 질화물이거나 또는 산화물일 수 있다. 또한 그라파이트(graphite), 탄소나노튜브 및 풀러린(fullerene) 중 어느 하나 이상일 수 있다.
또한, 상기 제 2 금속층(40)은 다층 구조일 수 있다. 예를 들어, 루테늄(Ru) 및 루테늄 산화물층(RuOx), 또는 이리듐(Ir) 및 이리듐 산화물층(IrOx), 또는 텅스텐(W), 텅스텐 탄화질화물 또는 텅스텐 탄소 캐핑층(capping layer)을 갖는 백금층을 포함할 수 있고, 탄탈 질화물, 니켈 및 탄탈 질화물을 적층한 다층 구조일 수 있다. 상기 제 2 금속층(40)은 다층 구조를 통해 메모리 소자의 접착 특성 및 성능을 개선하는데 사용될 수 있다
본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)는 상기 반도체층(30) 및 제 2 금속층(40)의 접합으로 쇼트키 장벽(schottky barrier)이 형성되며 이를 통해 자가 정류 기능을 수행할 수 있어, 크로스 포인트 구조의 반도체 시스템에 적용시 별도의 셀렉터(selector)를 구비하지 않아도 되, 반도체 시스템을 고집적 밀도로 형성할 수 있는 장점이 있다.
이를 위해, 상기 상기 제 1 금속층(10)은 상기 제 2 금속층(40)과 같거나 보다 작은 일함수를 가질 수 있고, 상기 제 2 금속층(40)은 바람직하게는 상기 제 1 금속층(10)과 같거나 보다 큰 일함수를 가질 수 있다.
일례로, 상기 반도체층(30)이 In-Ga-Zn 산화물(IGZO)로 이루어질 때, 상기 제 1 금속층(10)은 4.5eV이하의 일함수를 갖는 금속으로 이루어질 수 있고, 보다 바람직하게는 3.5 eV 내지 4.5eV의 일함수를 갖는 금속으로 이루어질 수 있고, 상기 제 2 금속층(40)은 4.5eV 이상인 일함수를 갖는 금속으로 이루어질 수 있고, 보다 바람직하게는 4.5eV 내지 5 eV인 일함수를 갖는 금속으로 이루어질 수 있다. 일 예로, 상기 제 1 금속층(10)은 백금(Pt), 몰리브덴(Mo) 및 질화티타늄(TiN) 중 적어도 하나일 수 있고, 상기 제 2 금속층(40)은 백금(Pt), 팔라듐(Pd) 및 금(Au) 중 적어도 하나를 포함할 수 있다.
이를 통해 상기 반도체층(30) 및 상기 제 2 금속층(40)의 계면에 쇼트키 장벽(schottky barrier)을 형성하여 자가 정류 기능을 수행할 수 있다.
본 발명의 다른 일 측면에서는
제 1 금속층 상에 1 내지 15 nm 두께의 강유전체층을 형성하는 단계;
상기 강유전체층 상에 캐핑층을 형성한 후 열처리하는 단계;
상기 캐핑층을 제거한 후 상기 유전체층 상에 반도체층을 형성하는 단계; 및
상기 반도체층 상에 제 2 금속층을 형성하는 단계;를 포함하는 2단자 저항변화 메모리의 제조방법이 제공된다.
이하, 본 발명의 다른 일 측면에서 제공되는 2단자 저항변화 메모리의 제조방법에 대해 도면을 참조하여 각 단계별로 상세히 설명한다.
도 4는 본 발명의 다른 일 측면에서 제공되는 2단자 저항변화 메모리의 제조방법을 나타내는 모식도이다.
본 발명의 2단자 저항변화 메모리의 제조방법은 제 1 금속층 상에 1 내지 10 nm 두께의 강유전체층을 형성하는 단계를 포함한다.
상기 강유전체층을 형성하는 단계는 화학적 기상증착법 또는 물리적 기상증착법으로 증착하여 수행될 수 있고, 바람직하게는 스퍼터링(sputtering), 원자층 증착법(Atomic Layer Deposition, ALD) 및 펄스페이저증착법(Pulsed Laser Deposition, PLD) 중 어느 하나의 방법으로 수행될 수 있고, 보다 바람직하게는 15nm 이하의 나노층의 박막을 형성하기에 보다 유리한 원자층 증착법(Atomic Layer Deposition, ALD)의 방법으로 수행할 수 있다.
상기 강유전체층은 15 nm 이하, 바람직하게는 1 내지 15 nm, 보다 바람직하게는 3 내지 10 nm, 보다 바람직하게는 5 내지 8 nm의 두께로 형성될 수 있다.
이는 상기 강유전체층이 강유전성, 즉, 전압 인가에 의해 분극되는 현상을 나타내면서 전자 터널링 현상이 일어나도록 하기 위한 것으로, 만약, 상기 두께가 1 nm 미만인 경우 강유전체층에 강유전성이 나타나지 않을 수 있고, 상기 두께가 15 nm를 초과하는 경우 전자 터널링 현상이 발생되지 않아 저항변화 메모리로서 기능하지 못하는 문제가 발생될 수 있다.
또한, 상기 강유전체층은 1 내지 15 nm의 두께에서 강유전성이 나타나는 하프늄 산화물을 포함할 수 있다. 상기 하프늄 산화물은 바람직하게는 하기 화학식 1로 표시되는 물질일 수 있다.
<화학식 1>
Hf1-xMxO2
(0.01≤x≤0.99, 상기 M은 지르코늄(Zr), 실리콘(Si), 알루미늄(Al), 이트듐(Y), 스트론튬(Sr), 란타넘(La) 및 가돌리늄(Gd) 중 하나 이상임).
상기 하프늄 산화물은 보다 바람직하게는 상기 M이 지르코늄(Ar)이고, 상기 X는 0.5≤ x ≤0.9일 수 있다.
일례로, 상기 하프늄 산화물은 HfO2, Hf0.5Zr0.5O2 또는 Si:HfO2일 수 있고, 보다 바람직하게는 Hf0.5Zr0.5O2일 수 있다.
본 발명의 2단자 저항변화 메모리의 제조방법은 상기 강유전체층 상에 캐핑층을 형성한 후 열처리하는 단계를 포함한다.
상기 단계는 상기 강유전체층의 물질이 강유전성을 갖도록 하기 위한 것일 수 있다.
이때 상기 캐핑층은 상기 강유전체층이 열처리에 의해 결정화하되, 방향성있게 결정이 성장하도록 하기 위한 것으로, 만약, 캐핑층 없이 열처리를 수행할 경우, 열처리에 의해 강유전체층이 결정화되되 강유전체 특성을 나타내는 Pbc21 결정구조를 확보할 수 없어 일반적 인 상유전체 층으로 결정화되는 문제가 발생될 수 있다.
상기 캐핑층은 반응성이 없는 금속으로 형성할 수 있고, 바람직하게는 Pt, Ta, TaN, TaSiN, Ta/TaN, W, WN, WSiN, Ti, TiN, TiSiN 및, Ti/TiN 중에서 선택되는 1종 이상으로 형성할 수 있다.
상기 캐핑층은 1 내지 150nm의 두께로 형성할 수 있고, 1 내지 150nm의 두께로 형성할 수 있 수 있고, 70 내지 130 nm의 두께로 형성할 수 있고, 100nm의 두께로 형성할 수 있다.
상기 캐핑층은 화학적 기상증착법 또는 물리적 기상증착법으로 증착하여 수행될 수 있고, 바람직하게는 스퍼터링(sputtering), 원자층 증착법(Atomic Layer Deposition, ALD) 및 펄스페이저증착법(Pulsed Laser Deposition, PLD) 중 어느 하나의 방법으로 수행될 수 있고, 보다 바람직하게는 15nm 이하의 나노층의 박막을 형성하기에 보다 유리한 원자층 증착법(Atomic Layer Deposition, ALD)의 방법으로 수행할 수 있다.
또한, 상기 열처리는 상기 강전체층의 물질을 결정화시켜 강유전성을 갖도록 하기 위한 것으로, 상기 열처리는 600℃ 내지 900℃의 온도범위 및 비활성 분위기에서 수행될 수 있다.
만약, 상기 열처리를 600℃ 미만의 온도에서 수행할 경우, 상기 강유전체층이 강유전성이 나타나지 않거나 미비한 문제가 발생될 수 있고, 상기 열처리를 900℃를 초과하는 온도에서 수행할 경우, 과도하게 높은 온도에서 수행함에 따른 공정상의 어려움이 발생될 수 있다.
본 발명의 2단자 저항변화 메모리의 제조방법은 상기 캐핑층을 제거한 후 상기 강유전체층 상에 반도체층을 형성하는 단계를 더 포함할 수 있다.
상기 캐핑층은 산을 이용한 에칭의 방법 또는 반응성 이온 에칭(RIE)의 방법으로 제거될 수 있다.
이후, 상기 캐핑층이 제거된 강유전체층 상에 반도체층을 형성할 수 있다.
상기 반도체층은 바람직하게는 N형 반도체층일 수 있다.
상기 N형 반도체는 인듐(In), 갈륨(Ga), 주석(Sn) 및 아연(Zn) 중 적어도 하나를 포함하는 금속산화물로, 예를 들어 ZnO, In2O3, SnO2, Ga2O3,등일 수 있으나 바람직하게는 보다 높은 전자이동도를 갖는 In-Ga-Zn 산화물(IGZO)일 수 있다.
상기 반도체층은 화학적 기상증착법 또는 물리적 기상증착법으로 증착하여 수행될 수 있고, 바람직하게는 스퍼터링(sputtering), 원자층 증착법(Atomic Layer Deposition, ALD) 및 펄스페이저증착법(Pulsed Laser Deposition, PLD) 중 어느 하나의 방법으로 수행될 수 있고, 보다 바람직하게는 15nm 이하의 나노층의 박막을 형성하기에 보다 유리한 원자층 증착법(Atomic Layer Deposition, ALD)의 방법으로 수행할 수 있다.
본 발명의 2단자 저항변화 메모리의 제조방법은 상기 반도체층 상에 제 2 금속층을 형성하는 단계를 형성할 수 있다.
본 발명의 2단자 저항변화 메모리의 제조방법은 두 개의 금속층 사이에 강유전체층 및 반도체층이 형성된 구조의 저항변화 메모리로, 전류를 빠르게 온 오프 스위칭할 수 있고, 자가 정류 기능을 수행할 수 있다.
이를 위해, 상기 상기 제 1 금속층은 상기 제 2 금속층과 같거나 보다 작은 일함수를 가질 수 있고, 상기 제 2 금속층은 바람직하게는 상기 제 1 금속층과 같거나 보다 큰 일함수를 가질 수 있다.
일례로, 상기 반도체층(30)이 In-Ga-Zn 산화물(IGZO)로 이루어질 때, 상기 제 1 금속층(10)은 4.5eV이하의 일함수를 갖는 금속으로 이루어질 수 있고, 보다 바람직하게는 3.5eV 내지 4.5eV의 일함수를 갖는 금속으로 이루어질 수 있고, 상기 제 2 금속층(40)은 4.5eV 이상인 일함수를 갖는 금속으로 이루어질 수 있고, 보다 바람직하게는 4.5eV 내지 5 eV인 일함수를 갖는 금속으로 이루어질 수 있다. 일 예로, 상기 제 1 금속층(10)은 백금(Pt), 몰리브덴(Mo) 및 질화티타늄(TiN) 중 적어도 하나일 수 있고, 상기 제 2 금속층(40)은 백금(Pt), 팔라듐(Pd) 및 금(Au) 중 적어도 하나를 포함할 수 있다.
이를 통해 상기 반도체층(30) 및 상기 제 2 금속층(40)의 계면에 쇼트키 장벽(schottky barrier)을 형성하여 자가 정류 기능을 수행할 수 있다.
본 발명의 2단자 저항변화 메모리의 제조방법으로 제조된 저항변화 메모리는 강유전성 및 전자가 터널링 될 수 있는 강유전체층 및 저항변화층을 포함하는 반도체층을 포함할 수 있다. 상기 저항변화 메모리는 두 개의 금속층으로 전압을 인가함에 따라, 상기 강유전체층은 전자 터널링이 발생될 수 있고, 분극이 발생될 수 있다. 또한, 상기 강유전체층이 분극됨에 따라 상기 강유전체층과 접하는 상기 반도체층의 일면에는 저항변화층이 형성될 수 있다. 이때, 상기 강유전체층의 극성 방향에 따라 상기 저항변화층의 전자 상태가 축적(accumulation) 또는 공핍(depletion)으로 달라지면서 전자 터널링 장벽 두께를 변화시켜 저항 변화를 발생시킬 수 있다. 또한, 반도체층 및 제 2 금속층의 계면에 쇼트키 장벽이 형성되어 자가 정류 작용을 할 수 있다.
본 발명의 다른 일 측면에서는
복수 개가 제 1 방향으로 이격 배치되는 제 1 워드 라인;
상기 워드 라인 상에 배치되며, 복수 개가 제 1 방향과 수직하는 제 2 방향으로 이격 배치되는 비트 라인(Bit Line);
복수 개가 상기 제 1 워드 라인 및 비트 라인의 교차점 각각에 배치되며, 상기 비트라인에서 상기 제 1 워드 라인방향으로 적층되는 제 1 반도체층 및 1 내지 10 nm의 두께를 갖는 제 1 강유전체층을 포함하는 제 1 메모리 셀;
상기 비트 라인 상에 배치되며, 복수 개가 제 1 방향으로 이격 배치되는 제 2 워드 라인(Word Line); 및
복수 개가 상기 비트 라인 및 제 2 워드 라인의 교차점 각각에 배치되며, 상기 비트라인에서 상기 제 2 워드 라인 방향으로 적층되는 제 2 반도체층 및 1 내지 10 nm의 두께를 갖는 제 2 강유전체층을 포함하는 제 2 메모리 셀;
상기 제 1 메모리 셀 및 제 2 메모리 셀은 자가 정류 기능을 수행하는 것을 특징으로 하는 크로스포인트 어레이 구조의 메모리 시스템이 제공된다.
이하, 본 발명의 크로스포인트 어레이 구조의 메모리 시스템을 도면을 참조하여 상세히 설명한다.
도 5는 본 발명의 크로스포인트 어레이 구조의 메모리 시스템을 나타내는 모식도이다.
상기 메모리 시스템(1)은 복수 개가 제 1 방향으로 이격 배치되는 제 1 워드 라인(200) 및 상기 제 1 워드 라인(200)과 평행하게 배치되는 제 2 워드 라인(300)을 포함할 수 있다. 상기 제 1 워드 라인(200) 및 제 2 워드 라인(300)은 도 5에서와 같이 이격하여 평행하게 배치되는 4개의 제 1 워드 라인(201, 202, 203, 204) 및 제 2 워드 라인(301, 302, 303, 304)를 포함할 수 있으나, 상기 제 1 워드 라인(200) 및 제 2 워드 라인(300)의 개수는 이에 제한된 것이 아니며, 더 많거나 작을 수 있다.
또한, 상기 메모리 시스템(1)은 상기 제 1 워드 라인(200) 및 상기 제 2 라이(300) 사이에 배치되며 복수 개가 제 1 방향과 수직하는 제 2 방향으로 이격 배치되는 비트 라인(Bit Line)(400)을 포함할 수 있다. 상기 비트 라인(400)은 도 5에서와 같이 이격하여 평행하게 배치되는 4개의 비트 라인(401, 402, 403, 404)를 포함할 수 있으나, 상기 비트 라인(400)의 개수는 이에 제한된 것이 아니며, 더 많거나 작을 수 있다.
상기 제 1 워드 라인(200), 제 2 워드 라인(300) 및 비트 라인(400)은 백금(Pt), 텅스텐(W), 금(Au), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 몰리브데늄(Mo), 크롬(Cr), 바나듐(V), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni), 망간(Mn), 주석(Sn) 및 이의 합금일 수 있고, 상기 금속 또는 합금을 포함하는 질화물이거나 또는 산화물일 수 있다.
상기 제 1 워드 라인(200) 및 제 2 워드 라인(300)은 동일한 금속일 수 있으나 이에 제한되지 않는다.
상기 비트 라인(400)은 상기 제 1 워드 라인(200) 및 제 2 워드 라인(300) 보다 일함수가 클 수 있고, 바람직하게는 4.5eV 이상인 일함수를 가질 수 있고, 보다 바람직하게는 4.5eV 내지 5 eV인 일함수를 가질 수 있다.
이는, 상기 제 1 반도체층(502) 및 비트 라인(400)의 계면, 및 상기 제 2 반도체층(602) 및 비트 라인(400)의 계면에 쇼트키 장벽을 형성하기 위한 것으로, 상기 쇼트키 장벽을 통해 본 발명의 메모리 시스템(1)은 정류 기능을 수행할 수 있다. 이에 본 발명의 메모리 시스템(1)은 별도의 다이오드등의 셀렉터(selecor)를 포함하지 않아도 정류 기능을 수행할 수 있는 자가 정류 기능을 갖는 메모리 시스템일 수 있다.
또한 상기 메모리 시스템(1)은 상기 제 1 워드 라인 및 비트 라인의 교차점 배치되는 제 1 메모리 셀(500), 및 제 2 워드 라인 미 비트 라인의 교차점에 배치되는 제 2 메모리 셀(600)을 포함할 수 있다.
상기 제 1 메모리 셀(500)은 상기 비트라인(400)에서 상기 제 1 워드 라인(200)방향으로 적층되는 제 1 반도체층(502) 및 1 내지 10 nm의 두께를 갖는 제 1 강유전체층(501)을 포함할 수 있다.
또한, 상기 제 2 메모리 셀(600)은 상기 비트라인(400)에서 상기 제 2 워드 라인(300) 방향으로 적층되는 제 2 반도체층(602) 및 1 내지 10 nm의 두께를 갖는 제 2 강유전체층(601)을 포함할 수 있다.
또한, 상기 제 1 메모리 셀(500)은 상기 비트라인에서 상기 제 1 워드 라인방향으로 적층되는 제 1-1 금속층, 1 내지 15 nm의 두께를 갖는 제 1 강유전체층, 제 1 반도체층 및 제 1-2 금속층을 포함할 수 있다.
이때, 상기 제 1-2 금속층의 일함수는 상기 제 1-1 금속층의 일함수와 같거나 클 수 있고 이를 통해 상기 제 1 반도체층 및 제 1-2 금속층의 계면에는 쇼트키 장벽이 형성될 수 있다.
또한, 상기 제 2 메모리 셀은 상기 비트라인에서 상기 제 2 워드 라인 방향으로 적층되는 제 2-1 금속층, 1 내지 15 nm의 두께를 갖는 제 2 강유전체층, 제 2 반도체층 및 제 2-2 금속층을 포함할 수 있다.
이때, 상기 제 2-2 금속층의 일함수는 상기 제 2-1 금속층의 일함수와 같거나 클 수 있고 이를 통해 상기 제 2 반도체층 및 제 2-2 금속층의 계면에는 쇼트키 장벽이 형성될 수 있다.
상기 메모리 시스템(1)은 제 1 메모리 셀(500) 및 제 2 메모리 셀(600)에 강유전체층 및 반도체층을 포함하며, 상기 강유전체층과 접하는 상기 반도체층의 일면에 저항변화층을 형성하여, 전압 인가에 따라 상기 강유전체층의 극성 방향을 변화시켜 저항변화층의 저항을 변화시킬 수 있다.
이하, 실시 예 및 실험예를 통하여 본 발명을 상세하게 설명한다.
단, 하기 실시 예 및 실험예는 본 발명을 예시하는 것일 뿐, 본 발명의 내용이 하기의 실시 예에 의해 한정되는 것은 아니다.
<실시 예 1> Pt/HZO/IGZO/Au 구조의 2단자 저항변화 메모리
단계 1: 원자층 증착장치(ALD)를 이용하여 50 nm 두께의 백금(Pt)층 상에 10 nm 두께의 Hf0.5Zr0.5O2(HZO)를 형성하였다.
이때, 증착 조건은 플라즈마 원자층 증착기술을 사용하였으며 기판의 온도는 200℃로 하였다. 적층 방식은 HfO2과 ZrO2을 번갈아가면서 증착하는 Supper cycle 방식을 사용하여 Hf0.5Zr0.5O2의 비율을 조절하였다.
단계 2: 스퍼터링 장치를 이용하여 상기 HZO층 상에 100 nm 두께의 TiN 캐핑층을 형성한 후, 고속 열처리 장치(Rapid Thermal Annealing, RTA)를 이용하여 비활성 분위기에서 600℃로 1분간 열처리하여 상기 HZO를 결정화시켰다.
단계 3: 70℃의 Standard clean-1 세정공정을 이용하여 상기 캐핑층을 제거하고, 상기 캐핑층이 제거된 상기 강유전체층에 스퍼터링을 이용하여 50 nm 두께의 IGZO층을 형성하였다.
단계 4: 스퍼터링을 이용하여 상기 IGZO층 상에 100 nm 두께의 금(Au)을 증착하여 2단자 저항변화 메모리를 제조하였다.
<실시 예 2> Pt/HZO/IGZO/Pd 구조의 2단자 저항변화 메모리
상기 실시 예 1의 단계 4에서, 금(Au) 대신 팔라듐(Pd)을 증착하는 것을 제외하고 실시 예 1과 동일한 방법을 수행하여 2단자 저항변화 메모리를 제조하였다.
<실시 예 3> Pt/HZO/IGZO/Pt 구조의 2단자 저항변화 메모리
상기 실시 예 1의 단계 4에서, 금(Au) 대신 백금(Pt)을 증착하는 것을 제외하고 실시 예 1과 동일한 방법을 수행하여 2단자 저항변화 메모리를 제조하였다.
<실시 예 4> Pt/HZO/IGZO/Ti-Pt 구조의 2단자 저항변화 메모리
상기 실시 예 1의 단계 4에서, 금(Au) 대신 티타늄 및 백금의 합금(Ti-Pt)을 증착하는 것을 제외하고 실시 예 1과 동일한 방법을 수행하여 2단자 저항변화 메모리를 제조하였다.
<비교 예1> Pt/HZO/IGZO 구조의 2단자 저항변화 메모리
상기 실시 예 1에서, 단계 4를 수행하지 않는 것을 제외하고 실시 예 1과 동일한 방법을 수행하여 Pt/HZO/IGZO 구조의 2단자 저항변화 메모리를 제조하였다.
<비교 예2> Pt/HZO/TiN 구조의 2단자 저항변화 메모리
상기 실시 예 1에서, 단계 3 및 4를 수행하지 않고, 스퍼터링을 이용하여 상기 HZO상에 100 nm 두께의 질화티타늄(TiN)을 증착하는 것으로 달리하여 것을 제외하고 실시 예 1과 동일한 방법을 수행하여 Pt/HZO/TiN 구조의 2단자 저항변화 메모리를 제조하였다.
<실험예 1> HZO의 분극 특성
본 발명의 실시 예에 따라 제조된 2단자 저항변화 메모리에서의 강유전체층의 분극 특성을 확인하기 위하여 실시 예 1에서 제조한 2단자 저항변화 메모리의 용량-전압 특성을 측정하였으며, 그 결과를 도 6에 나타내었다.
도 6에 나타난 바와 같이, 실시 예 1에서 제조한 2단자 저항변화 메모리는 강유전체에 의해 소위 나비 모양(butterfly shape)이라 불리는 그래프 모양이 나타남을 알 수 있으며, 이를 통해 실시 예 1에서 제조한 2단자 저항변화 메모리에 사용한 강유전체층이 -2V 내지 +2V 전압범위에서 강유전성이 나타남을 알 수 있다.
<실험예 2> 2단자 저항변화 메모리의 저항변화 특성 및 정류 특성 비교
본 발명의 실시 예 및 비교예에 따라 제조된 2단자 저항변화 메모리의 저항변화 특성 및 정류 특성을 비교하기 위하여 실시 예 1 및 비교 예1에서 제조한 2단자 저항변화 메모리의 전압-전류 특성을 측정하였으며, 그 결과를 도 7에 나타내었다.
도 7에서 비교한 바와 같이, 실시 예 1의 경우, 음의 전압영역에서 저항이 커 정류 특성이 나타나는 것을 알 수 있고, 양의 전압 영역에서는 저항변화 특성이 나타나는 것을 알 수 있다.
또한, 비교 예1(금속-강유전체-반도체 구조)에서는 정류 특성이 나타나지 않거나 미비한 반면, 실시 예 1(금속-강유전체-반도체-금속)에서의 정류 특성이 보다 우수한 것을 알 수 있다.
<실험예 3> 제 2 금속 종류에 따른 정류 특성평가
본 발명의 실시 예에 따라 제조된 2단자 저항변화 메모리의 정류 특성을 평가하기 위해 실시 예 1 내지 4에서 제조한 2단자 저항변화 메모리의 전압-전류 특성을 측정하였으며, 그 결과를 도 8에 나타내었다.
도 8에 나타난 바와 같이, 실시 예 1 내지 3은 정류 특성이 나타나는 반면, 실시 예 4는 정류 특성이 나타나지 않거나 미비한 것을 알 수 있다.
이는 실시 예 1 내지 3은 강유전체층과 접하는 제 1 금속으로 백금(Pt)을 사용하고 반도체층과 접하는 제 2 금속으로 상기 백금(Pt)와 일함수가 같거나 큰 금(Au), 팔라듐(Pd) 또는 백금(Pt)을 사용하여 상기 IGZO반도체층 및 제 2 금속층 사이에 쇼트키 접촉(schottky contact)을 형성한 반면, 실시 예 4는 강유전체층과 접하는 제 1 금속으로 백금(Pt)을 사용하고 반도체층과 접하는 제 2 금속으로 상기 백금(Pt)와 일함수가 작은 티타늄 및 백금의 합금(Ti-Pt)을 사용했기 때문에, 상기 IGZO반도체층 및 Ti-Pt 금속층 사이에 오믹 접촉(omic contact)했기 때문인 것으로 볼 수 있다.
이를 통해, 보다 우수한 자가 정류 특성을 확보하기 위해서는 제 1 금속 대비 제 2 금속의 일함수가 같거나 커야함을 알 수 있다.
1: 크로스포인트 어레이 구조의 메모리 시스템
10: 제 1 금속층
20: 강유전체층
30: 반도체층
40: 제 2 금속층
100: 2단자 저항변화 메모리
200, 201, 202, 203, 204: 제 1 워드 라인
300, 301, 302, 303, 304: 제 2 워드 라인
400, 401, 402, 403, 404: 비트 라인
500: 제 1 메모리 셀
501: 제 1 강유전체층
502: 제 1 반도체층
600: 제 2 메모리 셀
601: 제 2 강유전체층
602: 제 2 반도체층
10: 제 1 금속층
20: 강유전체층
30: 반도체층
40: 제 2 금속층
100: 2단자 저항변화 메모리
200, 201, 202, 203, 204: 제 1 워드 라인
300, 301, 302, 303, 304: 제 2 워드 라인
400, 401, 402, 403, 404: 비트 라인
500: 제 1 메모리 셀
501: 제 1 강유전체층
502: 제 1 반도체층
600: 제 2 메모리 셀
601: 제 2 강유전체층
602: 제 2 반도체층
Claims (17)
- 제 1 금속층;
상기 제 1 금속층 상에 배치되며, 1 내지 15 nm의 두께를 갖는 강유전체층;
상기 강유전체층 상에 배치되는 반도체층; 및
상기 반도체층 상에 배치되는 제 2 금속층;을 포함하고,
상기 반도체층은 상기 강유전체층과 접하는 일면에 배치되는 저항변화층을 포함하며,
상기 저항변화층은 상기 강유전체층의 극성 방향이 상기 반도체층을 향할 경우, 전자가 축적되는 축적 상태(accumulation)로 형성됨에 따라 전자 터널링 장벽의 두께가 감소하여 저항이 작아지고, 상기 강유전체층의 극성 방향이 상기 제1 금속층을 향할 경우, 전자가 공핍되는 공핍 상태(depletion)로 형성됨에 따라 상기 전자 터널링 장벽의 두께가 증가하여 상기 저항이 증가되는 2단자 저항변화 메모리.
- 제 1 항에 있어서,
상기 강유전체층은 하프늄 산화물을 포함하는 것을 특징으로 하는 2단자 저항변화 메모리.
- 제 2 항에 있어서,
상기 하프늄 산화물은 하기 화학식 1로 표시되는 물질인 것을 특징으로 하는 2단자 저항변화 메모리:
<화학식 1>
Hf1-xMxO2
(0.01 ≤ x ≤ 0.99, 상기 M은 지르코늄(Zr), 실리콘(Si), 알루미늄(Al), 이트듐(Y), 스트론튬(Sr), 란타넘(La) 및 가돌리늄(Gd) 중 하나 이상임).
- 제 2 항에 있어서,
상기 하프늄 산화물은 결정형 하프늄 산화물인 것을 특징으로 하는 2단자 저항변화 메모리.
- 제 1 항에 있어서,
상기 반도체층은 N형 반도체로 이루어진 것을 특징으로 하는 2단자 저항변화 메모리.
- 삭제
- 삭제
- 제 1 항에 있어서,
상기 2단자 저항변화 메모리는 자가 정류 기능을 갖는 것을 특징으로 하는 2단자 저항변화 메모리.
- 제 1 항에 있어서,
상기 반도체층 및 제 2 금속층 계면은 쇼트키 장벽(schottky barrier)을 갖는 것을 특징으로 하는 2단자 저항변화 메모리.
- 제 1 항에 있어서,
상기 제 1 금속층의 일함수는 상기 제 2 금속층의 일함수와 같거나 보다 작은 것을 특징으로 하는 2단자 저항변화 메모리.
- 제 1 항에 있어서,
상기 제 1 금속층은 일함수가 3.5 eV 내지 4.5eV인 금속으로 이루어지고,
상기 반도체층은 In-Ga-Zn 산화물(IGZO)로 이루어지고,
상기 제 2 금속층은 일함수가 4.5eV 내지 5eV인 금속으로 이루어진 것을 특징으로 하는 2단자 저항변화 메모리.
- 제 1 금속층 상에 1 내지 15 nm 두께의 강유전체층을 형성하는 단계;
상기 강유전체층 상에 캐핑층을 형성한 후 열처리하는 단계;
상기 캐핑층을 제거한 후 상기 강유전체층 상에 반도체층을 형성하는 단계; 및
상기 반도체층 상에 제 2 금속층을 형성하는 단계;를 포함하고,
상기 반도체층은 상기 강유전체층과 접하는 일면에 배치되는 저항변화층을 포함하며,
상기 저항변화층은 상기 강유전체층의 극성 방향이 상기 반도체층을 향할 경우, 전자가 축적되는 축적 상태(accumulation)로 형성됨에 따라 전자 터널링 장벽의 두께가 감소하여 저항이 작아지고, 상기 강유전체층의 극성 방향이 상기 제1 금속층을 향할 경우, 전자가 공핍되는 공핍 상태(depletion)로 형성됨에 따라 상기 전자 터널링 장벽의 두께가 증가하여 상기 저항이 증가되는 2단자 저항변화 메모리의 제조방법.
- 제 12 항에 있어서,
상기 캐핑층은 Pt, Ta, TaN, TaSiN, Ta/TaN, W, WN, WSiN, Ti, TiN, TiSiN aㅁ, Ti/TiN 중에서 선택되는 1종 이상으로 이루어진 것을 특징으로 하는 2단자 저항변화 메모리의 제조방법.
- 제 12 항에 있어서,
상기 열처리는 600℃ 내지 900℃에서 수행하는 것을 특징으로 하는 2단자 저항변화 메모리의 제조방법.
- 제 12 항에 있어서,
상기 2단자 저항변화 메모리의 제조방법은 자가 정류기능을 갖는 2단자 저항변화 메모리를 제조하는 것을 특징으로 하는 2단자 저항변화 메모리의 제조방법.
- 복수 개가 제 1 방향으로 이격 배치되는 제 1 워드 라인;
상기 워드 라인 상에 배치되며, 복수 개가 제 1 방향과 수직하는 제 2 방향으로 이격 배치되는 비트 라인(Bit Line);
복수 개가 상기 제 1 워드 라인 및 비트 라인의 교차점 각각에 배치되며, 상기 비트라인에서 상기 제 1 워드 라인방향으로 적층되는 제 1 반도체층 및 1 내지 15 nm의 두께를 갖는 제 1 강유전체층을 포함하는 제 1 메모리 셀;
상기 비트 라인 상에 배치되며, 복수 개가 제 1 방향으로 이격 배치되는 제 2 워드 라인(Word Line); 및
복수 개가 상기 비트 라인 및 제 2 워드 라인의 교차점 각각에 배치되며, 상기 비트라인에서 상기 제 2 워드 라인 방향으로 적층되는 제 2 반도체층 및 1 내지 15 nm의 두께를 갖는 제 2 강유전체층을 포함하는 제 2 메모리 셀;을 포함하고,
상기 제 1 메모리 셀 및 제 2 메모리 셀은 자가 정류 기능을 수행하고,
상기 제1 반도체층은 상기 제1 강유전체층과 접하는 일면에 배치되는 제1 저항변화층을 포함하며,
상기 제1 저항변화층은 상기 제1 강유전체층의 극성 방향이 상기 제1 반도체층을 향할 경우, 전자가 축적되는 축적 상태(accumulation)로 형성됨에 따라 제1 전자 터널링 장벽의 두께가 감소하여 제1 저항이 작아지고, 상기 제1 강유전체층의 극성 방향이 상기 제1 워드 라인을 향할 경우, 전자가 공핍되는 공핍 상태(depletion)로 형성됨에 따라 상기 제1 전자 터널링 장벽의 두께가 증가하여 상기 제1 저항이 증가되고,
상기 제2 반도체층은 상기 제2 강유전체층과 접하는 일면에 배치되는 제2 저항변화층을 포함하며,
상기 제2 저항변화층은 상기 제2 강유전체층의 극성 방향이 상기 제2 반도체층을 향할 경우, 전자가 축적되는 축적 상태(accumulation)로 형성됨에 따라 제2 전자 터널링 장벽의 두께가 감소하여 제2 저항이 작아지고, 상기 제2 강유전체층의 극성 방향이 상기 제2 워드라인을 향할 경우, 전자가 공핍되는 공핍 상태(depletion)로 형성됨에 따라 상기 제2 전자 터널링 장벽의 두께가 증가하여 상기 제2 저항이 증가되는 것을 특징으로 하는 크로스포인트 어레이 구조의 메모리 시스템.
- 제 16 항에 있어서,
상기 제 1 메모리 셀은 상기 비트라인에서 상기 제 1 워드 라인방향으로 적층되는 제 1-1 금속층, 1 내지 15 nm의 두께를 갖는 제 1 강유전체층, 제 1 반도체층 및 제 1-2 금속층을 포함하고,
상기 제 2 메모리 셀은 상기 비트라인에서 상기 제 2 워드 라인 방향으로 적층되는 제 2-1 금속층, 1 내지 15 nm의 두께를 갖는 제 2 강유전체층, 제 2 반도체층 및 제 2-2 금속층을 포함하는 것을 특징으로 하는 크로스포인트 어레이 구조의 메모리 시스템.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200040390A KR102272796B1 (ko) | 2020-04-02 | 2020-04-02 | 2단자 저항변화 메모리 및 이의 제조방법, 이를 포함하는 크로스포인트 어레이 구조의 메모리 시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200040390A KR102272796B1 (ko) | 2020-04-02 | 2020-04-02 | 2단자 저항변화 메모리 및 이의 제조방법, 이를 포함하는 크로스포인트 어레이 구조의 메모리 시스템 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR102272796B1 true KR102272796B1 (ko) | 2021-07-05 |
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| KR1020200040390A KR102272796B1 (ko) | 2020-04-02 | 2020-04-02 | 2단자 저항변화 메모리 및 이의 제조방법, 이를 포함하는 크로스포인트 어레이 구조의 메모리 시스템 |
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-
2020
- 2020-04-02 KR KR1020200040390A patent/KR102272796B1/ko active IP Right Grant
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