KR20220074677A - 반도체 소자 - Google Patents

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KR20220074677A
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허진성
문태환
배학열
남승걸
김상욱
이광희
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Abstract

복수 개의 반도체 소자를 포함하는 반도체 장치가 제공된다. 반도체 소자는 두 개의 전극 사이에, 강유전층, 전도성 금속 산화물층, 및 반도체층을 포함을 포함할 수 있다. 전도성 금속 산화물층은 강유전층과 반도체층 사이에 배치될 수 있다. 강유전층, 전도성 금속 산화물층, 및 반도체층은 모두 금속 산화물을 포함할 수 있다. 전도성 금속 산화물층은 인듐 산화물, 아연 산화물, 주석 산화물, 및 이들의 조합으로 이루어진 군에서 선택되는 하나 또는 둘 이상을 포함할 수 있다.

Description

반도체 소자 {SEMICONDUCTOR Device}
강유전층, 전도성 금속 산화물층, 및 반도체층을 포함하는 반도체 소자 및 이를 포함하는 반도체 장치에 관한 것이다.
전자 제품의 경박 단소화 경향에 따라 반도체 소자의 고집적화에 대한 요구가 증가하고 있다. 이에 다양한 형태의 반도체 소자가 제시되고 있으며, 일례로 강유전층을 포함하는 반도체 소자를 들 수 있다.
저전력 구동 가능하고, 높은 집적도를 갖는 반도체 소자 및 이를 포함하는 장치에 관한 것이다.
일 실시예에 따른 반도체 소자는
제 1 전극, 제 1 전극과 이격되어 배치되는 제 2 전극, 강유전층, 전도성 금속 산화물층, 및 반도체층을 포함하고, 강유전층, 전도성 금속 산화물층, 및 반도체층은 제 1 전극과 제 2 전극 사이에 배치될 수 있다. 전도성 금속 산화물층은 장유전층에 인접하여 배치될 수 있으며, 예를 들어 강유전층과 반도체층 사이에 배치될 수 있다.
강유전층은 제 1 전극과 제 2 전극의 전계 방향에 따라 분극 방향이 제어되고, 반도체층은 강유전체의 분극 방향에 따라 공핍 영역과 축적 영역이 형성될 수 있다.전도성 금속 산화물층은 반도체 소자 내의 전류 흐름을 방해하지 않으면서, 강유전층의 결정 방향을 제어할 수 있다.
전도성 금속 산화물층은 강유전층의 원하는 결정 방향과 동일 또는 유사한 결정 방향을 가질 수 있다. 예를 들어, 전도성 금속 산화물층은 (111) 및/또는 (001)의 결정 방향을 가질 수 있다.
강유전층과 전도성 금속 산화물층은 격자 상수의 차이가 작을 수 있다.
전도성 금속 산화물층은 인듐 산화물, 아연 산화물, 주석 산화물, 및 이들의 조합으로 이루어진 군에서 선택되는 하나 또는 둘 이상을 포함할 수 있다. 예를 들어, 전도성 금속 산화물층은 인듐 갈륨 아연 산화물(IGZO), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 아연 산화물(ZnO), 주석 산화물(SnO2), 인듐 산화물(In2O3) 및 이들의 조합으로 이루어진 군에서 선택되는 하나 또는 둘 이상을 포함할 수 있다.
전도성 금속 산화물층은 전기전도도가 100S/cm 이상일 수 있다.
강유전층은 MO2(여기서, M은 Hf, Zr 또는 이들의 조합이다)로 표현되는 물질을 포함할 수 있다. 또한, 강유전층은 MO2(여기서, M은 Hf, Zr 또는 이들의 조합이다)로 표현되는 물질을 모재 물질(base material)로 포함하고, C, Si, Ge, Sn, Pb, Al, Y, La, Gd, Mg, Ca, Sr Ba, Ti, Zr, Hf 및 이들의 조합으로 이루어진 군에서 하나 또는 둘 이상 선택되는 도펀트 물질(dopant material)을 더 포함할 수 있다.
또한, 강유전층은 사방정계(orthorhombic) 결정상을 포함할 수 있고, (111) 및/또는 (001)의 결정 방향을 가질 수 있다.
반도체층은 Ⅲ-Ⅴ족 화합물 반도체, 유기 반도체, 금속 산화물 반도체, 이차원 물질, 전이 금속 디칼코게나이드(transition metal dichalcobenide), 및/또는 양자점을 포함할 수 있다. 예를 들어, 반도체층은 인듐 산화물(In2O3), 아연 산화물(ZnO), 주석 산화물(SnO2), 바나듐 산화물(VO2), 티타늄 산화물(TiO2), 구리 산화물(Cu2O), 및/또는 텅스텐 산화물(WO3)을 포함할 수 있다.
반도체층은 에너지 밴드갭이 5.0eV 이하일 수 있다.
강유전층, 전도성 금속 산화물층, 및 반도체층은 모두 금속 산화물일 수 있다.
반도체층과 강유전층을 포함하는 반도체 소자 및 이를 포함하는 반도체 장치가 제공될 수 있다. 이러한 반도체 소자는 저전력 구동 가능하고, 향상된 집적도를 구현할 수 있으며, 전자 장치의 소형화에 기여할 수 있다.
도 1은 실시예에 따른 복수 개의 반도체 소자를 포함하는 반도체 장치의 등가 회로도이다.
도 2는 일 실시예에 따른 반도체 소자의 모식도이다.
도 3a 내지 도 4c는 일 실시예에 따른 반도체 소자 내 강유전층과 반도체층의 분극 상태 및 에너지 상태에 대한 모식도이다
도 5a는 일 실시예에 따른 반도체 장치에 대한 사시도이고, 도 5b는 도 5a의 반도체 장치의 1X-1X' 및 1Y-1Y'선을 따라 자른 단면도이다.
도 6은 다른 실시예에 따른 반도체 장치의 단면도이다.
도 7은 또 다른 실시예에 따른 반도체 장치의 모식도이다.
본 명세서에서 사용되는 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 기술적 사상을 한정하려는 의도가 아니다. "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위/아래/좌/우에 있는 것뿐만 아니라 비접촉으로 위/아래/좌/우에 있는 것도 포함할 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가지다" 등의 용어는 특별히 반대되는 기재가 없는 한 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품, 성분, 재료 또는 이들을 조합한 것이 존재함을 나타내려는 것이지, 하나 또는 그 이상의 다른 특징들이나, 숫자, 단계, 동작, 구성 요소, 부품, 성분, 재료 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
"제 1", "제 2", "제 3" 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 하나의 구성 요소를 다른 구성요소로부터 구별하는 목적으로만 사용되며, 구성 요소의 순서, 종류 등이 한정되는 것은 아니다. 또한, "유닛", "수단", "모듈", "..부" 등의 용어는 어떤 하나의 기능이나 동작을 처리하는 포괄적인 구성의 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성 요소를 지칭하며, 도면상에서 각 구성 요소의 크기(층, 영역 등의 폭, 두께 등)는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
반도체 장치는 이격된 두 개의 전극 라인이 크로스 포인트를 갖는 3차원 구조일 수 있으며, 크로스 포인트에 메모리(memory)적 특성을 갖는 반도체 소자를 포함할 수 있다.
도 1은 실시예에 따른 복수 개의 반도체 소자를 포함하는 반도체 장치의 등가 회로도이다. 도 1을 참고하면, 반도체 장치(100)는 제 1 방향(X 방향)으로 상호 평행하게 연장되는 복수의 제 1 전극 라인들(WL1, WL2)을 포함할 수 있다. 또한, 반도체 장치(100)는 제 1 전극 라인들(WL1, WL2)과 제 3 방향(Z 방향)으로 이격되어, 제 2 방향으로 상호 평행하게 연장되는 제 2 전극 라인들(BL1, BL2, BL3, BL4)을 포함할 수 있다. 반도체 소자(MC)는 제 1 전극 라인(WL1, WL2)과 제 2 전극 라인(BL1, BL2, BL3, BL4) 사이에 배치될 수 있다. 구체적으로, 반도체 소자(MC)들은 제 1 전극 라인(WL1, WL2)과 제 2 전극 라인(BL1, BL2, BL3, BL4)과 전기적으로 연결되면서, 이들 라인들 사이의 교차점에 각각 배치될 수 있다.
또한, 반도체 소자(MC)는 서로 전기적으로 연결되는 메모리 요소(ME)와 선택 요소(SW)를 포함할 수 있다. 예를 들어, 메모리 요소(ME)와 선택 요소(SW)는 제 3 방향(Z 방향)을 따라 직렬로 연결되어 배치될 수 있으며, 선택 요소(SW)는 제 1 전극 라인(WL1, WL2)과 제 2 전극 라인(BL1, BL2, BL3, BL4) 중 하나에 전기적으로 연결되고, 메모리 요소(ME)는 다른 전극 라인에 전기적으로 연결될 수 있다.
반도체 장치(100)의 구동 방법에 대하여 간단히 설명하면, 제 1 전극 라인(WL1, WL2)과 제 2 전극 라인(BL1, BL2, BL3, BL4)을 통해 반도체 소자(MC)의 메모리 요소(ME)에 전압이 인가되고 전류가 흐를 수 있다. 구체적으로, 제 1 전극 라인(WL1, WL2) 및 제 2 전극 라인(BL1, BL2, BL3, BL4)의 선택에 의해 임의의 반도체 소자(MC)가 어드레스될 수 있고, 제 1 전극 라인(WL1, WL2) 및 제 2 전극 라인(BL1, BL2, BL3, BL4) 사이에 소정의 신호를 인가하여, 반도체 소자(MC)를 프로그래밍할 수 있다. 또한, 제 2 전극 라인(BL1, BL2, BL3, BL4)을 통하여 전류 값을 측정함으로써, 해당 반도체 소자(MC)의 저항값에 따른 정보, 즉 프로그래밍된 정보를 판독할 수 있다.
메모리 요소(ME)는 정보를 저장하는 역할을 수행할 수 있다. 예를 들어, 메모리 요소(ME)는 강유전체(ferroelectrics)를 포함할 수 있다. 강유전체(ferroelectrics)는 외부에서 전기장이 가해지지 않아도 내부의 전기 쌍극자 모멘트가 정렬하여 자발적인 분극(polarizatiion)을 유지하는 강유전성(ferroelectricity)을 갖는 물질이다. 다른 말로, 강유전체(ferroelectrics)는 일정 전압을 걸어준 후 전압을 다시 0V로 가져가도 물질 내에 분극값(polarization)(또는 전기장)이 반영구적으로 남아 있는 물질이다. 인가 전압에 따라 분극값이 히스테리시스(hysteresis)를 보이는 강유전체의 이러한 특성을 통해, 반도체 소자(MC)를 프로그래밍할 수 있다..
또한, 선택 요소(SW)은 해당 선택 요소(SW)와 전기적으로 연결된 메모리 요소(ME)에 대한 전류의 흐름을 제어하여, 해당 반도체 소자(MC)를 선택(어드레싱)하는 역할을 수행할 수 있다.
한편, 선택 요소(SW)와 메모리 요소(ME)가 별개의 소자로 구성되는 경우, 반도체 장치의 집적도를 높이는 데 한계 요인이 될 수 있다. 실시예와 달리, 비교예의 경우, 선택 요소(SW)로는 PN 다이오드 또는 기타 스위치 소자가 사용될 수 있는데, 이 경우, 이러한 소자와 메모리 요소를 전기적으로 연결시키는 별도의 단자(terminal)가 요구될 수 있기 때문이다.
일 실시예에 따르면, 반도체 소자(MC)는 두 개의 전극 사이에 강유전층과 반도체층을 포함하여, 집적도가 향상된 반도체 장치(100)가 제공될 수 있다. 구체적으로, 반도체 소자(MC)는 강유전층을 메모리 요소로 사용하고, 반도체층을 통해 강유전층에 대한 전류의 흐름을 제어할 수 있다. 이러한 반도체 소자(MC)는 강유전층과 반도체층 사이에 별도의 단자(terminal)가 불필요하여 반도체 장치(100)의 집적도가 향상될 수 있다.
도 2는 일 실시예에 따른 반도체 소자의 모식도이고, 도 3과 도 4는 반도체 소자 내 강유전층과 반도체층의 분극 상태 및 에너지 상태에 대한 모식도이다. 도 2를 참고하면, 반도체 소자(D1)는 두 전극(10,20) 사이에 강유전층(30)과 반도체층(50)을 포함할 수 있다. 도 3a를 참고하면, 강유전층(30)의 항전계(Ec, Coercive Field) 절대값 이상의 양의 전압을 두 전극(10,20) 사이에 인가하면, 강유전층(30) 내에 두 전극(10,20) 사이의 전계 방향에 대응하는 제 1 방향의 분극이 형성되고, 인가 전계 제거시에도 강유전층(30)은 제 1 분극 방향의 잔류분극값을 유지할 수 있다. 이 때, 강유전층(30)은 데이터 "O"이 기입된 상태(또는, 정보가 기입된 상태, "on" 상태)로 정의될 수 있다. 마찬가지로, 도 4a를 참고하면, 강유전층(30)의 항전계(Ec) 절대값 이상의 음의 전압을 두 전극(10,20) 사이에 인가하면, 강유전층(30) 내에 두 전극(10,20) 사이의 전계 방향에 대응하는 제 2 방향의 분극이 형성되고, 인가된 전계 제거시에도 강유전층(30)은 제 2 분극 방향의 잔류분극값을 유지할 수 있다. 이 때, 강유전층(30)은 데이터 "1"이 기입된 상태(또는 정보가 소거된 상태, "off" 상태)로 정의될 수 있다.
한편, 도 3a와 도 4a를 참고하면, 강유전층(30)의 이러한 분극 상태에 따라, 반도체층(50)은 강유전체막(20)과 접하는 영역에서 다수 캐리어인 전자들이 없는 공핍 영역(depletion region) 또는 전자들이 축적된 축적 영역(accumulation region)이 형성될 수 있다. 이러한 공핍/축적 영역에 의해 반도체층(50)은 강유전층(30)에 대한 전류 흐름을 제어할 수 있다. 구체적으로, 도 3b를 참고하면, 강유전층(30)에 데이터 "0"이 기입된 상태(도 3a)에서는 반도체층(50)의 에너지 밴드가 높아질 수 있다. 이와 달리, 도 4b를 참고하면, 강유전층(30)에 데이터 "1"이 기입된 상태(도 3b)에서는 반도체층(50)의 에너지 밴드가 낮아질 수 있다.
따라서, 강유전층(30)의 항전계(Ec) 절대값보다 작은 전압을 인가하여 강유전층(30)의 데이터를 판독할 때, 강유전층(30)에 데이터 "0"이 기입된 상태(도 3a)에서는 강유전층(30)과 반도체층(50) 사이의 전위 장벽(t)이 상대적으로 낮아 강유전층(30)과 반도체층(50) 사이에 전류가 쉽게 흐를 수 있다(도 3c). 또한, 강유전층(30)에 데이터 "1"이 기입된 상태(도 4a)에서는 강유전층(30)과 반도체층(50) 사이의 전위 장벽(t')이 상대적으로 높아 강유전층(30)과 반도체층(50) 사이에 전류 흐름이 방해/억제될 수 있다(도 4c). 이러한 동작을 통해, 반도체 소자(D1)는 저장된 데이터를 판독할 수 있다.
강유전층(30)은 하프늄계 산화물과 같은 fluorite계 물질을 포함할 수 있다. 하프늄계 산화물은 수nm 수준의 매우 얇은 박막에서도 강유전성을 가지고, 반도체 공정에 친화적이어서, 반도체 소자의 집적화와 소형화에 기여할 수 있다.
하프늄계 산화물과 같은 fluorite계 물질은 사방정계 결정상에서 강유전성을 가질 수 있는데, 결정상의 결정 방향이 강유전체의 강유전성에 큰 영향을 미칠 수 있다. 예를 들어, (001) 또는 (111) 결정 방향을 갖는 fluorite계 물질은 무작위(random)적인 결정 방향을 갖는 경우에 비해 높은 분극 효율(Peff)을 가질 수 있다.
이에, 일 실시예에 따른 반도체 소자(D1)은 강유전층(30)의 결정 방향을 제어할 수 있으면서 소자 내의 전류 흐름을 방해하지 않는 전도성 금속 산화물층(40)을 더 포함할 수 있다.
전도성 금속 산화물층(40)은 강유전층(30)과 인접하게 배치될 수 있다. 예를 들어, 전도성 금속 산화물층(40)은 강유전층(30)과 반도체층(50) 사이에 배치될 수 있다.
전도성 금속 산화물층(40)은 강유전층(30)의 원하는 결정 방향과 동일 또는 유사한 결정 방향을 가질 수 있다. 예를 들어, 전도성 금속 산화물층(40)은 (111) 및/또는 (001) 결정 방향을 가질 수 있다. 구체적으로, 전도성 금속 산화물층(40)은 기판(예를 들어, 제 1,2 전극(10,20) 또는 반도체층(50))의 법선 방향으로 (111) 및/또는 (001) 결정 방향이 정렬된 결정을 전체 결정 중 지배적(dominant)인 비율(모든 결정상 중 가장 큰 비율 또는 상위 비율)로 포함할 수 있다. 예를 들어, 전도성 금속 산화물층(40)은 (111) 및/또는 (001) 결정 방향이 정렬된 결정을 전체 결정 중 20% 이상, 25% 이상, 30% 이상, 40% 이상, 45% 이상, 90% 이하, 85% 이하, 80% 이하, 75% 이하, 70% 이하, 65% 이하, 60% 이하, 또는 55% 이하로 포함할 수 있다.
전도성 금속 산화물층(40)은 강유전층(30)과 격자 상수의 차이가 작을 수 있다. 예를 들어, 전도성 금속 산화물층(40)과 강유전층(30)은 격자 상수의 차이가 10% 이하, 8% 이하, 6% 이하, 5% 이하, 3% 이하일 수 있다.
전도성 금속 산화물층(40)은 인듐 산화물, 아연 산화물, 주석 산화물, 및 이들의 조합으로 이루어진 군에서 선택되는 하나 또는 둘 이상을 포함할 수 있다. 이러한 산화물은 강유전층(예를 들어, 하프늄계 산화물)과 유사한 구조를 가져 계면 저항이 적을 수 있다. 예를 들어, 전도성 금속 산화물층(40)은 인듐 갈륨 아연 산화물(IGZO), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 아연 산화물(ZnO), 주석 산화물(SnO2), 인듐 산화물(In2O3) 및 이들의 조합으로 이루어진 군에서 선택되는 하나 또는 둘 이상을 포함할 수 있다.
전도성 금속 산화물층(40)은 전기전도도가 100S/cm 이상일 수 있다. 예를 들어, 전도성 금속 산화물층(40)의 전기전도도는 500S/cm 이상, 1000S/cm 이상, 1500S/cm 이상, 2000S/cm 이상, 2500S/cm 이상, 3000S/cm 이상, 3500S/cm 이상, 4000S/cm 이상, 4500S/cm 이상, 또는 5000S/cm 이상일 수 있다.
강유전층(30)은 MO2(여기서, M은 Hf, Zr 또는 이들의 조합이다)로 표현되는 물질을 포함할 수 있다. 또한, 강유전층(30)은 MO2(여기서, M은 Hf, Zr 또는 이들의 조합이다)로 표현되는 물질을 모재 물질(base material)로 포함하고, C, Si, Ge, Sn, Pb, Al, Y, La, Gd, Mg, Ca, Sr Ba, Ti, Zr, Hf 및 이들의 조합으로 이루어진 군에서 하나 또는 둘 이상 선택되는 도펀트 물질(dopant material)을 더 포함할 수 있다.
또한, 강유전층(30)은 사방정계(orthorhombic) 결정상을 포함할 수 있다. 예를 들어, 강유전층(30)은 사방정계 결정상, 정방정계 결정상 등 여러 결정상을 포함할 수 있으나, 사방정계 결정상을 지배적(dominemnt)으로(모든 결정상 중 가장 큰 비율 또는 상위 비율)로 포함할 수 있다. 결정상 분포는 당업계에 알려진 방법으로 확인될 수 있으며, 예를 들어, TEM(Transmission electron microscopy), GIXRD(Grazing Incidence X-ray Diffraction) 등이 사용될 수 있다.
강유전층(30)은 (111) 및/또는 (001) 결정 방향을 가질 수 있다. 구체적으로, 강유전층(30)은 기판(예를 들어, 제 1,2 전극(10,20), 전도성 금속 산화물층(40), 또는 반도체층(50))의 법선 방향으로 (111) 및/또는 (001) 결정 방향이 정렬된 결정을 전체 결정 중 지배적(dominant)인 비율(모든 결정상 중 가장 큰 비율 또는 상위 비율)로 포함할 수 있다. 예를 들어, (111) 및/또는 (001) 결정 방향이 정렬된 결정은 전체 결정 중 20% 이상, 25% 이상, 30% 이상, 40% 이상, 45% 이상, 90% 이하, 85% 이하, 80% 이하, 75% 이하, 70% 이하, 65% 이하, 60% 이하, 또는 55% 이하일 수 있다.
반도체층(50)은 Ⅲ-Ⅴ족 화합물 반도체, 유기 반도체, 금속 산화물 반도체, 이차원 물질, 전이 금속 디칼코게나이드(transition metal dichalcobenide), 및/또는 양자점을 포함할 수 있다. 반도체층(50)은 인듐 산화물(In2O3), 아연 산화물(ZnO), 주석 산화물(SnO2) 바나듐 산화물(VO2), 티타늄 산화물(TiO2), 구리 산화물(Cu2O), 및/또는 텅스텐 산화물(WO3)을 포함할 수 있고, 이러한 금속 산화물은 도펀트 물질을 더 포함할 수도 있다. 예를 들어, 반도체층(50)은 인듐 갈륨 아연 산화물(IGZO)를 포함할 수 있다.
반도체층(50)은 에너지 밴드갭이 5.0eV 이하일 수 있다. 예를 들어, 반도체층(40)의 에너지 밴드갭은 0.1eV 이상, 0.5eV 이상, 0.8eV 이상, 1.0eV 이상, 5.0eV 이하, 4.5eV 이하, 4.0eV 이하, 3.8eV 이하, 또는 3.5eV 이하일 수 있다.
강유전층(30), 전도성 금속 산화물층(40), 및 반도체층(50)은 모두 금속 산화물일 수 있다. 반도체 소자(D1)는 두 전극(10,20) 사이에 동종 계열의 3층을 포함하여, 층 사이의 계면 저항이 작을 수 있으며, 공정상 용이할 수 있다.
강유전층(30), 전도성 금속 산화물층(40), 및 반도체층(50)은 각각 독립적으로 20nm 이하의 두께를 가질 수 있다. 예를 들어, 강유전층(30), 전도성 금속 산화물층(40), 및 반도체층(50)은 각각 독립적으로 0nm 초과, 1nm 이상, 2nm 이상, 20nm 이하, 18nm 이하, 15nm 이하 또는 10nm 이하의 두께를 가질 수 있다.
제 1 전극(10) 및/또는 제 2 전극(20)은 각각 독립적으로 금속, 금속 질화물, 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 구체적으로, 제 1 전극(10) 및/또는 제 2 전극(20)은 각각 독립적으로 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 니오븀(Nb), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W), 백금(Pt) 등의 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 니오븀 질화물(NbN), 몰리브덴 질화물(MoN), 코발트 질화물(CoN) 텅스텐 질화물(WN) 등의 도전성 금속 질화물, 및/또는 백금 산화물(PtO), 이리듐 산화물(IrO2), 루테늄 산화물(RuO2), 스트론튬 루테늄 산화물(SrRuO3), 바륨 스트론튬 루테늄 산화물((Ba,Sr)RuO3), 칼슘 루테늄 산화물(CaRuO3), 란타늄 스트론튬 코발트 산화물 ((La,Sr)CoO3) 등의 도전성 금속 산화물을 포함할 수 있다.
반도체 소자(D1)는 앞서 설명한 바와 같이 소자의 구동 중에 가변 저항을 가질 수 있다. 예를 들어, 도 3c와 도 4c와 같이 반도체 소자(D1)의 저장 데이터를 판독하는 동작에서 고저항과 저저항을 가질 수 있다. 반도체 소자(D1)의 고저항값과 저저항값의 비는 5.0 이상, 7.0 이상, 또는 10.0 이상일 수 있다.
반도체 소자(D1)는 당업계에 알려진 통상적인 방법에 따라 제조될 수 있다. 예를 들어, 반도체 소자(D1)는 제 1 전극(10) 상에 강유전층(30), 전도성 금속 산화물층(40), 및 반도체층(50)을 순차적으로 형성하고, 그 위에 제 2 전극(20)을 더 형성하여 제조될 수 있다.
제 1, 2 전극(10, 20), 강유전층(30), 전도성 금속 산화물층(40), 및 반도체층(50) 등은 각 구성 요소는 당업계에 알려진 방법을 통해 형성될 수 있다. 이들 구성 요소는 각각 독립적으로 원자층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD), 또는 스퍼터링 등의 증착 방법들을 통하여 원하는 조성과 두께를 갖도록 형성될 수 있다.
강유전층(30), 전도성 금속 산화물층(40), 및 반도체층(50)이 모두 금속 산화물로 이루어진 경우에는, 이들 층들(30,40,50)은 동일한 공정에서 형성될 수 있으므로, 반도체 소자(D1)의 제조가 더 용이할 수 있다. 구체적으로, 제 2 전극(20) 상에 인듐 산화물(In2O3), 아연 산화물(ZnO), 주석 산화물(SnO2) 바나듐 산화물(VO2), 티타늄 산화물(TiO2), 구리 산화물(Cu2O), 및 텅스텐 산화물(WO3)로 이루어진 군에서 선택되는 하나 또는 둘 이상을 포함하는 반도체층(반도체성 금속 산화물층)(50)을 형성하는 단계, 반도체층(반도체성 금속 산화물층)(50) 상에 인듐 갈륨 아연 산화물(IGZO), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 아연 산화물(ZnO), 주석 산화물(SnO2), 인듐 산화물(In2O3) 및 이들의 조합으로 이루어진 군에서 선택되는 하나 또는 둘 이상을 포함하는 전도성 금속 산화물층(40)을 형성하는 단계, 전도성 금속 산화물층(40) 상에 MO2(여기서, M은 Hf, Zr 또는 이들의 조합이다)를 포함하는 강유전층(강유전성 금속 산화물층)(30)을 형성하는 단계, 및 강유전층(강유전성 금속 산화물층)(30) 위에 제 1 전극(10)을 형성하는 단계를 포함하여 제조될 수 있다.
예를 들어, 강유전층(30), 전도성 금속 산화물층(40), 및 반도체층(50)은 원자층 증착(ALD) 방법으로 형성될 수 있다. 원자층 증착(ALD) 방법은 원자 단위로 균일한 층을 형성할 수 있고, 비교적 낮은 온도에서 수행될 수 있다는 장점이 있다. 구체적으로, 강유전층(30), 전도성 금속 산화물층(40), 및 반도체층(50)은 각각 독립적으로 금속 전구체의 공급, 금속 전구체의 퍼징, 반응 가스(예를 들어, 산소 공급원)의 공급 및 반응 가스의 퍼징 단계들로 이루어지는 증착 사이클을 1회 또는 복수 회 반복하여 형성될 수 있다. 구체적으로, 반도체 소자(D1)는 제 2 전극(20) 상에 인듐 전구체, 갈륨 전구체, 아연 전구체 및 산소 공급원을 제공하여 반도체층(반도체성 금속 산화물층, 인듐 갈륨 아연 금속 산화물층)(50)을 형성하는 단계, 반도체층(50) 상에 인듐 전구체, 주석 전구체, 및 산소 공급원을 제공하여 전도성 금속 산화물층(인듐 주석 산화물층)(40)을 형성하는 단계, 및 전도성 금속 산화물층(40) 상에 하프늄 전구체, 지르코늄 전구체, 및 산소 공급원을 제공하고 결정화하여 강유전층(강유전성 금속 산화물층, 하프늄 지르코늄 산화물층)(30)을 형성하는 단계를 포함하여 제조될 수 있다.
인듐 전구체, 갈륨 전구체, 아연 전구체, 주석 전구체, 하프늄 전구체, 및 지르코늄 전구체 등의 금속 전구체는 각각 독립적으로 ARx 로 표현되는 금속 유기 화합물일 수 있다. A는 인듐, 갈륨, 아연, 주석, 하프늄, 및 지르코늄으로 이루어지는 군에서 하나 또는 둘 이상을 포함하는 금속 원소이며, R은 C1 내지 C10 알킬기, C2 내지 C10 알케닐기, 카르보닐기(C=O), 할라이드, C6 내지 C10 아릴기, C6 내지 C10 사이클로알킬기, C6 내지 C10 사이클로알케닐기, (C=O) R(R은 수소 또는 C1 내지 C10 알킬기임), C1 내지 C10 알콕시기, C1 내지 C10 아미디네이트(amidinate), C1 내지 C10 알킬아미드(alkylamides), C1 내지 C10 알킬이미드(alkylimides), -N(Q)(Q')(Q 및 Q'은 서로 독립적으로 C1 내지 C10 알킬기 또는 수소임), Q(C=O)CN(Q는 수소 또는 C1 내지 C10 알킬기임) 및 C1 내지 C10 β-디케토네이트(β-diketonates) 중에서 하나 또는 둘 이상일 수 있고, x는 0 초과 6 이하일 수 있다.
산소 공급원으로는 O3, H2O, O2, N2O, O2 및/또는 플라즈마가 사용될 수 있다.
각 단계에서 공급된 후 반응하지 않은 금속 전구체, 반응 가스(예를 들어, 질화제), 및/또는 이들의 부산물은 퍼징에 의해 제거될 수 있다. 퍼징에는 Ar, He, Ne 등의 불활성 가스 및/또는 N2 가스가 이용될 수 있다.
강유전층(30, 예를 들어, 강유전성 금속 산화물층) 제조시 결정화 단계는 열처리를 통해 이루어질 수 있다. 열처리는 금속 전구체와 산소 공급원의 제공 후 및/또는 제 1 전극(10) 형성 후에 수행될 수 있다.
열처리는 해당 금속 산화물층(30)이 강유전성을 갖도록 하는 온도에서 및/또는 시간동안 수행될 수 있다. 예를 들어, 열처리는 해당 금속 산화물층(30)이 사방정계 결정상을 지배적으로 갖도록 하는 온도하에서 및/또는 시간동안 수행될 수 있다. 예를 들어, 열처리는 400
Figure pat00001
내지 1100
Figure pat00002
에서의 온도에서 수행될 수 있으나, 이에 제한되지 않는다. 열처리는 1 나노초(nano-second)이상, 1 마이크로초(micro-second) 이상, 0.001초 이상, 0.01초 이상, 0.05초 이상, 0.1초 이상, 0.5초 이상, 1초 이상, 3초 이상, 5초 이상, 10분 이하, 5분 이하, 1분 이하, 또는 30초 이하의 시간 동안 수행될 수 있으나, 이에 제한되지 않는다.
다른 측면에 따르면, 앞서 설명한 반도체 소자(D1)을 복수 개 포함하는 반도체 장치가 제공될 수 있다. 도 5a 및 도 5b는 일 실시예에 따른 반도체 장치에 대한 사시도 및 단면도이다. 도 5a 및 도 5b를 참고하면, 반도체 장치(D10)는 기판(101) 상에 제 1 전극 라인층(110L), 제 2 전극 라인층(120L) 및 반도체 소자층(MCL)을 포함할 수 있다.
제 1 전극 라인층(110L)은 제 1 방향(X 방향)으로 상호 평행하게 연장하는 복수의 제 1 전극 라인들(110)을 포함할 수 있다. 제 2 전극 라인층(120L)은 제 1 전극 라인층(110L)과 이격되어 배치되고 제 2 방향으로 상호 평행하게 연장하는 복수의 제 2 전극 라인들(120)을 포함할 수 있다. 제 1 방향과 제 2 방향은 서로 다를 수 있으며, 도 5a의 X 방향과 Y 방향과 같이 서로 수직으로 교차할 수 있으나 이에 제한되지 않는다. 반도체 장치의 구동 측면에서, 제 1 전극 라인들(110)은 워드 라인과 비트 라인 중 하나에 해당할 수 있고, 제 2 전극 라인들(120)은 다른 하나에 해당할 수 있다.
제 1 전극 라인들(110) 및 제 2 전극 라인들(120)은 각각 독립적으로 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 예컨대, 제 1 전극 라인들(110) 및 제 2 전극 라인들(120)은 각각 독립적으로 W, WN, Au, Ag, Cu, Al, TiAlN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다. 또한, 제 1 전극 라인들(110) 및 제 2 전극 라인들(120)은 각각 독립적으로 금속막과, 금속막의 일부 또는 전부를 덮는 도전성 장벽층을 포함할 수 있다. 도전성 장벽층은 예컨대, Ti, TiN, Ta, TaN, 또는 이들의 조합으로 이루어질 수 있다.
반도체 소자층(MCL)은 복수 개의 반도체 소자(D1)를 포함할 수 있다. 반도체 소자(D1)들은 서로 이격되어 배치될 수 있으며, 제 1 전극 라인들(110)과 제 2 전극 라인들(120) 사이에 제 1 전극 라인들(110)과 제 2 전극 라인들(120)이 교차하는 부분들에 배치되는 3차원 구조를 가질 수 있다.
제 1 전극 라인들(110)과, 제 2 전극 라인들(120)은 각각 반도체 소자(D1)의 제 1 전극(10)과 제 2 전극(20)과 전기적으로 연결되거나, 각각 제 1 전극(10)과 제 2 전극(20)과 일체로 형성될 수 있다. 또는, 제1전극(10), 제2전극(20)은 생략될 수도 있다.
제 1 전극 라인들(110) 사이, 제 2 전극 라인들(120) 사이, 및/또는 반도체 소자(D1)들 사이에는 절연층이 더 배치될 수 있다. 구체적으로, 제 1 전극 라인들(110) 사이에 제 1 절연층(130a)이, 반도체 소자층(MCL) 내 이격된 반도체 소자(D1) 사이에 제 2 절연층(130b)이, 제 2 전극 라인들(120) 사이에는 제 3 절연층(130c)이 배치될 수 있다. 제 1 절연층(130a), 제 2 절연층(130b), 및/또는 제 3 절연층(130c)은 산화물 및/또는 질화물을 포함하는 유전체 물질을 포함할 수 있으며, 동일한 물질 또는 서로 다른 물질로 이루어질 수 있다. 또한, 제 1 절연층(130a), 제 2 절연층(130b), 및/또는 제 3 절연층(130c)은 에어갭일 수도 있다. 이 경우 제 1 전극 라인들(110), 제 2 전극 라인들(120), 또는 반도체 소자(D1)와 에어갭 사이에는 절연 라이너(미도시)가 형성될 수 있다.
기판(101)은 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC), 갈륨 비소(GaAs), 인듐 비소(InAs), 인듐포스파이드(InP) 등과 같은 반도체 물질을 포함할 수 있고, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 등과 같은 절연성 물질을 포함할 수도 있다.
반도체 장치(D10)는 기판(101) 상에 층간 절연층(105)을 더 포함할 수 있다. 층간 절연층(105)은 기판(101)과 제 1 전극 라인층(110L) 사이에 배치되어, 이들을 전기적으로 분리하는 역할을 할 수 있다. 층간 절연층(105)은 실리콘옥사이드와 같은 산화물 및/또는 실리콘나이트라이드와 같은 질화물을 포함할 수 있다.
반도체 장치는 반도체 소자층(MCL)을 2개 이상 포함할 수 있다.
도 6을 참조하면, 반도체 장치(D20)는 기판(101) 상에 제 1 전극 라인층(110L), 제 2 전극 라인층(120L), 제 3 전극 라인층(140L), 제 1 반도체 소자층(MCL1), 및 제 2 반도체 소자층(MCL2)을 포함할 수 있다. 제 1 반도체 소자층(MCL1)은 복수개의 제1 반도체 소자(D1-1)을 포함할 수 있고, 제 2 반도체 소자층(MCL2)는 복수개의 제 2 반도체 소자(D1-2)를 포함할 수 있다. 제 1 반도체 소자(D1-1)는 제 1 전극(10-1), 강유전층(30-1), 전도성 금속 산화물층(40-1), 반도체층(50-1) 및 제 2 전극(20-1)을 포함하고, 제 2 반도체 소자(D1-2)는 제 1 전극(10-2), 강유전층(30-2), 전도성 금속 산화물층(40-2), 반도체층(50-2) 및 제 2 전극(20-2)을 포함할 수 있다. 이들 재질은 전술한 제 1 전극(10), 강유전층(30), 전도성 금속 산화물층(40), 반도체층(50) 및 제 2 전극(20)과 실질적으로 동일할 수 있다. 제 1 반도체 소자층(MCL1)은 제 1 전극 라인층(110L)과 제 2 전극 라인층(120L) 사이에 배치되고, 제 2 반도체 소자층(MCL2)는 제 2 전극 라인층(120L)과 제 3 전극 라인층(140L) 사이에 배치될 수 있다. 구체적으로, 제 1 전극 라인층(110L)과 제 3 전극 라인층(140L)은 동일한 방향(제 1 방향, X방향)으로 연장되고, 제 3 방향(Z 방향)으로 서로 이격되어 배치될 수 있다. 또한, 제 2 전극 라인층(120L)은 제 2 방향(Y방향)으로 연장되고, 제 1 전극 라인층(110L)과 제 3 전극 라인층(140L) 사이에, 제 3 방향(Z 방향)으로 서로 이격되어 배치될 수 있다. 제 1 반도체 소자층(MCL1)은 제 1 전극 라인층(110L)과 제 2 전극 라인층(120L) 사이에서 이들이 교차되는 부분에, 제 2 반도체 소자층(MCL2)은 제 2 전극 라인층(120L)과 제 3 전극 라인층(140L) 사이에서 이들이 교차되는 부분에 배치될 수 있다. 반도체 장치(D20)의 구동 측면에서 제 1 전극 라인층(110L) 및 3 전극 라인층(140L)은 워드 라인(또는 비트 라인)이고, 제 2 전극 라인층(120L)은 공통 비트 라인(또는 공통 워드 라인)일 수 있다.
도 6은 두 개의 반도체 소자층(MCL1, MCL2)을 갖는 반도체 장치(D20)를 예시하였으나, 반도체 소자층의 개수 및 전극 라인층의 개수는 원하는 성능 수준에 따라 적절히 조절될 수 있다.
반도체 장치는 기판 상에 구동 회로 영역(미도시)을 더 포함할 수 있다. 구동 회로 영역(미도시)은 반도체 소자(D1-1, D1-2)를 구동하거나, 연산 처리를 하는 주변 회로, 구동 회로, 코어 회로 등의 회로부를 포함할 수 있다. 이러한 회로는 예를 들어, 페이지 버퍼(page buffer), 래치 회로(latch circuit), 캐시 회로(cache circuit), 칼럼 디코더(column decoder), 감지 증폭기(sense amplifier), 데이터 인/아웃 회로(data in/out circuit) 또는 로우 디코더(row decoder) 등을 포함할 수 있다. 또한, 이러한 회로들은 기판과 반도체 소자층(MCL) 사이에 배치될 수 있다. 다시 말해, 기판(101) 상에 구동 회로 영역(미도시)과 반도체 소자층(MCL1, MCL2)이 순차적으로 배치될 수 있고, 이러한 배치 구조는 COP(Cell On Peri) 구조일 수 있다.
도 7을 참조하면, 반도체 장치(D30)는 복수의 절연층(60)과 복수의 제 1 전극(10)이 교대로 반복 적층된 적층 구조물(102)을 포함하고, 이러한 적층 구조물(102)을 관통하도록 강유전층(30), 전도성 금속 산화물층(40), 반도체층(50) 및 제 2 전극(20)이 배치될 수 있다. 구체적으로, 복수 개의 절연층(60)과 복수 개의 제 1 전극(10)은 기판(101) 상에 X-Y 평면을 따라 각각 연장되고, 이들(10,60)은 Z 방향으로 교대로 반복 적층되어 적층 구조물(102)을 형성할 수 있다. 또한, 반도체 장치(D30)는 강유전층(30), 전도성 금속 산화물층(40), 반도체층(50) 및 제 2 전극(20)을 포함하는 셀 스트링(103)을 포함하고, 셀 스트링(103)은 적층 구조물(102)을 관통하도록 배치될 수 있다. 다시 말해, 절연층(60) 및 제 1 전극(10)은 셀 스트링(103)의 주변을 둘러싸도록 배치될 수 있다. 구체적으로, 강유전층(30), 전도성 금속 산화물층(40), 반도체층(50) 및 제 2 전극(20)은 모두 Z 방향으로 연장되어 절연층(60) 및 제 1 전극(10)과 교차될 수 있다. 또한, 셀 스트링(103)의 중심부에는 제 2 전극(20)이 배치되고, 제 2 전극(20)을 둘러싸면서 강유전층(30), 전도성 금속 산화물층(40), 및 반도체층(50)이 배치될 수 있다. 전도성 금속 산화물층(40)은 강유전층(30)과 반도체층(50) 사이에 배치될 수 있다. 반도체 장치(D30)는 셀 스트링(103)을 복수 개 포함할 수 있고, 셀 스트링(103)들은 X-Y 평면상에 이격되어 2차원적으로 배열될 수 있다.
이상에서 실시예들에 대하여 상세하게 설명하였지만 권리범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 권리범위에 속하는 것이다.
MC, D1, D1-1, D1-2 : 반도체 소자
100, D10, D20, D30 : 반도체 장치
10 : 제 1 전극 20 : 제 2 전극
30 : 강유전층 40 : 전도성 금속 산화물층
50 : 반도체층

Claims (23)

  1. 제 1 전극, 상기 제 1 전극과 이격되어 배치되는 제 2 전극, 강유전층, 전도성 금속 산화물층, 및 반도체층을 포함하고,
    상기 강유전층, 전도성 금속 산화물층, 및 반도체층은 상기 제 1 전극과 제 2 전극 사이에 배치되는 반도체 소자.
  2. 제 1항에 있어서,
    상기 전도성 금속 산화물층은 상기 강유전층과 반도체층 사이에 배치되는 반도체 소자.
  3. 제 1항에 있어서,
    상기 강유전층은 상기 제 1 전극과 제 2 전극의 전계 방향에 따라 분극 방향이 제어되고,
    상기 반도체층은 상기 강유전체의 분극 방향에 따라 공핍 영역과 축적 영역이 형성되는 반도체 소자.
  4. 제 1항에 있어서,
    상기 전도성 금속 산화물층은 인듐 산화물, 아연 산화물, 주석 산화물, 및 이들의 조합으로 이루어진 군에서 선택되는 하나 이상을 포함하는 반도체 소자.
  5. 제 1항에 있어서,
    상기 전도성 금속 산화물층은 전기전도도가 100 S/cm 이상인 반도체 소자.
  6. 제 1항에 있어서,
    상기 전도성 금속 산화물층은 (111) 또는 (001) 결정 방향을 지배적으로 갖는 반도체 소자.
  7. 제 1항에 있어서,
    상기 전도성 금속 산화물층과 강유전층은 격자 상수의 차이가 10% 이하인 반도체 소자.
  8. 제 1항에 있어서,
    상기 반도체층은 Ⅲ-Ⅴ족 화합물 반도체, 유기 반도체, 금속 산화물 반도체, 이차원 물질, 전이 금속 디칼코게나이드(transition metal dichalcobenide), 및 양자점으로 이루어진 군에서 선택되는 하나 이상을 포함하는 반도체 소자.
  9. 제 1항에 있어서,
    상기 반도체층은 에너지 밴드갭이 5.0eV 이하인 반도체 소자.
  10. 제 1항에 있어서,
    상기 강유전층은 MO2(여기서, M은 Hf, Zr 또는 이들의 조합이다)로 표현되는 물질을 모재 물질(base material)로 포함하는 반도체 소자.
  11. 제 1항에 있어서,
    상기 강유전층은 MO2(여기서, M은 Hf, Zr 또는 이들의 조합이다)로 표현되는 물질을 모재 물질(base material)로 포함하고,
    C, Si, Ge, Sn, Pb, Al, Y, La, Gd, Mg, Ca, Sr Ba, Ti, Zr, Hf 및 이들의 조합으로 이루어진 군에서 1 종 이상 선택되는 도펀트 물질(dopant material)을 더 포함하는 반도체 소자.
  12. 제 1항에 있어서,
    상기 강유전층은 사방정계 결정상을 포함하는 반도체 소자.
  13. 제 1항에 있어서,
    상기 강유전층은 (111) 또는 (001) 결정 방향을 지배적으로 갖는 반도체 소자.
  14. 제 1항에 있어서,
    상기 강유전층, 전도성 금속 산화물층, 및 반도체층은 모두 금속 산화물로 이루어진 반도체 소자.
  15. 제 1항에 있어서,
    상기 강유전층, 전도성 금속 산화물층, 및 반도체층은 각각 독립적으로 0.1nm 이상이고 20nm 이하의 두께를 갖는 반도체 소자.
  16. 제 1항에 있어서,
    강유전층의 분극 방향에 따라 저항비가 5.0이상인 가변 저항이 발생되는 반도체 소자.
  17. 제 1항에 있어서,
    상기 제 1 전극, 제 2 전극 또는 이들 모두는 금속, 금속 질화물, 금속 산화물, 또는 이들의 조합을 포함하는 반도체 소자.
  18. 제 1항에 있어서,
    메모리 특성을 갖는 반도체 소자.
  19. 기판 상에 형성되며, 상기 기판의 상면에 평행하고 제 1 방향으로 연장되는 복수의 제 1 전극 라인;
    상기 복수의 제 1 전극 라인 상에 형성되며, 상기 기판의 상면에 평행하고 상기 제 1 방향과 다른 제 2 방향으로 연장되는 복수의 제 2 전극 라인; 및
    상기 복수의 제 1 전극 라인과 상기 복수의 제 2 전극 라인 사이에 이들의 교차 지점에 배치되고 제 1항 내지 제 18항 중 어느 한 항의 반도체 소자를 포함하는 제1 반도체 소자;를 포함하는 반도체 장치.
  20. 제 19항에 있어서,
    상기 복수의 제 1 전극 라인 및 제 2 전극 라인 상에 형성되며, 상기 제 1 방향으로 연장되는 복수의 제 3 전극 라인; 및
    상기 복수의 제 2 전극 라인과 상기 복수의 제 3 전극 라인 사이에 이들의 교차 지점에 배치되고 제 1항 내지 제 18항 중 어느 한 항의 반도체 소자를 포함하는 제 2 반도체 소자;를 더 포함하는 반도체 장치
  21. 복수의 절연층과 복수의 제 1 전극이 교대로 반복 적층된 적층 구조물; 및
    강유전층, 전도성 금속 산화물층, 반도체층 및 제 2 전극을 포함하는 셀 스트링을 포함하고,
    상기 셀 스트링은 상기 적층 구조물을 관통하도록 배치된 반도체 장치.
  22. 제 21항에 있어서,
    상기 강유전층, 전도성 금속 산화물층, 반도체층 및 제 2 전극은 적층 구조물을 관통하는 방향으로 연장되면서,
    상기 제 2 전극은 셀 스트링의 중심부에 배치되고, 상기 강유전층, 전도성 금속 산화물층, 및 반도체층은 상기 제 2 전극을 둘러싸도록 배치되는 반도체 장치.
  23. 제 21항에 있어서,
    상기 셀 스트링은 상기 적층 구조물의 평면을 따라 이격되어 배치되는 복수 개의 셀 스트링을 포함하는 반도체 장치.
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