CN110277409B - 铁电存储器件 - Google Patents

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Abstract

本发明公开了一种铁电存储器件。在一个实施例中，所述铁电存储器件包括半导体衬底，设置在所述半导体衬底的第一区域中的NMOS型第一铁电存储单元晶体管，以及设置在所述半导体衬底的与所述第一区域相邻的第二区域中的PMOS型第二铁电存储单元晶体管。所述第一铁电存储单元晶体管的第一栅电极层与所述第二铁电存储单元晶体管的第二栅电极层彼此电连接。

Description

铁电存储器件
相关申请的交叉引用
本申请要求2018年3月16日提交的第10-2018-0031165号韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
本公开的各种实施例总体涉及一种半导体器件，更具体地，涉及一种铁电存储器件。
背景技术
通常，铁电材料是指在没有施加外部电场的状态下具有自发电极化的材料。另外，可以控制铁电材料以保持铁电迟滞曲线上的两种稳定的剩余极化状态之一。在存储器件中可以利用这些特性以非易失性方式储存逻辑信息“0”或“1”。
另一方面，由于剩余极化可以通过施加外部电场而切换，因此已经积极地进行了关于将铁电材料应用于非易失性存储器件的研究。作为应用示例，在具有单个晶体管的单元结构中，非易失性存储器件可以在晶体管的栅极电介质层中使用铁电材料。在非易失性存储器件中，通过经由栅电极层施加偏置到铁电层并在铁电层内部切换极化方向，可以储存不同的信号信息。
发明内容
公开了根据本公开一个方面的铁电存储器件。所述铁电存储器件包括半导体衬底，设置在所述半导体衬底的第一区域中的NMOS型第一铁电存储单元晶体管和设置在所述半导体衬底的与所述第一区域相邻的第二区域中的PMOS型第二铁电存储器单元晶体管。所述第一铁电存储单元晶体管的第一栅电极层与所述第二铁电存储单元晶体管的第二栅电极层彼此电连接。
公开了根据本公开另一方面的铁电存储器件。所述铁电存储器件包括与第一位线和第一源极线连接的NMOS型第一铁电存储单元晶体管，以及与第二位线和第二源极线连接的PMOS型第二铁电存储单元晶体管。所述第一铁电存储单元晶体管和所述第二铁电存储单元晶体管彼此相邻设置并共用字线。
附图说明
图1A和图1B是示意性地示出根据本公开的实施例的铁电存储单元晶体管的操作的截面图。
图2A和图2B是示意性地示出本公开的实施例中的铁电存储单元晶体管的电荷钉扎的图。
图3是示意性地示出本公开的实施例中的铁电存储单元晶体管的读取操作中的阈值电压变化的图。
图4是示意性地示出根据本公开的比较示例的铁电存储器件的图。
图5是示意性地示出根据本公开的实施例的铁电存储器件的图。
图6是示意性地示出根据本公开的实施例的铁电存储器件的电路图。
图7是示意性地示出根据本公开的实施例的铁电存储器件的布图。
图8A是示出图7的铁电存储器件中的NMOS型铁电存储单元晶体管的单位单元MC1的布图。
图8B是示出图7的铁电存储器件中的PMOS型铁电存储单元晶体管的单位单元MC2的布图。
图9A是沿线I-I'截取的图8A的单位单元MC1的截面图。
图9B是沿线Ⅱ-Ⅱ'截取的图8B的单位单元MC2的截面图。
具体实施方式
现在将在下文中参考附图描述各种实施例。在附图中，为了清楚说明，可夸大层和区域的尺寸。针对观察者的视点描述附图。如果一个元件被称为位于另一个元件上，则可以理解该元件直接位于另一个元件上，或者另外的元件可以介于该元件与另一个元件之间。在整个说明书中，相同的附图标记表示相同的元件。
另外，除非在上下文中明确另外使用，否则词的单数形式的表达应被理解为包括词的复数形式。应理解，术语“包括”、“包含”或“具有”旨在指定特征、数量、步骤、操作、元件、部件或其组合的存在，但不用于排除另外的一个或多个其他特征、数量、步骤、操作、组件、部件或其组合的存在或可能性。此外，在执行方法或制造方法时，构成该方法的每个过程可以与规定的顺序不同地进行，除非在上下文中明确地描述了特定的顺序。换言之，每个过程可以以与所述顺序相同的方式执行，可以实质上同时执行，或者可以以相反的顺序执行。
在本说明书中，铁电存储器件的编程操作或擦除操作可以意指改变铁电层的剩余极化的方向的操作。通过改变剩余极化的方向，在源极区与漏极区之间的沟道区中测量的电阻可以在铁电存储器件的读取操作期间变化。即，通过编程操作或擦除操作而写入的信号信息可以储存在铁电层中，并且可以利用沟道区域中的电阻的变化来读取该信号信息。
在本说明书中，NMOS型晶体管可以意指被配置为使得当该晶体管开启(turn on)时电子通过该晶体管的沟道层传导的器件。另一方面，PMOS型晶体管可以意指被配置为使得当该晶体管开启时空穴通过该晶体管的沟道层传导的器件。
图1A和图1B是示意性地示出根据本公开的实施例的铁电存储单元晶体管10的操作的截面图。参考图1A和图1B，铁电存储单元晶体管10可以包括半导体衬底101、铁电层120和栅电极层130。源极区140和漏极区150可以设置在栅电极层130两端的半导体衬底101中。界面绝缘层110可以设置在半导体衬底101与铁电层120之间。
铁电存储器单元晶体管10可以是NMOS型晶体管或PMOS型晶体管。在下文中，为了便于描述，将描述NMOS型晶体管。然而，本公开不限于此，并且实质相同的操作方法可以应用于PMOS型晶体管。然而，不同之处在于，在PMOS型晶体管的情况下，使沟道层导电的载流子是空穴，而在NMOS型晶体管的情况下，使沟道层导电的载流子是电子。另外，在衬底101、源极区140和漏极区150方面，PMOS型晶体管和NMOS型晶体管可以具有相反的掺杂类型。
参考图1A和图1B，半导体衬底101可以包括例如半导体材料，例如硅(Si)、锗(Ge)、硅锗(SiGe)和砷化镓(GaAs)等。半导体衬底101可以例如是被掺杂成p型衬底的硅(Si)衬底。源极区140和漏极区150可以例如是硅(Si)衬底的区域，所述区域掺杂有n型掺杂剂。
界面绝缘层110可以设置在半导体衬底101上。界面绝缘层110可以包括例如氧化硅、氮化硅、氮氧化硅或其组合。铁电层120可以设置在界面绝缘层110上。铁电层120可以包括铁电材料。铁电材料可以包括，例如，氧化铪(HfO2)、氧化锆(ZrO2)、氧化铪锆(Hf0.5Zr0.5O2)或者其中的两种或更多种的组合。铁电层120可以包括分布在铁电材料中的掺杂剂。掺杂剂可以包括碳(C)、硅(Si)、镁(Mg)、铝(Al)、钇(Y)、氮(N)、锗(Ge)、锡(Sn)、锶(Sr)、铅(Pb)、钙(Ca)、钡(Ba)、钛(Ti)、钆(Gd)、镧(La)或者其中的两种或更多种的组合。
界面绝缘层110可以防止半导体衬底101与铁电层120之间的直接接触。界面绝缘层110可以防止如果半导体衬底101与铁电层120彼此直接接触而在半导体衬底101与铁电层120之间的界面处产生的晶体缺陷。界面绝缘层110可以包括非晶的绝缘材料。绝缘材料可以包括，例如，氧化硅、氮化硅、氮氧化硅或其组合。
栅电极层130可以设置在铁电层120上。栅电极层130可以包括导电材料。导电材料可以包括例如钨(W)、钛(Ti)、铜(Cu)、铝(Al)、钌(Ru)、铂(Pt)、铱(Ir)、氧化铱(IrO2)、氮化钨(WN)、氮化钛(TiN)、氮化钽(TaN)、碳化钨(WC)、碳化钛(TiC)、硅化钨(WSi2)、硅化钛(TiSi2)、硅化钽(TaSi2)、氧化钌(RuO2)或者其中的两种或更多种的组合。
另一方面，沟道区105可以设置在源极区140与漏极区150之间。沟道区105可以是半导体衬底101的位于铁电层120下方的区域。当在沟道区105中感应的电荷的密度增大到预定阈值或更大时，在沟道区105中可以形成导电沟道层。所述电荷密度可以通过铁电层120的剩余极化方向、剩余极化的大小、施加到栅电极层130的电压的极性和电压的大小等来确定或受其影响。在图1A和图1B中，在沟道区105中感应的正电荷和负电荷分别由h1和e1表示。另外，在铁电层120中形成的正电荷和负电荷分别由h2和e2表示，并且在栅电极层130中感应的正电荷和负电荷分别由h3和e3表示。
参考图1A，第一写入电压可以被施加到栅电极层130，以在铁电层120中写入具有第一极化方向Pdn的第一剩余极化。作为示例，可以通过将与半导体衬底101、源极区140和漏极区150的电位相比具有相对高的电位的偏置施加到栅电极层130，来施加第一写入电压。
在第一剩余极化的影响下，负电荷e2可以分布或布置在铁电层120的与栅电极层130接触处或接触附近的内部区域中，并且正电荷h2可以分布或布置在铁电层120的与界面绝缘层110接触处或接触附近的内部区域中。此外，第一剩余极化可以在与界面绝缘层110接触的沟道区105中感应负电荷e1，并且可以在栅电极层130的与铁电层120接触处或接触附近的内部区域中感应正电荷h3。
参考图1B，可以将第二写入电压施加到栅电极层130，以在铁电层120中写入具有第二极化方向Pup的第二剩余极化。作为示例，可以通过将与半导体衬底101、源极区140和漏极区150的电位相比具有相对低的电位的偏置施加到栅电极层130，来施加第二写入电压。
在第二剩余极化的影响下，正电荷h2可以分布或布置在铁电层120的与栅电极层130接触处或接触附近的内部区域中，并且负电荷e2可以分布或布置在铁电层120的与界面绝缘层110接触处或接触附近的内部区域中。此外，第二剩余极化可以在与界面绝缘层110接触的沟道区105中感应正电荷h1，并且可以在栅电极层130的与铁电层120接触处或接触附近的内部区域中感应负电荷e3。
在图1A中，其中具有第一极化方向Pdn的第一剩余极化被储存在铁电层120中的状态可以被指定为信号信息“1”，以及在图1B中，其中具有第二极化方向Pup的第二剩余极化被储存在铁电层120中的状态可以被指定为信号信息“0”。或者，其中具有方向Pup的第二剩余极化被储存在铁电层120中的状态可以被指定为信号信息“1”，而其中具有方向Pdn的第一剩余极化被储存在铁电层120中的状态可以被指定为信号信息“0”。另外，第一写入电压和第二写入电压可以被交替地施加到栅电极层130，使得铁电层120的剩余极化可以在第一剩余极化与第二剩余极化之间切换。
图2A和图2B是示意性地示出本公开的实施例中的铁电存储单元晶体管的电荷钉扎的视图。图3是示意性地示出本公开的实施例中的铁电存储单元晶体管的读取操作中的阈值电压变化的视图。图2A的铁电存储单元晶体管20和图2B的铁电存储单元晶体管30的配置可以与图1A的NMOS型铁电存储单元晶体管10的配置实质相同。尽管为了便于描述，下面将描述NMOS型铁电存储单元晶体管20和30，但PMOS型晶体管也可用作铁电存储单元晶体管20和30。
在铁电存储单元晶体管20和30中，当第一写入操作和第二写入操作被重复地和交替地执行时，在铁电层120中的第一极化方向Pdn与第二极化方向Pup之间的切换也被重复。根据重复写入操作的性质，即使施加的电压的极性和大小足以导致切换，铁电层120内的一些电荷仍可保持不切换。在重复写入操作期间，这种电荷可以相对于方向而保持固定在铁电层120中，而在沟道区105和栅电极层130中吸引相反的电荷。
在一个实施例中，参考图2A的区域S1，在极化切换中，一些固定或钉扎的负电荷e2p形成在铁电层120的与界面绝缘层110接触处或接触附近的内部区域中，以及一些固定或钉扎的正电荷h2p形成在铁电层120的与栅电极层130接触处或接触附近的内部区域中。另外，一些固定或钉扎的电荷h1p和e3p可以分别形成在沟道区105和栅电极层130中。固定或钉扎的电荷h1p和e3p可以由于在铁电层120中形成的固定或钉扎的电荷h2p和e2p而产生并且通常与之对应。在NMOS型晶体管中，当在沟道层105中形成具有正电荷的固定或钉扎的电荷h1p时，相比于在h1p具有负电荷的晶体管中所需的读取电压，施加到栅电极层130以执行读取操作的读取电压会需要增大。
参考图3，第一曲线301示出了在铁电存储单元晶体管20的沟道区105中没有形成固定或钉扎的电荷的情况下(例如，当图2A中的h1p具有负电荷时)根据栅极电压的源极-漏极电流。当栅极电压增大到预定阈值电压Vt1或更大时，在沟道区105中感应的电子形成沟道层，因此源极-漏极电流在源极区与漏极区之间流动。另一方面，第二曲线302示出了在铁电存储单元晶体管20的沟道区105中形成正的固定或钉扎的电荷h1p的情况下根据栅极电压的源极-漏极电流。如图2A所示，在一些正的固定或钉扎的电荷h1p形成在沟道区105中的情况下，必须克服正的固定或钉扎的电荷h1p以感应电子而在沟道区105中形成电子的沟道层。即，必须增大施加到栅电极层130的读取电压的大小，以相对地增大在沟道区105中感应的电子的密度。因此，在图3的第二曲线302中用于形成沟道层的栅极电压的阈值电压Vt2可以高于在图3的第一曲线301中用于形成沟道层的栅极电压的阈值电压Vt1。
在另一个实施例中，参考图2B的区域S2，在极化切换过程中，一些正的固定或钉扎的电荷h2p可以形成在铁电层120的与界面绝缘层110接触处或接触附近的内部区域中，以及一些负的固定或钉扎的电荷e2p可以形成在铁电层120的与栅电极层130接触处或接触附近的内部区域中。此外，固定或钉扎的电荷e1p和h3p可以分别形成在沟道区105和栅电极层130中。固定或钉扎的电荷e1p和h3p由于在铁电层120中形成的固定或钉扎的电荷h2p和e2p而产生并且通常与之对应。当在沟道区105中形成具有负电荷的固定或钉扎的电荷e1p时，相比于在e1p具有正电荷的晶体管中所需的读取电压，在NMOS型晶体管中施加到栅电极层130以执行读取操作的读取电压的大小减小。
参考图3，第三曲线303示出了在铁电存储单元晶体管30的沟道区105中形成负的固定或钉扎的电荷e1p的情况下根据栅极电压的源极-漏极电流。如图2B所示，当负的固定或钉扎的电荷e1p形成在沟道区105中时，在沟道区105中形成电子沟道层方面，要在沟道区105中感应的电子的密度可以减小。即，为了形成沟道层，施加到栅电极层130的读取电压可以减小。因此，在图3的第三曲线303中，用于形成沟道层的栅极电压的阈值电压Vt3可以低于在图3的第一曲线301中用于形成沟道层的栅极电压的阈值电压Vt1。
如上所述，读取电压的阈值电压可以根据在铁电层120中形成的固定的或钉扎的电荷的类型而变化，这会在沟道区域105中感应固定电荷。在铁电存储器件包括多个存储单元晶体管的情况下，固定或钉扎的电荷会导致多个存储单元晶体管之间的阈值电压的偏差，从而降低读取操作的可靠性。以相同的方式，固定或钉扎的电荷会导致存储单元晶体管之间的写入电压的阈值电压的偏差，从而降低写入操作的可靠性。
图4是示意性地示出根据本公开的比较示例的铁电存储器件1的视图。参考图4，铁电存储器件1包括第一铁电存储单元晶体管10a和第二铁电存储单元晶体管10b。第一铁电存储单元晶体管10a和第二铁电存储单元晶体管10b可以是相同类型的晶体管。作为示例，第一铁电存储单元晶体管10a和第二铁电存储单元晶体管10b中的每一个可以是NMOS型晶体管。作为另一个示例，第一铁电存储单元晶体管10a和第二铁电存储单元晶体管10b中的每一个可以是PMOS型晶体管。在一个实施例中，尽管图4示出了第一铁电存储单元晶体管10a和第二铁电存储单元晶体管10b均为NMOS型晶体管的情况，但图4不限于此。例如，即使第一铁电存储单元晶体管10a和第二铁电存储单元晶体管10b是PMOS型晶体管，也可以使用实质相同的配置。
第一铁电存储单元晶体管10a和第二铁电存储单元晶体管10b分别包括p型掺杂的半导体衬底101，被掺杂成n型区域的第一源极区140a和第二源极区140b，以及被掺杂成n型区域的第一漏极区150a和第二漏极区150b。第一铁电存储单元晶体管10a和第二铁电存储单元晶体管10b分别包括依次设置在半导体衬底101上的第一界面绝缘层110a和第二界面绝缘层110b，第一铁电层120a和第二铁电层120b，以及第一栅电极层130a和第二栅电极层130b。第一沟道区105a和第二沟道区105b分别设置在第一源极区140a与第一漏极区150a和第二源极区140b与第二漏极区150b之间的半导体衬底101中。
第一源极区140a和第二源极区140b、第一漏极区150a和第二漏极区150b、第一沟道区105a和第二沟道区105b、第一界面绝缘层110a和第二界面绝缘层110b、第一铁电层120a和第二铁电层120b以及第一栅电极层130a和第二栅电极层130b的配置可以与上述参考图1A和图1B描述的铁电存储单元晶体管10的源极区140、漏极区150、沟道区105、界面绝缘层110、铁电层120和栅电极层130的配置实质相同。
在第一铁电存储单元晶体管10a和第二铁电存储单元晶体管10b中，第一栅电极层130a和第二栅电极层130b可以通过导线160彼此电连接。此外，第一铁电存储单元晶体管10a的第一铁电层120a与第二铁电存储单元晶体管10b的第二铁电层120b可以被控制为储存具有不同极化方向的不同剩余极化。参考图4，作为示例，第一铁电存储单元晶体管10a的第一铁电层120a可以具有第一极化方向Pdn的剩余极化，并且第二铁电存储单元晶体管10b的第二铁电层120b可以具有第二极化方向Pup的剩余极化。此时，在第一栅电极层130a中感应的正电荷h3和在第二栅电极层130b中感应的负电荷e3可以通过导线160抵消。结果，当在第一铁电存储单元晶体管10a和第二铁电存储单元晶体管10b中重复极化切换操作时，可以抑制电荷被固定在第一铁电层120a和第二铁电层120b中。因此，可以抑制由于第一铁电存储单元晶体管10a和第二铁电存储单元晶体管10b中的固定或钉扎的电荷引起的阈值电压的波动，从而防止读取操作和写入操作的可靠性降低。
然而，如上所述，当第一铁电存储单元晶体管10a和第二铁电存储单元晶体管10b是相同类型的晶体管时，具有不同极化方向的剩余极化可以对应于不同的信号信息。即，参考图4，储存在第一铁电层120a中的具有第一极化方向Pdn的第一剩余极化可以对应于信号信息“1”，而储存在第二铁电层120b中的具有第二极化方向Pup的第二剩余极化可以对应于信号信息“0”。或者，储存在第一铁电层120a中的具有第一极化方向Pdn的第一剩余极化可以对应于信号信息“0”，而储存在第二铁电层120b中的具有第二极化方向Pup的第二剩余极化可以对应信号信息“1”。
换言之，在铁电存储器件包括“n”个铁电存储单元晶体管的实施例中，必须控制n/2个铁电存储单元晶体管以储存信号“1”，并且必须控制其余的n/2个铁电存储单元晶体管以储存信号“0”，以防止上述固定或钉扎的电荷的产生。为了防止固定或钉扎的电荷的产生(其为对读取操作和写入操作的可靠性的减损)，n个铁电存储单元晶体管都储存信号“1”的情况，以及类似地，n个铁电存储单元晶体管都储存信号“0”的情况，无法实现。结果，图4的铁电存储器件1的这种操作方法会降低多个类似的铁电存储单元晶体管的储存容量或能力。
图5是示意性地示出根据本公开的实施例的铁电存储器件2的视图。参考图5，铁电存储器件2可以具有设置在半导体衬底501上的第一铁电存储单元晶体管50和第二铁电存储单元晶体管60。第一铁电存储单元晶体管50和第二铁电存储单元晶体管60可以是不同类型的晶体管。作为示例，当第一铁电存储单元晶体管50是NMOS晶体管时，第二铁电存储单元晶体管60可以是PMOS晶体管。作为另一示例，当第一铁电存储单元晶体管50是PMOS晶体管时，第二铁电存储单元晶体管60可以是NMOS晶体管。尽管示出了第一铁电存储单元晶体管50是NMOS晶体管并且第二铁电存储器单元晶体管60是PMOS晶体管，但是本公开不必局限于此。
参考图5，半导体衬底501可以包括，例如半导体材料，诸如硅(Si)、锗(Ge)、硅锗(SiGe)和砷化镓(GaAs)等。半导体衬底501可以例如是硅(Si)衬底。NMOS型的第一铁电存储单元晶体管50可以设置在半导体衬底501的第一区域50A中。PMOS型的第二铁电存储单元晶体管60可以设置在半导体衬底501的第二区域60A中。在一个实施例中，第一铁电存储单元晶体管50和第二铁电存储单元晶体管60可以设置成彼此相邻。第一铁电存储单元晶体管50和第二铁电存储单元晶体管60可以通过导线660彼此电连接。在一些实施例中，导线660可以是由铁电存储器件2中的第一铁电存储单元晶体管50和第二铁电存储单元晶体管60共用的字线。
在一个实施例中，半导体衬底501可以是被掺杂成p型衬底的衬底。即，半导体衬底501可以用作被掺杂成p型的第一阱501。半导体衬底501的第一区域50A可以包括第一阱501，以及在第一阱501中设置彼此间隔开的第一源极区540和第一漏极区550。第一源极区540和第一漏极区550可以被掺杂成n型的区域。在一些实施例中，第一阱可以单独地形成在半导体衬底的区域中，以便有效地控制第一阱501的掺杂浓度。在这种情况下，半导体衬底可以不必被掺杂成p型，而是，可以通过将p型掺杂剂注入到半导体衬底中来形成第一阱501。可以应用离子注入法或扩散法作为注入掺杂剂的方法。
第一铁电存储单元晶体管50可以包括依次设置在第一阱501上的第一界面绝缘层510、第一铁电层520和第一栅电极层530。第一沟道区505可以在第一阱501中设置在第一源极区540与第一漏极区550之间。第一源极区540、第一漏极区550、第一沟道区505、第一界面绝缘层510、第一铁电层520和第一栅电极层530的配置可以与上述参考1A和图1B描述的铁电存储单元晶体管10的源极区140、漏极区150、沟道区105、界面绝缘层110、铁电层120和栅电极层130的配置实质相同。尽管未在附图中具体示出，但是第一源极区540和第一漏极区550可以分别连接到铁电存储器件2的第一源极线和第一位线。
半导体衬底501的第二区域60A可以包括被掺杂成n型的第二阱601，第二源极区640和第二漏极区650在第二阱601中设置为彼此间隔开。第二源极区640和第二漏极区650可以被掺杂成p型区。在一个实施例中，第二阱601可以设置为由第一阱501围绕。第二阱601可以通过将n型掺杂剂注入到第一阱501中来形成。可以应用例如离子注入法或扩散法作为注入掺杂剂的方法。
第二铁电存储单元晶体管60可以包括依次设置在第二阱601上的第二界面绝缘层610、第二铁电层620和第二栅电极层630。第二沟道区605可以设置在第二阱601中在第二源极区640与第二漏极区650之间。第二界面绝缘层610、第二铁电层620和第二栅电极层630的配置可以与上述铁电存储单元晶体管50的第一界面绝缘层510、第一铁电层520和第一栅电极层530的配置实质相同。虽然未在附图中具体示出，但是第二源极区640和第二漏极区650可以分别连接到铁电存储器件2的第二源极线和第二位线。
再次参考图5，在第一铁电存储单元晶体管50和第二铁电存储单元晶体管60中，第一栅电极层530和第二栅电极层630可以通过导线660彼此电连接。此外，第一铁电存储单元晶体管50的第一铁电层520和第二铁电存储单元晶体管60的第二铁电层620可以被控制为储存具有不同极化方向的剩余极化。如图5中所示，作为示例，第一铁电存储单元晶体管50的第一铁电层520可以具有第一极化方向Pdn的剩余极化，并且第二铁电存储单元晶体管60的第二铁电层620可以具有第二极化方向Pup的剩余极化。此时，在第一栅电极层530中感应的正电荷h3和在第二栅电极层630中感应的负电荷e3可以通过导线660抵消。结果，当在第一铁电存储单元晶体管50和第二铁电存储单元晶体管60中重复极化切换操作时，可以抑制电荷被固定在第一铁电层520和第二铁电层620内。结果，由第一铁电存储单元晶体管50和第二铁电存储单元晶体管60中的固定或钉扎的电荷所引起的阈值电压的波动能够被抑制，从而防止读取操作和写入操作的可靠性降低。
另一方面，当第一铁电存储器单元晶体管50和第二铁电存储器单元晶体管60为不同类型的晶体管时，具有不同极化方向的剩余极化可以对应于相同的信号信息。再次参考图5，在第一铁电存储单元晶体管50中，第一极化方向Pdn的第一剩余极化可以在沟道区505中感应电子以帮助形成沟道层。在第二铁电存储单元晶体管60中，第二极化方向Pup的第二剩余极化可以在沟道区605中感应空穴以帮助形成沟道层。在本文未示出的另一实施例中，在第一铁电存储单元晶体管50中，第二极化方向Pup的第二剩余极化可以将电子从沟道区505逐出而干扰沟道层的形成。在第二铁电存储单元晶体管60中，第一极化方向Pdn的第一剩余极化可以将空穴从沟道区605逐出而干扰沟道层的形成。
因此，具有第一极化方向Pdn的第一剩余极化的第一铁电层520可以储存信号信息“1”，而具有第二极化方向Pup的第二剩余极化的第二铁电层620也可以储存信号信息“1”。或者，具有第二极化方向Pup的第二剩余极化的第一铁电层520可以储存信号信息“0”，而具有第一极化方向Pdn的第一剩余极化的第二铁电层620也可以储存信号信息“0”。因此，可以控制彼此相邻的第一铁电存储单元晶体管50与第二铁电存储单元晶体管60，以储存具有不同极化方向的剩余极化，从而防止上述固定电荷的产生。
换言之，在铁电存储器件包括“n”个铁电存储单元晶体管的实施例中，为了防止产生上述固定电荷，提供n/2个NMOS型铁电存储单元晶体管和n/2个PMOS型铁电存储单元晶体管，并且彼此相邻的一对NMOS型铁电存储单元晶体管和PMOS型铁电存储单元晶体管可以被控制为储存相同的信号信息。即，一对相邻的NMOS型铁电存储单元晶体管和PMOS型铁电存储单元晶体管可以被控制为储存信号信息“0”或储存信号信息“1”。在这种情况下，铁电存储器件中的所有n个铁电存储单元晶体管都可以储存信号信息“1”，以及在替代方案中铁电存储器件中的所有n个铁电存储单元晶体管也都可以储存信号信息“0”，而没有使读取操作和写入操作劣化的固定电荷。与图4所示的铁电存储器件相比，上述铁电存储器件的操作方法可以改善多个铁电存储单元晶体管的储存能力和特性。
图6是示意性地示出根据本公开的实施例的铁电存储器件3的电路图。参考图6，铁电存储器件3可以包括沿第一方向延伸的第一源极线SL1和第二源极线SL2以及第一位线BL1和第二位线BL2，以及沿第二方向延伸的第一字线至第五字线WL1、WL2、WL3、WL4和WL5。作为示例，第一方向与第二方向可以彼此垂直或成角度。
尽管图6示出了两条源极线SL1和SL2、两条位线BL1和BL2和五条字线WL1、WL2、WL3、WL4和WL5，但本发明的实施例不必局限于此，并且预期各种不同数量的源极线、位线和字线。
在图6中，公开了第一铁电存储单元晶体管至第十铁电存储单元晶体管MC1、MC2、MC3、......、MC8、MC9、MC10。第一铁电存储单元晶体管MC1可以经由第一源极区S1连接到第一源极线SL1，并且可以经由第一漏极区D1而连接到第一位线BL1。第一铁电存储单元晶体管MC1可以通过第一栅电极层G1而连接到第一字线WL1。第一铁电存储单元晶体管MC1可以包括用于储存信号信息的第一铁电层FD1。以相同的方式，第三铁电存储单元晶体管MC3、第五铁电存储单元晶体管MC5、第七铁电存储单元晶体管MC7和第九铁电存储单元晶体管MC9可以分别经由第三源极区S3、第五源极区S5、第七源极区S7和第九源极区S9而连接到第一源极线SL1，以及可以分别经由第三漏极区D3、第五漏极区D5、第七漏极区D7和第九漏极区D9而连接到第一位线BL1。第三铁电存储单元晶体管MC3、第五铁电存储单元晶体管MC5、第七铁电存储单元晶体管MC7和第九铁电存储单元晶体管MC9可以分别经由第三栅电极层G3、第五栅电极层G5、第七栅电极层G7和第九栅电极层G9而连接到第二字线至第五字线WL2、WL3、WL4和WL5。第三铁电存储单元晶体管MC3、第五铁电存储单元晶体管MC5、第七铁电存储单元晶体管MC7和第九铁电存储单元晶体管MC9可以分别包括用于储存信号信息的第三铁电层FD3、第五铁电层FD5、第七铁电层FD7和第九铁电层FD9。
第二铁电存储单元晶体管MC2可以经由第二源极区S2而连接到第二源极线SL2，并且可以经由第二漏极区D2连接到第二位线BL2。第二铁电存储单元晶体管MC2可以经由第二栅电极层G2而连接到第一字线WL1。第二铁电存储单元晶体管MC2可以包括用于储存信号信息的第二铁电层FD2。以相同的方式，第四铁电存储单元晶体管MC4、第六铁电存储单元晶体管MC6、第八铁电存储单元晶体管MC8和第十铁电存储单元晶体管MC10可以分别经由第四源极区S4、第六源极区S6、第八源极区S8和第十源极区S10而连接到第二源极线SL2，以及可以分别经由第四漏极区D4、第六漏极区D6、第八漏极区D8和第十漏极区D10而连接到第二位线BL2。第四铁电存储单元晶体管MC4、第六铁电存储单元晶体管MC6、第八铁电存储单元晶体管MC8和第十铁电存储单元晶体管MC10可以分别经由第四栅电极层G4、第六栅电极层G6、第八栅电极层G8和第十栅电极层G10而分别连接到第二字线至第五字线WL2、WL3、WL4和WL5。第四铁电存储单元晶体管MC4、第六铁电存储单元晶体管MC6、第八铁电存储单元晶体管MC8和第十铁电存储单元晶体管MC10可以分别包括用于储存信号信息的第四铁电层FD4、第六铁电层FD6、第八铁电层FD8和第十铁电层FD10。
根据一个实施例，铁电存储器件3可以包括连接到第一源极线SL1和第一位线BL1的NMOS型晶体管阵列1100和连接到第二源极线SL2和第二位线BL2的PMOS型晶体管阵列1200。更具体地，第一铁电存储单元晶体管MC1、第三铁电存储单元晶体MC3管、第五铁电存储单元晶体管MC5、第七铁电存储单元晶体管MC7和第九铁电存储单元晶体管MC9可以是NMOS型晶体管。另一方面，第二铁电存储单元晶体管MC2、第四铁电存储单元晶体管MC4、第六铁电存储单元晶体管MC6、第八铁电存储单元晶体管MC8和第十铁电存储单元晶体管MC10可以是PMOS型晶体管。另一方面，作为NMOS晶体管的第一铁电存储单元晶体管MC1、第三铁电存储单元晶体管MC3、第五铁电存储单元晶体管MC5、第七铁电存储单元晶体管MC7和第九铁电存储单元晶体管MC9可以与上述参考图5描述的第一铁电存储单元晶体管50具有相同的配置。作为PMOS晶体管的第二铁电存储单元晶体管MC2、第四铁电存储单元晶体管MC4、第六铁电存储单元晶体管MC6、第八铁电存储单元晶体管MC8和第十铁电存储单元晶体管MC10可以与上述参考图5描述的第二铁电存储单元晶体管60具有相同的配置。
第一铁电存储单元晶体管MC1的第一栅电极层G1与第二铁电存储单元晶体管MC2的第二栅电极层G2可以经由第一字线WL1而彼此连接。当具有相反极化方向的第一剩余极化与第二剩余极化分别储存在第一铁电存储单元晶体管MC1和第二铁电存储单元晶体管MC2中时，分别在第一栅电极层G1和第二栅电极层G2中感应的电子和空穴可以经由第一字线WL1抵消。此时，在第一铁电存储晶体管MC1和第二铁电存储晶体管MC2中，具有相反极化方向的第一剩余极化与第二剩余极化可以被记录为相同的信号信息。
类似地，第三铁电存储单元晶体管MC3的第三栅电极层G3与第四铁电存储单元晶体管MC4的第四栅电极层G4可以经由第二字线WL2而彼此连接。当具有相反极化方向的第一剩余极化与第二剩余极化分别储存在第三铁电存储单元晶体管MC3和第四铁电存储单元晶体管MC4中时，分别在第三栅电极层G3和第四栅电极层G4中感应的电子和空穴可以经由第二字线WL2抵消。此时，在第三铁电存储晶体管MC3和第四铁电存储晶体管MC4中，具有相反极化方向的第一剩余极化与第二剩余极化可以被记录为相同的信号信息。
以相同的方式，第五铁电存储单元晶体管MC5的栅电极层与第六铁电存储单元晶体管MC6的栅电极层，第七铁电存储单元晶体管MC7的栅电极层与第八铁电存储单元晶体管MC8的栅电极层以及第九铁电存储单元晶体管MC9的栅电极层与第十铁电存储单元晶体管MC10的栅电极层可以分别经由第三字线WL3，第四字线WL4和第五字线WL3而彼此相互连接。通过这些连接，在每个栅电极层中感应的电子和空穴可以经由连接字线而抵消。
作为一个实施例，将参考图5和图6以及表1来描述将信号信息“1”和“0”写入到NMOS型第一铁电存储单元晶体管MC1中的方法。此时，信号信息“1”可以对应于在沟道区中感应电子的剩余极化，而信号信息“0”可以对应于倾向于将电子从沟道区逐出的剩余极化。
表1
参考图6和表1，将信号信息“1”写入到第一铁电存储单元晶体管MC1中的写入操作可以通过如下施加电压来执行。第一源极线SL1、第一位线BL1和第一阱可以接地，而具有正极性的第一保持电压Vh-1可以施加到第二源极线SL2、第二位线BL2和第二阱。然后，可以通过第一字线WL1施加具有正极性的第一编程电压Vpg-1。具有第一保持电压Vh-1的一半(1/2)大小的第二保持电压Vh-2可以施加到第二字线WL2至第五字线WL5。此时，第一编程电压Vpg-1和第一保持电压Vh-1的大小可以相同。因此，具有正极性的第一编程电压Vpg-1可以在第一铁电存储单元晶体管MC1的铁电层中形成第一极化方向Pdn的剩余极化。施加到第二字线WL2至第五字线WL5的第二保持电压Vh-2的大小会不足以引起第三铁电存储单元晶体管至第十铁电存储单元晶体管MC3、MC4、MC5、......、MC8、MC9和MC10的铁电层中的极化切换。
另一方面，将信号信息“0”写入到第一铁电存储单元晶体管MC1中的操作可以通过如下施加电压来执行。与第一编程电压Vpg-1相等的第三保持电压Vh-3可以施加到第一源极线SL1、第一位线BL1和第一阱。第二源极线SL2、第二位线BL2和第二阱可以接地。然后，可以通过第一字线WL1施加0V的第二编程电压Vpg-2。具有第三保持电压Vh-3的一半(1/2)大小的第四保持电压Vh-4可以施加到第二字线WL2至第五字线WL5。因此，第二编程电压Vpg-2可以在第一铁电存储单元晶体管MC1的铁电层中形成第二极化方向Pup的剩余极化。施加到第二字线WL2至第五字线WL5的第四保持电压Vh-4的大小会不足以引起第三铁电存储单元晶体管至第十铁电存储单元晶体管MC3、MC4、MC5、......、MC8、MC9和MC10的铁电层中的极化切换。
在另一实施例中，将参考图5和图6以及表2来描述将信号信息“1”和“0”写入到PMOS型第二铁电存储单元晶体管MC2中的方法。此时，信号信息“1”可以对应于在沟道区中感应空穴的剩余极化，而信号信息“0”可以对应于有助于将空穴从沟道区逐出的剩余极化。
表2
参考图6和表2，将信号信息“1”写入到第二铁电存储单元晶体管MC2中的写入操作可以通过如下施加电压来执行。第一源极线SL1、第一位线BL1和第一阱可以接地，而与第一保持电压Vh-1相等的具有正极性的第五保持电压Vh-5可以施加到第二源极线SL2、第二位线BL2和第二阱。然后，可以通过第一字线WL1施加0V的第三编程电压Vpg-3。与第二保持电压Vh-2相等的第六保持电压Vh-6可以施加到第二字线至第五字线WL2～WL5。因此，第三编程电压Vpg-3可以在第二铁电存储单元晶体管MC2的铁电层中形成第二极化方向Pup的剩余极化。施加到第二字线WL2至第五字线WL5的第六保持电压Vh-6的大小会不足以引起第三铁电存储单元晶体管至第十铁电存储单元晶体管MC3、MC4、MC5、......、MC8、MC9和MC10的铁电层中的极化切换。
另一方面，将信号信息“0”写入到第二铁电存储单元晶体管MC2中的操作可以通过如下施加电压来执行。与第三保持电压Vh-3相等的第七保持电压Vh-7可以施加到第一源极线SL1、第一位线BL1和第一阱。第二源极线SL2、第二位线BL2和第二阱可以接地。然后，可以通过第一字线WL1施加与第二编程电压Vpg-2相等的第四编程电压Vpg-4。与第四保持电压Vh-4相等的第八保持电压Vh-8可以施加到第二字线WL2至第五字线WL5。因此，具有正极性的第四编程电压Vpg-4可以在第二铁电存储单元晶体管MC2的铁电层中形成第一极化方向Pdn的剩余极化。施加到第二字线WL2至第五字线WL5的第八保持电压Vh-8的大小会不足以引起第三铁电存储单元晶体管至第十铁电存储单元晶体管MC3、MC4、MC5、......、MC8、MC9和MC10的铁电层中的极化切换。
上述操作方法示出了本公开的铁电存储器件的操作。应当理解，可以针对第一编程电压至第四编程电压Vpg-1、Vpg-2、Vpg-3和Vpg-4以及第一保持电压至第八保持电压Vh-1、Vh-2、Vh-3、......、Vh-6、Vh-7、Vh-8等的大小和极性进行各种修改。
图7是示意性地示出根据本公开的实施例的铁电存储器件的布图。图8A是示出图7的铁电存储器件中的NMOS型铁电存储单元晶体管的单位单元MC1的布图，以及图8B是示出图7的铁电存储器件中的PMOS型铁电存储单元晶体管的单位单元MC2的布图。图9A是沿图8A的线I-I'截取的单位单元MC1的截面图，以及图9B是沿图8B的线Ⅱ-Ⅱ'截取的单位单元MC2的横截面图。
在一个实施例中，图7、图8A和图8B的布图可以是图6的铁电存储器件3的布图。参考图7、图8A和图8B，第一源极线SL1和第二SL2，以及第一位线BL1和第二位线BL2可以沿第一方向(例如，y方向)延伸。第一字线至第五字线WL1、WL2、WL3、WL4和WL5可以沿不同的第二方向(例如，x方向)延伸。此时，连接到第一源极线SL1和第一位线BL1的NMOS型晶体管阵列1100中的铁电存储单元晶体管MC1可以是NMOS晶体管。另外，连接到第二源极线SL2和第二位线BL2的PMOS型晶体管阵列1200中的铁电存储器单元晶体管MC2可以是PMOS晶体管。图8A和图9A示出了作为NMOS晶体管阵列1100中的晶体管的示例的第一铁电存储单元晶体管MC1。图8B和图9B示出了作为PMOS晶体管阵列1200中的晶体管的示例的第二铁电存储单元晶体管MC2。
参考图8A和图9A，第一铁电存储单元晶体管MC1可以具有被掺杂成n型区域的第一源极区S110和被掺杂成n型区域的第一漏极区D110。第一源极区S110和第一漏极区D110都可以设置在被掺杂成p型的第一阱901中。第一源极区S110可以连接到第一源极线连接部分SL1-e，第一源极线连接部分SL1-e是通过将第一源极线SL1的一部分在第二方向上延伸而形成的。第一漏极区D110可以通过第一位线接触BLC1连接到第一位线BL1。沿第二方向延伸的第一字线WL1可以设置在第一源极区S110与第一漏极区D110之间。第一字线WL1可以包括依次设置在第一阱901上的界面绝缘层910、铁电层920和栅电极层930。对于界面绝缘层910、铁电层920和栅电极层930的配置可以与上述参考图5描述的第一铁电存储单元晶体管的界面绝缘层510、铁电层520和栅电极层530实质相同。
参考8B和图9B，第二铁电存储单元晶体管MC2可以具有被掺杂成p型的第二源极区S210和被掺杂成p型的第二漏极区D210。第二源极区S210和第二漏极区D210都可以设置在被掺杂成n型的第二阱902中。在一个实施例中，第二阱902可以设置在被掺杂成p型的半导体衬底901中，即，设置在第一阱901中。第二源极区S2可以连接到第二源极线连接部SL2-e，第二源极线连接部SL2-e是通过将第二源极线SL2的一部分在第二方向上延伸而形成的。第二漏极区D210可以通过第二位线接触BLC2连接到第二位线BL2。沿第二方向延伸的第一字线WL1可以设置在第二源极区S210与第二漏极区D210之间。参考图9B，第一字线WL1可以包括依次设置在第二阱902上的界面绝缘层910、铁电层920和栅电极层930。如图7所示，第一铁电存储单元晶体管MC1和第二铁电存储单元晶体管MC2可以共用第一字线WL1。
如上所述，在根据本公开实施例的铁电存储器件中，NMOS型第一铁电存储单元晶体管和PMOS型第二铁电存储单元晶体管可以彼此相邻地设置，并且第一铁电存储单元晶体管和第二铁电存储单元晶体管的栅电极层可以经由字线而彼此电连接。
另一方面，第一铁电存储器单元晶体管和第二铁电存储器单元晶体管可以分别在铁电层中储存具有不同极化方向但对应于相同信号信息的剩余极化。基于不同的极化方向，可以在与铁电层接触的沟道层和栅电极层中感应不同类型的电荷。不同类型的电荷可以通过字线移动和抵消，从而可以防止电荷钉扎在每个铁电层中。因此，可以防止针对铁电层的极化切换操作的可靠性因电荷钉扎而劣化。
以上已经出于说明性目的公开了本发明构思的实施例。本领域普通技术人员将理解，在不脱离所附权利要求中公开的本发明构思的范围和精神的情况下，可以进行各种修改、添加和替换。

Claims (20)

1.一种铁电存储器件，包括：
半导体衬底；
NMOS型的第一铁电存储单元晶体管，其设置在所述半导体衬底的第一区域中，所述第一铁电存储单元晶体管包括第一源极区和第一漏极区；以及
PMOS型的第二铁电存储单元晶体管，其设置在所述半导体衬底的与所述第一区域相邻的第二区域中，所述第二铁电存储单元晶体管包括第二源极区和第二漏极区，
其中，所述第一铁电存储单元晶体管的第一栅电极层与所述第二铁电存储单元晶体管的第二栅电极层彼此电连接，
其中，所述第一铁电存储单元晶体管的所述第一源极区和所述第一漏极区分别电连接到第一源极线和第一位线，
其中，所述第二铁电存储单元晶体管的所述第二源极区和所述第二漏极区分别电连接到第二源极线和第二位线，以及
其中，所述第一源极线和所述第一位线中的任何一个与所述第二源极线和所述第二位线中的任何一个相比都是在电气上不同的线，
其中，所述第一铁电存储单元晶体管的所述第一漏极区与所述第二铁电存储单元晶体管的所述第二源极区电断开，以及
其中，所述第一铁电存储单元晶体管的所述第一源极区与所述第二铁电存储单元晶体管的所述第二漏极区电断开。
2.如权利要求1所述的铁电存储器件，
其中，所述第一铁电存储单元晶体管和所述第二铁电存储单元晶体管被控制为储存相同的信号信息。
3.如权利要求1所述的铁电存储器件，
其中，所述第一铁电存储单元晶体管的第一铁电层储存具有第一极化方向的剩余极化，以及所述第二铁电存储单元晶体管的第二铁电层储存具有相反的第二极化方向的剩余极化。
4.如权利要求1所述的铁电存储器件，
其中，所述第一区域包括：
第一阱，其被掺杂成p型；以及
所述第一源极区和所述第一漏极区，所述第一源极区和第一漏极区设置在所述第一阱中以彼此间隔开并被掺杂成n型，以及
其中，所述第二区域包括：
第二阱，其被掺杂成n型；以及
所述第二源极区和所述第二漏极区，所述第二源极区和第二漏极区设置在所述第二阱中以彼此间隔开并被掺杂成p型。
5.如权利要求4所述的铁电存储器件，
其中，所述第一栅电极层与所述第二栅电极层通过字线彼此电连接。
6.如权利要求1所述的铁电存储器件，
其中，所述第一铁电存储单元晶体管包括第一铁电层，所述第一铁电层设置在被掺杂成p型的第一阱上，
所述第二铁电存储单元晶体管包括第二铁电层，所述第二铁电层设置在被掺杂成n型的第二阱上，
所述第一栅电极层设置在所述第一铁电层上，以及
所述第二栅电极层设置在所述第二铁电层上。
7.如权利要求6所述的铁电存储器件，还包括：
第一界面绝缘层，其设置在所述第一阱与所述第一铁电层之间；以及
第二界面绝缘层，其设置在所述第二阱与所述第二铁电层之间。
8.如权利要求6所述的铁电存储器件，
其中，所述第一铁电层和所述第二铁电层中的每一个包括氧化铪HfO2、氧化锆ZrO2和氧化铪锆Hf0.5Zr0.5O2中的至少一种。
9.如权利要求6所述的铁电存储器件，
其中，所述第一铁电层和所述第二铁电层中的每一个包括选自碳C、硅Si、镁Mg、铝Al、钇Y、氮N、锗Ge、锡Sn、锶Sr、铅Pb、钙Ca、钡Ba、钛Ti、钆Gd和镧La中的至少一种作为掺杂剂。
10.如权利要求6所述的铁电存储器件，
其中，所述第一栅电极层和所述第二栅电极层中的每一个包括选自钨W、钛Ti、铜Cu、铝Al、钌Ru、铂Pt、铱Ir、氧化铱、氮化钨、氮化钛、氮化钽、碳化钨、碳化钛、硅化钨、硅化钛、硅化钽和氧化钌中的至少一种。
11.一种铁电存储器件，包括：
NMOS型的第一铁电存储单元晶体管，其包括分别与第一位线和第一源极线连接的第一漏极区和第一源极区；以及
PMOS型的第二铁电存储单元晶体管，其包括分别与第二位线和第二源极线连接的第二漏极区和第二源极区，
其中，所述第一铁电存储单元晶体管与所述第二铁电存储单元晶体管彼此相邻设置并共用字线，以及
其中，所述第一源极线和所述第一位线中的任何一个与所述第二源极线和所述第二位线中的任何一个相比都是在电气上不同的线，
其中，所述第一铁电存储单元晶体管的所述第一漏极区与所述第二铁电存储单元晶体管的所述第二源极区电断开，以及
其中，所述第一铁电存储单元晶体管的所述第一源极区与所述第二铁电存储单元晶体管的所述第二漏极区电断开。
12.如权利要求11所述的铁电存储器件，
其中，所述第一铁电存储单元晶体管和所述第二铁电存储单元晶体管被控制为储存相同的信号信息。
13.如权利要求11所述的铁电存储器件，
其中，所述第一铁电存储单元晶体管的第一铁电层储存具有第一极化方向的剩余极化，以及所述第二铁电存储单元晶体管的第二铁电层储存具有第二极化方向的剩余极化，所述第二极化方向与所述第一极化方向相反。
14.如权利要求11所述的铁电存储器件，
其中，所述第一源极线和所述第二源极线以及所述第一位线和所述第二位线在第一方向上延伸，以及
所述字线在与所述第一方向垂直的第二方向上延伸。
15.如权利要求11所述的铁电存储器件，
其中，所述第一铁电存储单元晶体管包括：
半导体衬底，其具有被掺杂成p型的第一阱；
第一铁电层和第一栅电极层，所述第一铁电层和第一栅电极层依次设置在所述第一阱上；以及
所述第一源极区和所述第一漏极区，所述第一源极区和第一漏极区被掺杂成n型并设置在所述半导体衬底的在所述第一栅电极层的对置的两端处的区域中，以及
其中，所述第二铁电存储单元晶体管包括：
第二阱，其被掺杂成p型并与所述第一阱相邻设置；
第二铁电层和第二栅电极层，所述第二铁电层和第二栅电极层依次设置在所述第二阱上；以及
所述第二源极区和所述第二漏极区，所述第二源极区和第二漏极区被掺杂成p型并设置在所述半导体衬底的在所述第二栅电极层的对置的两端处的区域中。
16.如权利要求15所述的铁电存储器件，
其中，所述第一铁电层和所述第二铁电层中的每一个包括氧化铪HfO2、氧化锆ZrO2和氧化铪锆Hf0.5Zr0.5O2中的至少一种。
17.如权利要求16所述的铁电存储器件，
其中所述第一铁电层和所述第二铁电层中的每一个包括选自碳C、硅Si、镁Mg、铝Al、钇Y、氮N、锗Ge、锡Sn、锶Sr、铅Pb、钙Ca、钡Ba、钛Ti、钆Gd和镧La中的至少一种作为掺杂剂。
18.如权利要求15所述的铁电存储器件，
其中，所述第一栅电极层和所述第二栅电极层包括选自钨W、钛Ti、铜Cu、铝Al、钌Ru、铂Pt、铱Ir、氧化铱、氮化钨、氮化钛、氮化钽、碳化钨、碳化钛、硅化钨、硅化钛、硅化钽和氧化钌中的至少一种。
19.如权利要求15所述的铁电存储器件，
还包括：
第一界面绝缘层，其设置在所述第一阱与所述第一铁电层之间；以及
第二界面绝缘层，其设置在所述第二阱与所述第二铁电层之间。
20.如权利要求19所述的铁电存储器件，
其中，所述半导体衬底是硅Si衬底，以及
所述第一界面绝缘层和所述第二界面绝缘层中的每一个包括氧化硅、氮化硅和氮氧化硅中的至少一种。
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