CN110943160B - 集成芯片及其形成方法 - Google Patents

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Abstract

在一些实施例中，本发明的实施例涉及集成芯片及其形成方法。该集成芯片包括设置在一个或多个互连层上方的底电极和布置在底电极上方的扩散阻挡层。数据存储层通过扩散阻挡层与底电极分隔开。顶电极位于数据存储层上方。

Description

集成芯片及其形成方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及集成芯片及其形成方法。
背景技术
许多现代电子器件包含被配置为存储数据的电子存储器。电子存储器可以是易失性存储器或非易失性存储器。易失性存储器在供电时存储数据，而非易失性存储器在断电时能够存储数据。电阻式随机存取存储器(RRAM)器件是下一代非易失性存储器技术的有前景的候选者。这是因为RRAM器件具有许多优势，包括快速写入时间、高耐久性、低功耗以及对辐射损坏的低敏感性。
发明内容
根据本发明的一个方面，提供了一种集成芯片，包括：底电极，设置在一个或多个互连层上方；扩散阻挡层，布置在所述底电极上方；数据存储层，通过所述扩散阻挡层与所述底电极分隔开；以及顶电极，布置在所述数据存储层上方。
根据本发明的另一个方面，提供了一种集成芯片，包括：一个或多个互连层，布置在衬底上方的一个或多个堆叠的层间介电(ILD)层内；底电极扩散阻挡层，由设置在所述一个或多个堆叠的层间介电层上方的绝缘层横向围绕；底电极金属，具有接触所述底电极扩散阻挡层的底面，其中，所述底电极金属包括贵金属；扩散阻挡层，接触所述底电极金属的顶面；介电数据存储层，接触所述扩散阻挡层；以及顶电极，通过所述介电数据存储层和所述扩散阻挡层与所述底电极金属分隔开。
根据本发明的又一个方面，提供了一种形成集成芯片的方法，包括：在一个或多个互连层上方形成底电极结构，其中，所述一个或多个互连层设置在衬底上方的一个或多个堆叠的层间介电(ILD)层内；在所述底电极结构上方形成扩散阻挡膜；在所述扩散阻挡膜上形成介电数据存储膜；在所述介电数据存储膜上方形成顶电极结构；以及图案化所述顶电极结构、所述介电数据存储膜、所述扩散阻挡膜和所述底电极结构，以限定存储器件。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了具有公开的电阻式随机存取存储器(RRAM)器件的集成芯片的一些实施例的截面图，该电阻式随机存取存储器(RRAM)器件包括设置在底电极和数据存储层之间的扩散阻挡层。
图2示出了具有包括扩散阻挡层的公开的RRAM器件的集成芯片的一些额外实施例的截面图。
图3A至图3B示出了具有包括扩散阻挡层的公开的RRAM器件的集成芯片的一些额外实施例。
图4A至图4B示出了具有嵌入式RRAM器件的集成芯片的一些额外实施例，该嵌入式RRAM器件包括设置在底电极和数据存储层之间的扩散阻挡层。
图5至图6示出了具有包括扩散阻挡层的公开的RRAM器件的集成芯片的一些额外实施例的截面图。
图7至图17示出了形成具有公开的RRAM器件的集成芯片的方法的一些实施例的截面图，其中，该RRAM器件包括设置在底电极和数据存储层之间的扩散阻挡层。
图18示出了形成具有公开的RRAM器件的集成芯片的方法的一些实施例的流程图，其中，该RRAM器件包括设置在底电极和数据存储层之间的扩散阻挡层。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地做出相应的解释。
电阻式随机存取存储器(RRAM)器件通常包括布置在导电底电极和顶电极之间的数据存储层(例如，高k介电材料层)，该导电底电极和顶电极设置在后段制程(BEOL)金属化堆叠件内。RRAM器件被配置为基于电阻状态之间的可逆切换工艺来工作。通过选择性地形成穿过数据存储层的导电细丝来实现这种可逆切换。例如，通常绝缘的数据存储层可以通过在导电电极两端施加电压来导电，以形成延伸穿过数据存储层的导电细丝。具有第一(例如，高)电阻状态的RRAM器件对应于第一数据值(例如，逻辑‘0’)，并且具有第二(例如，低)电阻状态的RRAM器件对应于第二数据值(例如，逻辑‘1’)。
为了改进RRAM器件的可靠性，RRAM器件的底电极可以包括贵金属(即，惰性金属)。因为贵金属具有低反应性，所以在RRAM器件的底电极中使用贵金属可以防止底电极由于与来自上面的数据存储层的离子(例如，氧离子)的相互作用而劣化。然而，已经认识到，在制造RRAM器件的上面层期间使用的高温工艺期间，来自贵金属的金属原子可以扩散至上面的数据存储层中。从底电极扩散的贵金属原子沿着底电极的顶部形成小丘(hillocks)(即，突起)。小丘包括贵金属原子和数据存储层(例如，氧化铪钛)的组合。小丘延伸至数据存储层中，从而有效地减薄数据存储层并且导致产生的RRAM器件的可靠性减小和/或导致产生的RRAM器件的底电极和顶电极之间的泄漏。
在一些实施例中，本发明涉及RRAM器件，该RRAM器件包括通过数据存储层与顶电极分隔开的底电极。扩散阻挡层布置在底电极和数据存储层之间。扩散阻挡层被配置为防止金属原子(例如，贵金属原子)从底电极扩散至数据存储层中，并且从而防止在数据存储层内形成小丘。防止金属原子从底电极扩散至数据存储层中，允许数据存储层具有基本均匀的厚度，这增加了RRAM器件的可靠性。
图1示出了包括电阻式随机存取存储器(RRAM)器件的集成芯片100的一些实施例的截面图，该电阻式随机存取存储器(RRAM)器件具有设置在底电极和数据存储层之间的扩散阻挡层。
集成芯片100包括设置在衬底102上方的介电结构106内的RRAM器件111。RRAM器件111通过设置在介电结构106内的一个或多个下互连层108与衬底102分隔开。在一些实施例中，一个或多个下互连层108可以包括连接至上面的互连通孔109和互连线110的交替各层的导电接触件107。一个或多个下互连层108被配置为将RRAM器件111连接至布置在衬底102内的存取晶体管104。
RRAM器件111包括布置在底电极112和顶电极118之间的介电数据存储层116。底电极112连接至一个或多个下互连层108，并且顶电极118连接至包括互连线或通孔的上互连结构120。介电数据存储层116被配置为通过在与第一数据状态(例如，‘0’)相关的高电阻状态和与第二数据状态(例如，‘1’)相关的低电阻状态之间经历可逆变化来存储数据状态。例如，在操作期间，为了在介电数据存储层116内实现低电阻状态，可以将第一组偏置条件施加至底电极112和顶电极118。第一组偏置条件将氧从介电数据存储层116驱动至顶部极118，从而横跨介电数据存储层116形成氧空位的导电细丝117。可选地，为了在介电数据存储层116内实现高电阻状态，可以将第二组偏置条件施加至底电极112和顶电极118。第二组偏置条件可以通过将氧从顶电极118驱动至介电数据存储层116而使导电细丝117断裂。
扩散阻挡层114布置在底电极112和介电数据存储层116之间。扩散阻挡层114被配置为防止金属原子(例如，贵金属原子)从底电极112朝向介电数据存储层116扩散。通过防止金属原子从底电极112朝向介电数据存储层116扩散，防止沿着底电极112的顶部形成包括金属原子的小丘。通过防止沿着底电极112的顶部形成小丘，改进了介电数据存储层116的厚度的均匀性，从而改进了RRAM器件111的性能和/或可靠性。扩散阻挡层114也改进了RRAM单元之间的介电数据存储层的厚度的变化，从而改进了单元至单元的变化和管芯良率。
图2示出了具有RRAM器件的集成芯片200的截面图的额外实施例。
集成芯片200包括设置在布置在衬底102上方的介电结构106内的RRAM器件111。在一些实施例中，介电结构106包括多个堆叠的层间介电(ILD)层202a至202d。多个堆叠的ILD层202a至202d横向围绕包括互连通孔109和互连线110的一个或多个下互连层108。一个或多个下互连层108被配置为将RRAM器件111连接至布置在衬底102内的存取晶体管104。在一些实施例中，存取晶体管104可以包括具有栅电极104d的MOSFET器件，栅电极104d布置在源极区域104a和漏极区域104b之间并且通过栅极电介质104c与衬底102分隔开。
RRAM器件111包括布置在底电极112和顶电极118之间的介电数据存储层116。底电极112布置在一个或多个下互连层108上方并且由下绝缘层208横向围绕。在各个实施例中，下绝缘层208可以包括氮化硅、二氧化硅、碳化硅等。在一些实施例中，介电数据存储层116可以具有底面和顶面，底面具有第一宽度，顶面具有小于第一宽度的第二宽度。在这样的实施例中，介电数据存储层116可以具有通过位于介电数据存储层116上面的水平延伸表面连接至上侧壁的下侧壁。在一些实施例中，介电数据存储层116可以具有在约30埃和约100埃之间的范围内的厚度。在其它实施例中，介电数据存储层116可以具有在约25埃和约75埃之间的范围内的厚度。在一些实施例中，顶电极118可以具有在约50埃和约200埃之间的范围内的厚度。
在一些实施例中，底电极112可以具有底电极扩散阻挡层112a和布置在底电极扩散阻挡层112a上方的底电极金属112b。底电极扩散阻挡层112a由下绝缘层208横向围绕。底电极扩散阻挡层112a填充由下绝缘层208的侧壁限定的开口。在一些实施例中，底电极扩散阻挡层112a可以从开口内延伸至下绝缘层208上方。在这样的实施例中，底电极扩散阻挡层112a可以在下绝缘层208的侧壁之间具有第一厚度并且在下绝缘层208上方具有较小的第二厚度。在一些实施例中，第一厚度可以在约200埃和约400埃之间的范围内。在一些实施例中，底电极金属112b可以具有在约50埃和约300埃之间的范围内的厚度。在一些实施例中，底电极扩散阻挡层112a具有由下绝缘层208围绕的弯曲下侧壁和位于下绝缘层208上方的基本平坦的上侧壁。在一些实施例中，底电极扩散阻挡层112a可以具有基本平坦的上表面。
在一些实施例中，底电极金属112b可以包括第一导电材料，并且底电极扩散阻挡层112a和顶电极118可以包括与第一导电材料不同的一种或多种导电材料。例如，在一些实施例中，底电极金属112b可以包括贵金属，诸如铂、钌、铱，金等。贵金属为RRAM器件111提供良好的耐久性和数据保持性。这是因为贵金属与离子(例如，氧离子)的反应性低，并且因此可以有助于在RRAM周期期间防止氧离子渗透至底电极112中。底电极扩散阻挡层112a和顶电极118可以包括金属，诸如钛、氮化钛、钽、氮化钽、钨、氮化钨等。在一些实施例中，底电极扩散阻挡层112a和顶电极118可以包括相同的材料。
扩散阻挡层114布置在底电极112和介电数据存储层116之间。扩散阻挡层114通过底电极金属112b与底电极扩散阻挡层112a垂直分隔开。在一些实施例中，扩散阻挡层114沿着基本平坦的界面接触底电极金属112b。扩散阻挡层114可以包括与底电极金属112b不同的材料。在一些实施例中，扩散阻挡层114可以包括氮化钽、氮化钛、碳氮化钛、氮化钨等。在其它实施例中，扩散阻挡层114可以包括贵金属氧化物(例如，氧化钌、氧化铱、氧化铑等)或贵金属氮化物(例如，氮化钌、氮化铱等)。
扩散阻挡层114的厚度t1足以防止形成的包括底电极112的金属原子(例如，贵金属原子)的小丘延伸至介电数据存储层116中。在一些实施例中，厚度t1在约5埃和约30埃之间的范围内。扩散阻挡层114的厚度小于5埃可能无法以可靠的方式有效地防止来自底电极金属112b的金属原子的扩散，而扩散阻挡层114的厚度大于30埃可能通过减少使用底电极112内的贵金属的优势而干扰RRAM器件111的性能。在其它实施例中，厚度t1可以具有不同的厚度。
覆盖层210布置在介电数据存储层116和顶电极118之间。覆盖层210被配置为存储氧，这可以促进介电数据存储层116内的电阻变化。在各个实施例中，覆盖层210可以包括铪、钛、钽、铝、锆等。在一些实施例中，覆盖层210可以具有在约70埃和约200埃之间的范围内的厚度。在一些实施例中，介电间隔件212可以沿着覆盖层210和顶电极118的侧壁布置。在一些实施例中，介电间隔件212也可以沿着介电数据存储层116的侧壁布置。在一些实施例中，介电间隔件212可以布置在顶电极118和/或介电数据存储层116的水平延伸表面上。在一些实施例中，介电间隔件212可以包括氮化物(例如，氮化硅)、氧化物(例如，氧化硅)、碳化物(例如，碳化硅)等。
在一些实施例中，扩散阻挡层114的侧壁可以相对于下绝缘层208的上表面以第一角度α成角度。第一角度α可以大于90°。在一些实施例中，扩散阻挡层114的侧壁可以沿着直线与底电极112和介电数据存储层116的侧壁对准。在一些实施例中，覆盖层210的侧壁可以相对于介电数据存储层116的上表面以第二角度β成角度。第二角度β也可以大于90°。在一些实施例中，第一角度α与第二角度β不同(例如，大于)。
图3A示出了具有RRAM器件的集成芯片300的额外实施例的截面图。
集成芯片300包括布置在衬底102上方的RRAM器件301。RRAM器件301包括布置在底电极112和顶电极118之间的介电数据存储层116。底电极112包括底电极扩散阻挡层112a和位于底电极扩散阻挡层112a上方的底电极金属112b。覆盖层210可以布置在介电数据存储层116和顶电极118之间。
底电极扩散阻挡层112a、底电极金属112b、介电数据存储层116、覆盖层210和顶电极118分别具有由外部区域304横向围绕的内部区域302。内部区域302具有凹进的上表面，该凹进的上表面横向布置在外部区域304的上表面之间并且垂直地位于外部区域304的上表面之下。如图3B的顶视图306所示，底电极扩散阻挡层112a的外部区域304沿着底电极扩散阻挡层112a的最外周界延伸。在一些实施例中，外部区域304可以以完整的环形在内部区域302周围连续延伸。
在一些实施例中，底电极扩散阻挡层112a、底电极金属112b、扩散阻挡层114、覆盖层210和顶电极118可以分别在最外侧壁之间具有基本相等的厚度。例如，底电极扩散阻挡层112a可以具有在约30埃和约200埃之间的范围内的基本相等的厚度。在一些实施例中，介电数据存储层116的内部区域302可以具有第一厚度，并且介电数据存储层116的外部区域可以具有小于第一厚度的第二厚度。
图4A示出了具有RRAM器件的集成芯片400的一些额外实施例的截面图。
集成芯片400包括衬底102，衬底102包括逻辑区域402和嵌入式存储区域404。如图4B的顶视图416所示，在一些实施例中，逻辑区域402可以围绕嵌入式存储区域404。
参照图4A，介电结构106布置在衬底102上方。介电结构106包括通过蚀刻停止层406分隔开的多个堆叠的ILD层202a至202d。在一些实施例中，多个堆叠的ILD层202a至202d可以包括氧化物层、低k介电层、超低k介电层等中的一个或多个。在一些实施例中，蚀刻停止层406可以包括氮化物(例如，氮化硅)、碳化物(例如，碳化硅)等。
逻辑区域402包括布置在衬底102内的晶体管器件408。晶体管器件408包括源极区域408a、通过沟道区域与源极区域408a分隔开的漏极区域408b以及位于沟道区域上方的栅极结构408g。在一些实施例中，晶体管器件408可以包括高k金属栅极(HKMG)晶体管。在这样的实施例中，栅极结构408g可以包括金属栅电极(例如，包括铝、钌、钯等)和包括高k电介质(例如，包括氧化铝、氧化铪等)的栅极电介质。在其它实施例中，栅极结构408g可以包括多晶硅栅电极和包括氧化物(例如，二氧化硅)的栅极电介质。
源极区域408a连接至由介电结构106围绕的多个互连层。多个互连层包括导电接触件410、互连线412和互连通孔414。在一些实施例中，多个互连层可以包括铜、钨、铝等。
嵌入式存储器区域404包括布置在衬底102内的存取晶体管104。存取晶体管104连接至RRAM器件111。RRAM器件111沿着与逻辑区域402内的互连通孔414中的一个相交的水平面布置。在一些实施例中，一个或多个隔离结构405可以布置在衬底102内且位于存取晶体管104的相对侧上。隔离结构405可以包括布置在由衬底102的内表面限定的沟槽内的一种或多种介电材料。在一些实施例中，隔离结构405可以包括浅沟槽隔离(STI)结构。在一些这样的实施例中，隔离结构405可以包括在存取晶体管104的周界周围的以闭环连续延伸的相同隔离结构。
图5示出了具有RRAM器件的集成芯片500的一些额外实施例。
集成芯片500包括具有连接至RRAM器件111的存取晶体管104的1T1R RRAM单元架构。存取晶体管104布置在衬底102内。在一些实施例中，存取晶体管104可以包括具有栅电极104d的MOSFET器件，栅电极104d布置在源极区域104a和漏极区域104b之间，并且通过栅极电介质104c与衬底分隔开。
介电结构106布置在衬底102上方。包括导电接触件107、互连通孔109和互连线110的一个或多个下互连层108由介电结构106围绕。互连线110包括源极线SL，源极线SL包括电连接至源极区域104a的第一互连线。在一些实施例中，源极线SL可以布置在第二互连线层中，该第二互连线层通过导电接触件、第一互连线和第一互连通孔连接至源极区域104a。互连线110还包括字线WL，字线WL包括电连接至栅电极104d的第二互连线。在一些实施例中，字线WL可以布置在第一互连线层中，该第一互连线层通过导电接触件连接至栅电极104d。
RRAM器件111布置在介电结构106上方。RRAM器件包括通过扩散阻挡层114、介电数据存储层116和覆盖层210与顶电极118分隔开的底电极112。底电极112通过一个或多个下互连层108直接连接至源极区域104a。顶电极118还通过上互连结构120连接至位线BL。
在一些实施例中，介电间隔件212沿着顶电极118的相对两侧布置。在一些实施例中，介电间隔件212可以具有从介电间隔件212的侧壁向外突出的水平延伸段212a。在一些实施例中，水平延伸段可以从介电间隔件212的相对两侧向外突出，或水平延伸段可以从介电间隔件212的一侧向外突出但不从介电间隔件212的相对一侧突出。
虽然集成芯片500示出了位于BEOL(后段制程)堆叠件内的某层级处的字线WL、源极线SL、位线BL和RRAM器件111，但是应当理解，这些元件的位置不限于那些示出的位置。相反，元件可以位于BEOL堆叠件内的不同位置。例如，在一些可选实施例中，RRAM器件111可以位于第二和第三金属互连线之间。
图6示出了具有RRAM器件的集成芯片600的一些额外实施例。
集成芯片600包括具有并联连接至RRAM器件111的第一存取晶体管602和第二存取晶体管604的2T1R RRAM单元架构。第一存取晶体管602和第二存取晶体管604布置在衬底102内。在一些实施例中，第一存取晶体管602具有布置在第一源极区域602b和共用漏极区域603之间的第一栅电极602a。第一源极区域602b连接至源极线SL并且第一栅电极602a连接至字线WL。第二存取晶体管604具有布置在第二源极区域604b和共用漏极区域603之间的第二栅电极604a。第二源极区域604b连接至源极线SL，并且第二栅电极604a连接至字线WL。
一个或多个下互连层108将共用漏极区域603连接至布置在衬底102上方的介电结构106内的RRAM器件111。通过将共用漏极区域603连接至RRAM器件111，提供给RRAM器件111的驱动电流可以比利用单个存取晶体管的RRAM单元增加(例如，如图5所示)。
图7至图17示出了形成具有RRAM单元的集成芯片的方法的一些实施例的截面图700至1700，该RRAM单元包括设置在底电极和数据存储层之间的扩散阻挡层。虽然关于方法描述了图7至图17，但是应当理解，图7至图17中公开的结构不限于这种方法，而是可以单独作为独立于该方法的结构。
如图7的截面图700所示，提供衬底102。在各个实施例中，衬底102可以包括任何类型的半导体主体(例如，硅/CMOS体、SiGe、SOI等)，(诸如半导体晶圆或晶圆上的一个或多个管芯)，以及形成在主体上或以其它方式与主体相关的任何其它类型的半导体和/或外延层。在一些实施例中，可以在衬底102内形成一个或多个隔离结构405(例如，浅沟槽隔离结构)。可以通过选择性地蚀刻衬底102以形成由衬底102的侧壁限定的沟槽702来形成一个或多个隔离结构405。随后用一种或多种介电材料填充沟槽702。
在衬底102上方形成存取晶体管104。在一些实施例中，可以通过在衬底上方形成栅极电介质并且在栅极电介质上方形成栅极材料来形成存取晶体管104。栅极电介质和栅极材料可以通过汽相沉积工艺(例如，CVD、PE-CVD、PVD或ALD)形成。在一些实施例中，栅极材料可以包括掺杂的多晶硅。在一些实施例中，栅极材料可以包括随后用金属栅极材料(诸如铝、钴、钌等)替换的牺牲栅极材料。
图案化栅极电介质和栅极材料以限定栅极结构，该栅极结构具有栅极电介质104c和位于栅极电介质104c上方和栅电极104d。在一些实施例中，可以根据形成在栅极材料上方的掩模层(未示出)来选择性地图案化栅极电介质和栅极材料。在一些实施例中，掩模层可以包括通过旋涂工艺形成的光敏材料(例如，光刻胶)。在这样的实施例中，根据光掩模将光敏材料选择性地暴露于电磁辐射。电磁辐射改变了光敏材料内的曝光区域的溶解度以限定可溶区域。随后显影光敏材料以通过除去可溶区域在光敏材料内限定开口。在其它实施例中，掩模层可以包括硬掩模层(例如，氮化硅层、碳化硅层等)。
如图8的截面图800所示，在衬底102上方的一个或多个堆叠的下层间介电(ILD)层202a至202c(例如，氧化物、低k电介质或超低k电介质)内形成一个或多个下互连层108。在一些实施例中，可以分别通过选择性地蚀刻一个或多个堆叠的下ILD层202a至202c中的一个以限定ILD层内的开口来形成一个或多个下互连层108。然后沉积导电材料(例如，铜、铝等)以填充开口，并且实施平坦化工艺(例如，化学机械平坦化工艺)以从ILD层上方去除过量的导电材料。
如图9的截面图900所示，在一个或多个下互连层108和一个或多个堆叠的下ILD层202a至202c上形成下绝缘层208。在一些实施例中，下绝缘层208可以包括氮化硅(SiN)、碳化硅(SiC)或类似的复合介电膜。在一些实施例中，下绝缘层208可以通过沉积技术(例如，物理汽相沉积(PVD)、化学汽相沉积(CVD)、PE-CVD、原子层沉积(ALD)、溅射等)形成为在约50埃和约250埃之间的范围内的厚度。在沉积之后，将下绝缘层208选择性地暴露于第一蚀刻剂902(例如，干蚀刻剂、湿蚀刻剂)，形成限定下绝缘层208内的开口904的侧壁。开口904穿过下绝缘层208延伸至一个或多个下互连层108中的一个。在一些实施例中，根据形成在下绝缘层208上方的掩模层(未示出)，可以将下绝缘层208选择性地暴露于第一蚀刻剂902。
如图10的截面图1000所示，在一个或多个下互连层108和下绝缘层208上方形成底电极结构1002。底电极结构1002从开口904内延伸至下绝缘层208上面的位置。在一些实施例中，通过实施单独的沉积以形成底电极阻挡膜1002a并且随后在底电极阻挡膜1002a上方形成底电极金属膜1002b来形成底电极结构1002。在一些实施例中，单独的沉积可以原位实施(例如，不破坏其中实施沉积的工艺室的真空)。在一些实施例中，底电极阻挡膜1002a可以包括氮化钽(TaN)、氮化钛(TiN)、钨(W)、氮化钨(WN)等。在一些实施例中，底电极金属膜1002b可以包括贵金属，诸如铂(Pt)、钌(Ru)、铱(Ir)、金(Au)等。
如图11的截面图1100所示，在底电极结构1002上形成扩散阻挡膜1102。扩散阻挡膜1102形成为在约5埃和约30埃之间的范围内的厚度。在一些实施例中，扩散阻挡膜1102可以包括氮化钽(TaN)、氮化钛(TiN)、碳氮化钛(TiCN)、氮化钨(WN)等。在一些额外实施例中，扩散阻挡膜1102可以包括贵金属氧化物(例如，氧化钌、氧化铱、氧化铂、氧化钯等)或贵金属氮化物(例如，氮化钌、氮化铱等)。
在一些实施例中，可以通过沉积技术(例如，PVD、CVD、PE-CVD、ALD、溅射等)形成扩散阻挡膜1102。在其它实施例中，可以通过在升高的温度(例如，大于或等于约150℃的温度)下将底电极结构1002上的贵金属暴露于氧气(例如，O3)以形成贵金属氧化物来形成扩散阻挡膜1102。在又一些其它实施例中，可以通过将底电极结构1002上的贵金属暴露于氮基等离子体(例如，N2O等离子体)以形成贵金属氮化物来形成扩散阻挡膜1102。
在一些实施例中，扩散阻挡膜1102可以与底电极金属膜1002b原位形成(即，不破坏真空)。在这样的实施例中，扩散阻挡膜1102形成为与底电极金属膜1002b直接接触。在其它实施例中，扩散阻挡膜1102可以与底电极金属膜1002b非原位形成。在这样的实施例中，氧化物膜(例如，具有约5埃或更小的厚度)可以形成在底电极金属膜1002b的顶部上。在一些这样的实施例中，扩散阻挡膜1102可以通过氧化膜与底电极金属膜1002b分隔开。在其它这样的实施例中，可以在扩散阻挡膜1102的沉积之前实施氢氟酸浸渍以去除氧化物膜。
如图12的截面图1200所示，在扩散阻挡膜1102上方形成介电数据存储膜1202，在介电数据存储膜1202上方形成覆盖膜1204，以及在覆盖膜1204上方形成顶电极结构1206。在一些实施例中，介电数据存储膜1202可以包括具有可变电阻的高k介电材料。例如，在一些实施例中，介电数据存储膜1202可以包括氧化铪(HfOX)、氧化锆(ZrOX)、氧化铝(AlOX)、氧化镍(NiOX)、氧化钽(TaOX)、氧化钛(TiOX)等。在一些实施例中，覆盖膜1204可以包括金属(例如，诸如钛(Ti)、铪(Hf)、铂(Pt)、铝(Al)等)或金属氧化物(例如，诸如氧化钛(TiOx)、氧化铪(HfOx)、氧化锆(ZrOx)、氧化锗(GeOx)、氧化铯(CeOx)等)。在一些实施例中，顶电极结构1206可以包括金属，诸如钛(Ti)、钽(Ta)等。
如图13的截面图1300所示，实施第一RRAM图案化工艺。第一RRAM图案化工艺选择性地图案化顶电极结构(图12的1206)以限定顶电极118。第一RRAM图案化工艺也可以选择性地图案化覆盖膜(图12的1204)以限定覆盖层210。在一些实施例中，第一图案化工艺包括在顶电极结构(图12的1206)上方形成硬掩模层1304。然后根据硬掩模层1304将顶电极结构暴露于第二蚀刻剂1302(例如，干蚀刻剂)以去除覆盖膜(图12的1204)和顶电极结构(图12的1206)的未掩蔽部分。在各个实施例中，硬掩模层1304可以包括氧化硅(SiO2)、氮氧化硅(SiON)、氮化硅(SiN)、碳化硅(SiC)等。
在一些实施例中，第一RRAM图案化工艺可以减小介电数据存储膜1202的外部区域的厚度，使得介电数据存储膜1202具有具有第一厚度的中心区域和具有第二厚度的外部区域，第二厚度小于第一厚度。在一些额外实施例(未示出)中，第一图案化工艺可以蚀刻穿过介电数据存储膜1202并且进入扩散阻挡膜1102。在这样的实施例中，扩散阻挡膜1102可具有厚度大于外部区域的中心区域。在一些这样的实施例中，由于扩散阻挡膜1102和介电数据存储膜1202的不同蚀刻选择性，介电数据存储膜1202的最外侧壁可以从限定扩散阻挡膜1102的中心区域的最上侧壁横向偏移非零距离。在一些实施例中，可以在完成第一RRAM图案化工艺之后去除硬掩模层1304。
如图14的截面图1400所示，在一些实施例中，可以在顶电极118和覆盖层210的相对两侧上形成介电间隔件212。介电间隔件212也可以在顶电极118的上表面上方延伸。在各个实施例中，介电间隔件212可以包括氮化硅、二氧化硅(SiO2)、氮氧化硅(例如，SiON)等。在一些实施例中，介电间隔件212可以具有相对于扩散阻挡层114的侧壁以角度Ω定向的最外侧壁。在一些实施例中，角度Ω可以在90°和180°之间的范围内。
可以通过在介电数据存储膜(图13的1202)、覆盖层210、顶电极118和硬掩模层1304上沉积间隔件层来形成介电间隔件212。在一些实施例中，可以通过沉积技术(例如，PVD、CVD、PE-CVD、ALD、溅射等)将间隔件层沉积至约100埃和约500埃之间的范围内的厚度。随后图案化间隔件层(例如，使用光刻工艺)以沿着顶电极118的相对两侧并且在顶电极118上方限定介电间隔件212。在第二蚀刻剂(图13的1302)蚀刻穿过介电数据存储层116的一些实施例中，介电间隔件212可以接触扩散阻挡层114的侧壁。
在一些实施例中，用于限定介电间隔件212的单独图案化工艺可以导致介电间隔件212具有从介电间隔件212的侧壁向外突出的水平延伸段212a。在一些实施例中，水平延伸段可以从介电间隔件212的相对两侧向外突出，而在其它实施例(未示出)中，水平延伸段可以从介电间隔件212的一侧向外突出但没有从介电间隔件212的相对一侧向外突出。
在介电间隔件212的形成之后，实施第二RRAM图案化工艺。第二RRAM图案化工艺通过选择性地去除介电数据存储膜(图13的1202)、扩散阻挡膜(图13的1102)和底电极结构(图13的1002)以分别限定介电数据存储层116、扩散阻挡层114和底电极112来限定RRAM器件111。在一些实施例中，第二RRAM图案化工艺根据包括介电间隔件212的掩模选择性地将介电数据存储膜(图13的1202)、扩散阻挡膜(图13的1102)和底电极结构(图13的1002)暴露于第三蚀刻剂1402。
如图15的截面图1500所示，可以在RRAM器件111上方形成上绝缘层1502。在各个实施例中，上绝缘层1502可以包括氮化硅、二氧化硅(SiO2)、氮氧化硅(例如，SiON)等。随后在上绝缘层1502上方形成上层间介电(ILD)层202d。上绝缘层1502具有面向衬底102的第一侧和面向上ILD层202d的第二侧。
如图16的截面图1600所示，选择性地图案化上ILD层202d以形成开口1602。开口1602由上ILD层202d、上绝缘层1502和硬掩模层1304的侧壁限定。开口1602从上ILD层202d的顶部垂直延伸至RRAM器件111的顶电极118。
如图17的截面图1700所示，在上ILD层202d中的开口1602内形成上互连结构120。在一些实施例中，上互连结构120可以包括上互连线或通孔。在一些实施例中，可以通过用导电材料(例如，铜和/或铝)填充开口1602并且随后实施平坦化工艺(例如，化学机械平坦化工艺)以从上ILD层202d上方去除过量的导电材料来形成上互连结构120。
图18示出了形成具有RRAM器件的集成芯片的方法1800的一些实施例的流程图。虽然方法1800在下面示出和描述为一系列步骤或事件，但是应该理解，这些步骤或事件的示出的顺序不被解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了此处示出的和/或描述的一些的其它步骤或事件同时发生。此外，可能不是所有示出的步骤对于实施此处描述的一个或多个方面或实施例都是需要的。此外，此处描述的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中实施。
在步骤1802中，在衬底内形成存取晶体管。图7示出了对应于步骤1802的一些实施例的截面图700。
在步骤1804中，在衬底上方的一个或多个堆叠的ILD层内形成一个或多个下互连层。图8示出了对应于步骤1804的一些实施例的截面图800。
在步骤1806中，在一个或多个下互连层和一个或多个堆叠的ILD层上方形成下绝缘层。下绝缘层包括开口，该开口穿过下绝缘层延伸至一个或多个下互连层。图9示出了对应于步骤1806的一些实施例的截面图900。
在步骤1808中，在下绝缘层和一个或多个下互连层上方形成底电极结构。图10示出了对应于步骤1808的一些实施例的截面图1000。在一些实施例中，可以根据步骤1810至1812形成底电极结构。在步骤1810中，在多个下互连层和下绝缘层上方形成底电极扩散阻挡膜。在步骤1812中，随后在底电极扩散阻挡膜上方形成底电极金属膜。
在步骤1814中，在底电极结构上方形成扩散阻挡膜。图11示出了对应于步骤1814的一些实施例的截面图1100。
在步骤1816中，在扩散阻挡膜上方形成介电数据存储膜。图12示出了对应于步骤1816的一些实施例的截面图1200。
在步骤1818中，在一些实施例中，在介电数据存储膜上方形成覆盖膜。图12示出了对应于步骤1818的一些实施例的截面图1200。
在步骤1820中，在覆盖膜上方形成顶电极结构。图12示出了对应于步骤1820的一些实施例的截面图1200。
在步骤1822中，选择性地图案化顶电极结构以限定顶电极。图13示出了对应于步骤1822的一些实施例的截面图1300。
在步骤1824中，在顶电极的相对两侧上形成介电间隔件。图14示出了对应于步骤1824的一些实施例的截面图1400。
在步骤1826中，选择性地图案化介电数据存储膜、扩散阻挡膜和底电极结构，以限定介电数据存储层、扩散阻挡层和底电极。图14示出了对应于步骤1826的一些实施例的截面图1400。
在步骤1828中，在顶电极上方沉积上层间介电(ILD)层。图15示出了对应于步骤1828的一些实施例的截面图1500。
在步骤1830中，在顶电极上形成上互连结构。图16至图17示出了对应于步骤1830的一些实施例的截面图1600至1700。
虽然关于电阻式随机存取存储器(RRAM)器件描述了公开的附图和描述，但是应当理解，公开的扩散阻挡层不限于这种存储器件。而且，在一些可选实施例中，公开的扩散阻挡层也可以应用于其它类型的存储器件(例如，可编程金属化单元存储器件、相变存储器件等)。
因此，在一些实施例中，本发明涉及具有RRAM单元的集成芯片，该RRAM单元包括布置在底电极和介电数据存储层之间的扩散阻挡层。扩散阻挡层被配置为防止金属原子(例如，贵金属原子)从底电极扩散至介电数据存储层中，从而允许介电数据存储层具有基本均匀的厚度，从而增加RRAM器件的可靠性。
在一些实施例中，本发明涉及集成芯片。该集成芯片包括设置在一个或多个互连层上方的底电极；布置在底电极上方的扩散阻挡层；通过扩散阻挡层与底电极分隔开的数据存储层；以及布置在数据存储层上方的顶电极。在一些实施例中，扩散阻挡层具有直接接触底电极的底面和直接接触数据存储层的顶面。在一些实施例中，扩散阻挡层包括氮化钽、氮化钛、碳氮化钛或氮化钨。在一些实施例中，扩散阻挡层包括贵金属氧化物或贵金属氮化物。在一些实施例中，底电极包括底电极扩散阻挡层和底电极金属，并且底电极金属直接布置在扩散阻挡层和底电极扩散阻挡层之间。在一些实施例中，底电极金属包括贵金属。在一些实施例中，顶电极和底电极扩散阻挡层包括相同的材料。在一些实施例中，集成芯片还包括布置在位于衬底上面的一个或多个堆叠的层间介电(ILD)层上方的绝缘层，底电极扩散阻挡层具有由绝缘层围绕的弯曲的下侧壁和位于绝缘层上方的基本平坦的上侧壁。在一些实施例中，扩散阻挡层具有在约5埃和约30埃之间的范围内的厚度。在一些实施例中，扩散阻挡层的最大宽度大于数据存储层的顶面的宽度。
在其它实施例中，本发明涉及集成芯片。集成芯片包括布置在衬底上方的一个或多个堆叠的层间介电(ILD)层内的一个或多个互连层；由设置在一个或多个堆叠的ILD层上方的绝缘层横向围绕的底电极扩散阻挡层；底电极金属，具有接触底电极扩散阻挡层的底面，底电极金属包括贵金属；接触底电极金属的顶面的扩散阻挡层；接触扩散阻挡层的介电数据存储层；以及通过介电数据存储层和扩散阻挡层与底电极金属分隔开的顶电极。在一些实施例中，顶电极和底电极扩散阻挡层包括与底电极金属的第二材料不同的第一材料。在一些实施例中，顶电极和底电极扩散阻挡层包括氮化钛、氮化钽、钨或氮化钨。在一些实施例中，扩散阻挡层具有由外部区域围绕的内部区域，该内部区域具有凹进的上表面，该凹进的上表面横向布置在外部区域的上表面之间并且垂直位于外部区域的上表面之下。在一些实施例中，扩散阻挡层在最外侧壁之间具有基本相等的厚度。在一些实施例中，集成芯片还包括沿着顶电极的侧壁布置的介电间隔件，介电间隔件具有从介电间隔件的侧壁向外突出的水平延伸段。
在又一些其它实施例中，本发明涉及形成集成芯片的方法。该方法包括在一个或多个互连层上方形成底电极结构，该一个或多个互连层设置在衬底上方的一个或多个堆叠的层间介电(ILD)层内；在底电极结构上方形成扩散阻挡膜；在扩散阻挡膜上形成介电数据存储膜；在介电数据存储膜上方形成顶电极结构；图案化顶电极结构、介电数据存储膜、扩散阻挡膜和底电极结构，以限定存储器件。在一些实施例中，该方法还包括将扩散阻挡膜形成为防止形成包括来自底电极结构的贵金属原子的小丘延伸至介电数据存储膜中的厚度。在一些实施例中，形成底电极结构包括在一个或多个互连层上方形成底电极扩散阻挡膜；以及形成与底电极扩散阻挡膜的顶面接触的底电极金属膜。在一些实施例中，该方法还包括形成与底电极金属膜的上表面接触的扩散阻挡膜；以及形成与扩散阻挡膜的上表面接触的介电数据存储膜。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种集成芯片，包括：
底电极扩散阻挡层，设置在下绝缘层内和一个或多个互连层上方，其中，所述底电极扩散阻挡层直接从所述下绝缘层的侧壁之间连续地延伸至所述下绝缘层的顶部上方；
底电极金属，布置在所述底电极扩散阻挡层上方；
扩散阻挡层，布置在所述底电极金属上方；
数据存储层，通过所述扩散阻挡层与所述底电极金属分隔开；
氧化物，设置在所述底电极金属和所述扩散阻挡层之间；以及
顶电极，布置在所述数据存储层上方。
2.根据权利要求1所述的集成芯片，其中，所述扩散阻挡层具有直接接触所述底电极金属的底面和直接接触所述数据存储层的顶面。
3.根据权利要求1所述的集成芯片，其中，所述扩散阻挡层包括氮化钽、氮化钛、碳氮化钛或氮化钨。
4.根据权利要求1所述的集成芯片，其中，所述扩散阻挡层包括贵金属氧化物或贵金属氮化物。
5.根据权利要求1所述的集成芯片，其中，所述扩散阻挡层具有由外部区域围绕的内部区域，所述内部区域具有凹进的上表面，所述凹进的上表面横向布置在所述外部区域的上表面之间并且垂直位于所述外部区域的上表面之下。
6.根据权利要求5所述的集成芯片，其中，所述底电极金属包括贵金属。
7.根据权利要求5所述的集成芯片，其中，所述顶电极和所述底电极扩散阻挡层包括相同的材料。
8.根据权利要求5所述的集成芯片，其中，所述底电极扩散阻挡层具有由所述下绝缘层围绕的弯曲的下侧壁和位于所述下绝缘层上方的基本平坦的上侧壁。
9.根据权利要求1所述的集成芯片，其中，所述扩散阻挡层具有在5埃和30埃之间的范围内的厚度。
10.根据权利要求1所述的集成芯片，其中，所述扩散阻挡层具有大于所述数据存储层的顶面的宽度的最大宽度。
11.一种集成芯片，包括：
一个或多个互连层，布置在衬底上方的一个或多个堆叠的层间介电层内；
底电极扩散阻挡层，由设置在所述一个或多个堆叠的层间介电层上方的绝缘层横向围绕并且在所述绝缘层之上延伸；
底电极金属，具有接触所述底电极扩散阻挡层的底面，其中，所述底电极金属包括贵金属；
扩散阻挡层，接触所述底电极金属的顶面；
介电数据存储层，接触所述扩散阻挡层；
氧化物，设置在所述底电极金属和所述扩散阻挡层之间；以及
顶电极，通过所述介电数据存储层和所述扩散阻挡层以与所述底电极金属分隔开。
12.根据权利要求11所述的集成芯片，其中，所述顶电极和所述底电极扩散阻挡层包括与所述底电极金属的第二材料不同的第一材料。
13.根据权利要求11所述的集成芯片，其中，所述顶电极和所述底电极扩散阻挡层包括氮化钛、氮化钽、钨或氮化钨。
14.根据权利要求11所述的集成芯片，其中，所述扩散阻挡层具有由外部区域围绕的内部区域，所述内部区域具有凹进的上表面，所述凹进的上表面横向布置在所述外部区域的上表面之间并且垂直位于所述外部区域的上表面之下。
15.根据权利要求11所述的集成芯片，其中，所述扩散阻挡层在最外侧壁之间具有基本相等的厚度。
16.根据权利要求11所述的集成芯片，还包括：
介电间隔件，沿着所述顶电极的侧壁布置，其中，所述介电间隔件具有从所述介电间隔件的侧壁向外突出的水平延伸段。
17.一种形成集成芯片的方法，包括：
在一个或多个互连层上方和绝缘层内形成底电极结构，其中，所述一个或多个互连层设置在衬底上方的一个或多个堆叠的层间介电层内；
在所述底电极结构上方形成扩散阻挡膜；
在所述扩散阻挡膜上形成介电数据存储膜；
在所述介电数据存储膜上方形成顶电极结构；以及
图案化所述顶电极结构、所述介电数据存储膜、所述扩散阻挡膜和所述底电极结构，以限定存储器件，
其中，图案化所述底电极结构形成的所述存储器件的底电极包括：底电极扩散阻挡层和设置在所述底电极扩散阻挡层上方的底电极金属，其中，所述底电极扩散阻挡层直接从所述绝缘层的侧壁之间连续地延伸至所述绝缘层的顶部上方，并且其中，氧化物设置在所述底电极金属和所述扩散阻挡膜之间。
18.根据权利要求17所述的方法，还包括：
将所述扩散阻挡膜形成为在5埃和30埃之间的范围内的厚度。
19.根据权利要求17所述的方法，其中，形成所述底电极结构包括：
在所述一个或多个互连层上方形成底电极扩散阻挡膜；以及
形成与所述底电极扩散阻挡膜的顶面接触的底电极金属膜，
其中，图案化所述底电极结构包括图案化所述底电极扩散阻挡膜和所述底电极金属膜以分别形成所述底电极扩散阻挡层和所述底电极金属。
20.根据权利要求19所述的方法，还包括：
形成与所述氧化物的上表面接触的所述扩散阻挡膜；以及
形成与所述扩散阻挡膜的上表面接触的所述介电数据存储膜。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11489112B2 (en) * 2017-09-28 2022-11-01 Intel Corporation Resistive random access memory device and methods of fabrication
CN111834391B (zh) 2019-04-15 2024-05-14 联华电子股份有限公司 存储器元件的结构及其制造方法
US11251261B2 (en) * 2019-05-17 2022-02-15 Micron Technology, Inc. Forming a barrier material on an electrode
TWI709166B (zh) * 2019-10-05 2020-11-01 華邦電子股份有限公司 電阻式隨機存取記憶體陣列及其製造方法
KR20210132538A (ko) * 2020-04-27 2021-11-04 에스케이하이닉스 주식회사 강유전 소자 및 이를 포함하는 크로스 포인트 어레이 장치
CN111640862B (zh) * 2020-05-14 2021-04-16 厦门半导体工业技术研发有限公司 一种集成电路器件和其形成方法及电子设备
US11723294B2 (en) * 2020-06-25 2023-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and method for fabricating the same
CN115117236A (zh) * 2021-03-17 2022-09-27 华邦电子股份有限公司 电阻式随机存取存储器及其制造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1674251A (zh) * 2004-01-12 2005-09-28 三星电子株式会社 半导体器件的制造方法及由此制造的半导体器件
KR100791078B1 (ko) * 2006-09-25 2008-01-02 삼성전자주식회사 전기 도금법을 사용하여 리세스된 영역을 채우는 금속배선을 형성하는 방법
CN104979470A (zh) * 2014-04-02 2015-10-14 台湾积体电路制造股份有限公司 Rram单元的底电极的形成
CN105742343A (zh) * 2014-12-30 2016-07-06 台湾积体电路制造股份有限公司 用于3d finfet金属栅极的结构和方法
CN106158899A (zh) * 2014-08-28 2016-11-23 台湾积体电路制造股份有限公司 改进电阻式随机存取存储器（RRAM）的保持性能的高k方案
CN106206449A (zh) * 2015-01-08 2016-12-07 台湾积体电路制造股份有限公司 具有优化的膜方案的高良率rram单元
CN107039585A (zh) * 2015-11-13 2017-08-11 台湾积体电路制造股份有限公司 用于rram结构的底部电极、rram单元及其形成方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3211809B2 (ja) 1999-04-23 2001-09-25 ソニー株式会社 半導体記憶装置およびその製造方法
US6190963B1 (en) * 1999-05-21 2001-02-20 Sharp Laboratories Of America, Inc. Composite iridium-metal-oxygen barrier structure with refractory metal companion barrier and method for same
JP5211558B2 (ja) * 2007-06-18 2013-06-12 富士通セミコンダクター株式会社 半導体装置の製造方法
KR20110132125A (ko) 2010-06-01 2011-12-07 삼성전자주식회사 비휘발성 메모리 소자 및 비휘발성 메모리 소자의 형성방법
KR101574155B1 (ko) * 2011-06-24 2015-12-03 캐논 아네르바 가부시키가이샤 자기 저항 효과 소자의 제조 방법
US9685608B2 (en) 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US9224945B2 (en) 2012-08-30 2015-12-29 Micron Technology, Inc. Resistive memory devices
US9647207B2 (en) * 2015-01-26 2017-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random access memory (RRAM) structure
US9978938B2 (en) * 2015-11-13 2018-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive RAM structure and method of fabrication thereof
US10593877B2 (en) 2015-12-14 2020-03-17 Winbond Electronics Corp. Resistive random access memory
US9553265B1 (en) 2016-01-14 2017-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM device with data storage layer having increased height
US20180145253A1 (en) 2016-11-23 2018-05-24 Silicon Storage Technology, Inc. Method of Forming Resistive Random Access Memory (RRAM) Cells
US9954166B1 (en) 2016-11-28 2018-04-24 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded memory device with a composite top electrode
US10043705B2 (en) 2016-12-05 2018-08-07 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and method of forming thereof
TWI713242B (zh) 2017-01-23 2020-12-11 聯華電子股份有限公司 電阻式記憶體及其製作方法
TWI610476B (zh) 2017-03-16 2018-01-01 華邦電子股份有限公司 電阻式隨機存取記憶體結構及其形成方法
US11437573B2 (en) * 2018-03-29 2022-09-06 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method for manufacturing the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1674251A (zh) * 2004-01-12 2005-09-28 三星电子株式会社 半导体器件的制造方法及由此制造的半导体器件
KR100791078B1 (ko) * 2006-09-25 2008-01-02 삼성전자주식회사 전기 도금법을 사용하여 리세스된 영역을 채우는 금속배선을 형성하는 방법
CN104979470A (zh) * 2014-04-02 2015-10-14 台湾积体电路制造股份有限公司 Rram单元的底电极的形成
CN106158899A (zh) * 2014-08-28 2016-11-23 台湾积体电路制造股份有限公司 改进电阻式随机存取存储器（RRAM）的保持性能的高k方案
CN105742343A (zh) * 2014-12-30 2016-07-06 台湾积体电路制造股份有限公司 用于3d finfet金属栅极的结构和方法
CN106206449A (zh) * 2015-01-08 2016-12-07 台湾积体电路制造股份有限公司 具有优化的膜方案的高良率rram单元
CN107039585A (zh) * 2015-11-13 2017-08-11 台湾积体电路制造股份有限公司 用于rram结构的底部电极、rram单元及其形成方法

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