CN107039585A - 用于rram结构的底部电极、rram单元及其形成方法 - Google Patents

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Abstract

本发明涉及包括具有绝缘芯的多层底部电极的RRAM单元以及相关的形成方法，该RRAM单元提供了良好的间隙填充能力。在一些实施例中，RRAM单元包括具有绝缘底部电极(BE)层的多层底部电极，该绝缘底部电极层横向布置在导电下部BE层的侧壁之间并且垂直布置在导电下部BE层与导电上部BE层之间。具有可变电阻的介电数据存储层布置在多层底部电极上方，并且顶部电极布置在介电数据存储层上方。与导电材料相比，底部电极的绝缘芯能够更好地填充具有大高宽比的间隙，从而使多层底部电极具有平整的上表面以避免上面的层的形貌问题。

Description

用于RRAM结构的底部电极、RRAM单元及其形成方法
技术领域
本发明实施例一般地涉及半导体技术领域，更具体地，涉及阻变式存储器(RRAM)及其形成方法。
背景技术
许多现代电子器件包含配置为存储数据的电子存储器。电子存储器可以是易失性存储器或非易失性存储器。易失性存储器在供电时存储数据，而非易失性存储器能够在断开电源时存储数据。阻变式存储器(RRAM，resistive random access memory)由于其简单的结构以及包括CMOS逻辑兼容工艺技术，所以其成为下一代非易失性存储技术的颇具前景的候选对象。RRAM单元包括具有可变电阻的介电数据存储层(dielectric data storagelayer)，其位于设置于后段制程(BEOL，end-of-the-line)金属化层内的两个电极之间。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种RRAM(电阻式随机存取存储器)单元，包括：多层底部电极，包括绝缘底部电极(BE)层，并且横向地布置在第一导电下部底部电极层的侧壁之间并且垂直地布置在所述第一导电下部底部电极层与导电上部底部电极层之间；介电数据存储层，具有可变电阻，其中，所述介电数据存储层布置在所述多层底部电极上方；以及顶部电极，布置在所述介电数据存储层上方。
根据本发明的另一方面，提供了一种RRAM(电阻式随机存取存储器)单元，包括：下部绝缘层，布置在被下部层间介电(ILD)层围绕的下部金属互连层上方；多层底部电极，布置在垂直地延伸穿过所述下部绝缘层的开口内，其中，所述多层底部电极包括绝缘底部电极(BE)层、导电上部底部电极层和第一导电下部底部电极层，其中，绝缘底部电极(底部电极)层和第一导电下部底部电极层具有与导电上部底部电极层的下表面接触的上表面；介电数据存储层，具有可变电阻，其中，所述介电数据存储层布置在所述多层底部电极上方；以及顶部电极，布置在所述介电数据存储层上方。
根据本发明的又一方面，提供了一种形成RRAM(电阻式随机存取存储器)单元的方法，包括：形成包括绝缘底部电极(BE)层的多层底部电极，所述绝缘底部电极层横向地布置在导电下部底部电极层的侧壁之间并且垂直地布置在所述导电下部底部电极层与导电上部底部电极层之间；在所述多层底部电极上方形成具有可变电阻的介电数据存储层；以及在所述介电数据存储层上方形成顶部电极。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1示出了包括具有绝缘芯的多层底部电极的RRAM(电阻式随机存取存储器)单元的一些实施例的截面图。
图2示出了包括具有绝缘芯的多层底部电极的RRAM单元的一些附加实施例的截面图。
图3示出了包括具有绝缘芯的多层底部电极的RRAM单元的一些附加实施例的截面图。
图4示出了包括具有绝缘芯的多层底部电极的RRAM单元的一些可选实施例的截面图。
图5示出了包括具有绝缘芯的多层底部电极的RRAM单元的集成芯片的一些附加实施例的截面图。
图6至图15示出了显示出用于形成包括具有绝缘芯的多层底部电极的RRAM单元的方法的截面图的一些实施例。
图16示出了形成包括具有绝缘芯的多层底部电极的RRAM单元的方法的一些实施例的流程图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
近年来，电阻式随机存取存储器(RRAM)单元已成为下一代电子数据存储的有力候选者。RRAM单元包括通过具有可变电阻的介电数据存储层分离的导电顶部电极与导电底部电极。RRAM单元基于电阻改变来存储数据，这允许RRAM单元在与第一数据状态(如，“0”)相对应的高电阻状态和与第二数据状态(如，“1”)相对应的低电阻状态之间改变存储器单元的电阻。
通常通过在介电层内蚀刻开口，然后形成延伸进开口的底部电极来形成RRAM单元的导电底部电极。然而，应该理解，随着RRAM单元的尺寸不断减小，底部电极金属通常不能适当地填充介电层中的开口。这导致底部电极的上表面内的凹陷，从而导致上面的层的不平整的形貌。不平整的形貌会对RRAM单元存储数据的能力和RRAM单元的可靠性产生不利影响。
本发明涉及包括具有绝缘芯的多层底部电极的RRAM单元以及相关的形成方法，该RRAM单元提供了良好的间隙填充能力。在一些实施例中，RRAM单元包括具有绝缘底部电极(BE，bottom electrode)层的多层底部电极，该绝缘底部电极层横向地布置在导电下部BE层的侧壁之间并且垂直地布置在导电下部BE层与导电上部BE层之间。具有可变电阻的介电数据存储层位于多层底部电极上方，并且顶部电极布置在介电数据存储层上方。与导电材料相比，多层底部电极的绝缘芯能够更好地填充具有大高宽比的间隙，从而使底部电极具有平整的上表面以避免上面的层中的形貌问题。
图1示出了包括具有绝缘芯的多层底部电极的RRAM(电阻式随机存取存储器)单元100的一些实施例的截面图。
RRAM单元100包括布置在半导体衬底102上方的下部层间介电(ILD)层104。下部金属互连层106被下部ILD层104围绕。在一些实施例中，下部绝缘层108位于下部ILD层104和/或下部金属互连层106上方。下部绝缘层108包括延伸穿过下部绝缘层108至下部金属互连层106的开口109或微沟槽。
多层底部电极110位于下部金属互连层106上方。多层底部电极110具有被导电材料围绕(即，嵌入导电材料内)的绝缘芯。多层底部电极110从开口109内延伸至下部绝缘层108的位于开口109相对侧的上面的位置处。在一些实施例中，多层底部电极110包括导电下部BE层110a、绝缘BE层110b和导电上部BE层110c。导电下部BE层110a布置在下部绝缘层108的开口109内。绝缘BE层110b布置在导电下部BE层110a的侧壁之间。导电上部BE层110c布置在导电下部BE层110a和绝缘BE层110b上方。
介电数据存储层112布置在多层底部电极110上方。介电数据存储层112具有可变电阻，可变电阻的电阻值根据施加的电压变化。顶部电极114设置在介电数据存储层112上方。在RRAM单元的操作期间，施加至多层底部电极110和顶部电极114的电压将生成延伸进介电数据存储层112中的电场。电场作用于介电数据存储层112内的氧空位，使导电路径(如，包括氧空位)形成为贯穿介电数据存储层112。根据所施加的电压，介电数据存储层112将经受介于与第一数据状态(如，“0”)相关联的高电阻状态和与第二数据状态(如，“1”)相关联的低电阻状态之间的可逆变化。
与导电材料相比，多层底部电极110的绝缘BE层110b能够更好地填充具有大高宽比的间隙。这允许绝缘BE层110b填充下部绝缘层108中的开口109，从而使导电上部BE层110c具有平坦的上表面以允许介电数据存储层112和顶部电极114具有平整的形貌，从而使RRAM单元110具有良好的性能和可靠性。
图2示出了包括具有绝缘芯的多层底部电极的RRAM单元200的一些附加实施例的截面图。
RRAM单元200包括布置在下部金属互连层106上方的下部绝缘层108，该下部金属互连层被下部ILD层104围绕。具有绝缘芯的多层底部电极110设置在下部金属互连层106上方。在一些实施例中，下部金属互连层106可以包括设置在多层底部电极110与下面的半导体衬底102之间的多个金属互连层中的一个。
多层底部电极110包括导电下部BE层110a、绝缘BE层110b和导电上部BE层110c。导电下部BE层110a可以包括具有位于导电下部BE层110a的上表面内的腔体201的“U”型层。在一些实施例中，导电下部BE层110a可以邻接下部金属互连层106和下部绝缘层108。在其他实施例中，扩散阻挡层(未示出)可以设置在导电下部BE层110a与下部金属互连层106和/或导电下部BE层110a与下部绝缘层108之间。在一些实施例中，扩散阻挡层可以包括以下金属的导电氧化物、氮化物、或氮氧化物，诸如铝(Al)、锰(Mn)、钴(Co)、钛(Ti)、钽(Ta)、钨(W)、镍(Ni)、锡(Sn)、镁(Mg)和它们的组合。
绝缘BE层110b沿着平分下部绝缘层108中的开口109的中心线布置在导电下部BE层110a上方。绝缘BE层110b可以放置(nest)在“U”型导电下部BE层110a的腔体201内。例如，绝缘BE层110b可以局限在腔体210内并且填充该腔体，从而使得导电下部BE层110a和绝缘BE层110b具有沿着基本平整的水平面对准的平整的上表面。导电上部BE层110c布置在导电下部BE层110a和绝缘BE层110b上方。在一些实施例中，导电上部BE层110c与导电下部BE层110a和绝缘BE层110b的上表面直接接触。在一些实施例中，导电上部BE层110c可以横向延伸越过导电下部BE层110a的侧壁，从而使得导电上部BE层110c位于下部绝缘层108上方。
导电下部BE层110a包括第一导电材料。在一些实施例中，第一导电材料可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、铜(Cu)等。绝缘BE层110b包括绝缘材料。在一些实施例中，绝缘材料可以包括氧化物或富含硅的氧化物(SRO)。导电上部BE层110c包括第二导电材料。在一些实施例中，第二导电材料可以包括Ti、TiN、Ta、TaN、W、Cu等。在各个实施例中，第一和第二导电材料可以包括相同的材料或不同的材料。
介电数据存储层112布置在多层底部电极110上方。在一些实施例中，介电数据存储层112可以与导电上部BE层110c的上表面直接接触。介电数据存储层112可以包括基本平整的层。在各个实施例中，介电数据存储层112可以包括高k介电材料。例如，介电数据存储层112可以包括氧化铪(HfOx)氧化镍(NiOx)、氧化钽(TayOx)、氧化钛(TiOx)、氧化钨(WOx)、氧化锆(ZrOx)和/或其他类似的材料。
在一些实施例中，覆盖层202可以设置在介电数据存储层112上。覆盖层202配置成存储氧，其可促进介电数据存储层112内的电阻改变。在一些实施例中，覆盖层202可包括金属或氧浓度相对较低的金属氧化物。
顶部电极114设置在覆盖层202上。顶部电极114包括导电材料，诸如Ti、TiN、Ta、TaN、W、Cu等。掩模层204可以设置在顶部电极114上方。在一些实施例中，掩模层204可以包括氮氧化硅(SiON)硬掩模层、二氧化硅(SiO2)硬掩模层或PE-SiN硬掩模。在一些实施例中，侧壁间隔件206设置在覆盖层202、顶部电极114和掩模层204的相对侧上。
上部ILD层116设置在掩模层204上方。上部ILD层116围绕上部金属互连层118。上部金属互连层118包括上部金属通孔118a，该上部金属通孔在顶部电极114与上部金属布线118b之间延伸穿过掩模层204。
图3示出了包括具有绝缘芯的多层底部电极的RRAM单元300的一些附加实施例的截面图。
RRAM单元300包括布置在下部金属互连层106上方的多层下部绝缘层302，该下部金属互连层被下部ILD层104围绕。在一些实施例中，多层下部绝缘层302可以包括布置在下部ILD层104上方的第一绝缘材料302a和布置在第一绝缘材料320a上方的第二绝缘材料302b。在一些实施例中，第一绝缘材料302a和第二绝缘材料302b可以包括氧化物、富含硅的氧化物、碳化硅(SiC)、氮化硅(SiN)等。在一些实施例中，第一绝缘材料302a可以是与第二绝缘材料302b不同的材料。
开口延伸穿过第一绝缘材料302a和第二绝缘材料302b。多层底部电极110从开口109内延伸至多层下部绝缘层302上面的位置处。在一些实施例中，多层底部电极110包括导电下部BE层110a、绝缘BE层110b和导电上部BE层110c。导电下部BE层110a可以沿着第一绝缘材料302a和第二绝缘材料302b的侧壁延伸。导电上部BE层110c可以通过第二绝缘材料302b与第一绝缘材料302a垂直分离。在一些实施例中，导电上部BE层110c接触第二绝缘材料302b。在一些实施例中，绝缘BE层110b可以是与第二绝缘材料302b相同的材料。
多层底部电极110通过介电数据存储层112和覆盖层202与顶部电极114分离。在一些实施例中，顶部介电层304可以设置在顶电极114上方所布置的掩模层204上。顶部介电层304从邻接掩模层204的顶面的第一位置沿着掩模层204、顶部电极114、介电数据存储层112和覆盖层202的侧壁连续地延伸至邻接第二绝缘材料302b的顶面的第二位置。顶部介电层304将介电数据存储层112、覆盖层202、顶部电极114和掩模层204与上部层间介电(ILD)层116分离。
如顶视图306所示，导电下部BE层110a可以布置在多层下部绝缘层302中的开口109的侧壁周围。绝缘BE层110b通过导电下部BE层110a与多层下部绝缘层302的侧壁分离。这导致导电下部BE层110a形成为围绕绝缘BE层110b的环，使得绝缘BE层110b与多层下部绝缘层302横向分离。
尽管以上将多层底部电极示出为具有三层，但是应该理解，在各个实施例中，多层底部电极可以包括附加的层。例如，图4示出了包括具有四层的多层底部电极的RRAM单元400的一些可选实施例的截面图。
RRAM单元400包括具有第一导电下部BE层402a的多层底部电极402，该第一导电下部BE层402a布置在多层下部绝缘层302中的开口109的底面和侧壁表面上，该多层下部绝缘层302布置在下部ILD层104上。绝缘BE层402c通过第二导电下部BE层402b与第一导电下部BE层402a垂直并且横向分离，该第二导电下部BE层402b布置在第一导电下部BE层的底面和侧壁表面上。第一导电下部BE层402a、第二导电下部BE层402b和绝缘BE层402c具有沿着基本平整的水平表面垂直对准的平整的上表面。导电上部BE层402d布置在第一导电下部BE层402a、第二导电下部BE层402b和绝缘BE层402c上。在一些实施例中，例如，第一导电下部BE层402a可以包括氮化钛(TiN)，第二导电下部BE层402b可以包括氮化钽(TaN)，绝缘BE层402c可以包括SRO，以及导电上部BE层402d可以包括TiN。
图5示出了包括具有绝缘芯的多层底部电极的集成芯片500的一些可选实施例的截面图。
集成芯片500包括晶体管502，该晶体管502具有通过沟道区域506与漏极区域504d分离的源极区域504s。源极区域504s和漏极区域504d包括高掺杂区域。栅极区域508包括通过栅极介电层510与沟道区域506分离的栅电极512。在一些实施例中，晶体管502可以布置在半导体衬底501内的隔离区域514(如，浅沟槽隔离区域)之间。
后段制程(BEOL)金属化堆叠件布置在半导体衬底501上方的ILD层518内。在一些实施例中，ILD层518可以包括以下材料的一层或多层：氧化物、低k电介质或超低k电介质。BEOL金属化堆叠件包括多个接触件516a、金属布线层516b和金属通孔层516c。在一些实施例中，多个接触件516a、金属布线层516b和金属通孔层516c可以包括铜、钨和/或铝。金属布线层516b包括源极线SL，该源极线包括与晶体管502的源极区域504s电耦合的第一金属互连布线。在一些实施例中，源极线SL可以布置在第二金属布线层中，该第二金属布线层通过接触件、第一金属布线层和第一金属通孔层连接至源极区域504s。金属布线层516b还包括字线WL，该字线包括与晶体管502的栅电极512电耦合的第二金属互连布线。在一些实施例中，字线WL可以布置在第一金属布线层中，该第一金属布线层通过接触件的方式连接至栅电极512。
RRAM单元520在垂直介于金属互连层之间的位置处布置在BEOL金属化堆叠件内。RRAM单元520通过多层下部绝缘层302与ILD层518垂直分离。RRAM单元520包括具有绝缘芯的多层底部电极110。具有可变电阻的介电数据存储层112位于多层底部电极110上方，顶部电极114设置在介电数据存储层112上方，以及覆盖层202可以布置在介电数据存储层112与顶部电极114之间。在一些实施例中，掩模层204可以布置在顶部电极114上。上部金属通孔524延伸穿过掩模层204以接触顶部电极114。上部金属通孔524可以布置在ILD层522内，该ILD层围绕上部金属通孔524和上面的上部金属布线526。
图6至图16示出了显示出形成包括具有绝缘芯的多层底部电极的RRAM单元的方法的截面图的一些实施例。
如图6的截面图600所示，下部金属互连层106形成下部ILD层104(如，氧化物、低k电介质或超低k电介质)内。在一些实施例中，可以通过选择性蚀刻下部ILD层104(如，氧化物、低k电介质或超低k电介质)以在下部ILD层104中形成导通孔来形成下部金属互连层106。然后沉积金属(如，铜、铝等)以填充该导通孔，并且执行平坦化工艺以去除过量的金属，从而形成下部金属互连层106。
随后，下部绝缘结构601形成在下部金属互连层106和/或下部ILD层104上。在一些实施例中，下部绝缘结构601可以包括具有第一绝缘材料302a、第二绝缘材料302b和第三绝缘材料602的多层结构。在一些实施例中，可以使用汽相沉积技术(如，物理汽相沉积、化学汽相沉积等)来形成第一绝缘材料302a、第二绝缘材料302b和第三绝缘材料602。然后，选择性地蚀刻(如，使用干蚀刻剂)下部绝缘结构601以形成开口109或微沟槽，该开口或微沟槽延伸穿过下部绝缘结构601至下部金属互连层106。
如图7的截面图700所示，导电下部BE膜702形成在开口109内。沿着开口109的底面和侧壁表面布置导电下部BE膜702并且布置在下部绝缘结构601的上表面上方。在一些实施例中，可以使用汽相沉积技术(如，ALD、CVD、PE-CVD等)将导电下部BE膜702形成为具有介于大约50埃和大约150埃之间的厚度t。在其他的实施例中，导电下部BE膜702可以形成为具有其他的厚度。在一些实施例中，例如，导电下部BE膜702可以包括诸如Ti、TiN、Ta、TaN、W或Cu的导电材料。
绝缘BE膜704形成在导电下部BE膜702上。绝缘BE膜704填充开口109的剩余部分并且延伸至下部绝缘结构601上方。在一些实施例中，可以使用汽相沉积技术(如，ALD、CVD、PE-CVD等)来形成绝缘BE膜704。在一些实施例中，例如，绝缘BE膜704可以包括氧化物或富含硅的氧化物。在一些实施例中，绝缘BE膜704可以包括与第二绝缘材料302b相同的材料。
如图8的截面图800所示，执行平坦化工艺以通过去除导电下部BE膜(如，图7的702)和绝缘BE膜(如，图7的704)的位于下部绝缘层302的开口109外部的材料来形成平坦的表面802。平坦化工艺得到了导电下部BE层110和绝缘BE层110b，它们具有沿着基本平整的水平表面对准的平整的上表面。导电下部BE层110a和绝缘BE层110b的上表面与下部绝缘层302的上表面垂直对准。在一些实施例中，平坦化工艺可包括化学机械抛光(CMP)工艺。
如图9的截面图900所示，导电上部BE膜902可以形成在第二绝缘材料302b、导电下部BE层110a和绝缘BE层110b上方以形成多层底部电极层904。导电上部BE膜902可以是形成在平坦的表面802上的基本平坦的层。在一些实施例中，可以使用汽相沉积技术(如，ALD、CVD、PE-CVD等)来形成导电上部BE膜902。在一些实施例中，例如，导电上部BE膜902可以包括诸如Ti、TiN、Ta、TaN、W或Cu的导电材料。
如图10的截面图1000所示，介电数据存储层1002形成在导电上部BE膜902上方。在一些实施例中，介电数据存储层1002可包括具有可变电阻的高k介电材料。例如，在一些实施例中，介电数据存储层1002可以包括氧化铪(HfOX)、氧化锆(ZrOX)、氧化铝(AlOX)、氧化镍(NiOX)、氧化钽(TaOX)或氧化钛(TiOX)。在一些实施例中，可以通过汽相沉积技术(如，物理汽相沉积、化学汽相沉积等)的方法来沉积介电数据存储层1002。
如图11的截面图1100所示，覆盖层1102形成在介电数据存储层1002上方。在一些实施例中，覆盖层1102可包括金属，诸如钛(Ti)、铪(Hf)、铂(Pt)、钌(Ru)和/或铝(Al)。在其他的实施例中，覆盖层1102可以包括金属氧化物，诸如氧化钛(TiOX)、氧化铪(HfOX)、氧化锆(ZrOX)、氧化锗(GeOX)、氧化铯(CeOX)。顶部电极层1104形成在覆盖层1102上方。在各个实施例中，顶部电极层1104可以包括金属氮化物(如，氮化钛(TiN)或氮化钽(TaN))或金属(如，钛(Ti)或钽(Ta))。
如图12的截面图1200所示，执行第一图案化工艺以选择性地图案化RRAM膜堆叠件1201，从而形成位于覆盖层202上方的顶部电极114。在一些实施例中，通过将覆盖层(如，图11的1102)和顶部电极层(如，图11的1104)的未被掩模层1202覆盖的区域暴露于蚀刻剂1204来图案化RRAM膜堆叠件1201。在一些实施例中，掩模层1202可以包括硬掩模层，诸如氧化硅(SiO2)或氮氧化硅(SiON)。在一些实施例中，蚀刻剂1204可以包括干蚀刻剂(如，等离子体蚀刻剂、RIE蚀刻剂等)或湿蚀刻剂(如，包括氢氟酸(HF))。
如图13的截面图1300所示，侧壁间隔件206形成在顶部电极114和覆盖层202的相对侧上。在一些实施例中，可以通过沉积氮化物以及选择性地蚀刻氮化物以形成侧壁间隔件206来形成侧壁间隔件206。然后执行第二图案化工艺以图案化RRAM膜堆叠件1201'，从而限定介电数据存储层112和多层底部电极110。在一些实施例中，通过将介电数据存储层(如，图12的1002)和导电上部BE膜(如，图12的902)的未被掩模层1202和侧壁间隔件206覆盖的区域暴露于第二蚀刻剂1302来图案化RRAM膜堆叠件1201'。
如图14的截面图1400所示，随后，上部层间介电(ILD)层116形成在RRAM膜堆叠件1201'上方。随后可以图案化上部ILD层112和掩模层204，以形成从上部ILD层116的顶面延伸至邻接顶部电极114的位置处的导通孔1402。
如图15的截面图1500所示，上部金属互连层118形成在邻接顶部电极114的位置处。在一些实施例中，上部金属互连层118包括上部金属通孔118a和上部金属布线118b。在一些实施例中，可以通过利用金属(如，铜)填充导通孔1402和上面的沟槽以分别形成上部金属通孔118a和上部金属布线118b来形成上部金属互连层118。
图16示出了形成包括具有绝缘芯的多层底部电极的RRAM单元1600的方法的一些实施例的流程图。
虽然本文将所公开的方法1600示出和描述为一系列的步骤或事件，但是应当理解，所示出的这些步骤或事件的顺序不应解释为限制意义。例如，一些步骤可以以不同顺序发生和/或与除了本文所示和/或所述步骤或事件之外的其他步骤或事件同时发生。另外，并不要求所有示出的步骤都用来实施本文所描述的一个或多个方面或实施例。此外，可在一个或多个分离的步骤和/或阶段中执行本文所述的一个或多个步骤。
在步骤1602中，选择性地蚀刻下部绝缘层以在下部金属互连层上面的位置处形成延伸穿过下部绝缘层的开口。
在步骤1604中，在开口内并且在下部绝缘层和下部金属互连层上方形成具有绝缘芯的多层底部电极层。多层底部电极层包括被一种或多种导电材料围绕的绝缘芯。
在一些实施例中，在步骤1606中，通过在开口内并且在下部绝缘层上方形成导电下部BE膜来形成多层底部电极层。在步骤1608中，在导电下部BE膜上方形成绝缘BE膜以填充开口的剩余部分。然后，在步骤1610中，执行平坦化工艺以通过去除导电下部BE膜、绝缘BE膜和下部绝缘结构的位于开口外部的材料来形成限定在下部绝缘层内的下部BE层和绝缘BE层。然后，在步骤1612中，在导电下部BE膜、绝缘BE膜和下部绝缘层上形成导电上部BE膜。
在步骤1614中，在多层底部电极上方形成介电数据存储层。
在步骤1616中，在一些实施例中，在介电数据存储层上方形成覆盖层。
在步骤1618中，在覆盖层上方形成顶部电极层。
在步骤1620中，根据掩模层，执行第一图案化工艺以图案化覆盖层和顶部电极层。第一图案化工艺形成顶部电极。
在步骤1622中，在一些实施例中，可以在顶部电极的相对侧上形成侧壁间隔件。
在步骤1624中，根据掩模层和侧壁间隔件，执行第二图案化工艺以图案化介电数据存储层和多层底部电极。第二图案化工艺形成多层底部电极。
在步骤1626中，在上部ILD层内形成通孔层。通孔层从顶部电极垂直延伸至上面的上部金属布线层。
因此，本发明涉及包括具有绝缘芯的多层底部电极的RRAM(电阻式随机存取存储器)单元，以及相关的形成方法。
在一些实施例中，本发明涉及一种RRAM单元。RRAM单元包括具有绝缘底部电极(BE)层的多层底部电极，该绝缘底部电极层横向布置在导电下部BE层的侧壁之间并且垂直布置在导电下部BE层与导电上部BE层之间。RRAM单元还包括具有可变电阻的介电数据存储层，其中介电数据存储层布置在多层底部电极上方。RRAM单元还包括布置在介电数据存储层上方的顶部电极。
在实施例中，RRAM单元还包括：下部绝缘层，布置在被下部层间介电(ILD)层围绕的下部金属互连层上方，其中，所述下部绝缘层包括开口并且所述多层底部电极从所述开口内延伸至下部绝缘层上面的所述开口的相对侧的位置处。
在实施例中，所述下部绝缘层包括：第一下部绝缘层，布置在所述下部层间介电层上方；以及第二下部绝缘层，布置在所述第一下部绝缘层上方。
在实施例中，所述绝缘底部电极层包括与所述第二下部绝缘层相同的材料。
在实施例中，RRAM单元还包括：上部层间介电层，布置在所述下部绝缘层上方；以及通孔层，被所述上部层间介电层围绕并且接触所述顶部电极。
在实施例中，所述第一导电下部底部电极层与所述绝缘底部电极层的下表面和侧壁直接接触。
在实施例中，所述第一导电上部底部电极层与所述绝缘底部电极层和所述第一导电下部底部电极层的上表面直接接触。
在实施例中，所述第一导电下部底部电极层和所述绝缘底部电极层具有沿着基本平整的水平表面对准的上表面。
在实施例中，所述第一导电下部底部电极层包括具有布置在所述第一导电下部底部电极层的顶面内的腔体的“U”型层，并且所述绝缘底部电极层限定在所述腔体内。
在实施例中，所述第一下部底部电极层包括氮化钽(TaN)、氮化钛(TiN)、钨(W)或铜(Cu)。
在实施例中，RRAM单元还包括：第二导电下部底部电极层，横向地并且垂直地布置在所述绝缘底部电极层与所述第一导电下部底部电极层之间。在另一些实施例中，本发明涉及一种RRAM单元。RRAM单元包括布置在下部金属互连层上方的下部绝缘层，该下部金属互连层被下部层间介电(ILD)层围绕。RRAM单元还包括布置在开口内的多层底部电极，该开口垂直延伸穿过下部绝缘层，其中多层底部电极包括绝缘底部电极(BE)层和导电下部BE层，绝缘底部电极(BE)层和导电下部BE层具有与导电上部BE层的下表面接触的上表面。RRAM单元还包括具有可变电阻的介电数据存储层，其中介电数据存储层布置在多层底部电极上方。RRAM单元还包括布置在介电数据存储层上方的顶部电极。
在实施例中，所述第一下部底部电极层包括具有布置在所述第一导电下部底部电极层的顶面内的腔体的“U”型层，并且所述绝缘底部电极层限定在所述腔体内。
在实施例中，RRAM单元还包括：第二导电下部底部电极层，横向地并且垂直地布置在所述绝缘底部电极层与所述第一导电下部底部电极层之间。
在实施例中，所述下部绝缘层包括：第一下部绝缘层，布置在所述下部层间介电层上方；以及第二下部绝缘层，布置在所述第一下部绝缘层上方。
在实施例中，所述绝缘底部电极层是与所述第二下部绝缘层相同的材料。
在实施例中，RRAM单元还包括：上部层间介电层，布置在所述下部绝缘层上方；以及通孔层，被所述上部层间介电层围绕并且接触所述顶部电极。在又一些实施例中，本发明涉及一种形成MRAM单元的方法。方法包括形成包括绝缘底部电极(BE)层的多层底部电极，该绝缘底部电极层横向布置在导电下部BE层的侧壁之间并且垂直布置在导电下部BE层与导电上部BE层之间。方法还包括在多层底部电极上方形成具有可变电阻的介电数据存储层。该方法还包括在介电数据存储层上方形成顶部电极。
在实施例中，形成RRAM单元的方法还包括：形成布置在下部金属互连层上方的下部绝缘结构，所述下部金属互连层被下部层间介电(ILD)层围绕；选择性地蚀刻所述下部绝缘结构以形成开口；以及在所述开口内形成所述多层底部电极。
在实施例中，形成RRAM单元的方法还包括：在所述下部绝缘结构的所述开口内形成下部底部电极膜；在所述开口内并且在所述下部底部电极膜上方形成绝缘底部电极膜；执行从所述下部底部电极膜、所述绝缘底部电极膜和所述下部绝缘结构去除材料的平坦化工艺，以形成布置在所述开口内的导电下部底部电极层和绝缘底部电极层；以及在所述导电下部底部电极层和所述绝缘底部电极层上形成导电上部底部电极膜。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种RRAM(电阻式随机存取存储器)单元，包括：
多层底部电极，包括绝缘底部电极(BE)层，并且横向地布置在第一导电下部底部电极层的侧壁之间并且垂直地布置在所述第一导电下部底部电极层与导电上部底部电极层之间；
介电数据存储层，具有可变电阻，其中，所述介电数据存储层布置在所述多层底部电极上方；以及
顶部电极，布置在所述介电数据存储层上方。
2.根据权利要求1所述的RRAM单元，还包括：
下部绝缘层，布置在被下部层间介电(ILD)层围绕的下部金属互连层上方，其中，所述下部绝缘层包括开口并且所述多层底部电极从所述开口内延伸至下部绝缘层上面的所述开口的相对侧的位置处。
3.根据权利要求2所述的RRAM单元，其中，所述下部绝缘层包括：
第一下部绝缘层，布置在所述下部层间介电层上方；以及
第二下部绝缘层，布置在所述第一下部绝缘层上方。
4.根据权利要求3所述的RRAM单元，其中，所述绝缘底部电极层包括与所述第二下部绝缘层相同的材料。
5.根据权利要求3所述的RRAM单元，还包括：
上部层间介电层，布置在所述下部绝缘层上方；以及
通孔层，被所述上部层间介电层围绕并且接触所述顶部电极。
6.根据权利要求1所述的RRAM单元，其中，所述第一导电下部底部电极层与所述绝缘底部电极层的下表面和侧壁直接接触。
7.根据权利要求1所述的RRAM单元，其中，所述第一导电上部底部电极层与所述绝缘底部电极层和所述第一导电下部底部电极层的上表面直接接触。
8.根据权利要求1所述的RRAM单元，其中，所述第一导电下部底部电极层和所述绝缘底部电极层具有沿着基本平整的水平表面对准的上表面。
9.一种RRAM(电阻式随机存取存储器)单元，包括：
下部绝缘层，布置在被下部层间介电(ILD)层围绕的下部金属互连层上方；
多层底部电极，布置在垂直地延伸穿过所述下部绝缘层的开口内，其中，所述多层底部电极包括绝缘底部电极(BE)层、导电上部底部电极层和第一导电下部底部电极层，其中，绝缘底部电极(底部电极)层和第一导电下部底部电极层具有与导电上部底部电极层的下表面接触的上表面；
介电数据存储层，具有可变电阻，其中，所述介电数据存储层布置在所述多层底部电极上方；以及
顶部电极，布置在所述介电数据存储层上方。
10.一种形成RRAM(电阻式随机存取存储器)单元的方法，包括：
形成包括绝缘底部电极(BE)层的多层底部电极，所述绝缘底部电极层横向地布置在导电下部底部电极层的侧壁之间并且垂直地布置在所述导电下部底部电极层与导电上部底部电极层之间；
在所述多层底部电极上方形成具有可变电阻的介电数据存储层；以及
在所述介电数据存储层上方形成顶部电极。
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