JP2017092471A - Ｒｒａｍ構造の下電極 - Google Patents

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Abstract

【課題】良好な性能および信頼性を有した抵抗型ランダムアクセスメモリ、およびその形成方法を提供する。【解決手段】導電性下部下電極層１１０ａの側壁間で横方向に配置され且つ導電性下部下電極層１１０ａと導電性上部下電極層１１０ｃとの間に垂直方向に配置された絶縁性下電極（ＢＥ）層１１０ｂを含む多層下電極１１０、可変抵抗を有し、多層下電極１１０の上に配置された誘電体データ記憶層１１２、および誘電体データ記憶層１１２の上に配置された上電極層１１４を含むＲＲＡＭセル。【選択図】図１

Description

この発明は、半導体技術に関し、特に、抵抗型ランダムアクセスメモリ（ＲＲＡＭ）（登録商標）、およびその形成方法に関するものである。
多くの現在の電子装置は、データを記憶するよう構成された電子メモリを備えている。
電子メモリは、揮発性メモリまたは不揮発性メモリであってもよい。揮発性メモリは、電源が入っているときにデータを記憶し、不揮発性メモリは、電源が切られたときでも、データを記憶することができる。
抵抗型ランダムアクセスメモリ（ＲＲＡＭ）は、その単純な構造と、ＣＭＯＳロジックに関する互換性のあるプロセス技術とにより、次世代の不揮発性メモリ技術の１つの有力候補である。ＲＲＡＭセルは、バックエンドオブライン（ｂａｃｋ−ｅｎｄ−ｏｆ−ｔｈｅ−ｌｉｎｅ；ＢＥＯＬ）金属層内に設けられた２つの電極の間に配置された、可変抵抗を有する誘電体データ記憶層を含んでいる。
良好な性能および信頼性を有した抵抗型ランダムアクセスメモリ、およびその形成方法を提供する。
いくつかの実施形態では、本発明は、ＲＲＡＭセルに関するものである。
ＲＲＡＭセルは、導電性下部下電極層の側壁間で横方向に配置され且つ導電性下部下電極層と導電性上部下電極層との間で垂直方向に配置された絶縁性下電極（ＢＥ）層を含む多層下電極、可変抵抗を有し、多層下電極の上に配置された誘電体データ記憶層、および誘電体データ記憶層の上に配置された上電極層を含む。
他の実施形態では、本発明は、ＲＲＡＭセルに関するものである。
ＲＲＡＭセルは、下部レベル間誘電体（ＩＬＤ）層で囲まれた下部金属相互接続層の上に配置された下部絶縁層を含む。
ＲＲＡＭセルは、下部絶縁層を垂直に貫通する開口部内に配置された多層下電極を更に含み、多層下電極は、絶縁性下電極（ＢＥ）層と、導電性上部下電極層と、導電性上部下電極層の下部表面に接触する上部表面を有する導電性下部下電極層とを含む。
ＲＲＡＭセルは、可変抵抗を有する誘電体データ記憶層を更に含み、誘電体データ記憶層は、多層下電極上に配置される。
ＲＲＡＭセルは、誘電体データ記憶層の上に配置された上電極を更に含む。
また他の実施形態では、本発明は、ＲＲＡＭセルを形成する方法に関するものである。
前記方法は、導電性下部下電極層の側壁間で横方向に配置され且つ導電性下部下電極層と導電性上部下電極層との間に垂直方向に配置された絶縁性下電極（ＢＥ）層を含む多層下電極を形成するステップを含む。
前記方法は、可変抵抗を有する誘電体データ記憶層を多層下電極の上に形成するステップを更に含む。
前記方法は、前記誘電体データ記憶層の上に上電極を形成するステップを更に含む。
この発明によれば、良好な性能および信頼性を有した抵抗型ランダムアクセスメモリ、およびその形成方法を提供することができる。
絶縁コアを含む多層下電極を有するＲＲＡＭ（抵抗型ランダムアクセスメモリ）セルのいくつかの実施形態を示す断面図である。 絶縁コアを有する多層下電極を含むＲＲＡＭセルのいくつかの追加の実施形態を示す断面図である。 絶縁コアを有する多層下電極を含むＲＲＡＭセルのいくつかの追加の実施形態を示している。 絶縁コアを有する多層下電極を含むＲＲＡＭセルのいくつかの別の実施形態を示す断面図である。 絶縁コアを有する多層下電極を含む集積チップのいくつかの追加の実施形態を示す断面図である。 絶縁コアを有する多層下電極を含むＲＲＡＭセルを形成する方法を示すいくつかの実施形態を示す断面図である。 絶縁コアを有する多層下電極を含むＲＲＡＭセルを形成する方法のいくつかの実施形態を示す断面図である。 絶縁コアを有する多層下電極を含むＲＲＡＭセルを形成する方法のいくつかの実施形態を示す断面図である。 絶縁コアを有する多層下電極を含むＲＲＡＭセルを形成する方法のいくつかの実施形態を示す断面図である。 絶縁コアを有する多層下電極を含むＲＲＡＭセルを形成する方法のいくつかの実施形態を示す断面図である。 絶縁コアを有する多層下電極を含むＲＲＡＭセルを形成する方法のいくつかの実施形態を示す断面図である。 絶縁コアを有する多層下電極を含むＲＲＡＭセルを形成する方法のいくつかの実施形態を示す断面図である。 絶縁コアを有する多層下電極を含むＲＲＡＭセルを形成する方法のいくつかの実施形態を示す断面図である。 絶縁コアを有する多層下電極を含むＲＲＡＭセルを形成する方法のいくつかの実施形態を示す断面図である。 絶縁コアを有する多層下電極を含むＲＲＡＭセルを形成する方法のいくつかの実施形態を示す断面図である。 絶縁コアを有する多層下電極を含むＲＲＡＭセルを形成する方法のいくつかの実施形態を示すフローチャートである。
実施の形態１．
本開示の態様は、添付の図面を参照することで、次の詳細な説明から良く理解される。工業における標準的な慣行に従って、種々の特徴は縮尺通りに描かれていないことに留意されたい。実際、種々の特徴の寸法は、議論を明確化するために、任意に増加または減少されている。
次の開示は、提供された主題の異なる特徴を実現するための、多くの異なる実施態様または実施例を提供する。本発明を分かりやすくするため、複数の構成要素および複数の配置の特定の例を説明する。もちろん、これらは単なる例であり、本発明はこれに限定されるものではない。たとえば、以下に記述される第１の特徴を第２の特徴の上またはその上方に形成するということは、第１の特徴と第２の特徴とが直接接触で形成される実施態様、および追加された特徴が第１の特徴と第２の特徴との間に形成されて第１の特徴と第２の特徴とが直接接触しない実施態様を含む。このほか、本開示は、種々の実施例において、参照符号および／または表示を繰り返し用いている。この繰り返しは、本開示を簡潔で明確にするためのものであり、それ自体が、種々の実施態様および／または議論された構造との間の関係を規定するものではない。
更に、“下の方”、“下方”、“下部”、“上方”、“上部”およびこれらに類する語のような、空間的に相対的な用語は、図において１つの要素または特徴の関係を別の（複数の）要素と（複数の）特徴で記述するための説明を簡略化するために用いられる。
空間的に相対的な用語は、図に記載された方向に加えて、使用または操作するデバイスの異なる方向をカバーすることを意図している。前記装置は、他の方式で方向づけされてもよく（９０度回転、または他の方向に）、ここで用いられる空間的に相対する記述は、同様にそれに応じて解釈され得る。
近年、抵抗型ランダムアクセスメモリ（ＲＲＡＭ）セルは、次世代の電子データ記憶の有力候補となっている。ＲＲＡＭセルは、可変抵抗を有する誘電体データ記憶層によって導電性上電極から分離された導電性下電極を含む。ＲＲＡＭセルは、第１のデータ状態（例えば、“０”）に対応する高抵抗状態と第２のデータ状態（例えば、“１”）に対応する低抵抗状態との間でメモリセルの電気抵抗を変化させる抵抗スイッチングに基づいてデータを記憶する。
ＲＲＡＭセルの導電性下電極は、通常、誘電体層内に開口部をエッチングして、次いで前記開口部内に延びる下電極を形成することによって形成される。
しかしながら、ＲＲＡＭセルのサイズが小さくなるにつれて、下電極の金属が誘電体層の開口部に適切に充填することができなくなる。
これは、上方を覆う層が平坦でない表面トポログラフィーになる可能性がある、下電極の上部表面内の凹みを結果的に生じることになる。平坦でない表面トポグラフィーは、ＲＲＡＭセルがデータを記憶する能力とＲＲＡＭセルの信頼性とに負の影響を及ぼす可能性がある。
本開示は、良好な間隙充填能力によって提供される絶縁コアを含む多層下電極を有するＲＲＡＭセル、およびそれに関連した形成方法に関する。いくつかの実施形態では、ＲＲＡＭセルは、導電性下部下電極層の側壁間で横方向に配置され且つ導電性下部下電極層と導電性上部下電極層との間に垂直方向に配置された絶縁性下電極（ＢＥ）層を含む多層下電極を有している。可変抵抗を有する誘電体データ記憶層は、多層下電極の上に配置され、上電極は、誘電体データ記憶層の上に配置される。多層下電極の絶縁コアは、導電材料よりも大きいアスペクト比の間隙をより良く充填することができ、これにより、下電極は、上方を覆う層の表面トポグラフィーの問題が回避される平坦な上部表面になる。
図１は、絶縁コアを含む多層下電極を有するＲＲＡＭ（抵抗型ランダムアクセスメモリ）セル１００のいくつかの実施形態を示す断面図である。
ＲＲＡＭセル１００は、半導体基板１０２の上に配置された下部レベル間誘電体（ＩＬＤ）層１０４を含む。下部金属相互接続層１０６は、下部ＩＬＤ層１０４で囲まれる。
いくつかの実施形態では、下部絶縁層１０８は、下部ＩＬＤ層１０４および／または下部金属相互接続層１０６の上に配置される。下部絶縁層１０８は、下部絶縁層１０８から下部金属相互接続層１０６に貫通する開口部１０９またはマイクロトレンチを含む。
多層下電極１１０は、下部金属相互接続層１０６の上に配置される。多層下電極１１０は、導電材料で囲まれた絶縁コア（即ち、導電材料の中に埋設された）を有する。多層下電極１１０は、開口部１０９内から開口部１０９の対向側で下部絶縁層１０８が覆う位置まで延びている。いくつかの実施形態では、多層下電極１１０は、導電性下部下電極層１１０ａ、絶縁性下電極層１１０ｂ、および導電性上部下電極層１１０ｃを含む。導電性下部下電極層１１０ａは、下部絶縁層１０８の開口部１０９内に配置される。絶縁性下電極層１１０ｂは、導電性下部下電極層１１０ａの側壁の間に配置される。導電性上部下電極層１１０ｃは、導電性下部下電極層１１０ａと絶縁性下電極層１１０ｂとの上に配置される。
誘電体データ記憶層１１２は、多層下電極１１０の上に配置される。誘電体データ記憶層１１２は、可変抵抗を有し、印加電圧に応じて変化する抵抗値を有する。上電極１１４は、誘電体データ記憶層１１２の上に配置される。ＲＲＡＭセルが動作している間、多層下電極１１０と上電極１１４とに印加された電圧は、誘電体データ記憶層１１２内に延びる電場を生成する。誘電体データ記憶層１１２内の酸素空孔に作用する電場は、誘電体データ記憶層１１２を跨ぐ導電経路（例えば、酸素空孔を含む）の形成を誘起する。印加された電圧に従って、誘電体データ記憶層１１２は、第１のデータ状態（例えば、‘０’）に対応した高抵抗状態と第２のデータ状態（例えば、‘１’）に対応した低抵抗状態との間で、可逆変化する。
多層下電極１１０の絶縁性下電極層１１０ｂは、導電材料よりも大きいアスペクト比の間隙をより良く充填する。これは、絶縁性下電極層１１０ｂに下部絶縁層１０８の開口部１０９を充填させるため、導電性上部下電極層１１０ｃに平坦な上部表面を持たせ、誘電体データ記憶層１１２と上電極１１４とに平坦な表面トポグラフィーを持たせ、ＲＲＡＭセル１００に良好な性能および信頼性を提供する。
図２は、絶縁コアを有する多層下電極を含むＲＲＡＭセル２００のいくつかの追加の実施形態を示す断面図である。
ＲＲＡＭセル２００は、下部ＩＬＤ層１０４で囲まれた下部金属相互接続層１０６の上に配置された下部絶縁層１０８を含む。絶縁コアを有する多層下電極１１０は、下部金属相互接続層１０６の上に配置される。いくつかの実施形態では、下部金属相互接続層１０６は、多層下電極１１０と下方にある半導体基板１０２との間に配置された複数の金属相互接続層のうちの１つから構成される。
多層下電極１１０は、導電性下部下電極層１１０ａ、絶縁性下電極層１１０ｂ、および導電性上部下電極層１１０ｃを含む。導電性下部下電極層１１０ａは、導電性下部下電極層１１０ａの上部表面内にキャビティ２０１を有する‘Ｕ’型層を含む。いくつかの実施形態では、導電性下部下電極層１１０ａは、下部金属相互接続層１０６および下部絶縁層１０８に当接している。いくつかの実施形態では、拡散バリア層（図示されていない）は、導電性下部下電極層１１０ａと下部金属相互接続層１０６および／または下部絶縁層１０８との間に配置される。いくつかの実施形態では、拡散バリアは、例えば、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、スズ（Ｓｎ）、マグネシウム（Ｍｇ）などの金属の導電性酸化物、窒化物、酸窒化物、およびその組み合わせを含む。
絶縁性下電極層１１０ｂは、下部絶縁層１０８の開口部１０９を二分する中心線に沿って導電性下部下電極層１１０ａの上に配置される。絶縁性下電極層１１０ｂは、導電性下部下電極層１１０ａの‘Ｕ’型のキャビティ２０１内に嵌め込まれる。例えば、絶縁性下電極層１１０ｂは、キャビティ２０１内に閉じ込められて充填されるため、導電性下部下電極層１１０ａと絶縁性下電極層１１０ｂは、実質的に平坦な水平面に沿って並ぶ平坦な上部表面を有する。導電性上部下電極層１１０ｃは、導電性下部下電極層１１０ａと絶縁性下電極層１１０ｂの上に配置される。いくつかの実施形態では、導電性上部下電極層１１０ｃは、導電性下部下電極層１１０ａと絶縁性下電極層１１０ｂとの上部表面に直接接触する。いくつかの実施形態では、導電性上部下電極層１１０ｃは、導電性下部下電極層１１０ａの側壁を越えて横方向に延びており、これにより、導電性上部下電極層１１０ｃは、下部絶縁層１０８の上方を覆っている。
導電性下部下電極層１１０ａは、第１の導電材料を含む。いくつかの実施形態では、第１の導電材料は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、タングステン（Ｗ）、銅（Ｃｕ）などを含む。絶縁性下電極層１１０ｂは、絶縁材料を含む。いくつかの実施形態では、絶縁材料は、酸化物またはシリコンリッチ酸化物（ＳＲＯ）を含む。導電性上部下電極層１１０ｃは、第２の導電材料を含む。いくつかの実施形態では、第２の導電材料は、Ｔｉ、 ＴｉＮ、 Ｔａ、 ＴａＮ、 Ｗ、 Ｃｕなどを含む。種々の実施形態では、第１と第２の導電材料は、同じ材料または異なる材料を含む。
誘電体データ記憶層１１２は、多層下電極１１０の上に配置される。いくつかの実施形態では、誘電体データ記憶層１１２は、導電性上部下電極層１１０ｃの上部表面に直接接触している。誘電体データ記憶層１１２は、実質的に平坦な層を有している。種々の実施形態では、誘電体データ記憶層１１２は、高ｋ誘電体材料を含んでいる。いくつかの実施形態では、誘電体データ記憶層１１２は、ハフニウム酸化物（ＨｆＯｘ）、酸化ニッケル（ＮｉＯＸ）、タンタル酸化物（ＴａｙＯＸ）、チタン酸化物（ＴｉＯＸ）、タングステン酸化物（ＷＯＸ）、酸化ジルコニウム（ＺｒＯＸ）、および／または他の類似の材料を含む。
いくつかの実施形態では、キャッピング層２０２は、誘電体データ記憶層１１２の上に配置される。キャッピング層２０２は、誘電体データ記憶層１１２内の抵抗変化を促進させることができる。いくつかの実施形態では、キャッピング層２０２は、金属、または酸素濃度が比較的低い金属酸化物を含む。
上電極１１４は、キャッピング層２０２の上に配置される。上電極１１４は、例えば、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、またはＣｕなどの導電材料を含む。マスキング層２０４は、上電極１１４の上に配置される。いくつかの実施形態では、マスキング層２０４は、酸窒化ケイ素（ＳｉＯＮ）ハードマスク層、二酸化ケイ素（ＳｉＯ２）ハードマスク層、またはＰＥ−ＳｉＮハードマスクを含む。いくつかの実施形態では、側壁スペーサ２０６は、キャッピング層２０２、上電極１１４およびマスキング層２０４の対向する側に配置される。
上部ＩＬＤ層１１６はマスキング層２０４の上に配置される。上部ＩＬＤ層１１６は、上部金属相互接続層１１８を囲む。上部金属相互接続層１１８は、上電極１１４と上部金属線１１８ｂとの間のマスキング層２０４を貫通する上部金属ビア１１８ａを含む。
図３は、絶縁コアを有する多層下電極を含むＲＲＡＭセル３００のいくつかの追加の実施形態を示している。
ＲＲＡＭセル３００は、下部ＩＬＤ層１０４で囲まれた下部金属相互接続層１０６の上に配置された多層下部絶縁層３０２を含む。
いくつかの実施形態では、多層下部絶縁層３０２は、下部ＩＬＤ層１０４の上に配置された第１の絶縁材料３０２ａと第１の絶縁材料３０２ａの上に配置された第２の絶縁材料３０２ｂとを含む。いくつかの実施形態では、第１の絶縁材料３０２ａと第２の絶縁材料３０２ｂは、酸化物、シリコンリッチ酸化物、炭化ケイ素（ＳｉＣ）、窒化ケイ素（ＳｉＮ）などを含む。いくつかの実施形態では、第１の絶縁材料３０２ａは第２の絶縁材料３０２ｂと異なる材料であってもよい。
開口部は、第１の絶縁材料３０２ａと第２の絶縁材料３０２ｂとを貫通している。
多層下電極１１０は、開口部１０９内から多層下部絶縁層３０２が覆う位置まで延びている。いくつかの実施形態では、多層下電極１１０は、導電性下部下電極層１１０ａ、絶縁性下電極層１１０ｂ、および導電性上部下電極層１１０ｃを含む。
導電性下部下電極層１１０ａは、第１の絶縁材料３０２ａと第２の絶縁材料３０２ｂとの側壁に沿って延びている。導電性上部下電極層１１０ｃは、第２の絶縁材料３０２ｂによって第１の絶縁材料３０２ａから垂直方向に分離されている。
いくつかの実施形態では、導電性上部下電極層１１０ｃは、第２の絶縁材料３０２ｂと接触している。いくつかの実施形態では、絶縁性下電極層１１０ｂは、第２の絶縁材料３０２ｂと同じ材料である。
多層下電極１１０は、誘電体データ記憶層１１２とキャッピング層２０２によって上電極１１４から分離される。いくつかの実施形態では、上誘電体層３０４は、上電極１１４の上に配置されたマスキング層２０４の上に配置される。
上誘電体層３０４は、マスキング層２０４の上部表面に当接した第１の位置から第２の絶縁材料３０２ｂの上部表面に当接した第２の位置まで、誘電体データ記憶層１１２、キャッピング層２０２、上電極１１４、およびマスキング層２０４の側壁に沿って連続的に延びている。上誘電体層３０４は、誘電体データ記憶層１１２、キャッピング層２０２、上電極１１４、およびマスキング層２０４を、上部ＩＬＤ層１１６から分離している。
上面図３０６に示されるように、導電性下部下電極層１１０ａは、多層下部絶縁層３０２の開口部１０９の側壁の周りに配置されている。絶縁性下電極層１１０ｂは、導電性下部下電極層１１０ａによって多層下部絶縁層３０２の側壁から分離される。これにより、絶縁性下電極層１１０ｂの周りに導電性下部下電極層１１０ａの円環が形成されて、絶縁性下電極層１１０ｂが横方向に多層下部絶縁層３０２から分離される。
多層下電極は、上述のように３層を有するように図示されているが、多層下電極は、種々の実施形態の追加の層を含んでもよいことは理解できるであろう。例えば、図４は、４層を有する多層下電極を含むＲＲＡＭセル４００のいくつかの別の実施形態を示す断面図である。
ＲＲＡＭセル４００は、下部ＩＬＤ層１０４の上に配置された多層下部絶縁層３０２の開口部１０９の下部表面と側壁表面との上に配置された第１の導電性下部下電極層４０２ａを有する多層下電極４０２を含む。
絶縁性下電極層４０２ｃは、第１の導電性下部下電極層４０２ａの下部表面と側壁表面との上に配置された第２の導電性下部下電極層４０２ｂによって垂直方向と横方向とに第１の導電性下部下電極層４０２ａから分離される。
第１の導電性下部下電極層４０２ａ、第２の導電性下部下電極層４０２ｂ、および絶縁性下電極層４０２ｃは、垂直方向に実質的に平坦な水平面に沿って並んだ平坦な上部表面を有する。導電性上部下電極層４０２ｄは、第１の導電性下部下電極層４０２ａ、第２の導電性下部下電極層４０２ｂ、および絶縁性下電極層４０２ｃの上に配置される。
いくつかの実施形態では、第１の導電性下部下電極層４０２ａは、窒化チタン（ＴｉＮ）を含み、第２の導電性下部下電極層４０２ｂは、タンタル窒化物（ＴａＮ）を含み、絶縁性下電極層４０２ｃは、シリコンリッチ酸化物（ＳＲＯ）を含み、導電性上部下電極層４０２ｄは、例えば、ＴｉＮを含む。
図５は、絶縁コアを有する多層下電極を含む集積チップ５００のいくつかの追加の実施形態を示す断面図である。
集積チップ５００は、チャネル領域５０６によってドレイン領域５０４ｄから分離されたソース領域５０４ｓを有する。ソース領域５０４ｓとドレイン領域５０４ｄは、高ドープ領域を含む。ゲート領域５０８は、ゲート誘電体層５１０によってチャネル領域５０６から分離されたゲート電極５１２を含む。
いくつかの実施形態では、トランジスタ５０２は、半導体基板５０１内の分離領域５１４（例えば、シャロートレンチ分離領域）間に配置される。
バックエンドオブライン（ＢＥＯＬ）金属スタックは、半導体基板５０１の上のＩＬＤ層５１８内に配置される。
いくつかの実施形態では、ＩＬＤ層５１８は、１つ以上の酸化物層、低ｋ誘電体層、または超低ｋ誘電体層を含む。ＢＥＯＬ金属スタックは、複数のコンタクト５１６ａ、金属線層５１６ｂ、および金属ビア層５１６ｃを含む。
いくつかの実施形態では、複数のコンタクト５１６ａ、金属線層５１６ｂ、および金属ビア層５１６ｃは、銅、タングステン、および／またはアルミニウムを含む。
金属線層５１６ｂは、トランジスタ５０２のソース領域５０４ｓに電気的に接続された第１の金属相互接続線を含むソース線ＳＬを含む。
いくつかの実施形態では、ソース線ＳＬは、コンタクト、第１の金属線層、および第１の金属ビア層を通してソース領域５０４ｓに接続された第２の金属線層に配置される。
金属線層５１６ｂは、トランジスタ５０２のゲート電極５１２に電気的に接続された第２の金属相互接続線を含むワード線ＷＬを更に含む。いくつかの実施形態では、ワード線ＷＬは、コンタクトの方式によってゲート電極５１２に接続された第１の金属線層に配置される。
ＲＲＡＭセル５２０は、金属相互接続層間で垂直な位置にあるＢＥＯＬ金属スタック内に配置される。ＲＲＡＭセル５２０は、多層下部絶縁層３０２によって垂直方向にＩＬＤ層５１８から分離される。ＲＲＡＭセル５２０は、絶縁コアを有する多層下電極１１０を含む。可変抵抗を有する誘電体データ記憶層１１２は、多層下電極１１０の上に配置され、上電極１１４は、誘電体データ記憶層１１２の上方に配置され、キャッピング層２０２は、誘電体データ記憶層１１２と上電極１１４との間に配置される。
いくつかの実施形態では、マスキング層２０４は、上電極１１４の上に配置される。
上部金属ビア５２４は、マスキング層２０４を貫通して、上電極１１４に接触するまで延びている。上部金属ビア５２４は、上部金属ビア５２４とその上方を覆う上部金属線５２６とを囲むＩＬＤ層５２２内に配置される。
図６〜図１６は、絶縁コアを有する多層下電極を含むＲＲＡＭセルを形成する方法のいくつかの実施形態を示す断面図である。
図６の断面図６００に示されるように、下部金属相互接続層１０６は、下部ＩＬＤ層１０４（例えば、酸化物層、低ｋ誘電体層、または超低ｋ誘電体層）内に形成される。
いくつかの実施形態では、下部金属相互接続層１０６は、下部ＩＬＤ層１０４（例えば、酸化物層、低ｋ誘電体層、または超低ｋ誘電体層）を選択的にエッチングして下部ＩＬＤ層１０４にビアホールを形成することによって形成できる。次いで、ビアホールを充填するために、金属（例えば、銅、アルミニウムなど）が堆積され、下部金属相互接続層１０６を形成するために、余分な金属を除去する平坦化プロセスが行われる。
下部絶縁構造６０１は、下部金属相互接続層１０６および／または下部ＩＬＤ層１０４の上に実質的に形成される。
いくつかの実施形態では、下部絶縁構造６０１は、第１の絶縁材料３０２ａ、第２の絶縁材料３０２ｂ、および第３の絶縁材料６０２を有する多層構造を含む。
いくつかの実施形態では、第１の絶縁材料３０２ａ、第２の絶縁材料３０２ｂ、および第３の絶縁材料６０２は、蒸着技術（例えば、物理蒸着、化学蒸着など）を用いて形成される。下部絶縁構造６０１は、下部絶縁構造６０１を通して下部金属相互接続層１０６に至る開口部１０９またはマイクロトレンチを形成するために選択的にエッチングされる（例えば、ドライエッチング剤を用いて）。
図７の断面図に示されるように、導電性下部下電極膜７０２は、開口部１０９内に形成される。導電性下部下電極膜７０２は、開口部１０９の下部表面および側壁に沿って配置され且つ下部絶縁構造６０１の上部表面に沿って配置される。
いくつかの実施形態では、導電性下部下電極膜７０２は、蒸着技術（例えば、ＡＬＤ、ＣＶＤ、ＰＥ−ＣＶＤなど）を用いて、約５０Å〜約１５０Åの厚さに形成される。
他の実施形態では、導電性下部下電極膜７０２は、他の厚さに形成される。
いくつかの実施形態では、導電性下部下電極膜７０２は、例えば、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、またはＣｕなどの導電材料を含む。
絶縁性下電極膜７０４は、導電性下部下電極膜７０２の上に形成される。絶縁性下電極膜７０４は、開口部１０９の残りの部分に充填されて下部絶縁構造６０１上に延びる。
いくつかの実施形態では、絶縁性下電極膜７０４は、蒸着技術（例えば、ＡＬＤ、ＣＶＤ、ＰＥ−ＣＶＤなど）を用いて形成される。
いくつかの実施形態では、絶縁性下電極膜７０４は、例えば、酸化物またはシリコンリッチ酸化物を含む。
いくつかの実施形態では、絶縁性下電極膜７０４は、第２の絶縁材料３０２ｂと同じ材料を含む。
図８の断面図８００に示されるように、平坦化プロセスでは、下部絶縁層３０２の開口部１０９の外にある導電性下部下電極膜（例えば、図７の７０２）と絶縁性下電極膜（例えば、図７の７０４）とから材料を除去することによって、平坦面８０２が形成される。平坦化プロセスによって、実質的に平坦な水平面に沿って並ぶ平坦な上部表面を有する導電性下部下電極層１１０ａと絶縁性下電極層１１０ｂとが結果的に形成される。導電性下部下電極層１１０ａと絶縁性下電極層１１０ｂとの上部表面は、垂直方向に下部絶縁層３０２の上部表面に位置合わせされる。いくつかの実施形態では、平坦化プロセスは、化学的機械研磨（ＣＭＰ）プロセスを含む。
図９の断面図９００に示されるように、導電性上部下電極膜９０２は、多層下電極層９０４を形成するために、第２の絶縁材料３０２ｂ、導電性下部下電極層１１０ａ、および絶縁性下電極層１１０ｂの上に形成される。導電性上部下電極膜９０２は、平坦面８０２の上に形成された実質的に平坦な層である。
いくつかの実施形態では、導電性上部下電極膜９０２は、蒸着技術（例えば、ＡＬＤ、ＣＶＤ、ＰＥ−ＣＶＤなど）を用いて形成される。いくつかの実施形態では、導電性上部下電極膜９０２は、例えば、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、またはＣｕなどの導電材料を含む。
図１０の断面図１０００に示されるように、誘電体データ記憶層１００２は、導電性上部下電極膜９０２の上に形成される。いくつかの実施形態では、誘電体データ記憶層１００２は、可変抵抗を有する高ｋ誘電体材料含む。例えば、いくつかの実施形態では、誘電体データ記憶層１００２は、ハフニウム酸化物（ＨｆＯｘ）、酸化ジルコニウム（ＺｒＯＸ）、酸化アルミニウム（ＡｌＯＸ）、酸化ニッケル（ＮｉＯＸ）、タンタル酸化物（ＴａＯＸ）、またはチタン酸化物（ＴｉＯＸ）を含む。いくつかの実施形態では、誘電体データ記憶層１００２は、蒸着技術（例えば、物理蒸着、化学蒸着など）の方式によって蒸着することができる。
図１１の断面図１１００に示されるように、キャッピング層１１０２は、誘電体データ記憶層１００２の上に形成される。
いくつかの実施形態では、キャッピング層１１０２は、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、プラチナ（Ｐｔ）、ルテニウム（Ｒｕ）、および／またはアルミニウム(Ａｌ)などの金属を含む。
その他の実施形態では、キャッピング層１１０２は、例えば、チタン酸化物（ＴｉＯＸ）、ハフニウム酸化物（ＨｆＯＸ）、酸化ジルコニウム（ＺｒＯＸ）、酸化ゲルマニウム（ＧｅＯＸ）、酸化セシウム（ＣｅＯＸ）などの金属酸化物を含む。
上電極層１１０４は、キャッピング層１１０２の上に形成される。
種々の実施形態では、上電極層１１０４は、金属窒化物(例えば、窒化チタン（ＴｉＮ）または窒化タンタル（ＴａＮ）)または金属(例えば、チタン（Ｔｉ）またはタンタル（Ｔａ）)を含む。
図１２の断面図１２００に示されるように、第１のパターン化プロセスでは、ＲＲＡＭ積層膜１２０１を選択的にパターン化して、キャッピング層２０２の上に上電極１１４が形成される。
いくつかの実施形態では、ＲＲＡＭ積層膜１２０１は、マスキング層１２０２で被覆されない領域で、キャッピング層２０２（例えば、図１１の１１０２）と上電極層（例えば、図１１の１１０４）をエッチング剤１２０４に露出することによってパターン化される。
いくつかの実施形態では、マスキング層１２０２は、ハードマスク層、例えば、二酸化ケイ素（ＳｉＯ２）または酸窒化ケイ素（ＳｉＯＮ）を含む。
いくつかの実施形態では、エッチング剤１２０４は、ドライエッチング剤（例えば、プラズマエッチング剤、ＲＩＥエッチング剤など）またはウェットエッチング剤（例えば、フッ化水素酸（ＨＦ）を含む）を含む。
図１３の断面図１３００に示されるように、側壁スペーサ２０６は、上電極１１４とキャッピング層２０２とに対向する側に形成される。
いくつかの実施形態では、側壁スペーサ２０６は、窒化物を蒸着して選択的にエッチングすることによって形成できる。
次いで、第２のパターン化プロセスでは、ＲＲＡＭ積層膜１２０１’をパターン化し、誘電体データ記憶層１１２と多層下電極１１０を定義する。
いくつかの実施形態では、ＲＲＡＭ積層膜１２０１’は、マスキング層１２０２と側壁スペーサ２０６とによって被覆されない領域で、誘電体データ記憶層（例えば、図１２の１００２）と導電性上部下電極膜（例えば、図１２の導電性上部下電極膜９０２）とを、第２のエッチング剤１０３２に露出することによってパターン化される。
図１４の断面図１４００に示されるように、上部レベル間誘電体（ＩＬＤ）層１１６は、ＲＲＡＭ積層膜１２０１’の上に実質的に形成される。上部ＩＬＤ層１１６とマスキング層２０４とには、実質的にパターン化されて、上部ＩＬＤ層１１６の上部表面から上電極１１４に当接する位置まで延びるビアホール１４０２が形成される。
図１５の断面図１５００に示されるように、上部金属相互接続層１１８は、上電極１１４に当接する位置に形成される。
いくつかの実施形態では、上部金属相互接続層１１８は、上部金属ビア１１８ａと上部金属線１１８ｂを含む。
いくつかの実施形態では、上部金属相互接続層１１８は、ビアホール１４０２、およびその上方にあるトレンチを金属（例えば、銅）で充填することによって形成されて、上部金属ビア１１８ａと上部金属線１１８ｂとがそれぞれ形成される。
図１６は、絶縁コアを有する多層下電極を含むＲＲＡＭセルを形成する方法１６００を示すいくつかの実施形態のフローチャートである。
ここで開示された方法１６００は、一連の動作またはイベントとしてここに例示されて説明されたものであり、このような動作またはイベントの例示的な順序は、限定的な意味で解釈すべきではないことが認識されるであろう。
例えば、いくつかの動作は、異なる順序で発生、および／またはここに例示されて説明されたこれらのものとは別の他の動作またはイベントと同時に発生する可能性がある。
また、例示された全ての動作が、ここで説明される１つ以上の態様または実施形態を実施するために必要とされるわけではない。
また、ここで描写された１つ以上の動作は１つ以上の分かれた動作および／または段階で実行されることができる。
１６０２では、下部絶縁層が選択的にエッチングされて、下部金属相互接続層の上方の位置にある下部絶縁層を貫通する開口部が形成される。
１０６４では、絶縁コアを有する多層下電極層が、開口部内および下部絶縁層と下部金属相互接続層との上に形成される。多層下電極層は、１つ以上の導電材料で囲まれた絶縁コアを含む。
いくつかの実施形態において、１６０６では、多層下電極層が、開口部内と下部絶縁層の上とに導電性下部下電極膜を形成することによって形成される。
１６０８では、絶縁性下電極膜が導電性下部下電極膜の上に形成されて、絶縁性下部電極膜が開口部の残りの部分に充填される。
次いで、１６１０では、平坦化プロセスが行われ、導電性下部下電極膜、絶縁性下電極膜、および開口部の外側の下部絶縁構造から材料を除去することによって、下部絶縁層内に閉じ込められた下部下電極層と絶縁性下電極層とが形成される。
次いで、１６１２では、導電性上部下電極膜が、導電性下部下電極膜、絶縁性下電極膜、および下部絶縁層の上に形成される。
１６１４では、誘電体データ記憶層が多層下電極の上に形成される。
１６１６では、いくつかの実施形態において、キャッピング層が、誘電体データ記憶層の上に形成される。
１６１８では、上電極層がキャッピング層の上に形成される。
１６２０では、マスキング層に従って、第１のパターン化プロセスが行われ、キャッピング層と上電極層をパターン化する。第１のパターン化プロセスによって上電極が形成される。
いくつかの実施形態において、１６２２では、側壁スペーサが、上電極の対向する側に形成される。
１６２４では、マスキング層と側壁スペーサに従って、第２のパターン化プロセスが行われ、誘電体データ記憶層と多層下電極層とがパターン化される。第２のパターン化プロセスによって多層下電極が形成される。
１６２６では、ビア層が上部ＩＬＤ層内に形成される。ビア層は、上電極から上方の上部金属線層へ垂直方向に延びている。
従って、本発明は、絶縁コアを含む多層下電極を有する抵抗型ランダムアクセスメモリ（ＲＲＡＭ）セル、およびその形成方法に関するものである。
いくつかの実施形態では、本開示は、ＲＲＡＭセルに関連するものである。ＲＲＡＭセルは、多層下電極を含み、多層下電極は、導電性下部下電極層の側壁間で横方向に配置され且つ導電性下部下電極層と導電性上部下電極層との間に垂直に配置された絶縁性下電極（ＢＥ）層を含む。ＲＲＡＭセルは、可変抵抗を有する誘電体データ記憶層を更に含み、誘電体データ記憶層は、多層下電極の上に配置される。ＲＲＡＭセルは、誘電体データ記憶層の上に配置された上電極層を更に含む。
他の実施形態では、本開示は、ＲＲＡＭセルに関するものである。ＲＲＡＭセルは、下部レベル間誘電体（ＩＬＤ）層で囲まれた下部金属相互接続層の上に配置された下部絶縁層を含む。ＲＲＡＭセルは、下部絶縁層を垂直方向に貫通する開口部内に配置された多層下電極を更に含み、多層下電極は、絶縁性下電極（ＢＥ）層および導電性上部下電極層の下部表面に接触する上部表面を有する導電性下部下電極層を含む。ＲＲＡＭセルは、可変抵抗を有する誘電体データ記憶層を更に含み、誘電体データ記憶層は、多層下電極上に配置される。ＲＲＡＭセルは、誘電体データ記憶層の上に配置された上電極を更に含む。
また他の実施形態では、本開示は、ＲＲＡＭセルを形成する方法に関するものである。前記方法は、導電性下部下電極層の側壁間で横方向に配置され且つ導電性下部下電極層と導電性上部下電極層との間に垂直方向に配置された絶縁性下電極（ＢＥ）層を含む多層下電極を形成するステップを含む。前記方法は、可変抵抗を有する誘電体データ記憶層を多層下電極の上に形成するステップを更に含む。前記方法は、上電極を誘電体データ記憶層の上に形成するステップを更に含む。
当業者が本開示の態様をより理解できるように幾つかの実施の形態特徴を概説した。
当業者は、ここで採用された実施の形態の、同じ目的を実行し、および／または同じ利点を達成するための他のプロセスおよび構造を設計又は改変するための基礎として、本開示を容易に使用できることが分かる。
当業者であれば、本開示の精神および範囲を逸脱しない等価的な構成を達成することが可能であり、当業者は、本開示の精神および範囲を逸脱せずに種々の変更、代替、および改変を行ってもよい。
１００，２００，３００，４００，５２０ 抵抗型ランダムアクセスメモリ（ＲＲＡＭ）セル
１０２，５０１ 半導体基板
１０４ 下部レベル間誘電体（ＩＬＤ）層
１０６ 下部金属相互接続層
１０８ 下部絶縁層
１０９ 開口部またはマイクロトレンチ
１１０，４０２ 多層下電極
１１０ａ 導電性下部下電極層
１１０ｂ，４０２ｃ 絶縁性下電極層
１１０ｃ 導電性上部下電極層
１１２，１００２ 誘電体データ記憶層
１１４ 上電極
１１６ 上部レベル間誘電体（ＩＬＤ）層
１１８ 上部金属相互接続層
１１８ａ，５２４ 上部金属ビア
１１８ｂ，５２６ 上部金属線
２０１ キャビティ
２０２，１１０２ キャッピング層
２０４ マスキング層
２０６ 側壁スペーサ
３０２ 多層下部絶縁層
３０２ａ 第１の絶縁材料
３０２ｂ 第２の絶縁材料
３０４ 上部誘電体層
３０６ 上面図
４０２ａ 第１の導電性下部下電極層
４０２ｂ 第２の導電性下部下電極層
５００ 集積チップ
５０２ トランジスタ
５０４ｓ ソース領域
５０４ｄ ドレイン領域
５０６ チャネル領域
５０８ ゲート領域
５１０ ゲート誘電体層
５１２ ゲート電極
５１４ 分離領域
５１６ａ コンタクト
５１６ｂ 金属線層
５１６ｃ 金属ビア層
５１８ レベル間誘電体（ＩＬＤ）層
５２２ レベル間誘電体（ＩＬＤ）層
６００，７００，８００，９００，１０００，１１００，１２００，１３００，１４００，１５００ 断面図
６０１ 下部絶縁構造
６０２ 第３の絶縁材料
７０２ 導電性下部下電極膜
７０４ 絶縁性下電極膜
８０２ 平坦面
９０２ 導電性上部下電極膜
９０４ 多層下電極層
１２０１，１２０１’ ＲＲＡＭ積層膜
１２０２ マスキング層
１２０４ エッチング剤
１３０２ 第２のエッチング剤
１４０２ ビアホール
１６００ ＲＲＡＭセルの形成方法

Claims (10)

  1. 導電性下部下電極層の側壁間で横方向に配置され且つ前記導電性下部下電極層と導電性上部下電極層との間で垂直方向に配置された絶縁性下電極（ＢＥ）層を含む多層下電極、
    可変抵抗を有し、前記多層下電極の上に配置された誘電体データ記憶層、および
    前記誘電体データ記憶層の上に配置された上電極層
    を含むＲＲＡＭ（抵抗型ランダムアクセスメモリ）セル。
  2. 下部レベル間誘電体（ＩＬＤ）層によって囲まれた下部金属相互接続層の上に配置された下部絶縁層を更に含み、
    前記下部絶縁層は、開口部と、前記開口部内から前記開口部の対向側で前記下部絶縁層が覆う位置まで延びる前記多層下電極とを含む請求項１に記載のＲＲＡＭセル。
  3. 前記下部絶縁層は、
    前記下部レベル間誘電体層の上に配置された第１の下部絶縁層、および
    前記第１の下側絶縁層の上に配置された第２の下部絶縁層を含み、
    前記絶縁性下電極層は、前記第２の下部絶縁層と同じ材料を含む請求項２に記載のＲＲＡＭセル。
  4. 前記導電性下部下電極層は、前記絶縁性下電極層の下部表面と側壁部とに直接接触する請求項１に記載のＲＲＡＭセル。
  5. 前記導電性上部下電極層は、前記絶縁性下電極層と前記導電性下部下電極層との上部表面に直接接触する請求項１に記載のＲＲＡＭセル。
  6. 前記導電性下部下電極層と前記絶縁性下電極層は、実質的に平坦な水平面に沿って並ぶ上部表面を有し、
    前記導電性下部下電極層は、前記導電性下部下電極層の上部表面内に配置されたキャビティを有する‘Ｕ’型層を含み、
    前記絶縁性下電極層は、前記キャビティ内に閉じ込められる請求項１に記載のＲＲＡＭセル。
  7. 前記絶縁性下電極層と前記導電性下部下電極層との間で横方向と垂直方向に配置された第２の導電性下部下電極層を更に含む請求項１に記載のＲＲＡＭセル。
  8. 導電性下部下電極層の側壁間で横方向に配置され且つ前記導電性下部下電極層と導電性上部下電極層との間に垂直方向に配置された絶縁性下電極（ＢＥ）層を含む多層下電極を形成するステップ、
    可変抵抗を有する誘電体データ記憶層を前記多層下電極の上に形成するステップ、
    上電極を前記誘電体データ記憶層の上に形成するステップ
    を含むＲＲＡＭ（抵抗型ランダムアクセスメモリ）セルの形成方法。
  9. 下部レベル間誘電体（ＩＬＤ）層によって囲まれた下部金属相互接続層の上に配置された下部絶縁構造を形成するステップ、
    前記下部絶縁構造を選択的にエッチングして開口部を形成するステップ、および
    前記開口部内に前記多層下電極を形成するステップ
    を更に含む請求項８に記載の方法。
  10. 前記開口部内および前記下部絶縁構造上に下部下電極膜を形成するステップ、
    前記開口部内および前記下部下電極膜上に絶縁性下電極膜を形成するステップ、
    前記下部下電極膜、前記絶縁性下電極膜、および前記下部絶縁構造から材料を除去する平坦化プロセスを行い、前記開口部内に前記導電性下部下電極層と前記絶縁性下電極層とを形成するステップ、および
    前記導電性下部下電極層と前記絶縁性下電極層との上に導電性上部下電極膜を形成するステップ
    を更に含む請求項９に記載の方法。
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