KR101933269B1 - Rram 구조물을 위한 하단 전극 - Google Patents
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Abstract
본 개시물은 우수한 갭 충전 능력을 제공하는 절연 코어를 구비한 다층 하단 전극을 갖는 RRAM 셀 및 연관 형성 방법에 관련된다. 몇몇 실시예들에서, RRAM 셀은 도전성 하부 BE(bottom electrode) 층의 측벽들 사이에 측방으로 그리고 도전성 하부 BE 층과 도전성 상부 BE 층 사이에 수직으로 배열되는 절연 하단 전극(BE) 층을 구비한 다층 하단 전극을 갖는다. 가변 저항을 갖는 유전체 데이터 저장층은 다층 하단 전극 위에 배열되고, 상단 전극은 유전체 데이터 저장층 위에 배열된다. 다층 하단 전극의 절연 코어는 도전성 재료들보다 큰 종횡비들을 가지고 갭들을 더 잘 채울 수 있어, 위에 놓인 층들에서 토포그래피 문제들을 방지하는 평면인 상부면을 다층 하단 전극에 제공한다.
Description
다수의 현대 전자 디바이스들은 데이터를 저장하도록 구성되는 전자 메모리를 포함한다. 전자 메모리는 휘발성 메모리 또는 비휘발성 메모리일 수 있다. 휘발성 메모리는 전력이 공급되는 동안 데이터를 저장하는 반면, 비휘발성 메모리는 전력이 제거될 때 데이터를 저장할 수 있다. 저항성 랜덤 액세스 메모리(RRAM, Resistive random access memory)은 그것의 간단한 구조 및 수반되는 CMOS 로직 호환성 프로세스 기술로 인하여, 다음 세대의 비휘발성 메모리 기술에 대한 하나의 유망한 후보이다. RRAM 셀은 BEOL(back-end-of-the-line) 금속화층들 내에 배치된 2개의 전극들 사이에 배치되는, 가변 저항을 갖는 유전체 데이터 저장층을 포함한다.
따라서, 본 개시물은 절연 코어를 구비한 다층 하단 전극을 갖는 RRAM(resistive random access memory) 셀 및 연관된 형성 방법에 관한 것이다.
몇몇 실시예들에서, 본 개시물은 RRAM 셀과 관련된다. RRAM 셀은 도전성 하부 BE(bottom electrode) 층의 측벽들 사이에 측방으로 그리고 도전성 하부 BE 층과 도전성 상부 BE 층 사이에 수직으로 배열되는 절연 하단 전극(BE) 층을 포함하는 다층 하단 전극을 포함한다. RRAM 셀은 가변 저항을 갖는 유전체 데이터 저장층을 더 포함하며, 유전체 데이터 저장층은 다층 하단 전극 위에 배열된다. RRAM 셀은 유전체 데이터 저장층 위에 배열되는 상단 전극을 더 포함한다.
다른 실시예들에서, 본 개시물은 RRAM 셀과 관련된다. RRAM 셀은 하부 레벨간 유전체(ILD) 층에 의하여 둘러싸이는 하부 금속 상호접속층 위에 배열된 하부 절연층을 포함한다. RRAM 셀은 하부 절연층을 통해 수직으로 연장되는 개구 내에 배열되는 다층 하단 전극을 더 포함하며, 다층 하단 전극은 도전성 상부 BE 층의 하부면에 접촉하는 상부면들을 갖는 절연 하단 전극(BE) 층 및 도전성 하부 BE 층을 포함한다. RRAM 셀은 가변 저항을 갖는 유전체 데이터 저장층을 더 포함하며, 유전체 데이터 저장층은 상기 다층 하단 전극 위에 배열된다. RRAM 셀은 유전체 데이터 저장층 위에 배열되는 상단 전극을 더 포함한다.
또 다른 실시예들에서, 본 개시물은 RRAM 셀을 형성하는 방법에 관련된다. 방법은 도전성 하부 BE 층의 측벽들 사이에 측방으로 그리고 도전성 하부 BE 층과 도전성 상부 BE 층 사이에 수직으로 배열되는 절연 하단 전극(BE) 층을 포함하는 다층 하단 전극을 형성하는 단계를 포함한다. 방법은 다층 하단 전극 위에 가변 저항을 갖는 유전체 데이터 저장층을 형성하는 단계를 더 포함한다. 방법은 유전체 데이터 저장층 위에 상단 전극을 형성하는 단계를 더 포함한다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때, 하기의 상세한 설명으로부터 가장 잘 이해된다. 산업 분야의 표준 관행에 따라, 다양한 피쳐들은 축적에 따라 도시되지는 않는다는 것에 유념하라. 사실상, 다양한 피쳐들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1은 절연 코어를 구비한 다층 하단 전극을 갖는 RRAM(resistive random access memory) 셀의 몇몇 실시예들의 단면도를 예시한다.
도 2는 절연 코어를 구비한 다층 하단 전극을 포함하는 RRAM 셀의 몇몇 부가적인 실시예들의 단면도를 예시한다.
도 3은 절연 코어를 갖는 다층 하단 전극을 포함하는 RRAM 셀의 몇몇 부가적인 실시예들을 예시한다.
도 4는 절연 코어를 갖는 다층 하단 전극을 포함하는 RRAM 셀의 몇몇 대안적인 실시예들의 단면도를 예시한다.
도 5는 절연 코어를 갖는 다층 하단 전극을 포함하는 RRAM 셀을 포함하는 집적 회로의 몇몇 부가적인 실시예들의 단면도를 예시한다.
도 6-15는 절연 코어를 갖는 다층 하단 전극을 포함하는 RRAM 셀을 형성하는 방법을 보여주는 단면도들의 몇몇 실시예들을 예시한다.
도 16은 절연 코어를 갖는 다층 하단 전극을 포함하는 RRAM 셀을 형성하는 방법의 몇몇 실시예들의 흐름도를 예시한다.
도 2는 절연 코어를 구비한 다층 하단 전극을 포함하는 RRAM 셀의 몇몇 부가적인 실시예들의 단면도를 예시한다.
도 3은 절연 코어를 갖는 다층 하단 전극을 포함하는 RRAM 셀의 몇몇 부가적인 실시예들을 예시한다.
도 4는 절연 코어를 갖는 다층 하단 전극을 포함하는 RRAM 셀의 몇몇 대안적인 실시예들의 단면도를 예시한다.
도 5는 절연 코어를 갖는 다층 하단 전극을 포함하는 RRAM 셀을 포함하는 집적 회로의 몇몇 부가적인 실시예들의 단면도를 예시한다.
도 6-15는 절연 코어를 갖는 다층 하단 전극을 포함하는 RRAM 셀을 형성하는 방법을 보여주는 단면도들의 몇몇 실시예들을 예시한다.
도 16은 절연 코어를 갖는 다층 하단 전극을 포함하는 RRAM 셀을 형성하는 방법의 몇몇 실시예들의 흐름도를 예시한다.
하기의 개시내용은 제공되는 청구 대상의 상이한 피쳐들을 구현하기 위한 복수의 상이한 실시예들 또는 예들을 제공한다. 컴포넌트들 및 배열들의 특정 예시들은 하기에서 본 개시내용을 간략화하기 위하여 설명된다. 물론, 이들은 단지 예시들이며, 제한하는 것으로 의도되지는 않는다. 예를 들어, 뒤따르는 설명에서 제2 피쳐 위의 또는 제2 피쳐 상의 제1 피쳐의 형성은 1 피쳐와 제2 피쳐가 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 피쳐와 제2 피쳐가 직접 접촉하지 않도록 제1 피쳐와 제2 피쳐 사이에 부가적인 피쳐들이 형성될 수 있는 실시예들을 포함할 수도 있다. 또한, 본 개시물은 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료성을 목적으로 하며, 그 자체로 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 진술하는 것은 아니다.
뿐만 아니라, 공간적으로 상대적인 용어들, 예컨대 "밑", "아래", "하부", "위", "상부" 등은 도면들에 예시된 바와 같이 한 엘리먼트 또는 피쳐의 다른 엘리먼트(들) 또는 피쳐(들)에 대한 관계를 설명하기 위하여, 설명의 용이성을 목적으로 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 개시된 배향 외에, 사용시 또는 동작시 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다르게 배향될(90도 또는 다른 배향들로 회전될) 수 있으며, 본 명세서에서 사용되는 공간적으로 상대적인 기술자들은 이에 따라 유사하게 해석될 수 있다.
최근에, 저항성 랜덤 액세스 메모리(RRAM) 셀들은 전자 데이터 저장의 다음 세대를 위한 유망한 후보로서 떠올랐다. RRAM 셀은 가변 저항을 갖는 유전체 데이터 저장층에 의해 도전성 상단 전극으로부터 분리되는 도전성 하단 전극을 포함한다. RRAM 셀은 저항성 스위칭에 기반하여 데이터를 저장하며, 이는 RRAM 셀이 제1 데이터 상태(예를 들어, "0")에 대응하는 고저항 상태와 제2 데이터 상태(예를 들어, "1")에 대응하는 저저항 상태 사이에서 메모리 셀의 전기 저항을 변화시키는 것을 가능하게 한다.
RRAM 셀의 도전성 하단 전극은 통상적으로 유전체층 내에 개구를 에칭하고, 그 후 개구 내로 연장되는 하단 전극을 형성함으로써 형성된다. 그러나 RRAM 셀들의 사이즈가 계속해서 감소함에 따라, 하단 전극 금속은 유전체층 내에 개구를 적절히 채우는데 종종 실패하는 것으로 인식되었다. 이것은 하단 전극의 상부면 내에 오목한 곳(depression)을 초래한다. 비평면 토포그래피들은 데이터를 저장하는 RRAM 셀의 능력 및 RRAM 셀의 신뢰성에 악영향을 미칠 수 있다.
본 개시물은 우수한 갭 충전 능력을 제공하는 절연 코어를 구비한 다층 하단 전극을 갖는 RRAM 셀 및 연관 형성 방법에 관련된다. 몇몇 실시예들에서, RRAM 셀은 도전성 하부 BE 층의 측벽들 사이에 측방으로 그리고 도전성 하부 BE 층과 도전성 상부 BE 층 사이에 수직으로 배열되는 절연 하단 전극(BE) 층을 구비한 다층 하단 전극을 갖는다. 가변 저항을 갖는 유전체 데이터 저장층은 다층 하단 전극 위에 배열되고, 상단 전극은 유전체 데이터 저장층 위에 배열된다. 다층 하단 전극의 절연 코어는 도전성 재료들보다 큰 종횡비들을 가지고 갭들을 더 잘 채울 수 있어, 위에 놓인 층들에서 토포그래피 문제들을 방지하는 평면인 상부면을 하단 전극에 제공한다.
도 1은 절연 코어를 구비한 다층 하단 전극을 갖는 RRAM(resistive random access memory) 셀(100)의 몇몇 실시예들의 단면도를 예시한다.
RRAM 셀(100)은 반도체 기판(102) 위에 배열되는 하부 레벨간 유전체(ILD, inter-level dielectric) 층(104)을 포함한다. 하부 금속 상호접속층(106)은 하부 ILD층(104)에 의하여 둘러싸인다. 몇몇 실시예들에서, 하부 절연층(108)은 하부 ILD층(104) 및/또는 하부 금속 상호접속층(106) 위에 위치된다. 하부 절연층(108)은 하부 절연층(108)을 통하여 하부 금속 상호접속층(106)으로 연장되는 개구(109) 또는 마이크로-트렌치(micro-trench)를 포함한다.
다층 하단 전극(110)은 하부 금속 상호접속층(106) 위에 위치된다. 다층 하단 전극(110)은 도전성 재료들에 의해 둘러싸이는(즉, 내부에 내장되는) 절연 코어를 갖는다. 다층 하단 전극(110)은 개구(109) 내로부터 개구(109)의 대향측들 상에 하부 절연층(108) 위에 놓이는 위치들까지 연장된다. 몇몇 실시예들에서, 다층 하단 전극(110)은 도전성 하부 BE 층(110a), 절연 BE 층(110b), 및 도전성 상부 BE 층(110c)을 포함한다. 도전성 하부 BE 층(110a)은 하부 절연층(108)의 개구(109) 내에 배열된다. 절연 BE 층(110b)은 도전성 하부 BE 층(110a)의 측벽들 사이에 배열된다. 도전성 상부 BE 층(110c)은 도전성 하부 BE 층(110a)과 절연 BE 층(110b) 위에 배열된다.
유전체 데이터 저장층(112)은 다층 하단 전극(110) 위에 배열된다. 유전체 데이터 저장층(112)은 인가 전압에 따라 변화하는 저항 값을 갖는, 가변 저항을 갖는다. 상단 전극(114)은 유전체 데이터 저장층(112) 위에 위치설정된다. RRAM 셀의 동작 동안에, 다층 하단 전극(110) 및 상단 전극(114)에 인가되는 전압들은 유전체 데이터 저장층(112) 내로 연장되는 전계를 발생시킬 것이다. 전계는 유전체 데이터 저장층(112) 내에 산소 공핍들에 작용하여, 유전체 데이터 저장층(112)에 걸쳐 형성하도록 (예를 들어, 산소 공핍들을 포함하는) 도전성 경로들을 유도한다. 인가된 전압들에 따라, 유전체 데이터 저장층(112)은 제1 데이터 상태(예를 들어, '0')와 연관되는 고저항 상태와 제2 데이터 상태(예를 들어, '1')와 연관되는 저저항 상태 사이에서 가역 변화를 겪을 것이다.
다층 하단 전극(110)의 절연 BE 층(110b)은 도전성 재료들보다 큰 종횡비들을 가지고 갭들을 더 잘 채울 수 있다. 이것은 절연 BE 층(110b)이 하부 절연층(108) 내의 개구(109)를 채우도록 허용하여, 유전체 데이터 저장층(112) 및 상단 전극(114)이 RRAM 셀(100)에 우수한 퍼포먼스 및 신뢰성을 제공하는 평면 토포그래피를 갖도록 허용하는 평탄한 상부면을 도전성 상부 BE 층(110c)에 제공한다.
도 2는 절연 코어를 구비한 다층 하단 전극을 포함하는 RRAM 셀(200)의 몇몇 부가적인 실시예들의 단면도를 예시한다.
RRAM 셀(200)은 하부 ILD층(104)에 의하여 둘러싸이는 하부 금속 상호접속층(106) 위에 배열되는 하부 절연층(108)을 포함한다. 절연 코어를 구비한 다층 하단 전극(110)이 하부 금속 상호접속층(106) 위에 배치된다. 몇몇 실시예들에서, 하부 금속 상호접속층(106)은 다층 하단 전극(110)과 아래 놓인 반도체 기판(102) 사이에 배치되는 복수의 금속 상호접속층들 중 하나의 금속 상호접속층을 포함할 수 있다.
다층 하단 전극(110)은 도전성 하부 BE 층(110a), 절연 BE 층(110b) 및 도전성 상부 BE 층(110c)을 포함한다. 도전성 하부 BE 층(110a)은 도전성 하부 BE 층(110a)의 상부면 내에 공동(201)을 갖는 U자형 층을 포함할 수 있다. 몇몇 실시예들에서, 도전성 하부 BE 층(110a)은 하부 금속 상호접속층(106) 및 하부 절연층(108)에 인접할 수 있다. 다른 실시예들에서, 확산 배리어층(미도시)은 도전성 하부 BE 층(110a), 하부 금속 상호접속층(106) 및/또는 하부 절연층(108) 사이에 배치될 수 있다. 몇몇 실시예들에서, 확산 배리어는 도전성 산화물, 질화물, 또는 알루미늄(Al), 망간(Mn), 코발트(Co), 티타늄(Ti), 탄탈룸(Ta), 텅스텐(W), 니켈(Ni), 주석(Sn), 마그네슘(Mg)과 같은 금속의 산질화물, 및 이들의 조합물들을 포함할 수 있다.
절연 BE 층(110b)은 하부 절연층(108) 내의 개구(109)를 양분하는 중앙선을 따라 도전성 하부 BE 층(110a) 위에 배열된다. 절연 BE 층(110b)은 도전성 하부 BE 층(110a)의 U자형의 공동(201) 내에 끼워 넣어질(nest) 수 있다. 예를 들어, 절연 BE 층(110b)은 공동(201) 내로 제한되고 공동(102)을 채울 수 있어, 도전성 하부 BE 층(110a) 및 절연 BE 층(110b)은 실질적으로 평면인 수평면을 따라 정렬(align)되는 평면인 상부면들을 갖는다. 도전성 상부 BE 층(110c)은 도전성 하부 BE 층(110a) 및 절연 BE 층(110b) 위에 배열된다. 몇몇 실시예들에서, 도전성 상부 BE 층(110c)은 도전성 하부 BE 층(110a) 및 절연 BE 층(110b)의 상부면들에 직접 접촉한다. 몇몇 실시예들에서, 도전성 상부 BE 층(110c)은 도전성 하부 BE 층(110a)의 측벽들을 지나 측방으로 연장될 수 있어, 도전성 상부 BE 층(110c)은 하부 절연층(108) 위에 놓인다.
도전성 하부 BE 층(110a)은 제1 도전성 재료를 포함한다. 몇몇 실시예들에서, 제1 도전성 재료는 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 텅스텐(W), 구리(Cu) 등을 포함할 수 있다. 절연 BE 층(110b)은 절연 재료를 포함한다. 몇몇 실시예들에서, 절연 재료는 SRO(silicon rich oxide) 또는 산화물을 포함할 수 있다. 도전성 상부 BE 층(110c)은 제2 도전성 재료를 포함한다. 몇몇 실시예들에서, 제2 도전성 재료는 Ti, TiN, Ta, TaN, W, Cu 등을 포함할 수 있다. 다양한 실시예들에서, 제1 및 제2 도전성 재료들은 동일한 재료 또는 상이한 재료들을 포함할 수 있다.
유전체 데이터 저장층(112)은 다층 하단 전극(110) 위에 배열된다. 몇몇 실시예들에서, 유전체 데이터 저장층(112)은 도전성 상부 BE 층(110c)의 상부면에 직접 접촉할 수 있다. 유전체 데이터 저장층(112)은 실질적으로 평면인 층을 포함할 수 있다. 다양한 실시예들에서, 유전체 데이터 저장층(112)은 하이-k 유전체 재료를 포함할 수 있다. 예를 들어, 유전체 데이터 저장층(112)은 하프늄 산화물(HfOX), 니켈 산화물(NiOX), 탄탈룸 산화물(TayOX), 티타늄 산화물(TiOX), 텅스텐 산화물(WOX), 지르코늄 산화물(ZrOX) 및/또는 다른 유사한 재료들을 포함할 수 있다.
몇몇 실시예들에서, 캡핑층(202)은 유전체 데이터 저장층(112) 위에 배치될 수 있다. 캡핑층(202)은 산소를 저장하도록 구성되며, 이는 유전체 데이터 저장층(112) 내에 저항 변화들을 용이하게 할 수 있다. 몇몇 실시예들에서, 캡핑층(202)은 산소 농도가 상대적으로 낮은 금속 또는 금속 산화물을 포함할 수 있다.
상단 전극(114)은 캡핑층(202) 상으로 배치된다. 상단 전극(114)은 도전성 재료, 예컨대 Ti, TiN, Ta, TaN, W, Cu, 등을 포함한다. 마스킹층(204)은 상단 전극(114) 위에 배치될 수 있다. 몇몇 실시예들에서, 마스킹층(204)은 실리콘 산질화물(SiON) 하드 마스크층, 실리콘 이산화물(SiO2) 하드 마스크층, 또는 PE-SiN 하드 마스크를 포함할 수 있다. 몇몇 실시예들에서, 측벽 스페이서들(206)은 캡핑층(202), 상단 전극(114), 및 마스킹층(204)의 대향측들 상에 배치된다.
상부 ILD층(116)은 마스킹층(204) 위에 배치된다. 상부 ILD층(116)은 상부 금속 상호접속층(118)을 둘러싼다. 상부 금속 상호접속층(118)은 상부 금속 비아(118a)를 포함하며, 이는 상단 전극(114)과 상부 금속 와이어(118b) 사이에 마스킹층(204)을 통해 연장된다.
도 3은 절연 코어를 구비한 다층 하단 전극을 포함하는 RRAM 셀(300)의 몇몇 부가적인 실시예들을 예시한다.
RRAM 셀(300)은 하부 ILD층(104)에 의해 둘러싸이는 하부 금속 상호접속층(106) 위에 배열되는 다층 하부 절연층(302)을 포함한다. 몇몇 실시예들에서, 다층 하부 절연층(302)은 하부 ILD층(104) 위에 배열되는 제1 절연 재료(302a) 및 제1 절연 재료(302a) 위에 배열되는 제2 절연 재료(302b)를 포함할 수 있다. 몇몇 실시예들에서, 제1 절연 재료(302a) 및 제2 절연 재료(302b)는 산화물, 실리콘 풍부 산화물, 실리콘 타화물(SiC), 실리콘 질화물(SiN) 등을 포함할 수 있다. 몇몇 실시예들에서, 제1 절연 재료(302a)는 제2 절연 재료(302b)와 상이한 재료일 수 있다.
개구는 제1 절연 재료(302a) 및 제2 절연 재료(302b)를 통해 연장된다. 다층 하단 전극(110)은 개구(109) 내부로부터 다층 하부 절연층(302) 위에 놓이는 위치까지 연장된다. 몇몇 실시예들에서, 다층 하단 전극(110)은 도전성 하부 BE 층(110a), 절연 BE 층(110b), 및 도전성 상부 BE 층(110c)을 포함한다. 도전성 하부 BE 층(110a)은 제1 절연 재료(302a) 및 제2 절연 재료(302b)의 측벽들을 따라 연장될 수 있다. 도전성 상부 BE 층(110c)은 제2 절연 재료(302b)에 의하여 제1 절연 재료(302a)로부터 수직으로 분리될 수 있다. 몇몇 실시예들에서, 도전성 상부 BE 층(110c)은 제2 절연 재료(302b)에 접촉한다. 몇몇 실시예들에서, 절연 BE 층(110b)은 제2 절연 재료(302b)와 동일한 재료일 수 있다.
다층 하단 전극(110)은 유전체 데이터 저장층(112) 및 캡핑층(202)에 의하여 상단 전극(114)으로부터 분리된다. 몇몇 실시예들에서, 상단 유전체층(304)은 상단 전극(114) 위에 배열되는 마스킹층(204) 위에 배치될 수 있다. 상단 유전체층(304)은 마스킹층(204)의 상부면에 인접한 제1 위치로부터 제2 절연 재료(302b)의 상부면에 인접한 제2 위치까지, 유전체 데이터 저장층(112), 캡핑층(202), 상단 전극(114), 및 마스킹층(204)의 측벽들을 따라 계속해서 연장된다. 상단 유전체층(304)은 상부 레벨간 유전체(ILD) 층(116)으로부터 유전체 데이터 저장층(112), 캡핑층(202), 상단 전극(114) 및 마스킹층(204)을 분리시킨다.
상면도(306)로 보여지는 바와 같이, 도전성 하부 BE 층(110a)은 다층 하부 절연층(302) 내의 개구(109)의 측벽들 둘레에 배열될 수 있다. 절연 BE 층(110b)은 도전성 하부 BE 층(110a)에 의하여 다층 하부 절연층(302)의 측벽들로부터 분리된다. 이것은 도전성 하부 BE 층(110a)으로 하여금 절연 BE 층(110b) 둘레에 링을 형성하게 하며, 이는 절연 BE 층(110b)을 다층 하부 절연층(302)으로부터 측방으로 분리시킨다.
다층 하단 전극은 2개 층들을 갖는 것으로서 상기에 예시되었으나, 다층 하단 전극은 다양한 실시예들에서 추가의 층들을 포함할 수 있다는 것이 인식될 것이다. 예를 들어, 도 4는 4개 층들을 갖는 다층 하단 전극을 포함하는 RRAM 셀(400)의 몇몇 대안적 실시예들의 단면도를 예시한다.
RRAM 셀(400)은 하부 ILD층(104) 위에 배열되는 다층 하부 절연층(302)의 개구(109)의 하부면 및 측벽면 위에 배열된 제1 도전성 하부 BE 층(402a)을 갖는 다층 하단 전극(402)을 포함한다. 절연 BE 층(402c)은 제1 도전성 하부 BE 층(402a)의 하부면 및 측벽면 위에 배열되는 제2 도전성 하부 BE 층(402b)에 의하여 제1 도전성 하부 BE 층(402a)으로부터 수직으로 그리고 측방으로 분리된다. 제1 도전성 하부 BE 층(402a), 제2 도전성 하부 BE 층(402b), 및 절연 BE 층(402c)은 실질적으로 평면인 수평면을 따라 수직으로 정렬되는 평면인 상부면들을 갖는다. 도전성 상부 BE 층(402d)은 제1 도전성 하부 BE 층(402a), 제2 도전성 하부 BE 층(402b), 및 절연 BE 층(402c) 위에 배열된다. 몇몇 실시예들에서, 예를 들어, 제1 도전성 하부 BE 층(402a)은 티타늄 질화물(TiN)을 포함할 수 있고, 제2 도전성 하부 BE 층(402b)은 탄탈룸 질화물(TaN)을 포함할 수 있고, 절연 BE 층(402c)은 SRO를 포함할 수 있고, 도전성 상부 BE 층(402d)은 TiN을 포함할 수 있다.
도 5는 절연 코어를 구비한 다층 하단 전극을 포함하는 집적 회로(500)의 몇몇 대안적 실시예들의 단면도를 예시한다.
집적 회로(500)는 채널 영역(506)에 의하여 드레인 영역(504d)으로부터 분리되는 소스 영역(504s)을 갖는 트랜지스터(502)를 포함한다. 소스 영역(504s) 및 드레인 영역(504d)은 고농도로 도핑된 영역들을 포함한다. 게이트 영역(508)은 게이트 유전체층(510)에 의하여 채널 영역(506)으로부터 분리된 게이트 전극(512)을 포함한다. 몇몇 실시예들에서, 트랜지스터(502)는 반도체 기판(501) 내에 절연 영역들(514)(예를 들어, 얕은 트렌치 격리 영역들) 사이에 배열될 수 있다.
BEOL(back-end-of-the-line) 금속화 스택이 반도체 기판(501) 위에 ILD층(518) 내에 배열된다. 몇몇 실시예들에서, ILD층(518)은 산화물, 로우-k 유전체, 또는 울트라 로우-k 유전체 중 하나 이상의 층들을 포함할 수 있다. BEOL 금속화 스택은 복수의 콘택들(516a), 금속 와이어층들(516b), 및 금속 비아층들(516c)을 포함한다. 몇몇 실시예들에서, 복수의 콘택들(516a), 금속 와이어층들(516b), 및 금속 비아층들(516c)은 구리, 텅스텐 및/또는 알루미늄을 포함할 수 있다. 금속 와이어층들(516b)은 트랜지스터(502)의 소스 영역(504s)에 전기적으로 결합되는 제1 금속 상호접속 와이어를 포함하는 소스-라인(SL, source-line)을 포함한다. 몇몇 실시예들에서, 소스-라인(SL)은 콘택, 제1 금속 와이어층, 및 제1 금속 비아층을 통해 소스 영역(504s)에 연결되는 제2 금속 와이어층에 배열될 수 있다. 금속 와이어층들(516b)은 트랜지스터(502)의 게이트 전극(512)에 전기적으로 결합되는 제2 금속 상호접속 와이어를 포함하는 워드-라인(WL, word-line)을 더 포함한다. 몇몇 실시예들에서, 워드-라인(WL)은 콘택에 의해 게이트 전극(512)에 연결되는 제1 금속 와이어층에 배열될 수 있다.
RRAM 셀(520)은 금속 상호접속 층들 사이에 수직으로 있는 위치에서 BEOL 금속화 스택 내에 배열된다. RRAM 셀(520)은 다층 하부 절연층(302)에 의하여 ILD층(518)으로부터 수직으로 분리된다. RRAM 셀(520)은 절연 코어를 구비한 다층 하단 전극(110)을 포함한다. 가변 저항을 갖는 유전체 데이터 저장층(112)은 다층 하단 전극(110) 위에 위치되고, 상단 전극(114)은 유전체 데이터 저장층(112) 위에 배치되고, 캡핑층(202)은 유전체 데이터 저장층(112)과 상단 전극(114) 사이에 배열될 수 있다. 몇몇 실시예들에서, 마스킹층(204)은 상단 전극(114) 위로 배열될 수 있다. 상부 금속 비아(524)는 마스킹층(204)을 통해 연장되어, 상단 전극(114)에 접촉한다. 상부 금속 비아(524)는 위에 놓인 상부 금속 와이어(526) 및 상부 금속 비아(524)를 둘러싸는 ILD층(522) 내에 배열될 수 있다.
도 6-16은 절연 코어를 구비한 다층 하단 전극을 포함하는 RRAM 셀을 형성하는 방법을 보여주는 단면도들의 몇몇 실시예들을 예시한다.
도 6의 단면도(600)에 보여지는 바와 같이, 하부 금속 상호접속층(106)은 하부 ILD층(104)(예를 들어, 산화물, 로우-k 유전체, 또는 울트라 로우-k 유전체) 내에 형성된다. 몇몇 실시예들에서, 하부 금속 상호접속층(106)은 하부 ILD층(104) 내에 비아 홀을 형성하기 위하여 하부 ILD층(104)(예를 들어, 산화물, 로우-k 유전체, 또는 울트라 로우-k 유전체)을 선택적으로 에칭함으로써 형성될 수 있다. 금속(예를 들어, 구리, 알루미늄 등)은 그 후 비아 홀을 채우기 위해 성막되고, 하부 금속 상호접속층(106)을 형성하기 위하여 초과 금속을 제거하도록 평탄화 프로세스가 수행된다.
하부 절연 구조물(601)은 후속하여 하부 금속 상호접속층(106) 및/또는 하부 ILD층(104) 위에 형성된다. 몇몇 실시예들에서, 하부 절연 구조물(601)은 제1 절연 재료(302a), 제2 절연 재료(302b), 및 제3 절연 재료(602)를 갖는 다층 구조물을 포함할 수 있다. 몇몇 실시예들에서, 제1 절연 재료(302a), 제2 절연 재료(302b), 및 제3 절연 재료(602)는 기상 증착 기법(예를 들어, 물리 기상 증착, 화학 기상 증착 등)을 사용하여 형성될 수 있다. 하부 절연 구조물(601)은 하부 절연 구조물(601)을 관통하여 하부 금속 상호접속층(106)까지 연장되는, 개구(109) 또는 마이크로-트렌치를 형성하기 위하여 (예를 들어, 건식 에천트를 사용하여) 그 후 선택적으로 에칭된다.
도 7의 단면도(700)에 보여지는 바와 같이, 도전성 하부 BE 막(702)이 개구(109) 내에 형성된다. 도전성 하부 BE 막(702)은 하부면을 따라 그리고 개구(109)의 측벽들을 따라 그리고 하부 절연 구조물(601)의 상부면 위에 배열된다. 몇몇 실시예들에서, 도전성 하부 BE 막(702)은 기상 증착 기법(예를 들어, ALD, CVD, PE-CVD, 등)을 사용하여 대략 50 옹스트롬 내지 대략 150 옹스트롬의 두께(t)로 형성될 수 있다. 다른 실시예들에서, 도전성 하부 BE 막(702)은 다른 두께들로 형성될 수 있다. 몇몇 실시예들에서, 도전성 하부 BE 막(702)은 예를 들어 Ti, TiN, Ta, TaN, W, 또는 Cu와 같은 도전성 재료를 포함할 수 있다.
절연 BE 막(704)은 도전성 하부 BE 막(702) 위에 형성된다. 절연 BE 막(704)은 개구(109)의 나머지를 채우고, 하부 절연 구조물(601) 위에 연장된다. 몇몇 실시예들에서, 절연 BE 막(704)은 기상 증착 기법(예를 들어, ALD, CVD, PE-CVD, 등)을 사용하여 형성될 수 있다. 몇몇 실시예들에서, 절연 BE 막(704)은 예를 들어, 산화물 또는 실리콘 풍부 산화물을 포함할 수 있다. 몇몇 실시예들에서, 절연 BE 막(704)은 제2 절연 재료(302b)와 동일한 재료를 포함할 수 있다.
도 8의 단면도(800)에 보여지는 바와 같이, 하부 절연층(302)의 개구(109) 외부에 있는 절연 BE 막(예를 들어, 도 7의 704) 및 도전성 하부 BE 막(예를 들어, 도 7의 702)으로부터 재료들을 제거함으로써 평탄한 표면(802)을 형성하기 위해 평탄화 프로세스가 수행된다. 평탄화 프로세스는 실질적으로 평면인 수평면을 따라 정렬되는 평면인 상부면들을 갖는 도전성 하부 BE 층(110a) 및 절연 BE 층(110b)을 초래한다. 도전성 하부 BE 층(110a) 및 절연 BE 층(110b)의 상부면들은 하부 절연층(302)의 상부면과 수직으로 정렬된다. 몇몇 실시예들에서, 평탄화 프로세스는 화학 기계적 연마(CMP, chemical mechanical polishing) 프로세스를 포함할 수 있다.
도 9의 단면도(900)에 보여지는 바와 같이, 도전성 상부 BE 막(902)은 다층 하단 전극 층(904)을 형성하기 위하여 제2 절연 재료(302b), 도전성 하부 BE 층(110a), 및 절연 BE 층(110b) 위에 형성될 수 있다. 도전성 상부 BE 막(902)은 평탄한 표면(802) 위에 형성되는 실질적으로 평탄한 층일 수 있다. 몇몇 실시예들에서, 도전성 상부 BE 막(902)은 기상 증착 기법(예를 들어, ALD, CVD, PE-CVD, 등)을 사용하여 형성될 수 있다. 몇몇 실시예들에서, 도전성 상부 BE 막(902)은 예를 들어 Ti, TiN, Ta, TaN, W, 또는 Cu와 같은 도전성 재료를 포함할 수 있다.
도 10의 단면도(1000)에 보여지는 바와 같이, 유전체 데이터 저장층(1002)이 도전성 상부 BE 막(902) 위에 형성된다. 몇몇 실시예들에서, 유전체 데이터 저장층(1002)은 가변 저항을 갖는 하이-k 유전체 재료를 포함할 수 있다. 예를 들어, 몇몇 실시예들에서, 유전체 데이터 저장층(1002)은 하프늄 산화물(HfOX), 지르코늄 산화물(ZrOX), 알루미늄 산화물(AlOX), 니켈 산화물(NiOX), 탄탈룸 산화물(TaOX), 또는 티타늄 산화물(TiOX)을 포함할 수 있다. 몇몇 실시예들에서, 유전체 데이터 저장층(1002)은 기상 증착 기법들(예를 들어, 물리 기상 증착, 화학 기상 증착 등)에 의하여 성막될 수 있다.
도 11의 단면도(1100)에 보여지는 바와 같이, 캡핑층(1102)은 유전체 데이터 저장층(1002) 위에 형성된다. 몇몇 실시예들에서, 캡핑층(1102)은 티타늄(Ti), 하프늄(Hf), 백금(Pt), 루테늄(Ru), 및/또는 알루미늄(Al)과 같은 금속을 포함할 수 있다. 다른 실시예들에서, 캡핑층(1102)은 티타늄 산화물(TiOX), 하프늄 산화물(HfOX), 지르코늄 산화물(ZrOX), 게르마늄 산화물(GeOX), 세슘 산화물(CeOX)과 같은 금속 산화물을 포함할 수 있다. 상단 전극 층(1104)은 캡핑층(1102) 위에 형성된다. 다양한 실시예들에서, 상단 전극 층(1104)은 금속 질화물(예를 들어, 티타늄 질화물(TiN) 또는 탄탈룸 질화물(TaN)) 또는 금속(예를 들어, 티타늄(Ti) 또는 탄탈룸(Ta))을 포함할 수 있다.
도 12의 단면도(1200)에 보여지는 바와 같이, 제1 패터닝 프로세스는 캡핑층(202) 위에 상단 전극(114)을 형성하기 위해 RRAM 막 스택(1201)을 선택적으로 패터닝하기 위하여 수행된다. 몇몇 실시예들에서, RRAM 막 스택(1201)은 마스킹층(1202)에 의하여 커버되지 않는 영역들에서 에천트(1204)에 캡핑층(예를 들어, 도 11의 1102) 및 상단 전극층(예를 들어, 도 11의 1104)을 노출시킴으로써 패터닝된다. 몇몇 실시예들에서, 마스킹층(1202)은 실리콘-산화물(SiO2) 또는 실리콘-산질화물(SiON)과 같은 하드 마스크층을 포함할 수 있다. 몇몇 실시예들에서, 에천트(1204)는 건식 에천트(예를 들어, 플라즈마 에천트, RIE 에천트, 등) 또는 습식 에천트(예를 들어, 불화수소(HF) 포함)를 포함할 수 있다.
도 13의 단면도(1300)에 보여지는 바와 같이, 측벽 스페이서들(206)은 캡핑층(202) 및 상단 전극(114)의 대향측들 상에 형성된다. 몇몇 실시예들에서, 측벽 스페이서들(206)은 측벽 스페이서들(206)을 형성하기 위하여 질화물을 성막하고, 질화물을 선택적으로 에칭함으로써 형성될 수 있다. 제2 패터닝 프로세스는 그 후 유전체 데이터 저장층(112) 및 다층 하단 전극(110)을 정의하기 위해 RRAM 막 스택(1201')을 패터닝하기 위하여 수행된다. 몇몇 실시예들에서, RRAM 막 스택(1201')은 마스킹층(1202) 및 측벽 스페이서들(206)에 의하여 커버되지 않는 영역들에서 유전체 데이터 저장층(예를 들어, 도 12의 1002) 및 도전성 상부 BE 막(예를 들어, 도 12의 902)을 노출시킴으로써 패터닝된다.
도 14의 단면도(1400)에 보여지는 바와 같이, 상부 레벨간 유전체(ILD) 층(116)은 후속하여 RRAM 막 스택(1201') 위에 형성된다. 상부 ILD층(112) 및 마스킹층(204)은 후속하여 패터닝되어, 상부 ILD층(116)의 상부면으로부터 상단 전극(114)에 인접한 위치까지 연장되는 비아 홀(1402)을 형성한다.
도 15의 단면도(1500)에 보여지는 바와 같이, 상부 금속 상호접속층(118)은 상단 전극(114)에 인접한 위치에 형성된다. 몇몇 실시예들에서, 상부 금속 상호접속층(118)은 상부 금속 비아(118a) 및 상부 금속 와이어(118b)를 포함한다. 몇몇 실시예들에서, 상부 금속 상호접속층(118)은 금속(예를 들어, 구리)으로 비아 홀(1402) 및 위에 놓인 트렌치를 채움으로써 형성되어, 상부 금속 비아(118a) 및 상부 금속 와이어(118b)를 각각 형성할 수 있다.
도 16은 절연 코어를 갖는 다층 하단 전극을 포함하는 RRAM 셀을 형성하는 방법(1600)의 몇몇 실시예들의 흐름도를 예시한다.
개시된 방법(1600)은 일련의 동작들 또는 이벤트들로서 여기에 예시되고 설명되나, 그러한 동작들 및 이벤트들의 예시된 순서는 제한하는 것으로 해석되지 않을 것임이 인식될 것이다. 예를 들어, 몇몇 동작들은 여기에 예시된 및/또는 설명된 것들과 상이한 순서들로 및/또는 다른 동작들 또는 이벤트들과 동시에 발생할 수 있다. 또한, 여기에서의 설명의 하나 이상의 양상들 또는 실시예들을 구현하기 위하여 모든 예시된 동작들이 요구되는 것은 아닐 수 있다. 뿐만 아니라, 본 명세서에 진술된 동작들 중 하나 이상은 개별적 동작들로 및/또는 단계들로 실행될 수 있다.
1602에서, 하부 절연층은 하부 금속 상호접속층 위에 놓이는 위치에서 하부 절연층을 통해 연장되는 개구를 형성하기 위하여 선택적으로 에칭된다.
1604에서, 절연 코어를 구비한 다층 하단 전극층은 개구 내에 그리고 하부 절연층 및 하부 금속 상호접속층 위에 형성된다. 다층 하단 전극층은 하나 이상의 도전성 재료들에 의하여 둘러싸이는 절연 코어를 포함한다.
1606에서, 몇몇 실시예들에서, 다층 하단 전극층은 개구 내에 그리고 하부 절연층 위에 도전성 하부 BE 막을 형성함으로써 형성될 수 있다. 1608에서, 절연 BE 막은 개구의 나머지를 채우기 위하여 도전성 하부 BE 막 위에 형성될 수 있다. 1610에서, 평탄화 프로세스가 그 후 수행되어, 도전성 하부 BE 막, 절연 BE 막, 개구 외부의 하부 절연 구조물로부터 재료를 제거함으로써, 하부 절연층 내에 한정되는 절연 BE 층 및 하부 BE 층을 형성한다. 1612에서, 도전성 상부 BE 막이 그 후 도전성 하부 BE 막, 절연 BE 막, 및 하부 절연층 위에 형성된다.
1614에서, 유전체 데이터 저장층이 다층 하단 전극 위에 형성된다.
1616에서, 몇몇 실시예들에서 캡핑층이 유전체 데이터 저장층 위에 형성될 수 있다.
1618에서, 상단 전극층이 캡핑층 위에 형성된다.
1620에서, 제1 패터닝 프로세스가 수행되어, 마스킹층에 따라 캡핑층 및 상단 전극층을 패터닝한다. 제1 패터닝 프로세스는 상단 전극을 형성한다.
1622에서, 몇몇 실시예들에서, 측벽 스페이서들이 상단 전극의 대향측들 상에 형성될 수 있다.
1624에서, 제2 패터닝 프로세스가 수행되어, 마스킹층 및 측벽 스페이서들에 따라 유전체 데이터 저장층 및 다층 하단 전극층을 패터닝한다. 제2 패터닝 프로세스는 다층 하단 전극을 형성한다.
1626에서, 비아층이 상부 ILD 층 내에 형성된다. 비아층은 상단 전극으로부터 위에 놓인 상부 금속 와이어층까지 수직으로 연장된다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록, 수 개의 실시예들의 피쳐들의 개요를 서술한다. 본 기술분야의 당업자들은 그들이 본 명세서에 도입된 실시예들의 동일한 목적들을 실행하고/실행하거나 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계 또는 수정하기 위한 기반으로서 본 개시내용을 용이하게 사용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 그러한 등가적 구조들이 본 개시물의 사상 및 범위를 벗어나지 않으며, 그들이 본 개시물의 사상 및 범위를 벗어나지 않고 본 발명에 대한 다양한 변화들, 대체들 및 변경들을 할 수 있다는 것을 또한 인식해야 한다.
Claims (10)
- RRAM(resistive random access memory) 셀에 있어서,
절연 BE(bottom electrode) 층, 상기 절연 BE 층의 측벽들 상에 그리고 상기 절연 BE 층의 하부면 아래에 배열되는 도전성 하부 BE 층, 상기 절연 BE 층의 상부면 및 상기 도전성 하부 BE 층의 상부면 상에 배열되는 도전성 상부 BE 층을 포함하는 다층 하단 전극;
가변 저항을 갖는 유전체 데이터 저장층 ― 상기 유전체 데이터 저장층은 상기 다층 하단 전극 위에 배열됨 ―; 및
상기 유전체 데이터 저장층 위에 배열되는 상단 전극
을 포함하는, RRAM 셀. - 제1항에 있어서,
하부 레벨간 유전체(ILD, inter-level dielectric) 층에 의하여 측방으로(laterally) 둘러싸이는, 하부 금속 상호접속층 위에 배열된 하부 절연층을 더 포함하며, 상기 하부 절연층은 개구를 포함하고, 상기 다층 하단 전극은 상기 개구 내로부터 상기 개구의 대향측들 상의 상기 하부 절연층 위에 놓이는 위치들로 연장되는 것인, RRAM 셀. - 제2항에 있어서,
상기 하부 절연층은,
상기 하부 레벨간 유전체(ILD) 층 위에 배열되는 제1 하부 절연층; 및
상기 제1 하부 절연층 위에 배열되는 제2 하부 절연층
을 포함하는 것인, RRAM 셀. - 제1항에 있어서,
상기 도전성 하부 BE 층은 상기 절연 BE 층의 측벽들 및 하부면에 직접 접촉하는 것인, RRAM 셀. - 제1항에 있어서,
상기 도전성 상부 BE 층은 상기 도전성 하부 BE 층 및 상기 절연 BE 층의 상부면들에 직접 접촉하는 것인, RRAM 셀. - 제1항에 있어서,
상기 도전성 하부 BE 층 및 상기 절연 BE 층은 평면인 수평면을 따라 정렬(align)되는 상부면들을 갖는 것인, RRAM 셀. - 제1항에 있어서,
상기 도전성 하부 BE 층은 상기 도전성 하부 BE 층의 상부면 내에 배열되는 공동(cavity)을 갖는 U자형 층을 포함하며, 상기 절연 BE 층은 상기 공동 내로 한정되는 것인, RRAM 셀. - 제1항에 있어서,
상기 절연 BE 층과 상기 도전성 하부 BE 층 사이에 측방으로 그리고 수직으로 배열되는 도전성 제2 하부 BE 층을 더 포함하는, RRAM 셀. - RRAM(resistive random access memory) 셀에 있어서,
하부 레벨간 유전체(ILD) 층에 의하여 측방으로(laterally) 둘러싸이는 하부 금속 상호접속층 위에 배열된 하부 절연층;
상기 하부 절연층을 통해 수직으로 연장되고 상기 하부 금속 상호접속층 위에 있는 개구 내로부터 개구의 대향측들 상의 상기 하부 절연층 위에 놓이는 위치들로 연장되도록 배열되는 다층 하단 전극 ― 상기 다층 하단 전극은 도전성 상부 BE 층의 하부면에 접촉하는 상부면들을 갖는 절연 하단 전극(BE) 층 및 도전성 하부 BE 층을 포함함 ― ;
가변 저항을 갖는 유전체 데이터 저장층 ― 상기 유전체 데이터 저장층은 상기 다층 하단 전극 위에 배열됨 ― ; 및
상기 유전체 데이터 저장층 위에 배열되는 상단 전극
을 포함하는, RRAM 셀. - RRAM(resistive random access memory) 셀을 형성하는 방법에 있어서,
절연 BE(bottom electrode) 층, 상기 절연 BE 층의 측벽들 상에 그리고 상기 절연 BE 층의 하부면 아래에 배열되는 도전성 하부 BE 층, 상기 절연 BE 층의 상부면 및 상기 도전성 하부 BE 층의 상부면 상에 배열되는 도전성 상부 BE 층을 포함하는 다층 하단 전극을 형성하는 단계;
상기 다층 하단 전극 위에 가변 저항을 갖는 유전체 데이터 저장층을 형성하는 단계; 및
상기 유전체 데이터 저장층 위에 상단 전극을 형성하는 단계
를 포함하는, RRAM 셀을 형성하는 방법.
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