JP2022016404A - ハイブリッド結晶性半導体チャネル層を有する薄膜トランジスタ及びその形成方法 - Google Patents

ハイブリッド結晶性半導体チャネル層を有する薄膜トランジスタ及びその形成方法 Download PDF

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禮修 馬
li xiu Ma
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Abstract

Figure 2022016404000001
【課題】薄膜トランジスタ（ＴＦＴ）形成をＢＥＯＬに移動すると有利な場合がある。
【解決手段】ボトムゲートトランジスタ３００及びその製造方法であって、第１の誘電体層１０２上に結晶性金属酸化物半導体材料を含むシード層１１８を形成することと、シード層上に非晶質シリコン層を堆積させることと、非晶質シリコン層をアニーリングして単結晶シリコン（ｃ－Ｓｉ）層１２０を形成することと、シード層とｃ－Ｓｉ層をパターン化してハイブリッドチャネル層１２５を形成することと、ハイブリッドチャネル層上にゲート誘電体層１０４を形成することと、ゲート誘電体層上にゲート電極１１０を形成することと、ハイブリッドチャネル層のソース領域及びドレイン領域にそれぞれ電気的に接触するソース電極およびドレイン電極１１２、１１４を形成することと、を含む。
【選択図】図３Ｈ

Description

関連出願
本出願は、２０２０年７月１０日に出願された、名称「ＢＥＯＬでのハイブリッド結晶性半導体の形成」の米国仮特許出願第６３／０５０，３４７号の優先権を主張し、その全ての内容は参照により本出願に組み込まれるものとする。
半導体業界では、集積回路の面積密度を高くすることが常に求められている。そのため、個々のトランジスタはますます小さくなってきている。しかし、個々のトランジスタを小さくすることができる速度は遅くなる。バックエンドオブライン（ＢＥＯＬ）で機能が追加され、フロントエンドオブライン（ＦＥＯＬ）で貴重なチップ面積が利用できるようになる可能性があるため、周辺トランジスタを製造のＦＥＯＬからＢＥＯＬに移動すると有利な場合がある。薄膜トランジスタ（ＴＦＴ）は低温で処理される可能性があるため、以前に製造されたデバイスに損傷を与えることはなくて、酸化物半導体で作られたＴＦＴは、ＢＥＯＬ統合の魅力的な選択肢である。
様々なメモリセル素子（例：磁気抵抗性ランダムアクセスメモリ（ＭＲＡＭ）、抵抗性ランダムアクセスメモリ（ＲＲＡＭまたはＲｅＲＡＭ））は、トランジスタを利用して、メモリセルを選択または励起することができる。しかしながら、ＣＭＯＳトランジスタのサイズが制限される可能性があるため、選択トランジスタとして使用されるＣＭＯＳトランジスタは、メモリセル素子のデバイス密度を制限する可能性がある。
本発明の態様は、添付図面を参照しながら、以下の詳細な説明から最もよく理解される。業界の標準的技法に従って、様々なフィーチャが一定のスケールで描かれていないことに注意すべきである。実際、様々なフィーチャの寸法は、説明を明確にするために任意に増減できる。
本開示の一実施形態による、ＴＴＦのアレイを形成する前の第１の例示的な構造の垂直断面図。 本開示の一実施形態による、フィンバックゲート電界効果トランジスタのアレイの形成中の第１の例示的な構造の垂直断面図。 本開示の一実施形態による、上位レベル金属相互接続構造の形成後の第１の例示的な構造の垂直断面図。 本開示の様々な実施形態による、ハイブリッド結晶性酸化物および単結晶シリコン（ｃ－Ｓｉ）半導体チャネル層を含むトップゲートトランジスタを製造する方法を示す垂直断面図。 本開示の様々な実施形態による、ハイブリッド結晶性酸化物および単結晶シリコン（ｃ－Ｓｉ）半導体チャネル層を含むトップゲートトランジスタを製造する方法を示す垂直断面図。 本開示の様々な実施形態による、ハイブリッド結晶性酸化物および単結晶シリコン（ｃ－Ｓｉ）半導体チャネル層を含むトップゲートトランジスタを製造する方法を示す垂直断面図。 本開示の様々な実施形態による、ハイブリッド結晶性酸化物および単結晶シリコン（ｃ－Ｓｉ）半導体チャネル層を含むトップゲートトランジスタを製造する方法を示す垂直断面図。 本開示の様々な実施形態による、ハイブリッド結晶性酸化物および単結晶シリコン（ｃ－Ｓｉ）半導体チャネル層を含むトップゲートトランジスタを製造する方法を示す垂直断面図。 本開示の様々な実施形態による、ハイブリッド結晶性酸化物および単結晶シリコン（ｃ－Ｓｉ）半導体チャネル層を含むトップゲートトランジスタを製造する方法を示す垂直断面図。 本開示の様々な実施形態による、ハイブリッド結晶性酸化物および単結晶シリコン（ｃ－Ｓｉ）半導体チャネル層を含むトップゲートトランジスタを製造する方法を示す垂直断面図。 本開示の様々な実施形態による、ハイブリッド結晶性酸化物および単結晶シリコン（ｃ－Ｓｉ）半導体チャネル層を含むトップゲートトランジスタを製造する方法を示す垂直断面図。 本開示の様々な実施形態による、ハイブリッド結晶性酸化物および単結晶シリコン（ｃ－Ｓｉ）半導体チャネル層を含むトップゲートトランジスタを製造する方法を示す垂直断面図。 本開示の様々な実施形態による、ハイブリッド結晶性酸化物および単結晶シリコン（ｃ－Ｓｉ）半導体チャネル層を含むトップゲートトランジスタを製造する方法を示す垂直断面図。 本開示の様々な実施形態による、ハイブリッド結晶性酸化物および単結晶シリコン（ｃ－Ｓｉ）半導体チャネル層を含むボトムゲートトランジスタを製造する方法を示す垂直断面図。 本開示の様々な実施形態による、ハイブリッド結晶性酸化物および単結晶シリコン（ｃ－Ｓｉ）半導体チャネル層を含むボトムゲートトランジスタを製造する方法を示す垂直断面図。 本開示の様々な実施形態による、ハイブリッド結晶性酸化物および単結晶シリコン（ｃ－Ｓｉ）半導体チャネル層を含むボトムゲートトランジスタを製造する方法を示す垂直断面図。 本開示の様々な実施形態による、ハイブリッド結晶性酸化物および単結晶シリコン（ｃ－Ｓｉ）半導体チャネル層を含むボトムゲートトランジスタを製造する方法を示す垂直断面図。 本開示の様々な実施形態による、ハイブリッド結晶性酸化物および単結晶シリコン（ｃ－Ｓｉ）半導体チャネル層を含むボトムゲートトランジスタを製造する方法を示す垂直断面図。 本開示の様々な実施形態による、ハイブリッド結晶性酸化物および単結晶シリコン（ｃ－Ｓｉ）半導体チャネル層を含むボトムゲートトランジスタを製造する方法を示す垂直断面図。 本開示の様々な実施形態による、ハイブリッド結晶性酸化物および単結晶シリコン（ｃ－Ｓｉ）半導体チャネル層を含むボトムゲートトランジスタを製造する方法を示す垂直断面図。 本開示の様々な実施形態による、ハイブリッド結晶性酸化物および単結晶シリコン（ｃ－Ｓｉ）半導体チャネル層を含むボトムゲートトランジスタを製造する方法を示す垂直断面図。 本開示の様々な実施形態による、ハイブリッド結晶性酸化物および単結晶シリコン（ｃ－Ｓｉ）半導体チャネル層を含むボトムゲートトランジスタを製造する方法を示す垂直断面図。 本開示の様々な実施形態による、ハイブリッド結晶性酸化物および単結晶シリコン（ｃ－Ｓｉ）半導体チャネル層を含むボトムゲートトランジスタを製造する方法を示す垂直断面図。 本開示の様々な実施形態による、ハイブリッド結晶性酸化物および単結晶シリコン（ｃ－Ｓｉ）半導体チャネル層を含むボトムゲートトランジスタを製造する方法を示す垂直断面図。 本開示の様々な実施形態による、メモリ構造の垂直断面図。 本開示の様々な実施形態による、トップゲートトランジスタの形成方法のフロー図。 本開示の様々な実施形態による、ボトムゲートトランジスタの形成方法のフロー図。
以下の開示は、提供された主題の異なる特徴を実施するための多くの異なる実施形態又は例を提供する。以下、本開示を簡略化するために、コンポーネントおよび配置の特定の例を説明する。もちろん、これらは、一例に過ぎず、これらに限定するものではない。例えば、以下の説明における第２の特徴の上方又は上の第１の特徴の形成は、第１と第２の特徴が直接接触して形成される実施形態を含んでもよく、また、第１と第２の特徴が直接接触しないように、追加の特徴が第１と第２の特徴の間に形成され得る実施形態を含んでもよい。また、本開示は、様々な例において符号及び／又は文字を繰り返してもよい。この繰り返しは、単純さと明快さを目的としており、それ自体では、説明した様々な実施形態及び／又は構成の間の関係を示すものではない。
さらに、図示されているように、ここで、ある要素又は構造と別の要素又は構造との関係を説明しやすくするために、「下方」、「下」、「下部」、「上方」、「上部」などのような空間的に相対的な用語を使用することができる。空間的に相対的な用語は、図に示されている方向に加えて、使用中又は動作中の装置の異なる方向を包含することを意図している。装置は、他の方向に配向してもよく（９０度又は他の配向に回転されてもよい）、本明細書で使用される空間的に相対的な記述子は、同様にそれに応じて解釈され得る。特に明記しない限り、同じ参照符号を有する各素子は、同じ材料組成を有し、同じ厚さ範囲内の厚さを有すると推定される。
本開示は、半導体デバイスおよび製造方法、具体的には、ＢＥＯＬプロセス中に結晶性シリコン半導体デバイスを形成することを対象としている。特に、本開示は、結晶性半導体チャネル層を形成する方法を提供する。
メモリデバイスは、基板上に形成された独立して機能するメモリセルのグリッドを含む。メモリデバイスは、揮発性メモリセルまたは不揮発性（ＮＶ）メモリセルを含み得る。新興のメモリ技術は、一般的な家電製品で使用されている高価なシリコンチップよりも少ないコストでより多くのデータを保存しようとしている。このような新興のメモリデバイスは、近い将来、フラッシュメモリなどの既存のメモリ技術を置き換えるために使用される可能性がある。既存の抵抗性ランダムアクセスメモリは一般にそれらの意図された目的には十分であったが、デバイスのスケールダウンが続くにつれて、すべての点で完全に満足できるものではなくなった。
一部のメモリデバイスでは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴｓ）を使用して、様々なメモリセルを選択するＣＭＯＳ論理ゲートを形成する場合がある。ＭＯＳＦＥＴは、通常にシリコンである半導体材料の制御された酸化によって形成することができる。ただし、ＣＭＯＳ技術のサイズ制限は、メモリデバイスのサイズとメモリセル密度を改善する上での制限要因となる可能性がある。
ＴＦＴは、支持（ただし非導電性）基板上に誘電体層と金属接点だけでなく、アクティブな半導体層の薄膜を堆積することによって作成されたＭＯＳＦＥＴの一種である。そのため、ＴＦＴはＢＥＯＬプロセス中に形成され、メモリーセルを制御するために使用される場合がある。ＴＦＴには、非晶質シリコン、金属酸化物半導体材料、または低温多結晶シリコン（ＬＴＰＳ）で形成された半導体チャネル層が含まれる場合がある。
ＴＦＴはバルク単結晶シリコン基板を酸化することによって形成されないため、ＴＦＴの電気的性能は単結晶シリコン基板を酸化することによって形成されるＭＯＳＦＥＴの電気的性能と一致しない。たとえば、非晶質シリコン、金属酸化物半導体、およびＬＴＰＳチャネルＴＦＴは、単結晶チャネルを含むトランジスタよりも移動度が大幅に低くなる。ＬＴＰＳチャネルＴＦＴの最大移動度は約３００ｃｍ２／Ｖｓであるが、ＬＴＰＳチャネルの粒界はかなりの量の電流リークを引き起こす。さらに、現在、ｎ型金属酸化物半導体ＴＦＴのみが市販されている。
本明細書に記載の様々な実施形態は、様々なデバイスにおいてトランジスタを選択するために使用され得る改良されたＴＴＦを製造する方法を提供する。様々な実施形態の改良されたＴＴＦは、単結晶シリコンチャネルを形成するための金属酸化物半導体シード層の使用を含むドメインマッチングエピタキシープロセスを介して形成されたチャネル層を含み得る。シード層の結晶構造を促進することにより、単結晶シリコンチャネルの形成を促進することができる。
図１を参照すると、本開示の様々な実施形態による、メモリ構造のアレイの形成の前に、本開示の実施形態による第１の例示的な構造が示されている。第１の例示的な構造は、半導体材料層１０を有する基板８を含む。基板８は、半導体材料層が基板８の上面から基板８の底面まで連続的に延びるシリコン基板などのバルク半導体基板、または埋め込まれた絶縁体層（例えば、酸化ケイ素層）の上にある最上部半導体層として半導体材料層１０を含む半導体－オン－絶縁体層を含み得る。例示的な構造は、様々なデバイス領域を含み得、該様々なデバイス領域は、不揮発性メモリセルの少なくとも１つのアレイが続いて形成され得るメモリアレイ領域５０を含み得る。
例えば、不揮発性メモリセルの少なくとも１つのアレイは、以下を含み得る：抵抗性ランダムアクセスメモリ（ＲＲＡＭまたはＲｅＲＡＭ）、磁気／磁石抵抗性ランダムアクセスメモリ（ＭＲＡＭ）、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）、および相変化メモリ（ＰＣＭ）デバイス。例示的な構造はまた、不揮発性メモリセルの各アレイと電界効果トランジスタを含む周辺回路との間の電気的接続が続いて形成され得る周辺論理領域５２を含み得る。メモリアレイ領域５０および論理領域５２の面積は、周辺回路の様々な素子を形成するために使用され得る。
電界効果トランジスタ（ＦＥＴ）などの半導体デバイスは、ＦＥＯＬ動作中に半導体材料層１０上および／またはその中に形成され得る。例えば、シャロートレンチアイソレーション構造１２は、シャロートレンチを形成し、続いてシャロートレンチを酸化ケイ素などの誘電体材料で充填することにより、半導体材料層１０の上部に形成することができる。他の適切な誘電体材料は、企図される開示の範囲内にある。マスクされたイオン注入プロセスを実行することによって、半導体材料層１０の上部の様々な領域に様々なドープされたウェル（明示的に示されていない）を形成することができる。
ゲート構造２０は、ゲート誘電体層、ゲート電極層、およびゲートキャップ誘電体層を堆積およびパターン化することによって、基板８の上面上に形成することができる。各ゲート構造２０は、ゲート誘電体２２、ゲート電極２４、およびゲートキャップ誘電体２８の垂直スタックを含み得、これは、本明細書ではゲートスタック（２２、２４、２８）と呼ばれる。イオン注入プロセスを実行して、ソース拡張領域およびドレイン拡張領域を含み得る拡張注入領域を形成することができる。誘電体ゲートスペーサ２６は、ゲートスタック（２２、２４、２８）の周りに形成され得る。ゲートスタック（２２、２４、２８）および誘電体ゲートスペーサ２６の各アセンブリは、ゲート構造２０を構成する。深い活性領域を形成するための自己整合注入マスクとしてゲート構造２０を使用する追加のイオン注入プロセスを実行することができる。そのような深い活性領域は、深いソース領域および深いドレイン領域を含み得る。深い活性領域の上部は、拡張注入領域の部分と重なる場合がある。拡張注入領域と深い活性領域との各組み合わせは、電気的バイアスに応じてソース領域またはドレイン領域であり得る活性領域１４を構成し得る。半導体チャネル１５は、隣接する一対の活性領域１４の間の各ゲートスタック（２２、２４、２８）の下に形成され得る。金属－半導体合金領域１８は、各活性領域１４の上面に形成され得る。電界効果トランジスタは、半導体材料層１０上に形成され得る。各電界効果トランジスタは、ゲート構造２０、半導体チャネル１５、一対の活性領域１４（一方はソース領域として機能し、もう一方はドレイン領域として機能する）、および任意の金属－半導体合金領域１８を含み得る。相補型金属酸化膜半導体（ＣＭＯＳ）回路７５は、半導体材料層１０上に提供することができ、該半導体材料層１０は、後で形成されるＴＦＴのアレイのための周辺回路を含むことができる。
続いて、様々な相互接続レベル構造を形成することができ、これは、セレクタ電界効果トランジスタのアレイを形成する前に形成することができ、本明細書では、より下位相互接続レベル構造（Ｌ０、Ｌ１、Ｌ２）と呼ばれる。ＴＴＦの二次元アレイが、続いて、２つのレベルの相互接続レベル金属線上に形成され得る実施形態では、下位相互接続レベル構造（Ｌ０、Ｌ１、Ｌ２）は、接触レベル構造Ｌ０、第１の相互接続レベル構造Ｌ１、および第２の相互接続レベル構造Ｌ２を含み得る。接触レベル構造Ｌ０は、酸化ケイ素などの平坦化可能な誘電体材料を含む平坦化誘電体層３１Ａ、および活性領域１４またはゲート電極２４のそれぞれの１つに接触し、平坦化誘電体層３１Ａ内に形成される様々な接点ビア構造４１Ｖを含み得る。第１の相互接続レベル構造Ｌ１は、第１の相互接続レベル誘電体層３１Ｂと、第１の相互接続レベル誘電体層３１Ｂ内に形成された第１の金属線４１Ｌとを含む。第１の相互接続レベル誘電体層３１Ｂは、第１のラインレベル誘電体層とも呼ばれる。第１の金属線４１Ｌは、接点ビア構造４１Ｖのそれぞれの１つに接触することができる。第２の相互接続レベル構造Ｌ２は、第２の相互接続レベル誘電体層３２を含み、第２の相互接続レベル誘電体層３２は、第１のビアレベル誘電体層および第２のラインレベル誘電体層またはラインアンドビアレベル誘電体層のスタックを含み得る。第２の相互接続レベル誘電体層３２は、第１の金属ビア構造４２Ｖおよび第２の金属線４２Ｌを含む第２の相互接続レベル金属相互接続構造（４２Ｖ、４２Ｌ）内に形成され得る。第２の金属線４２Ｌの上面は、第２の相互接続レベル誘電体層３２の上面と同一平面上にあってもよい。
図１Ｂを参照すると、不揮発性メモリセルおよびＴＦＴセレクタデバイスのアレイ９５は、第２の相互接続レベル構造Ｌ２上のメモリアレイ領域５０に形成され得る。続いて、不揮発性メモリセルおよびＴＦＴセレクタデバイスのアレイ９５の構造および処理ステップの詳細を以下に詳細に説明する。第３の相互接続レベル誘電体層３３は、不揮発性メモリセルおよびＴＦＴセレクタデバイスのアレイ９５の形成中に形成され得る。不揮発性メモリセルおよびＴＦＴセレクタデバイストランジスタのアレイ９５のレベルで形成されたすべての構造のセットは、本明細書では、第３の相互接続レベル構造Ｌ３と呼ばれる。
図１Ｃを参照すると、第３の相互接続レベル金属相互接続構造（４３Ｖ、４３Ｌ）は、第３の相互接続レベル誘電体層３３内に形成され得る。第３の相互接続レベル金属相互接続構造（４３Ｖ、４３Ｌ）は、第２の金属ビア構造４３Ｖおよび第３の金属線４３Ｌを含み得る。その後、追加の相互接続レベル構造を形成することができ、これら追加の相互接続レベル構造は本明細書では上部相互接続レベル構造（Ｌ４、Ｌ５、Ｌ６、Ｌ７）と呼ばれる。例えば、上部相互接続レベル構造（Ｌ４、Ｌ５、Ｌ６、Ｌ７）には、次のものが含まれる場合がある：第４の相互接続レベル構造Ｌ４、第５の相互接続レベル構造Ｌ５、第６の相互接続レベル構造Ｌ６、および第７の相互接続レベル構造Ｌ７。第４の相互接続レベル構造Ｌ４は、第４の相互接続レベル金属相互接続構造（４４Ｖ、４４Ｌ）をその中に形成した第４の相互接続レベル誘電体層３４を含み得，第４の相互接続レベル金属相互接続構造は、第３の金属ビア構造４４Ｖおよび第４の金属線４４Ｌを含み得る。第５の相互接続レベル構造Ｌ５は、第５の相互接続レベル金属相互接続構造（４５Ｖ、４５Ｌ）をその中に形成した第５の相互接続レベル誘電体層３５を含み得，第５の相互接続レベル金属相互接続構造は、第４の金属ビア構造４５Ｖおよび第５の金属線４５Ｌを含み得る。第６の相互接続レベル構造Ｌ６は、第６の相互接続レベル金属相互接続構造（４６Ｖ、４６Ｌ）をその中に形成した第６の相互接続レベル誘電体層３６を含み得、第６の相互接続レベル金属相互接続構造は、第５の金属ビア構造４６Ｖおよび第６の金属線４６Ｌを含み得る。第７の相互接続レベル構造Ｌ７は、その中に第６の金属ビア構造４７Ｖ（第７の相互接続レベル金属相互接続構造である）および金属結合パッド４７Ｂを形成した第７の相互接続レベル誘電体層３７を含み得る。金属結合パッド４７Ｂは、はんだ結合（Ｃ４ボール結合またはワイヤ結合を使用し得る）のために構成され得るか、または金属間結合（銅対銅結合など）のために構成され得る。
各相互接続レベル誘電体層は、相互接続レベル誘電体層（ＩＬＤ）３０と呼ばれ得る。各相互接続レベル金属相互接続構造は、金属相互接続構造４０と呼ばれ得る。同じ相互接続レベル構造（Ｌ２～Ｌ７）内に配置された金属ビア構造とその上にある金属線の各連続した組み合わせは、２つの単一の象嵌プロセスを使用することによって２つの別個の構造として連続的に形成され得るか、または二重の象嵌プロセスを使用する単一の構造として同時に形成され得る。各金属相互接続構造４０は、それぞれの金属ライナー（２ｎｍ～２０ｎｍの範囲の厚さを持つＴｉＮ、ＴａＮ、またはＷＮの層など）およびそれぞれの金属充填材料（Ｗ、Ｃｕ、Ｃｏ、Ｍｏ、Ｒｕ、その他の元素金属、合金、またはそれらの組み合わせなど）を含み得る。金属ライナーおよび金属充填材料として使用するための他の適切な材料は、企図される開示の範囲内にある。様々なエッチング停止誘電体層および誘電体キャッピング層を、垂直に隣接するＩＬＤ層３０の対の間に挿入することができ、または１つまたは複数のＩＬＤ層３０に組み込むことができる。
本開示は、不揮発性メモリセルおよびＴＦＴセレクタデバイスのアレイ９５が、第３の相互接続レベル構造Ｌ３の構成要素として形成され得る実施形態を使用して説明されているが、本明細書では、不揮発性メモリセルおよびＴＦＴセレクタデバイスのアレイ９５が、他の任意の相互接続レベル構造（例えば、Ｌ１～Ｌ７）の構成要素として形成され得る実施形態が明確に企図されている。さらに、本開示は、８つの相互接続レベル構造のセットが形成される実施形態を使用して説明されるが、本明細書では、異なる数の相互接続レベル構造が使用される実施形態が明確に企図されている。さらに、本明細書では、不揮発性メモリセルおよびＴＦＴセレクタデバイスの２つ以上のアレイ９５が、メモリアレイ領域５０内の複数の相互接続レベル構造内に提供され得る実施形態が明確に企図されている。本開示は、不揮発性メモリセルおよびＴＦＴセレクタデバイスのアレイ９５が単一の相互接続レベル構造で形成され得る実施形態を使用して説明されているが、本明細書では、不揮発性メモリセルおよびＴＦＴセレクタデバイスのアレイ９５が、２つの垂直に隣接する相互接続レベル構造上に形成され得る実施形態が明確に企図されている。
ＴＦＴには、チャネルに接触し、ゲート誘電体層によってチャネルから分離されたゲート電極と重なり合うソース電極とドレイン電極が含まれる。しかしながら、そのような構成は、チャネルの大部分を通って延びる電流流路をもたらす可能性があり、それにより、チャネル長さの延長を誘発する。さらに、寄生抵抗は、ソースおよび／またはドレイン電極がチャネルに接触する場所で発生する可能性がある。したがって、ＴＦＴには、チャネル抵抗の増加によりチャネル移動度が低下している可能性があり、しきい値電圧の増加に悩まされている可能性がある。そのため、チャネル抵抗としきい値電圧を低減するＴＦＴが必要である。本明細書に開示される様々な実施形態は、チャネル抵抗および閾値電圧が低減され、および／またはチャネル移動度が改善されたハイブリッド結晶性酸化物および単結晶シリコン（ｃ－Ｓｉ）チャネル層を含むＴＴＦを提供する。
図２Ａ～２Ｊは、本開示の様々な実施形態による、ハイブリッド結晶性金属酸化物およびｃ－Ｓｉ半導体チャネル層１２５を含むトップゲート（フロントゲート）トランジスタ２００を製造する方法を示す垂直断面図である。
図２Ａを参照すると、第１の誘電体層１０２は、デバイス層（図示せず）上に堆積され得る。例えば、第１の誘電体層１０２は、図１Ａ～１Ｃに示される第２の相互接続レベル構造Ｌ２上に堆積され得る。言い換えれば、第１の誘電体層１０２は、第２の相互接続レベル誘電体層３２上に堆積され得る。
第１の誘電体層１０２は、酸化ケイ素（ＳｉＯ２）などの任意の適切な誘電体材料、または窒化ケイ素（ＳｉＮ４）、酸化ハフニウム（ＨｆＯ２）、酸化ハフニウムシリコン（ＨｆＳｉＯ）、酸化ハフニウムタンタル（ＨｆＴａＯ）、酸化ハフニウムチタン（ＨｆＴｉＯ）、酸化ハフニウムジルコニウム（Ｈｆ０．５Ｚｒ０．５Ｏ２）、酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）、二酸化ハフニウム－アルミナ（ＨｆＯ２－Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）などのｈｉｇｈ－ｋ誘電体材料で形成することができる。他の適切な誘電体材料もまた、企図される開示の範囲内にあり得る。
第１の誘電体層１０２は、任意の適切な堆積プロセスを使用して堆積することができる。ここで、適切な堆積プロセスは、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、高密度プラズマＣＶＤ（ＨＤＰＣＶＤ）、有機金属ＣＶＤ（ＭＯＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、スパッタリング、レーザアブレーションなどを含み得る。
金属酸化物半導体材料を含む非晶質シード層１１８Ａは、第１の誘電体層１０２上に堆積され得る。非晶質シード層１１８Ａは、任意の適切な堆積プロセスを使用して、金属酸化物半導体材料を堆積することによって形成することができる。例えば、金属酸化物半導体材料は、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）、インジウムスズ酸化物（ＩＴＯ）、ＩｎＷＯ、ＩｎＺｎＯ、ＩｎＳｎＯ、ＧａＯｘ、ＩｎＯｘなどを含み得る。いくつかの実施形態では、金属酸化物半導体材料は、好ましくはＩＧＺＯであり得る。
図２Ａおよび２Ｂを参照すると、熱アニーリングプロセスを実行して、非晶質シード層１１８Ａを結晶化し、結晶性金属酸化物を含むシード層１１８を形成することができる。適切なアニーリングプロセスには、エキシマレーザアニーリング（ＥＬＡ）、フラッシュランプアニーリング（ＦＬＡ）、ファーネスアニーリングなどが含まれ得る。しかしながら、他の熱アニーリングプロセスは、本開示の範囲内にある。いくつかの実施形態では、シード層１１８は、少なくとも７００℃の温度でアニールされ得る。
あるいは、金属酸化物半導体材料は、高温で第１の誘電体層１０２上に堆積され得、その結果、結晶シード層１１８は、その後のアニーリングプロセスを必要とせずに、第１の誘電体層１０２上に直接堆積され得る。例えば、金属酸化物半導体材料は、約１２５℃から約４００℃の範囲の温度など、１００℃を超える温度で堆積され得る。
図２Ｃを参照すると、非晶質シリコン層１２０Ａは、結晶化されたシード層１１８上に堆積され得る。非晶質シリコン層１２０Ａは、本明細書に記載されるように、任意の適切な堆積方法を使用して堆積され得る。
図２Ｃおよび２Ｄを参照する、熱アニーリングプロセスを実行して、非晶質シリコン層１２０Ａを結晶化し、単結晶シリコン（ｃ－Ｓｉ）層１２０を形成することができる。特に、シード層１１８の存在は、アニーリングプロセス中にシード層１１８が存在しなかった場合と比較して、ｃ－Ｓｉ層１２０がより低い温度で結晶化されることを可能にし得る。例えば、アニーリングプロセスは、約４００℃未満の加熱温度を含み得る。適切なアニーリングプロセスには、ＥＬＡ、ＦＬＡ、ファーネスアニーリングなどが含まれ得る。しかしながら、他の熱アニーリングプロセスは、本開示の範囲内にある。
様々な実施形態において、ｃ－Ｓｉ層１２０は、ＬＴＰＳを通して形成された多結晶シリコン層の粒子サイズよりも大きい粒子サイズを有し得る。さらに、ｃ－Ｓｉ層１２０は、シリコン微結晶を含まないか、または微量しか含まない場合がある。
シード層１１８は、ｃ－Ｓｉ層１２０の格子定数とほぼ整数倍異なる格子定数を有し得る。言い換えれば、ｃ－Ｓｉ層１２０は、ドメインマッチングエピタキシー（ＤＭＥ）法に従って成長させることができ、該方法において、主要な格子面の整数倍が界面全体で一致するドメインを一致させることにより、非常に大きな格子不整合を伴うヘテロ薄膜のエピタキシャル成長が可能である。例えば、シード層１１８の格子定数は、ｃ－Ｓｉ層１２０の格子定数の整数倍の＋／－１０％以内であり得るか、または、ｃ－Ｓｉ層１２０の格子定数は、シード層１１８の格子定数の整数倍の＋／－１０％以内であり得る。
いくつかの実施形態では、シード層１１８の厚さは、約０．５ｎｍから約１０ｎｍ、例えば、約１ｎｍから約５ｎｍの範囲であり得る。ｃ－Ｓｉ層１２０の厚さは、約５ｎｍから約１５ｎｍなど、約２ｎｍから約５０ｎｍの範囲であり得る。
図２Ｅを参照すると、フォトレジスト層１０１は、ｃ－Ｓｉ層１２０の上に適用され得る。フォトレジスト層１０１は、ｃ－Ｓｉ層１２０上に塗布され、リソグラフィでパターン化されて、チャネル層パターンを形成することができる。異方性エッチングプロセスを実行して、ｃ－Ｓｉ層１２０およびシード層１１８のマスクされていない部分をエッチングして、ハイブリッド結晶性酸化物およびｃ－Ｓｉ半導体チャネル層１２５を形成することができる。異方性エッチングプロセスは、湿式または乾式エッチングプロセスなどの任意の適切なエッチングプロセスを使用することができる。続いて、フォトレジスト層１０１を、例えば、アッシングによって除去することができる。
図２Ｆを参照すると、ゲート誘電体層１０４は、第１の誘電体層１０２およびチャネル層１２５上に堆積され得る。ゲート誘電体層１０４は、酸化ケイ素（ＳｉＯ２）などの任意の適切な誘電体材料、または窒化ケイ素（ＳｉＮ４）、酸化ハフニウム（ＨｆＯ２）、酸化ハフニウムシリコン（ＨｆＳｉＯ）、酸化ハフニウムタンタル（ＨｆＴａＯ）、酸化ハフニウムチタン（ＨｆＴｉＯ）、酸化ハフニウムジルコニウム（Ｈｆ０．５Ｚｒ０．５Ｏ２）、酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）、二酸化ハフニウム－アルミナ（ＨｆＯ２－Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）などのｈｉｇｈ－ｋ誘電体材料を堆積することによって形成することができる。他の適切な誘電体材料もまた、企図される開示の範囲内にあり得る。ゲート誘電体層１０４は、任意の適切な堆積方法であり得る。ゲート誘電体層１０４の厚さは、２ｎｍから６ｎｍなど、１ｎｍから１２ｎｍの範囲であり得るが、より薄いおよびより厚い厚さもまた使用され得る。
図２Ｇを参照すると、ゲート電極１１０（例えば、ワードライン）は、チャネル層１２５と重なるゲート誘電体層１０４上に形成され得る。ゲート電極１１０は、任意の適切な方法を使用して、任意の適切な導電性材料で形成することができる。例えば、導電性材料は、銅、アルミニウム、ジルコニウム、チタン、窒化チタン、タングステン、タンタル、窒化タンタル、ルテニウム、パラジウム、白金、コバルト、ニッケル、イリジウム、それらの合金などを含み得る。
ゲート電極１１０は、フォトレジスト材料を堆積し、フォトレジスト材料をパターン化して、ゲート誘電体層１０４の一部を露出するトレンチを含むパターン化フォトレジスト層を形成し、任意の適切な堆積プロセスを使用して、導電性材料をトレンチ内に堆積することによって形成することができる。次に、フォトレジスト層１０１は、例えば、アッシングまたはレーザリフトオフプロセスによって除去することができる。あるいは、ゲート電極１１０は、導電性材料の層を堆積し、その上にパターン化されたフォトレジスト層を形成し、次いで、フォトレジスト層をマスクとして使用して導電性材料をエッチングして、ゲート電極１１０を形成することによって形成され得る。続いて、フォトレジスト層は、例えば、アッシングまたはレーザリフトオフプロセスによって除去することができる。
図２Ｈを参照すると、第２の誘電体層１０６は、ゲート電極１１０およびゲート誘電体層１０４上に形成され得る。第２の誘電体層１０６は、任意の適切な堆積方法を使用して、任意の適切な誘電体材料を堆積することによって形成することができる。いくつかの実施形態では、第２の誘電体層１０６は、層間誘電体層（ＩＤＬ）であり得る。
図２Ｉを参照すると、フォトレジスト層１０１は、第２の誘電体層１０６上に適用され得る。フォトレジスト層１０１は、フォトレジスト層１０１に２つの開口部を形成するようにリソグラフィーでパターン化することができる。チャネル層１２５のソースおよびドレイン領域の上面（すなわち、ｃ－Ｓｉ層１２０の上面）を露出させる、第１のビアキャビティ１１１および第２のビアキャビティ１１３を形成するために、異方性エッチングプロセスを実行することができる。異方性エッチングは、ウェットまたはドライエッチングプロセスなどの任意の適切なエッチングプロセスを使用して、第１のビアキャビティ１１１および第２のビアキャビティ１１３を形成することができる。続いて、フォトレジスト層１０１は、例えば、アッシングによって除去することができる。
図２Ｊを参照すると、活性領域（ソースおよびドレイン）電極１１２、１１４は、第１のビアキャビティ１１１および第２のビアキャビティ１１３に形成され得る。特に、導電性材料は、第２の誘電体層１０６上、および第１のビアキャビティ１１１および第２のビアキャビティ１１３内に堆積され得る。次に、ＣＭＰなどの平坦化プロセスを実行して、ソース電極およびドレイン電極１１２、１１４、ならびに第２の誘電体層１０６の上面を平坦化し、余分な金属充填材を取り除き、ソース電極とドレイン電極１１２、１１４、および第２の誘電体層１０６の同一平面上の上面を形成する。ハイブリッド結晶性酸化物およびｃ－Ｓｉ半導体チャネル層１２５を含むトップゲートトランジスタ２００は、ソース電極およびドレイン電極１１２、１１４の完了時に形成され得る。
図３Ａ－３Ｈは本開示の様々な実施形態による、ハイブリッド結晶性酸化物および単結晶シリコン（ｃ－Ｓｉ）半導体チャネル層を含むボトムゲートトランジスタ３００を製造する方法を示す垂直断面図。トランジスタ３００は、図２Ｊのトランジスタ２００と同様の要素を含むため、それらの間の違いのみを詳細に説明する。
図３Ａを参照すると、第１の誘電体層１０２は、デバイス層（図示せず）上に堆積され得る。例えば、第１の誘電体層１０２は、図１Ａ～１Ｃに示される第２の相互接続レベル構造Ｌ２上に堆積され得る。言い換えれば、第１の誘電体層１０２は、第２の相互接続レベル誘電体層３２上に堆積され得る。第１の誘電体層１０２は、酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ４）などの任意の適切な誘電体材料で形成することができる。他の適切な誘電体材料もまた、企図される開示の範囲内にあり得る。
図３Ｂを参照すると、パターン化されたフォトレジスト層１０１は、第１の誘電体層１０２上に形成され得、ゲートトレンチ１０９は、フォトレジスト層１０１をマスクとして使用して第１の誘電体層１０２をエッチングすることによって形成され得る。続いて、フォトレジスト層１０１は、例えば、アッシングによって除去することができる。
図３Ｂおよび３Ｃを参照する、ゲート電極１１０（例えば、ワードライン）は、ゲートトレンチ１０９内に形成され得る。特に、導電性材料は、第１の誘電体層１０２上に堆積され、ゲートトレンチ１０９に充填され得る。次に、ＣＭＰなどの平坦化プロセスを実行して、第１の誘電体層１０２およびゲート電極１１０の上面を平坦化し、第１の誘電体層１０２の上面から過剰な導電性材料を除去することができる。ゲート電極１１０は、本明細書に記載の任意の適切な堆積方法を使用して、任意の適切な導電性材料で形成することができる。これらの適切な堆積方法は、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、高密度プラズマＣＶＤ（ＨＤＰＣＶＤ）、有機金属ＣＶＤ（ＭＯＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、スパッタリング、レーザアブレーションなどを含み得る。ゲート電極１１０は、銅、アルミニウム、ジルコニウム、チタン、窒化チタン、タングステン、タンタル、窒化タンタル、ルテニウム、パラジウム、白金、コバルト、ニッケル、イリジウム、それらの合金などで形成することができる。ゲート電極１１０を形成するための他の適切な導電性材料は、企図される開示の範囲内であり得る。
図３Ｄを参照すると、ゲート誘電体層１０４は、第１の誘電体層およびゲート電極１１０上に形成され得る。ゲート誘電体層１０４は、酸化ケイ素（ＳｉＯ２）などの任意の適切な誘電体材料、または窒化ケイ素（ＳｉＮ４）、酸化ハフニウム（ＨｆＯ２）、酸化ハフニウムシリコン（ＨｆＳｉＯ）、酸化ハフニウムタンタル（ＨｆＴａＯ）、酸化ハフニウムチタン（ＨｆＴｉＯ）、酸化ハフニウムジルコニウム（Ｈｆ０．５Ｚｒ０．５Ｏ２）、酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）、二酸化ハフニウム－アルミナ（ＨｆＯ２－Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）などのｈｉｇｈ－ｋ誘電体材料を堆積することによって形成することができる。ゲート誘電体層１０４の厚さは、２ｎｍから６ｎｍなど、１ｎｍから１２ｎｍの範囲であり得るが、より薄いおよびより厚い厚さもまた使用され得る。
非晶質シリコン層１２０Ａは、任意の適切な堆積プロセスを使用して、ゲート誘電体層１０４上に堆積され得る。非晶質シリコン層１２０Ａの水素含有量を低減するために、熱アニーリングプロセスを実行することができる。例えば、非晶質シリコン層１２０Ａは、非晶質シリコン層１２０Ａから水素を除去するために、約４００℃の温度でアニールされ得る。水素の除去は、水素化された非晶質シリコン層の結晶化中に発生する可能性のある突然の水素噴火によって引き起こされるアブレーションを防ぐことができる。
金属酸化物半導体材料を含む非晶質シード層１１８Ａは、非晶質シリコン層１２０Ａ上に堆積され得る。非晶質シード層１１８Ａは、任意の適切な堆積プロセスを使用して、金属酸化物半導体材料を堆積することによって形成することができる。例えば、金属酸化物半導体材料は、ＩｎＧａＺｎＯ（ＩＧＺＯ）、インジウムスズ酸化物（ＩＴＯ）、ＩｎＷＯ、ＩｎＺｎＯ、ＩｎＳｎＯ、ＧａＯｘ、ＩｎＯｘなどを含み得る。いくつかの実施形態では、金属酸化物半導体材料は、好ましくはＩＧＺＯであり得る。
図３Ｅを参照すると、熱アニーリングプロセスを実行して、結晶性金属酸化物半導体を含むｃ－Ｓｉ層１２０およびシード層１１８を形成することができる。特に、アニーリングプロセス中に、非晶質シード層１１８Ａを最初に結晶化してシード層１１８を形成することができ、シード層１１８は、ｃ－Ｓｉ層１２０の結晶化を促進することができる。いくつかの実施形態では、シード層１１８およびｃ－Ｓｉ層１２０は、単一のアニーリングステップで結晶化され得る。他の実施形態では、シード層１１８を最初に結晶化して、ｃ－Ｓｉ層１２０の結晶化を促進し、および／またはｃ－Ｓｉ層１２０を結晶化するために使用されるアニーリング温度を下げることができる。
例えば、アニーリングプロセスは、非晶質シード層１１８Ａが約７００℃を超える温度で選択的に加熱されて、結晶性金属酸化物半導体材料を含むシード層１１８を形成する第１の加熱ステップを含み得る。次に、アニーリングプロセスは、非晶質シリコン層１２０Ａがより低い温度で加熱されてｃ－Ｓｉ層１２０を形成する第２の加熱ステップを含み得る。例えば、第２の加熱ステップは、非晶質シリコン層１２０Ａを約６５０℃以下、例えば約６００℃の温度で加熱することを含み得る。適切なアニーリングプロセスには、ＥＬＡ、ＦＬＡ、ファーネスアニーリングなどが含まれ得る。しかしながら、他の熱アニーリングプロセスは、本開示の範囲内にある。
図３Ｄおよび３Ｅを参照すると、代替として、金属酸化物半導体材料は、高温で非晶質シリコン層１２０Ａ上に堆積され得、その結果、結晶シード層１１８は、アモルファスシリコン層１２０Ａ上に直接堆積され得る。例えば、金属酸化物半導体材料は、結晶シード層１１８を直接形成するために、約１２５℃から約４００℃の範囲の温度など、１００℃を超える温度で堆積され得る。次に、非晶質シリコン層１２０Ａは、図３Ｅに関して上で論じたように、約４００℃未満の温度でアニールされ得る。
図３Ｆを参照すると、パターン化されたフォトレジスト層１０１は、結晶性シード層１１８上に形成され得る。シード層１１８およびｃ－Ｓｉ層１２０は、フォトレジスト層１０１をマスクとして使用してエッチングされて、ハイブリッド結晶性酸化物およびｃ－Ｓｉ半導体チャネル層１２５を形成することができる。湿式または乾式エッチングなどの任意の適切なエッチングプロセスを使用することができる。続いて、フォトレジスト層１０１を、例えば、アッシングによって除去することができる。
図３Ｇを参照すると、第２の誘電体層１０６は、チャネル層１２５およびゲート誘電体層１０４上に堆積され得る。第２の誘電体層１０６は、任意の適切な堆積プロセスを使用して、任意の適切な誘電体材料を堆積することによって形成することができる。
フォトレジスト層１０１は、第２の誘電体層１０６上に適用され得る。フォトレジスト層１０１は、フォトレジスト層１０１に２つの開口部を形成するようにリソグラフィーでパターン化することができる。異方性エッチングプロセスを実行して、チャネル層１２５のソース領域およびドレイン領域の上面を露出する第１および第２のビアキャビティ１１１、１１３を形成することができる。異方性エッチングは、湿式または乾式エッチングプロセスなどの任意の適切なエッチングプロセスを使用して、活性領域電極ビアキャビティ１１１、１１３を形成することができる。続いて、フォトレジスト層１０１は、例えば、アッシングによって除去することができる。
図３Ｈを参照すると、活性領域（ソースおよびドレイン）電極１１２、１１４は、第１のビアキャビティ１１１および第２のビアキャビティ１１３に形成され得る。特に、導電性材料は、第２の誘電体層１０６上、および第１のビアキャビティ１１１および第２のビアキャビティ１１３内に堆積され得る。次に、ＣＭＰなどの平坦化プロセスを実行して、ソース電極およびドレイン電極１１２、１１４、ならびに第２の誘電体層１０６の上面を平坦化し、余分な金属充填材を取り除き、ソース電極とドレイン電極１１２、１１４、および第２の誘電体層１０６の同一平面上の上面を形成する。ハイブリッド結晶性酸化物およびｃ－Ｓｉ半導体チャネル層１２５を含むボトムゲート（バックゲート）トランジスタ３００は、ソース電極およびドレイン電極１１２、１１４の完了時に形成され得る。
図４Ａ～４Ｃは、本開示の様々な実施形態による、ハイブリッド結晶性酸化物およびｃ－Ｓｉ半導体チャネル層１２５を含むボトムゲートトランジスタ４００を製造するためのプロセスのステップを示す垂直断面図である。ボトムゲートトランジスタ４００は、図３Ｈのボトムゲートトランジスタ３００と同様である。したがって、それらの間の違いについてのみ詳細に説明する。
図４Ａを参照すると、金属層１４０は、図３Ａ～３Ｇに示されるように製造された半導体構造上に堆積される。特に、金属層１４０は、任意の適切な堆積プロセスを使用して、第２の誘電体層１０６上、および第１のビアキャビティ１１１および第２のビアキャビティ１１３に金属を堆積することによって形成することができる。金属層１４０は、第１のビアキャビティ１１１および第２のビアキャビティ１１３の側壁および底部をコーティングして、第１のビアキャビティ１１１および第２のビアキャビティ１１３を部分的に満たすように堆積され得る。金属層１４０は、Ａｌ、Ｔｉ、Ｍｏ、Ｍｇ、Ｍｎなどの金属から形成することができる。他の適切な金属材料は、企図される開示の範囲内にある。
図４Ｂを参照すると、金属層１４０を酸化し、金属酸化物層１４２を形成するために、炉加熱などの熱アニーリングプロセスを実行することができる。チャネル層１２５と接触する金属酸化物層１４２の一部に酸素空孔を生成することができ、それにより、金属酸化物層１４２に第１および第２の導電性（Ｎ＋）領域１４２Ａ、１４２Ｂを生成する。
図４Ｃを参照すると、活性領域（ソースおよびドレイン）電極１１２、１１４は、第１のビアキャビティ１１１および第２のビアキャビティ１１３に形成され得る。特に、導電性材料は、金属酸化物層１４２、第２の誘電体層１０６上、および第１のビアキャビティ１１１および第２のビアキャビティ１１３内に堆積され得る。次に、ＣＭＰなどの平坦化プロセスを実行して、ソース電極およびドレイン電極１１２、１１４、ならびに金属酸化物層１４２の上面を平坦化し、余分な金属充填材を取り除き、ソース電極とドレイン電極１１２、１１４、および金属酸化物層１４２の同一平面上の上面を形成する。ソース電極およびドレイン電極１１２、１１４は、導電性領域１４２Ａ、１４２Ｂによってチャネル層１２５に電気的に接続され得る。ハイブリッド結晶性酸化物およびｃ－Ｓｉ半導体チャネル層１２５を含むボトムゲートトランジスタ４００は、ソース電極およびドレイン電極１１２、１１４の完了時に形成され得る。
図５は本開示の様々な実施形態による、メモリ構造５００の垂直断面図である。図５を参照すると、メモリ構造５００は、第２の誘電体層１０６によって覆われたトップゲートトランジスタ２００、第２の誘電体層１０６上に配置された第３の誘電体層１０８、第３の誘電体層１０８上に配置された第４の誘電体層１０９、ソース接点１２６、メモリセル１５０、ソースライン１３０、およびビットライン１３２を含み得る。
ソースコンタクト１２６およびメモリセル１５０は、第３の誘電体層１０８に形成されたビアホール内に配置され得る。ソースライン１３０およびビットライン１３２は、第４の誘電体層１９０に形成されたトレンチ内に配置され得る。ソースライン１３０は、ソースコンタクト１２６によってソース電極に電気的に接続され得る。ビットライン１３２は、メモリセル１５０の上部電極に電気的に接触することができ、メモリセル１５０の下部電極は、ドレイン電極１１４に電気的に接触することができる。
いくつかの実施形態では、メモリ構造５００は、図３Ｈおよび４Ｃに示されるボトムゲートトランジスタ３００、４００などのボトムゲートトランジスタを含むことができる。メモリセル１５０は、金属－強誘電体－金属コンデンサ、磁気抵抗性ランダムアクセスメモリ（ＭＲＡＭ）セル、抵抗性ランダムアクセス（ＲＲＡＭ）セル、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）セル、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）セルなどの任意の適切なタイプのメモリセルを含み得る。
図６は本開示の様々な実施形態による、トランジスタ２００の形成方法のフロー図である。図６および２Ａ～２Ｊを参照すると、ステップ６０１において、第１の誘電体層１０２をデバイス層（図示せず）に堆積させることができる。例えば、第１の誘電体層１０２は、図１Ａ～１Ｃに示される第２の相互接続レベル構造Ｌ２上に堆積され得る。
ステップ６０２において、結晶性金属酸化物半導体材料を含むシード層１１８を、第１の誘電体層１０２上に形成することができる。特に、金属酸化物半導体材料を含む非晶質シード層１１８Ａを第１の誘電体層１０２上に堆積させ、次に非晶質シード層１１８Ａをアニールしてシード層１１８を形成することができる。あるいは、金属酸化物半導体材料は、結晶シード層１１８を直接形成するために、約１２５℃から約４００℃の範囲の温度など、１００℃を超える温度で堆積され得る。
ステップ６０３において、非晶質シリコン層１２０Ａは、シード層１１８上に堆積され得る。ステップ６０４において、非晶質シリコン層１２０Ａをアニールして、ｃ－Ｓｉ層１２０を形成することができる。特に、非晶質シリコン層１２０Ａは、約４００℃以下の温度で加熱されて、ｃ－Ｓｉ層１２０を形成することができる。
ステップ６０５において、シード層１１８およびｃ－Ｓｉ層１２０は、ハイブリッド結晶性金属酸化物ｃ－Ｓｉチャネル層１２５を形成するようにパターン化され得る。例えば、パターニングは、ｃ－Ｓｉ層１２０上にパターン化されたフォトレジスト層を形成し、フォトレジスト層をマスクとして使用して、シード層１１８およびｃ－Ｓｉ層１２０をエッチングすることを含み得る。
ステップ６０６において、ゲート誘電体層１０４は、チャネル層１２５上に形成され得る。例えば、ゲート誘電体層１０４は、任意の適切な堆積方法を使用して、ｈｉｇｈ－ｋ誘電体材料を堆積することによって形成することができる。
ステップ６０７において、ゲート電極１１０（例えば、ワードライン）は、ゲート誘電体層１０４上に形成され得る。例えば、ゲート電極１１０は、導電性材料を堆積し、次いで堆積された材料をパターン化してゲート電極１１０を形成することによって形成することができる。
ステップ６０８において、第２の誘電体層１０６は、ゲート電極１１０およびゲート誘電体層１０４上に堆積され得る。第２の誘電体層１０６は、任意の適切な堆積方法を使用して、任意の適切な誘電体材料を堆積することによって形成することができる。
ステップ６０９において、第２の誘電体層１０６は、チャネル層１２５のソースおよびドレイン領域の上面を露出する第１および第２のビアキャビティ１１１、１１３を形成するようにパターン化され得る。
ステップ６１０において、ソース電極およびドレイン電極１１２、１１４は、ビアキャビティ１１１、１１３内に形成され得る。特に、導電性材料は、ソースおよびドレイン電極１１２、１１４がチャネル層１２５のソースおよびドレイン領域に電気的に接触するように、ビアキャビティ１１１、１１３内に堆積され得る。ソース電極およびドレイン電極１１２、１１４、ならびに第２の誘電体層１０６の上面を平坦化して、トップゲートトランジスタ２００を完成させることができる。
図７は本開示の様々な実施形態による、ボトムゲート（バックゲート）トランジスタの形成方法のフロー図である。図７および３Ａ～４Ｃを参照すると、ステップ７０１において、第１の誘電体層１０２をデバイス層（図示せず）に堆積させることができる。例えば、第１の誘電体層１０２は、図１Ａ～１Ｃに示される第２の相互接続レベル構造Ｌ２上に堆積され得る。
ステップ７０２において、ゲート電極１１０（例えば、ワードライン）が、第１の誘電体層１０２に形成され得る。例えば、ゲート電極１１０は、第１の誘電体層１０２をパターン化することによって形成されたチャネルに導電性材料を堆積させることによって形成することができる。
ステップ７０３において、ゲート誘電体層１０４は、ゲート電極１１０上に形成され得る。例えば、ゲート誘電体層１０４は、任意の適切な堆積方法を使用して、ゲート電極１１０および第１の誘電体層１０２上にｈｉｇｈ－ｋ誘電体材料を堆積することによって形成され得る。
ステップ７０４において、非晶質シリコン層１２０Ａは、ゲート誘電体層１０４上に形成され得る。非晶質シリコン層１２０Ａは、任意の適切なシリコン堆積方法を使用して形成することができる。ステップ７０４は、非晶質シリコン層１２０Ａの水素含有量を低減するために、非晶質シリコン層１２０Ａをアニーリングすることを含み得る。
ステップ７０５において、金属酸化物層は、非晶質シリコン層１２０Ａ上に形成され得る。例えば、金属酸化物半導体材料は、約１００℃未満の温度で堆積されて、非晶質シリコン層１２０Ａ上に、金属酸化物半導体材料を含む非晶質シード層１１８Ａを形成することができる。
あるいは、金属酸化物半導体材料を約１００℃を超える温度で堆積させて、非晶質シリコン層１２０Ａ上に、結晶性金属酸化物半導体材料を含むシード層を形成することができる。
ステップ７０６において、アニーリングプロセスを実行して、非晶質シリコン層１２０Ａを結晶化し、ｃ－Ｓｉ層１２０を形成することができる。特に、非晶質シリコン層１２０Ａは、シード層を使用してｃ－Ｓｉ層１２０内の結晶成長を促進することにより、約４００℃未満の温度でアニールすることができる。
あるいは、アニーリングプロセスは、非晶質シード層１１８Ａが結晶化される第１のステップと、非晶質シリコン層１２０Ａが続いて結晶化される第２のステップとを含み得る。
ステップ７０７において、ｃ－Ｓｉ層１２０およびシード層１１８は、ハイブリッドチャネル層１２５を形成するようにパターン化される。例えば、パターニングは、シード層１１８上にパターン化されたフォトレジスト層を形成し、フォトレジスト層をマスクとして使用して、シード層１１８およびｃ－Ｓｉ層１２０をエッチングすることを含み得る。
ステップ７０８において、第２の誘電体１０６が、チャネル層１２５およびゲート誘電体層１０４上に形成され得る。第２の誘電体層１０６は、任意の適切な堆積方法を使用して、任意の適切な誘電体材料を堆積することによって形成することができる。
ステップ７０９において、第２の誘電体層１０６は、チャネル層１２５のソースおよびドレイン領域の上面を露出する第１および第２のビアキャビティ１１１、１１３を形成するようにパターン化され得る。
ステップ７１０において、ソース電極およびドレイン電極１１２、１１４は、ビアキャビティ１１１、１１３内に形成され得る。特に、導電性材料は、ソースおよびドレイン電極１１２、１１４がチャネル層１２５のソースおよびドレイン領域に電気的に接触するように、ビアキャビティ１１１、１１３内に堆積され得る。ソース電極およびドレイン電極１１２、１１４、ならびに第２の誘電体層１０６の上面を平坦化して、ボトムゲートトランジスタ３００を完成させることができる。
あるいは、ステップ７１０は、ビアキャビティ１１１、１１３内、および第２の誘電体層１０６上に金属層１４０を形成することをさらに含み得る。金属層１４０を酸化し、金属酸化物層１４２を形成するために、炉加熱などの熱アニーリングプロセスを実行することができる。チャネル層１２５と接触する金属酸化物層１４２の一部に酸素空孔を生成することができ、それにより、金属酸化物層１４２に第１および第２の導電性（Ｎ＋）領域１４２Ａ、１４２Ｂを生成する。
次に、ソース電極およびドレイン電極１１２、１１４は、金属酸化物層１４２上のビアキャビティ１１１、１１３に形成され得る。特に、導電性領域１４２Ａ、１４２Ｂは、ソース電極およびドレイン電極１１２、１１４を、チャネル層１２５のソース領域およびドレイン領域に電気的に接続することができる。
様々な実施形態によれば、第１の誘電体層１０２上に結晶性金属酸化物半導体材料を含むシード層１１８を形成すること、シード層１１８上に非晶質シリコン層１２０Ａを堆積させること、非晶質シリコン層１２０Ａをアニーリングして単結晶シリコン（ｃ－Ｓｉ）層１２０を形成すること、シード層１１８およびｃ－Ｓｉ層１２０をパターン化して、チャネル層１２５を形成すること、チャネル層１２５上にゲート誘電体層１０４を形成すること、ゲート誘電体層上にゲート電極１１０を形成すること、及びチャネル層１２５のソース領域およびドレイン領域にそれぞれ電気的に接触するソース電極およびドレイン電極１１２、１１４を形成して、トランジスタ２００を完成させることを含む、フロントゲート（トップゲート）トランジスタ２００の製造方法は提供される。
様々な実施形態によれば、第１の誘電体層１０２にゲート電極１１０を形成すること、ゲート電極１１０および第１の誘電体層１０２上にゲート誘電体層１０４を堆積すること、ゲート誘電体層１０４上に非晶質シリコン層１２０Ａを堆積させること、非晶質シリコン層１２０Ａ上に結晶性金属酸化物半導体材料を含むシード層１１８を形成すること、非晶質シリコン層１２０Ａをアニーリングして単結晶シリコン（ｃ－Ｓｉ）層１２０を形成すること、シード層１１８およびｃ－Ｓｉ層１２０をパターン化して、チャネル層１２５を形成すること、及びチャネル層１２５上にソース電極およびドレイン電極１１２、１１４を形成して、トランジスタ３００、４００を完成させることを含む、ボトムゲート（バックゲート）トランジスタ３００、４００の製造方法は提供される。
様々な実施形態は、ハイブリッドチャネル層１２５と、ハイブリッドチャネル層１２５に面するゲート電極１１０と、ゲート電極１１０とハイブリッドチャネル層１２５との間に配置されたゲート誘電体層１０４と、ハイブリッドチャネル層１２５のソースおよびドレイン領域に電気的に接触するソースおよびドレイン電極とを含むトランジスタ３００、４００を提供する。ハイブリッドチャネル層１２５は、単結晶シリコン（ｃ－Ｓｉ）層１２０と、ｃ－Ｓｉ層１２０と接触し、結晶性金属酸化物半導体材料を含むシード層１１８とを含む。
本明細書に開示される様々な実施形態は、ハイブリッド単結晶シリコンチャネルを備えたＢＥＯＬで形成され得る改善されたＴＴＦを提供し、それにより改善された移動度、抵抗および閾値電圧特性を有するＴＴＦを提供することができる。様々な実施形態によるＴＴＦは、単結晶シリコンチャネルを形成するための金属酸化物半導体シード層の使用を含むドメインマッチングエピタキシープロセスを介して形成されたチャネル層を含み得る。シード層の結晶構造を促進することにより、単結晶シリコンチャネルの形成を促進することができる。実施形態によるデバイスは、より高い温度で製造されるＦＥＯＬ ＭＯＳＦＥＴの性能特性に匹敵する可能性がある低温のＢＥＯＬ位置で形成され得る。
前述は、当業者が本開示の態様をよりよく理解できるように、いくつかの実施形態の特徴を概説する。当業者であれば、本明細書で紹介した実施形態の同じ目的を実行し、及び／又は同じ利点を達成するための他のプロセス及び構造を設計又は修正するための基礎として本開示を容易に使用できることを理解できる。当業者であれば、またそのような同等の構造が本開示の精神及び範囲から逸脱せず、本開示の精神及び範囲から逸脱することなく本明細書において様々な変更、置換、及び改変を行うことができることを理解できる。

Claims (20)

  1. トランジスタの製造方法であって、第１の誘電体層上に結晶性金属酸化物半導体材料を含むシード層を形成すること、前記シード層上に非晶質シリコン層を堆積させること、前記非晶質シリコン層をアニーリングして単結晶シリコン（ｃ－Ｓｉ）層を形成すること、前記シード層と前記ｃ－Ｓｉ層をパターン化してハイブリッドチャネル層を形成すること、前記ハイブリッドチャネル層上にゲート誘電体層を形成すること、前記ゲート誘電体層上にゲート電極を形成すること、及び前記ハイブリッドチャネル層のソース領域およびドレイン領域にそれぞれ電気的に接触するソース電極およびドレイン電極を形成すること、を含むトランジスタの製造方法。
  2. 前記シード層の形成は、１００℃を超える温度で、前記第１の誘電体層上に前記金属酸化物半導体材料を堆積させて、前記第１の誘電体層上に前記シード層を直接形成することを含む、請求項１に記載の方法。
  3. 前記シード層を形成することが、前記金属酸化物半導体材料を前記第１の誘電体層上に１００℃未満の温度で堆積させて、前記第１の誘電体層上に非晶質シード層を形成すること、及び前記非晶質シード層をアニーリングしてシード層を形成することを含む、請求項１に記載の方法。
  4. 前記非晶質シリコン層をアニーリングすることが、前記非晶質シリコン層を６５０℃未満の温度で加熱することを含む、請求項１に記載の方法。
  5. 前記ゲート誘電体層がｈｉｇｈ－ｋ誘電体材料を含む、請求項１に記載の方法。
  6. 前記ゲート電極および前記ゲート誘電体層上に第２の誘電体層を形成すること、及び前記チャネル層の前記ソース領域と前記ドレイン領域とを露出するビアキャビティを形成するように前記第２の誘電体層をパターン化することをさらに含み、前記ソース電極と前記ドレイン電極を形成することが、前記ビアキャビティ内に導電性材料を堆積させることを含む、請求項１に記載の方法。
  7. 前記アニーリングが、エキシマレーザーアニーリング、フラッシュランプアニーリング、またはファーネスアニーリングを含む、請求項１に記載の方法。
  8. 第１の誘電体層にゲート電極を形成すること、
    前記ゲート電極および前記第１の誘電体層上にゲート誘電体層を堆積させること、
    前記ゲート誘電体層上に非晶質シリコン層を堆積させること、
    前記非晶質シリコン層上に結晶性金属酸化物半導体材料を含むシード層を形成すること、
    前記シード層と前記ｃ－Ｓｉ層をパターン化してハイブリッドチャネル層を形成すること、及び
    前記ハイブリッドチャネル層上にソース電極とドレイン電極を形成することを含む、請求項１に記載の方法。
  9. 前記シード層を形成することが、１００℃を超える温度で、前記第１の誘電体層上に前記金属酸化物半導体材料を堆積させて、前記第１の誘電体層上に前記シード層を直接形成することを含む、請求項８に記載の方法。
  10. 前記非晶質シリコン層をアニーリングすることが、前記非晶質シリコン層を６５０℃未満の温度で加熱することを含む、請求項９に記載の方法。
  11. 前記シード層を形成することが、前記金属酸化物半導体材料を前記第１の誘電体層上に１００℃未満の温度で堆積させて、前記第１の誘電体層上に非晶質金属酸化物層を形成すること、及び前記非晶質金属酸化物層をアニーリングしてシード層を形成することを含む、請求項９に記載の方法。
  12. 前記チャネル層および前記ゲート誘電体層上に第２の誘電体層を形成すること、及び前記チャネル層の前記ソース領域と前記ドレイン領域とを露出するビアキャビティを形成するように前記第２の誘電体層をパターン化することをさらに含む、請求項９に記載の方法。
  13. 前記第２の誘電体層上および前記ビアキャビティ内に金属層を形成すること、及び前記金属層をアニーリングして金属酸化物層を形成することをさらに含み、前記ソース電極と前記ドレイン電極とが前記ビアキャビティ内の前記金属酸化物層に接触する、請求項１２に記載の方法。
  14. 前記金属酸化物層が、前記チャネル層の前記ソース領域および前記ドレイン領域に配置された導電性領域を含み、前記導電性領域が、前記金属酸化物層よりも低い酸素含有量を有し、前記ソース電極と前記ドレイン電極を前記ハイブリッドチャネル層の前記ソース領域とドレイン領域に電気的に接続するように構成される、請求項１３に記載の方法。
  15. 単結晶シリコン（ｃ－Ｓｉ）層及び結晶性金属酸化物半導体材料を含むシード層を含むハイブリッドチャネル層と、ゲート電極と、前記ゲート電極と前記ハイブリッドチャネル層の間に配置されたゲート誘電体層と、前記ハイブリッドチャネル層のソースおよびドレイン領域に電気的に接触するソースおよびドレイン電極とを含む、トランジスタ。
  16. 前記ソース電極及びドレイン電極と前記ハイブリッドチャネル層との間に配置される金属酸化物層をさらに含み、前記金属酸化物層が、前記チャネル層の前記ソース領域および前記ドレイン領域に配置された導電性領域を含み、前記導電性領域が、前記金属酸化物層よりも低い酸素含有量を有し、前記ソース電極と前記ドレイン電極を前記ハイブリッドチャネル層の前記ソース領域とドレイン領域に電気的に接続するように構成される、請求項１５に記載のトランジスタ。
  17. 前記金属酸化物層が酸化アルミニウムを含む、請求項１６に記載のトランジスタ。
  18. 前記シード層が、０．５ｎｍから１０ｎｍの範囲の厚さを有し、前記ｃ－Ｓｉ層が、２ｎｍから５０ｎｍの厚さを有する、請求項１５に記載のトランジスタ。
  19. 前記シード層が結晶性インジウムガリウム亜鉛酸化物を含む、請求項１５に記載のトランジスタ。
  20. 前記シード層の格子定数が、前記ｃ－Ｓｉ層の格子定数の整数倍の＋／－１０％以内であるか、または、前記ｃ－Ｓｉ層の格子定数が、前記シード層の格子定数の整数倍の＋／－１０％以内である、請求項１８に記載のトランジスタ。
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