JP4763858B2 - 半導体メモリの製造方法 - Google Patents

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Description

本発明は、電極間に電圧を印加し、電流を流すことで状態変化を引き起こし、情報を記憶する半導体メモリの製造方法に関するものである。
現在、大規模集積化された記憶素子として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とフラッシュメモリの２種が広く用いられている。
ＤＲＡＭは、書き込みおよび読出しが高速に行えるが、記憶の保持のために電力消費が必要な、いわゆる揮発メモリである。したがって、主にコンピューターの主記憶等の短期記憶に用いられている。フラッシュメモリは、記憶保持に電力消費が不要な、いわゆる不揮発メモリである。これら記憶素子は、情報の書き込みおよび書き換えが低速であるという欠点があるため、主にデジタルカメラや音楽プレーヤー用の長期記憶に用いられている。
高速性と不揮発性をあわせもつ大規模集積化可能な記憶素子が実用化できれば、短期記憶と長期記憶で素子を使い分ける必要がなくなる。そのような素子を用いれば、たとえば電源投入と共に利用可能なコンピューターなどが実現できる。そこで、高速性と不揮発性をあわせもつ大規模集積化可能な記憶素子を実現すべく、研究が現在盛んになされている。
ＤＲＡＭやフラッシュメモリの欠点を克服し、大規模集積された不揮発高速メモリを実現するためには、ＤＲＡＭやフラッシュメモリとは異なる構造、動作原理のメモリが必要になると考えられている。現在、さまざまな構造、原理のものが盛んに研究されている。これらには、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とスピン注入式ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が含まれる。
ＲｅＲＡＭとスピン注入式ＭＲＡＭは、いずれも二つの電極をもつデバイスである。これらのデバイスは、情報が電極間の電気抵抗の違いとして記憶される点で共通している。また、これらのデバイスは、電極間に電圧を印加することにより情報の書き込み、書き換え、読出しを行う点においても共通している。
以下に各メモリの特徴を述べる。
（ＲｅＲＡＭ）
図２１は、ＲｅＲＡＭの構造を示す概略構成図である。ＲｅＲＡＭは、図２１に示すように、二つの電極２１０１、２１０３の間に抵抗変化膜２１０２を配置した構造をもつ素子である。情報は、この電極間の電気抵抗の違いとして保持される。最も基本的な構成である１素子１ビット記憶の場合には、低抵抗状態と高抵抗状態の２つの電気抵抗状態がそれぞれ情報の０と１（または１と０）に対応付けられる。情報の書き込み・書き換えは、電極間の電気抵抗を情報に対応する電気抵抗値に変化させることで行う。つまり、電気抵抗を下げる、または上げる行為となる。
ＲｅＲＡＭには電気抵抗変化の引き起こし方により、ノンポーラ型と、バイポーラ型の二種類が存在する。
図２２は、ノンポーラ型のＲｅＲＡＭの動作特性を示す図である。ノンポーラ型の場合、図２２に示すように、高抵抗状態から低抵抗状態への遷移は、閾値電圧以上の電圧を印加することで引き起こされる。これは、いわゆる絶縁破壊現象の一種である。低抵抗状態から高抵抗状態への遷移も、ある一定以上の電圧を印加することで引き起こされる。ただし、この低抵抗状態から高抵抗状態への遷移が生じる電圧２２０１は、高抵抗状態から低抵抗状態への遷移よりも低い電圧２２０２で生じる。ノンポーラ型の場合、遷移前の素子の抵抗状態の違いにより、二種類の遷移閾値電圧があるだけで、高抵抗から低抵抗、低抵抗から高抵抗のいずれの遷移も同一方向の電圧印加で起こすことができる。
図２３は、バイポーラ型のＲｅＲＡＭの動作特性を示す図である。バイポーラ型の場合、図２３に示すように、閾値電圧以上の電圧を印加することにより抵抗状態の遷移が引き起こされるのはノンポーラ型と同様である。異なるのは、高抵抗から低抵抗への遷移を引き起こす電圧２３０１の印加方向と、低抵抗から高抵抗への遷移を引き起こす電圧２３０２の印加方向が逆である点である。つまり二つの電極間に正負の二種類の電圧を印加し分けることで、状態間の遷移を制御する。
ノンポーラ型、バイポーラ型いずれの場合も、抵抗状態の遷移をもたらす閾値よりも低い電圧を電極間に印加しても素子の電気抵抗は変化しない。したがって、この条件を満たす電圧を印加し電流を流すことで、電気抵抗値すなわち記憶された情報を破壊せずに読み取ることができる。
（スピン注入式ＭＲＡＭ）
図２４は、ＭＲＡＭの構造を示す図である。ＭＲＡＭは、図２４に示すように、強磁性体からなる２つの電極２４０１、２４０２の間に、ＭｇＯ等からなる薄いトンネル絶縁膜２４０３を配置した構造をもつ。ＲｅＲＡＭと同様に、情報は、この電極間の電気抵抗の違いとして保持される。つまり、低抵抗状態と高抵抗状態の２つの電気抵抗状態が、それぞれ情報の０と１（または１と０）に対応付けられる。情報の書き込み・書き換えは、電極２４０１、２４０２間の電気抵抗を情報に対応する電気抵抗値に変化させることで行う。つまり、電気抵抗を下げる、または上げる行為となる。
ＭＲＡＭにおいては、電気抵抗は両電極２４０１、２４０２の磁化の向きで定まっている。二つの電極２４０１、２４０２の磁化の向きが平行である場合に抵抗が低く、反平行である場合に高くなる。通常、一方の電極の磁化の向きを固定しておき、他方の磁化の向きを反転させることで、情報の書き換えを行う。
ＭＲＡＭの中でも微細化に特に適した方式であるスピン注入式ＭＲＡＭは、この磁化反転を電流注入で行うことが特徴である。磁化の向きを平行にしたい場合には、固定磁化電極の側から可変磁化電極にむかって閾値電流以上の電流を流し、反平行にしたい場合には、逆に可変磁化電極の側から固定磁化電極の側に閾値電流以上の電流を流す。
磁化反転は閾値電流以下では生じないため、閾値電流以下に電流が制限されるように電圧を調整すれば、記憶情報を破壊せずに電気抵抗値すなわち情報を読み取ることができる。
（低消費電力化）
ＲｅＲＡＭやスピン注入式ＭＲＡＭのように、電極間の電圧印加、電流注入により抵抗変化を引き起こし、情報の書き込み・書き換えを行うデバイスの場合、書き込み・書き換えごとに直流電流が発生し、電力が消費されることになる。したがって、抵抗変化を引き起こすために必要な電圧や電流量を下げることにより、デバイスの消費電力を低減することが要望されている。
（ばらつき）
また、これらの素子では、特性ばらつきの抑制が重要である。電極間に電圧を印加し電流を流すことで電極間の抵抗変化を引き起こし、それにより情報の書き込みおよび書き換えを行う記憶素子の場合、情報の読出しのためには電気抵抗を検出しなければならない。そのため、電極間に電圧を印加し電流を流す必要がある。
しかし、ＲｅＲＡＭにおいて印加電圧が閾値電圧を越えてしまったり、スピン注入式ＭＲＡＭにおいて電流が閾値電流を超えてしまったりすると、意図しない情報の書き換え（情報の破壊）が生じてしまう。したがって、情報読出し時の印加電圧および流れる電流量は、閾値以下になるように制御しなければならない。しかし、閾値が素子ごとに異なると、ある素子では問題がなかった電圧や電流で、情報の破壊が生じる素子が現れるおそれが生じる。
また、素子ごとに低抵抗状態および高抵抗状態の抵抗値がばらつけば、各々の素子が低抵抗状態であるのかまたは高抵抗状態であるのかの判断が困難になり、情報がうまく読み出せない。したがって、書き込み・書き換えに必要な電圧および電流量を制御することに加えて、低抵抗状態の抵抗値および高抵抗状態の抵抗値等の素子特性のばらつきを抑制（以下、単に「ばらつき抑制」という。）することが必要になる。
（低消費電力化とばらつき抑制の方法）
低消費電力化とばらつき抑制に有効な技術として、電極に突起を形成する方法と電極表面を部分的に絶縁物で被覆する方法の２つが知られている。
電極に形成された突起は、その部分に電荷を集中させる。そのため、より低い電圧で電流を流し始めることができる。また、電流が突起から流れ出す確率が高いため、電流経路のばらつきが抑えられる。そのため、素子特性のばらつきの抑制効果も得られる。突起の効果は、その曲率半径に反比例するため、より高い効果を得るためには曲率半径の小さな突起が好ましい。一方、突起の長さは、前記効果とはあまり関係がない。
一方、電極表面の部分的絶縁被覆は、電流経路を絶縁物で被覆されていない部分に限定する効果をもつ。そのため被覆されていない電極の近くで電流密度が上昇し、より少ない電流量でも状態変化が起こりやすくなる。つまり、より少ない電流量で、情報の書き換えが可能になる。この効果は、主に電流が流れ出してからの効果である。また、突起同様、電流経路のばらつきを抑える効果をもつので、素子特性のばらつきの抑制効果も得られる。
このように電極への突起形成と、電極の部分的絶縁被覆は一部重複する機能もあるが、その機能は完全に一致していない。したがって、最も効果が得られるのは、電極に突起を形成し、かつ突起以外の部分をすべて絶縁物で被覆した構造をとる場合である。
特許文献１、２、４、６において電極への突起形成を行う方法が開示されている。また、特許文献１、３に電極を部分的に絶縁被覆する方法が開示されている。特許文献５の方法の場合、突起と絶縁被覆が同時に形成される。
国際公開第２００５／０４１３０３号 特開２００６−２０３１７８号公報 特開２００８−１５９７６０号公報 米国特許第５１５５６５７号明細書 特開２００７−１８０４７３号公報 特開２００７−１０９８２１号公報
電極間に電圧を印加し、電流を流すことで状態変化を引き起こし、情報を記憶する記憶素子において、消費電力を低減し、素子特性のばらつきを抑えるための最良の電極構造は、突起を形成し、突起以外の部分を絶縁物で被覆した構造である。この突起位置と、絶縁被覆位置は再現性良く整合させなければならない。たとえば、突起を絶縁被覆してしまうと、突起の効果が失われる。そのため、ある素子において突起を被覆しているのに、別の素子では被覆しない場合が生じると、突起の効果がばらつくため、素子特性がばらつくことになる。
特許文献１、２、４、６において電極への突起形成を行う方法が開示されている。また、特許文献１、３に電極を部分的に絶縁被覆する方法が開示されている。ただし、特許文献１から４、６には、電極への突起形成と、部分的絶縁被覆を同時に行う方法については開示されていない。電極への突起形成と、電極の部分的絶縁被覆を別々のプロセスにより行うことも原理的には可能ではある。しかしながら、そのような方法の場合、工程数が多くなるため、生産性が低い。また、突起形成と部分的絶縁被覆を個別に行う方法では、合わせ精度の限界のため再現性のよい整合は困難である。特に、特許文献２や３のように、自己組織化プロセスにより突起形成または部分的絶縁被覆を行うようなプロセスに対し、部分的絶縁被覆または突起形成を、位置関係の整合をとって行うのは極めて困難である。
特許文献５の方法では、電極突起と部分的絶縁被覆ともに形成され、かつ突起以外の部分が絶縁されはする。しかし、この方法で形成される突起の形状は、他の特許文献で形成されるものとは大きく異なり、長い薄板状となるのが特徴である。この方法では、突起の厚み（幅）は、電気的に導通している材料である伝導材料の堆積厚みに、突起の長さ（突出量）は伝導材料の堆積前の段差の高さからＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）プロセス等によりエッチングされる量を引いたものとなる。
電荷集中効果など、突起効果をより高く得るためには、突起の曲率半径が小さいほうが有利である。特許文献５の方法で曲率半径を小さくするためには、突起である電極薄板の厚みを抑える必要がある。特許文献５では、厚みとして２０ナノメートルの場合が例示されている。
次に、突起の長さについて説明する。特許文献５で用いているＣＭＰプロセスは、加工にパッドの基板への物理的接触を必要とするプロセスであるため、面内均一性やウェハ間再現性を得ることが難しい。通常、エッチング量には数十ナノメートル以上のばらつきが生じる。そこで、すべてのウェハの全域で確実に突起を形成するためには、エッチングばらつきを考慮して段差を高めにしておかなければならない。この方法を用いた場合結果として、電極の突起の長さ（突出量）が数十ナノメートル以上とならざるを得ない。かつその突起の長さばらつきが数十ナノメートルとなる。このような制限から、この方法で形成される突起は、他の方法で形成されるものよりも長く、かつばらつきが大きいものとなる。
抵抗変化型メモリにおいては、抵抗変化層、または抵抗変化層と電極界面における電気抵抗変化が情報記憶の役割を果たす。したがって、情報の読取のためには、この抵抗変化を検出しなければならない。通常、抵抗変化は、素子を流れる電流量や電圧降下を、トランジスタ等を用いた回路で検出する。このとき、回路で測定できるのは、抵抗変化メモリから検出回路に至る全経路における抵抗である。つまり、抵抗変化層の抵抗だけでなく、抵抗変化層からトランジスタ等の測定回路に至るまでの全経路の抵抗しか測定できない。したがって、いくら抵抗変化層部分での抵抗変化が大きくとも、全経路中の抵抗が変化しない固定抵抗部分の抵抗値が大きければ、全体としての抵抗変化割合が小さくなり、抵抗変化の検出が難しくなる。また、固定抵抗部分の抵抗値が素子ごとにばらつくと、記憶情報の違いによる抵抗の違いと、固定抵抗部分の抵抗値のばらつきを区別することが困難になる。
特許文献５の方法で形成される薄板状の突起の場合、突起部分の電気抵抗は薄板の厚みに反比例する。この厚みを数ナノメートルとすると、この部分の電気抵抗が無視できない。特に、特許文献５で開示された伝導材料であるＴｉＮは、電気抵抗率が１０の−１乗から０乗Ω・ｍ（オームメートル）程度であり、ＰｔやＡｌよりも１０００倍から１万倍程度高い抵抗率をもつ。
たとえば、幅５０ナノメートル、厚み５ナノメートルのＴｉＮで突起を形成した場合、ＴｉＮの電気抵抗率が仮に１Ｅ−１Ω・ｍであったとしても、ＴｉＮの突起は１０ｎｍあたり４ＭΩもの電気抵抗をもつ。
したがって、特許文献５の方法で十分な突起の効果を得ようとすると、電極部の電気抵抗が高くなる。つまり、特許文献５の方法では、突起形成による望ましい効果と、電気抵抗が高くなる望ましくない効果がトレードオフの関係となっており、電気抵抗を抑えつつ突起効果を高めることができない。
また、突起の電気抵抗は突起長さに比例するため、この長さがばらつくと電気抵抗がばらつく。幅５０ナノメートル、厚み５ナノメートルのＴｉＮからなる薄板突起では、１０ｎｍの長さの違いにより４ＭΩの抵抗値の違いが生じる。この抵抗値のばらつきは、微細化により各セルの電極幅が狭くなると更に深刻な問題となる。
しかしながら、特許文献５の方法では突起の長さのばらつきを抑制することが困難である。したがって、特許文献５の方法では電気抵抗のばらつきを抑制することが困難である。
このように、特許文献に記載された方法では、電極への突起の形成と部分的絶縁被覆を、それぞれの位置関係を整合させつつ同時に行うことが困難である。また、突起形成と部分的絶縁被覆の位置関係を整合させつつ、突起の長さばらつきを抑制することは困難である。
上記課題に鑑み、本発明は、消費電力を低減し、素子特性のばらつきを抑制した半導体メモリ装置の製造方法を提供することを目的とする。
上記課題を解決するために、本発明の一形態にかかる半導体メモリの製造方法は、基板の上方に、反応性電気伝導材料および非反応性電気伝導材料を積層して積層膜を形成する工程と、前記積層膜の側面を露出させる工程と、前記積層膜の露出した側面に対して絶縁物形成処理を行い、前記反応性電気伝導材料の側面から所定の長さの前記反応性電気伝導材料を絶縁物に変化させることにより、前記非反応性電気伝導材料の側面を前記反応性電気伝導材料の側面に対して突出させて突起を形成する工程と、前記絶縁物および前記突起を覆う半導体層を形成する工程と、前記半導体層を覆う対向電極を形成する工程と、を含み、前記絶縁物形成処理は、酸化処理または窒化処理であり、前記反応性電気伝導材料は、アルミニウム、銅、およびマグネシウムのうちの少なくとも１つの金属、またはアルミニウム、銅、およびマグネシウムの少なくとも１つを含む合金、または前記合金がドープされた単結晶シリコンおよび多結晶シリコンのうちの少なくとも１つであり、前記非反応性電気伝導材料は、白金、金、または銀のうちの少なくとも１つである。また、上記課題を解決するために、本発明の一形態にかかる半導体メモリの製造方法は、基板の上方に、反応性電気伝導材料および非反応性電気伝導材料を積層して積層膜を形成する工程と、前記積層膜の側面を露出させる工程と、前記積層膜の露出した側面に対して絶縁物形成処理を行い、前記反応性電気伝導材料の側面から所定の長さの前記反応性電気伝導材料を絶縁物に変化させることにより、前記非反応性電気伝導材料の側面を前記反応性電気伝導材料の側面に対して突出させて突起を形成する工程と、前記絶縁物および前記突起を覆う半導体層を形成する工程と、前記半導体層を覆う対向電極を形成する工程と、を含み、前記絶縁物形成処理は、酸化処理であり、前記反応性電気伝導材料は、アルミニウム、銅、およびマグネシウムのうちの少なくとも１つの金属、またはアルミニウム、銅、およびマグネシウムの少なくとも１つを含む合金、または前記合金がドープされた単結晶シリコンおよび多結晶シリコンのうちの少なくとも１つであり、前記非反応性電気伝導材料は、ルテニウム、亜鉛、錫、チタン、酸化ルテニウム、酸化亜鉛、酸化錫、酸化チタン、および酸化インジウム錫のうちの少なくとも１つである。
本願の発明者は、電極間に電圧を印加し、電流を流すことで状態変化を引き起こし、情報を記憶する記憶素子の構造および製造プロセスの課題について研究を行い、上記した半導体メモリの製造方法の発明に至った。
このような構成により、積層膜のうちの反応性電気伝導材料は、化学反応により、その一部が絶縁物に変化し、反応性電気伝導材料の側面が退行する。また、積層膜のうちの非反応性電気伝導材料は、化学反応を起こさないので、非反応性電気伝導材料の側面の位置は変化しない。その結果、積層膜の側面は、非反応性電気伝導材料が反応性電気伝導材料よりも突出した突起を有し、突起以外の部分が絶縁被覆に覆われた構成となる。ここで、積層膜の側面とは、反応性電気伝導材料、非反応性電気伝導材料の積層方向と平行な面のことをいう。
したがって、電極となる積層膜の側面において突起形成および部分的絶縁被覆を、位置関係を整合させつつ同時に行うことができる。このような構成により、突起部分から対向電極へ電流が集中して流れるため、少ない電流量で効率よく記録の書き込みを行うことができ、半導体メモリの消費電力を低減することができる。
また、電極の突起形状を均一に形成することができるので、電極の電気抵抗のばらつきを抑制し、メモリセルの素子特性のばらつきを抑制することができる。
また、電極への突起形成と部分的絶縁被覆を同時に行うことができるため、半導体メモリの製造工程を少なくすることができる。
また、前記積層膜を形成する工程の前に、前記基板上に絶縁層を形成する工程と、前記絶縁層上にエッチングストップ層を形成する工程とを含み、前記積層膜を形成する工程において、前記エッチングストップ層の上方に、前記積層膜を形成し、前記積層膜の側面を露出させる工程において、前記積層膜の上面から前記エッチングストップ層まで孔を形成することで、前記積層膜の側面を露出させることが好ましい。
このような構成により、複数のメモリセルが串刺状に形成される半導体メモリにおいて、積層膜に形成された孔の側壁に露出した積層膜の側面に突起および絶縁被覆を同時に形成することができる。
また、前記積層膜を形成する工程の前に、前記基板上に配線層を形成する工程と、前記配線層上に絶縁層を形成する工程と、前記絶縁層の上面から前記配線層まで孔を形成する工程とを含み、前記積層膜を形成する工程において、前記孔の底面に相当する前記配線層、前記孔の側壁に相当する前記絶縁層および前記絶縁層の上面に、前記積層膜を形成し、前記積層膜の側面を露出させる工程において、前記孔の側壁に相当する前記絶縁層に形成された前記積層膜の側面を露出するように、前記積層膜の一部をエッチングにより除去することが好ましい。
このような構成により、複数のメモリが平面状に形成される半導体メモリにおいて、露出した積層膜の側面に突起および絶縁被覆を同時に形成することができる。
また、前記積層膜は、前記反応性伝導材料および前記非反応性伝導材料のうちの一方の両面に、前記反応性伝導材料および前記非反応性伝導材料のうちの他方が形成された３層構造であることが好ましい。
このような構成により、露出した積層膜の側面に少なくとも１つの突起を形成することができる。
また、前記半導体層は、抵抗変化膜であることが好ましい。
このような構成により、ＲｅＲＡＭにおいて、抵抗変化膜と接する対向電極の側面に突起および絶縁被覆を同時に形成することができる。
また、前記半導体層は、トンネル絶縁膜であり、前記対向電極は、強磁性体であることが好ましい。
このような構成により、ＭＲＡＭにおいて、トンネル絶縁膜と接する対向電極である強磁性体の側面に突起および絶縁被覆を同時に形成することができる。
また、前記反応性電気伝導材料は、アルミニウム、銅、およびマグネシウムのうちの少なくとも１つの金属、またはアルミニウム、銅、およびマグネシウムの少なくとも１つを含む合金、または前記合金がドープされた単結晶シリコンおよび多結晶シリコンのうちの少なくとも１つであることが好ましい。
このような構成により、反応性電気伝導材料の側面に、位置関係を整合させつつ容易に絶縁物を形成することができる。
また、前記非反応性電気伝導材料は、白金、金、または銀のうちの少なくとも１つであることが好ましい。
このような構成により、絶縁物形成処理を行っても非反応性電気伝導材料は変化しないので、反応性電気伝導材料の側面に、位置関係を整合させつつ容易に突起を形成することができる。
また、前記絶縁物形成処理は、酸化処理であり前記非反応性電気伝導材料は、ルテニウム、亜鉛、錫、チタン、酸化ルテニウム、酸化亜鉛、酸化錫、酸化チタン、および酸化インジウム錫のうちの少なくとも１つであることが好ましい。
このような構成により、絶縁物形成処理として酸化処理を行っても非反応性電気伝導材料は酸化されないので、反応性電気伝導材料の側面に、位置関係を整合させつつ容易に突起を形成することができる。
また、前記絶縁物形成処理は、酸素プラズマ処理または酸素元素を含む化学物質雰囲気中での加熱処理であることが好ましい。
また、前記絶縁物形成処理は、液体酸化剤との接触処理または窒素プラズマ処理であることが好ましい。
このような構成により、積層膜の側面に容易に突起および絶縁被覆を同時に形成することができる。
本発明によれば、消費電力を低減し、素子特性のばらつきを抑制した半導体メモリ装置の製造方法を提供することができる。
図１は、実施の形態１におけるＲｅＲＡＭのメモリセルの概略構成図である。 図２は、実施の形態１におけるメモリセルの製造工程を説明するフローチャートである。 図３（ａ）〜（ｃ）は、実施の形態１におけるメモリセルの製造工程を示す図である。 図４（ａ）（ｂ）は、実施の形態１におけるメモリセルの製造工程を示す図である。 図５（ａ）（ｂ）は、実施の形態１におけるメモリセルの製造工程を示す図である。 図６（ａ）（ｂ）は、実施の形態１におけるメモリセルの製造工程を示す図である。 図７は、酸素プラズマ処理時間とアルミニウムの側面の後退量の関係を示す図である。 図８（ａ）（ｂ）は、実施の形態１におけるメモリセルの製造工程を示す図である。 図９は、実施の形態１におけるメモリセルの製造工程を示す図である。 図１０は、実施の形態２におけるメモリセルの製造工程を説明するフローチャートである。 図１１（ａ）〜（ｃ）は、実施の形態２におけるメモリセルの製造工程を示す図である。 図１２（ａ）（ｂ）は、実施の形態２におけるメモリセルの製造工程を示す図である。 図１３（ａ）（ｂ）は、実施の形態２におけるメモリセルの製造工程を示す図である。 図１４は、実施の形態２におけるメモリセルの製造工程を示す図である。 図１５は、実施の形態３におけるメモリセルの製造工程を説明するフローチャートである。 図１６（ａ）〜（ｃ）は、実施の形態３におけるメモリセルの製造工程を示す図である。 図１７（ａ）〜（ｃ）は、実施の形態３におけるメモリセルの製造工程を示す図である。 図１８は、実施の形態３における露出した積層膜の側面を示す上面図である。 図１９（ａ）（ｂ）は、実施の形態３におけるメモリセルの製造工程を示す図である。 図２０（ａ）〜（ｃ）は、実施の形態３におけるメモリセルの製造工程を示す図である。 図２１は、従来技術におけるＲｅＲＡＭの構造を示す概略構成図である。 図２２は、従来技術におけるノンポーラ型のＲｅＲＡＭの動作特性を示す図である。 図２３は、従来技術におけるバイポーラ型のＲｅＲＡＭの動作特性を示す図である。 図２４は、従来技術におけるＭＲＡＭの構造を示す図である。
以下、本発明の実施の形態について図面に基づいて説明する。なお、本発明について、以下の実施の形態および添付の図面を参照しながら説明を行うが、これは例示を目的としており、本発明がこれらに限定されることを意図しない。
（実施の形態１）
実施の形態１では、電極の側面に抵抗変化膜が配置されたＲｅＲＡＭの製造の場合について、図１〜図９を用いて説明する。なお、これらの図は、各要素の位置関係を示すための図であり、厚みや長さの比については一定ではない。また、基板面内には通常複数のメモリセルが形成されるが、図３〜図９は、そのうちの一つのセル近傍の断面を示している。
図１は、ＲｅＲＡＭのメモリセルの概略構成図である。ＲｅＲＡＭ等の半導体メモリは、各メモリセルを駆動するための回路が必要である。これらは通常のＣＭＯＳプロセス等で作製された半導体集積回路を用いることができる。メモリセルと駆動回路は、それぞれ別の基板に作製した後に配線して接続することも可能であるが、同一基板上に集積したほうが動作速度や製造効率の点で有利である。そこで、ここでは、図１に示すように、同一基板上に複数のメモリセルを作製する場合を例にとる。メモリセルと駆動回路は、同一基板上に並べて配置することも可能であり、また駆動回路の上にメモリセルを積層することも可能である。ここでは、後者を例に説明する。なお、本実施の形態は、メモリセルと駆動回路の相対位置とは無関係に可能である。
ＲｅＲＡＭのメモリセルは、駆動回路（図示せず）を有する基板５００上に形成され、図１に示すように、層間絶縁層６０１の所定の位置に、半導体層である抵抗変化膜９０１と、対向電極であるＰｔ９０２およびＷ９０３を有している。また、層間絶縁層６０１の下方には、電極となる積層膜５０６（図８（ｂ）参照）が形成され、積層膜５０６とＰｔ９０２により抵抗変化膜９０１が挟まれた構成となっている。また、積層膜５０６は、基板５００と垂直方向に複数形成されており、対向電極であるＰｔ９０２を共通とする串刺状の複数のメモリセルが形成される構成となっている。
図２は、ＲｅＲＡＭのメモリセルの製造工程を説明するフローチャート、図３〜図９は、メモリセルの製造工程を示す図である。
駆動回路上にメモリセルを積層する場合、駆動回路が形成された基板５００の上層には絶縁層５０１（図３（ａ）参照）が形成されていることが好ましい。この絶縁層５０１は、一般的なＣＭＯＳプロセスの多層配線の層間絶縁膜として利用されているものを利用することができる。すなわち、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）等により形成したシリコン酸化膜や、ＢＰＳＧ（Ｂｏｒｏ−ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、多孔質シリカなどにより、絶縁層５０１を形成してもよい。これらの形成方法も、一般的なＣＭＯＳプロセスの層間絶縁膜形成方法を用いればよい。たとえば、ＴＥＯＳやＢＰＳＧであれば化学的気相堆積法（ＣＶＤ法）を用いることができる。多孔質シリカはゾルゲル法等により形成可能である。
駆動回路に含まれるゲートや配線などの突起のため、基板５００の上の絶縁層５０１には、凹凸が生じることがある。過度の凹凸はメモリセルの形成を難しくするので、下記ＲｅＲＡＭ形成プロセスの前に、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）プロセス等を用いて絶縁層５０１を平坦化しておくことが望ましい。
本実施の形態では、すでに駆動回路が形成され、絶縁層５０１が堆積され、平坦化が終了した時点から、その上にＲｅＲＡＭのセルを作製するプロセス部分について説明する。
まず、図３（ａ）に示すように、駆動回路が形成された基板５００上の絶縁層５０１の上に、エッチングストップ層５０２を形成する（ステップＳ１０２）。これは、後述する積層膜５０６の側面を露出させるためのエッチング工程において、エッチングが基板５００まで到達し、そこに存在する駆動回路を破壊することのないように、駆動回路が形成された基板５００と積層膜５０６の間でエッチングを停止させるための層である。これは、駆動回路とメモリセルを積層するために必要になるものであり、積層を行わない場合には不要である。その場合には、次の絶縁層５０３の形成から始めてよい。
エッチングストップ層５０２でエッチングを停止させるには、能動的方法と、受動的方法の二つの方法がある。
能動的方法とは、エッチングがエッチングストップ層５０２に到達したことを検出し、エッチングを停止する方法である。この方法の場合、エッチングストップ層５０２には、エッチングがエッチングストップ層５０２に到達したことを検出できるようにする機能が求められる。これは、エッチングされる積層膜５０６にほとんど含まれない元素を含む材料によりエッチングストップ層５０２を形成することで実現できる。
エッチングがエッチングストップ層５０２に到達すると、その元素が雰囲気中に現れる。これをプラズマ発光分光や四重極質量分析計などにより検出すれば、その情報を元にエッチングストップ層５０２でエッチングを停止することができる。半導体工場で用いられているドライエッチング装置の多くには、エンドポイントモニターと称してこのような特定元素検出装置が装備されており、その信号を元に自動でエッチングを停止する機能が与えられている。
たとえば、積層膜５０６が窒素を含まない場合にはシリコン窒化膜が、リンを含まない場合にはリンをドープした多結晶シリコンが、ホウ素を含まない場合にはホウ素をドープした多結晶シリコンがエッチングストップ層５０２として利用できる。もちろん、これら以外の材料を積層膜として利用しても良い。
受動的方法の場合は、積層膜５０６のエッチングに必要な時間が、基板５００の面内や基板ごとにばらついたとしても、その最長の時間プロセスを行ったとしても、エッチングが半導体集積回路層に到達することがないように、十分な厚みをもつ層をエッチングストップ層５０２として利用する。この十分な厚みは、以下のように求めることができる。すなわち、積層膜のエッチングにおいて、最も早くエッチングが完了する時間をｔ１、最も遅くエッチングが完了する時間をｔ２とする。エッチングストップ層は、最長ｔ２−ｔ１の長さエッチングにさらされることになる。エッチングストップ層５０２が単位時間あたりにエッチングされる量をＡとすると、エッチングストップ層５０２の膜厚がＡ×（ｔ２−ｔ１）以上であれば、時刻ｔ２にエッチングを停止することで目的を達成することができる。
この方法であれば、エッチングストップ層５０２の材質を、積層膜５０６の材質と重なるように選択することもできる。すなわち、積層膜５０６中にシリコン酸化膜が含まれていたとしても、エッチングストップ層５０２にシリコン酸化膜を用いても良い。もちろん、エッチングストップ層５０２に含まれない材質を選んでも良い。なお、この方法では、単位時間にエッチングされる量Ａが少ないほど、必要な膜厚が小さくなる。したがって、アルミナやシリコン窒化膜といったエッチングされにくい材質を用いたほうが膜厚を小さくすることができる。なお、上記Ａやｔ１、ｔ２は積層膜５０６の材質や膜厚、エッチング条件や、エッチング装置の均一性、再現性などに依存するので、これらの値を前もって実験やシミュレーション等により求めておくことが望ましい。
なお、本実施の形態では、エッチングストップ層５０２としてシリコン窒化膜を利用し、能動的方法によりエッチングを停止する場合を例にとり説明する。
このシリコン窒化膜は、化学的気相堆積法（ＣＶＤ法）などにより堆積することができる。
次に、図３（ｂ）に示すように、エッチングストップ層５０２の上に、絶縁層５０３を堆積する（ステップＳ１０３）。絶縁層５０３は、通常の半導体集積回路で用いられる層間絶縁膜と同じ材料でよい。たとえば、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）、ＢＰＳＧ（Ｂｏｒｏ−ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、多孔質シリカ等が利用できる。エッチングストップ層５０２上に絶縁層５０３を堆積する方法は、通常の半導体集積回路で用いられる層間絶縁膜と同じプロセスでよい。たとえば、プラズマＣＶＤ法やスパッタリング法、ＬＰＣＶＤ法などの堆積プロセスが利用できる。
なお、この絶縁層５０３は、その下に位置する層（エッチングストップ層５０２を配置した場合にはその層、エッチングストップ層５０２を配置しない場合にはメモリセル作製プロセスを行う基板５００の最上層）が良好な絶縁性を有する場合には省略することができる。
次に、図３（ｃ）に示すように、絶縁層５０３の上に、少なくとも２種類の伝導材料からなる積層膜５０６を積層する（ステップＳ１０４）。積層膜５０６は、反応性伝導材料５０４と、非反応性伝導材料５０５とを積層した構成であり、メモリセルにおいて、抵抗変化膜９０１に接触する電極となる。反応性伝導材料５０４は、酸化処理または窒化処理により化学反応を起こし、絶縁物に変化する材料であり、非反応性伝導材料５０５は、酸化処理または窒化処理により化学反応を起こさず絶縁物に変化しない材料である。
後述する絶縁物８０１を形成する「選択的絶縁物形成プロセス」において、絶縁物８０１に変化する化学反応を起こす材料から少なくとも１つの反応性伝導材料５０４を選択する。また、絶縁物８０１を形成する選択的絶縁物形成プロセスにおいて、絶縁物に変化する化学反応を起こさない材料から少なくとも１つの非反応性伝導材料５０５を選択する。なお、積層する反応性伝導材料５０４、非反応性伝導材料５０５は、各々１種類でなくともよく、たとえば、反応性伝導材料５０４が２種類からなり、非反応性伝導材料５０５が１種類の３種類の伝導材料からなるものでも良い。
前述の反応性伝導材料５０４は、３つの特性を有することが求められる。１つ目は、１）選択的絶縁物形成プロセスにおいて、反応性伝導材料５０４の一部が絶縁物８０１に変化する化学反応を起こすことである。２つ目は、２）その化学反応により反応性伝導材料５０４の一部が絶縁物８０１に変化し、反応性伝導材料５０４の体積が小さく（以下、「消費」という。）なることである。３つ目は、３）反応性伝導材料５０４のうち化学反応を起こさなかった部分が、電気伝導性を有することである。
ここでは、絶縁物８０１を生成する反応性伝導材料５０４としてアルミニウム（Ａｌ）を、絶縁物８０１を生成しない非反応性伝導材料５０５として白金（Ｐｔ）を例にとり、説明する。
アルミニウムは極めて酸化しやすい金属である。酸素プラズマなどの酸化雰囲気中にアルミニウムがおかれると、容易に酸化反応を起こし、その表面はＡｌ２Ｏ３等の酸化アルミニウムに変化する。
酸化アルミニウムは、良質な絶縁性を有する。アルミニウムの酸化反応は、アルミニウムを消費しつつ、表面に強固で平滑な酸化アルミニウムを形成するが、形成された酸化アルミニウムより下層は、アルミニウムのまま残されるのが特徴である。この酸化されなかったアルミニウム部分は良好な伝導性を有する。
一方、Ｐｔは、アルミニウムと対照的に非常に酸化されにくい。酸素プラズマ雰囲気下にＰｔがおかれても、Ｐｔは酸化反応を起こさず、伝導性を保ち続ける。
したがって、選択的絶縁物形成プロセスを酸素プラズマ処理とすれば、アルミニウムとＰｔはそれぞれ反応性伝導材料５０４、非反応性伝導材料５０５として上記条件を満たす。
なお、本実施の形態は、反応性伝導材料５０４であるアルミニウムおよび非反応性伝導材料５０５であるＰｔに酸素プラズマによる酸化処理を行う組み合わせに限らず、別の材料やプロセスの組み合わせでも可能である。本実施の形態の条件を満たすプロセスと材料は、たとえば以下のような手順で見出すことができる。
まず、伝導性を有する材料で、その化合物が絶縁体に変化する材料を見つける。伝導性の材料から絶縁性の化合物に変化する化学反応を起こすプロセスが、選択的絶縁物形成プロセスの候補となる。そこで、次に、その化学反応を起こす具体的なプロセスを見つける。最後に、候補に挙げた化学反応プロセスにおいて、絶縁物に変化しない非反応性伝導材料５０５を見つける。このような材料が見つかれば、候補としてあげた反応性伝導材料、化学反応を起こすプロセス、非反応性伝導材料を、それぞれ本実施の形態における反応性伝導材料、選択的絶縁物形成プロセス、非反応性伝導材料とする。
以下に具体例を挙げる。
まず、伝導性を有する材料で、その化合物が絶縁体に変化する反応性伝導材料５０４の例を挙げる。たとえば、本実施の形態中で挙げたアルミニウムに加えて、銅、マグネシウムなどの金属、Ａｌ−Ｓｉ−Ｃｕなどの前記金属を含む合金、それにドープされた単結晶または多結晶シリコン等は、伝導体であり、それらの酸化物または窒化物は絶縁物である。したがって、これらの材料は、本発明における反応性伝導材料５０４の候補となる。
次に、選択的絶縁物形成プロセスの例を挙げる。酸化であれば、上記実施の形態に挙げた酸素プラズマ処理以外にも、酸素やオゾン等酸素元素を含む化学物質雰囲気中での加熱処理や、次亜塩素酸ナトリウムや過酸化水素、重クロム酸カリウム等の液体酸化剤との接触などによっても起こすことができる。窒化であれば、窒素プラズマ処理や窒素雰囲気下での加熱処理などによって起こすことができる。これらプロセスが選択的絶縁物形成プロセスの候補となる。
最後に、化学反応プロセスにおいて絶縁物に変化しない非反応性伝導材料５０５の例を挙げる。このような非反応性伝導材料５０５は、大きく分けて、１）候補に挙げた化学反応プロセスにおいて化学変化を起こさないもの、２）候補に挙げた化学反応における生成物が伝導性をもつもの、３）候補に挙げた化学反応における生成物のうち伝導性をもつもの、の３種類がある。
１）の非反応性伝導材料５０５は、化学反応性の乏しさから候補に挙げた化学反応プロセスにおいて化学反応を起こさないために絶縁物８０１を生成しない。上記実施の形態に挙げたＰｔはその代表である。Ｐｔ以外に、たとえば金や銀は、ほとんどの酸化プロセスや窒化プロセスでも化学反応を起こさないために、酸化プロセスであっても窒化プロセスであっても本実施の形態に用いることができる。
２）の非反応性伝導材料５０５は、たとえ化学反応を起こしても、その生成物が伝導性をもつならば、絶縁物８０１が形成されないということを利用するものである。このような材料と化学反応の組み合わせとしては、ルテニウムや亜鉛や錫、チタンなどと、任意の酸化プロセスの組み合わせを挙げることができる。なぜならば、これらの酸化物は伝導性を有するからである。
３）の非反応性伝導材料５０５は、ある化学反応の生成物は、その化学反応により伝導性に変化を生じないということを利用するものである。たとえば、酸化ルテニウムや酸化亜鉛、酸化錫、酸化チタン、酸化インジウムスズ（ＩＴＯ）などの伝導材料は、酸化プロセスにさらしても、それ以上の化学変化を生じない。したがって、絶縁物を生成することもない。このように、非反応性伝導材料５０５が酸化物である場合には、選択的絶縁体形成プロセスに任意の酸化プロセスを用いることができる。
この反応性伝導材料５０４、非反応性伝導材料５０５の積層において、絶縁物８０１を形成しない非反応性伝導材料５０５の膜厚が、メモリセルにおいて抵抗変化膜９０１に接触する電極の突起の幅となり、積層膜５０６（反応性伝導材料５０４および非反応性伝導材料５０５）の厚みの合計が電極の幅となる。そこで、形成したい突起の幅とメモリセルの電極の幅とを考慮して、反応性伝導材料５０４、非反応性伝導材料５０５の厚みを決定する。
電界集中を効果的に生じさせ、電流位置を正確に決定するためには、絶縁物８０１を形成しない反応性伝導材料５０４の厚みは１００ナノメートル以下、望ましくは数ナノメートルとしておくことが好ましい。また、セル全体の電気抵抗をあまり大きくしすぎないために、積層膜５０６（反応性伝導材料５０４および非反応性伝導材料５０５）の厚みは数十ナノメートル以上、望ましくは１００ナノメートル以上としておくことが望ましい。
なお、各積層膜５０６において、反応性伝導材料５０４および非反応性伝導材料５０５は一層ずつでなくともよく、それぞれ多層であってもよい。また、積層する反応性伝導材料５０４および非反応性伝導材料５０５は、各々１種類でなくともよく、たとえば、反応性伝導材料５０４が２種類の伝導材料からなり、非反応性伝導材料５０５が１種類の伝導材料からなる３種類以上の伝導材料を積層してもよい。その場合、選択的絶縁物形成プロセスにおいて絶縁物８０１を生成する化学反応を起こす材料が少なくとも１種類、絶縁物８０１を生成する化学反応を起こさない材料が少なくとも１種類含まれていればよい。また、反応性伝導材料５０４および非反応性伝導材料５０５のうちの一方または双方に属する材料が複数含まれても良い。
ここでは、反応性伝導材料５０４としてアルミニウムを５０ナノメートル、非反応性伝導材料５０５としてＰｔ層を５ナノメートル、その上に更に反応性伝導材料５０４としてアルミニウムを５０ナノメートル積層した場合を例にとる。
これら反応性伝導材料５０４、非反応性伝導材料５０５の積層は、スパッタリングや蒸着、メッキ、ＣＶＤプロセス等の堆積プロセスにより、各反応性伝導材料５０４、非反応性伝導材料５０５の堆積を順次行うことにより行うことができる。これら積層膜５０６（反応性伝導材料５０４および非反応性伝導材料５０５）の堆積プロセスは、半導体素子の電極形成などに広く用いられているものであり、ナノメートルの精度で膜厚を均一に再現性良く形成することも従来の技術で行うことができる。
次に、図４（ａ）に示すように、積層膜５０６（反応性伝導材料５０４および非反応性伝導材料５０５）の上に層間絶縁層６０１を堆積する（ステップＳ１０５）。層間絶縁層６０１は、複数積層される積層膜５０６の間の絶縁をとるために配置される層である。その材料は、従来の半導体の多層配線の層間絶縁層として用いられるものと同様のものを用いることができる。たとえば、ＴＥＯＳによる酸化膜やＢＰＳＧ、多孔質シリカ等を用いることができる。また、その堆積プロセスも、半導体の多層配線の層間絶縁層の形成プロセスを用いることができる。
ここでは、ＣＶＤによりＴＥＯＳから生成する層間絶縁層６０１を１００ナノメートル程度堆積する場合を例にとる。この積層膜５０６（反応性伝導材料５０４および非反応性伝導材料５０５）と層間絶縁層６０１との堆積を、積層したいセルの数だけ繰り返す。つまり、２つの層間絶縁層６０１により挟まれた積層膜５０６が１つのメモリセルにおける電極となる。したがって、図４（ａ）に示す半導体メモリは、基板５００に対して垂直方向に３つのセルが形成される製造方法を示している。なお、この繰り返しは必須ではなく、積層膜５０６と層間絶縁層６０１がそれぞれ１層ずつでもよい。
次に、エッチングにより積層膜５０６（反応性伝導材料５０４および非反応性伝導材料５０５）に孔を形成し、積層膜５０６の側面、つまり、反応性伝導材料５０４、非反応性伝導材料５０５の積層方向と平行な面を露出させる（ステップＳ１０６）。図４（ｂ）に示すように、エッチングを行わない部分にだけレジストマスク６０２が残るように、フォトリソグラフィーまたは電子ビームリソグラフィーを行う。その後、図５（ａ）および図５（ｂ）に示すように、絶縁層５０３、各層間絶縁層６０１、各反応性伝導材料５０４、非反応性伝導材料５０５を貫くようにドライエッチングまたはウェットエッチングを行い、積層膜５０６の側面を露出させる。なお、図５（ａ）はエッチング後、セルを基板上面から見た図であり、図５（ｂ）は線Ｘ−Ｘ’に沿った断面図である。
本実施の形態では、ドライエッチングにより孔を形成し、その孔内部の側壁に積層膜５０６の側面を露出させる場合を例示している。ただし、側面露出の方法は孔形成である必要はなく、積層膜５０６に溝を形成することにより、溝の側壁として積層膜の側面が露出する方法でもよいし、柱状に積層膜５０６が残るようにエッチングを行い、その外側に積層膜５０６の側面が露出するようにしてもよい。
なお、本実施の形態では能動的にエッチングストップを行う場合を取り上げているため、ドライエッチングの最中にプラズマ発光分光測定等を行い、窒素が検出された時点でエッチングを停止する。もちろん、受動的なエッチングストップを行っても良い。
次に、図６（ａ）および図６（ｂ）に示す選択的絶縁物形成プロセスを行う（ステップＳ１０７）。図６（ａ）は、選択的絶縁物形成プロセスにより絶縁物８０１が形成された後のメモリセルの断面図であり、図６（ｂ）は、一つの電極の側面付近の拡大図である。
「選択的絶縁物形成プロセス」とは、先に説明したように、側面が露出している反応性伝導材料５０４、非反応性伝導材料５０５のうち、反応性伝導材料５０４は、化学反応により側面に絶縁物８０１を形成するが、非反応性伝導材料５０５は、絶縁物を形成する化学反応を起こさないプロセスである。つまり、反応性伝導材料５０４の側面に選択的に絶縁物８０１が形成されるプロセスのことである。
なお、選択性の他に、絶縁物８０１を形成する化学反応が化学反応を起こす反応性伝導材料５０４を消費、つまり、反応性伝導材料５０４の体積を減少させるプロセスであること、反応性伝導材料５０４のうち化学反応を起こさなかった部分が伝導性をもつこと、の条件を満たすように、酸化処理または窒化処理のプロセスを選択する。
本実施の形態では、これら条件を満たすプロセスとして、酸素プラズマ処理を利用する場合について説明する。プラズマ処理は、従来の半導体プロセスにおいて、ドライエッチングやレジスト除去などの目的で、広く用いられている。特に、レジスト除去においては標準的手法である。
アルミニウムを酸素プラズマ暴露すると、その表面で酸化アルミニウムの生成反応が生じる。酸化アルミニウムは良好な絶縁特性をもつ絶縁物である。一方、Ｐｔは非常に酸化しにくい金属であり、Ｐｔを酸素プラズマ等の酸化雰囲気下においても、酸化されない。したがって、Ｐｔ表面には絶縁膜形成は行われない。したがって、酸素プラズマ処理は選択性の条件を満たす。
また、酸化アルミニウム生成の過程において、アルミニウムが消費されるので第２の条件も満たされる。更に、酸化アルミニウム生成反応は表面から進行し、反応が生じていない内部は伝導性を有する金属アルミニウムのままとなるので第３の条件も満たされる。したがって、酸素プラズマ処理は、選択的絶縁膜形成プロセスとしての条件をすべて満たす。
酸素プラズマによるアルミニウムからの酸化アルミニウム生成プロセスについては、非特許文献（Ｆｕ−Ｈｓｉｎｇ Ｊｕら著２００８年刊行 Ｔｈｉｎ Ｓｏｌｉｄ Ｆｉｌｍｓ ５１６巻、１８７１ページ）などに詳しい記載がある。この非特許文献に記載があるように、アルミニウム酸化のための酸素プラズマ処理は、従来のドライエッチング装置と同様の装置で、原料ガスを酸素とするだけで実施することができる。つまり、雰囲気制御が可能な真空容器内に基板を保持し、基板を加熱し、プラズマ原料ガス（ここでは酸素）を容器に導入し、高周波加熱等により原料ガスをプラズマ化し、基板にプラズマを暴露させることで実施できる。また、磁場を印加した状態でプラズマを形成するＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）プラズマ処理構成を行っても良い。
選択的絶縁物形成プロセスを行うと、反応性伝導材料５０４の側面に、酸素プラズマ処理時間に応じた厚みの絶縁物８０１が形成される。この絶縁物８０１を形成する化学反応により、反応性伝導材料５０４が消費されるので、処理時間に応じて反応性伝導材料５０４の側面の位置が元の側面の位置より後退することになる。
図６（ｂ）に示すように、絶縁物８０１の厚み８０２と、反応性伝導材料５０４の側面の後退量８０３は、化学反応により定まる比例関係が存在する。アルミニウムの酸化プロセスを例にとれば、消費されるアルミニウム（反応性伝導材料５０４）の単位体積あたり、その１．３倍の体積の酸化アルミニウム（絶縁物８０１）が生成される。逆にいうと、生成した酸化アルミニウムの約０．８倍の厚みだけ、アルミニウムの側面の位置が後退する。つまり、アルミニウムの酸化プロセスの場合は、反応性伝導材料５０４の側面の後退量８０３は、絶縁物８０１の厚み８０２の０．８倍である。なお、この比例係数は、化学反応の種類ごとに異なる。
図７は、酸素プラズマ処理時間とアルミニウムの側面の後退量の関係を示す図である。図７には、基板温度５５０℃、周波数１３．５６ＭＨｚ、強度４００Ｗの酸素プラズマ暴露における処理時間と、アルミニウム端面の後退量の関係を示している。このように、酸素プラズマ処理により、アルミニウム端面が処理時間に応じた分だけ後退する。
上記したプロセスにより、反応性伝導材料５０４の露出した側面に、絶縁物８０１の形成が行われる。絶縁物８０１の形成は、反応性伝導材料５０４が複数形成されている場合、複数のすべての反応性伝導材料５０４の露出している側面に行われる。したがって、選択的絶縁物形成プロセス完了時点で、すべての反応性伝導材料５０４の側面は、絶縁物８０１で被覆されている。
絶縁物８０１を形成するための化学反応は、反応性伝導材料５０４の露出した側面から開始し、時間と共に反応が進行する。この化学反応において反応性伝導材料５０４が消費されるので、化学反応の進行と共に、反応性伝導材料５０４の側面が後退する。
一方、非反応性伝導材料５０５では、選択的絶縁膜形成プロセスにおいても絶縁物を生成する化学反応が起こらないので、その側面はプロセス前の位置にとどまる。
このように、選択的絶縁膜形成プロセスを行うと、化学反応を起こす反応性伝導材料５０４の側面が後退するのに対し、化学反応を起こさない非反応性伝導材料５０５の側面は後退しないため、相対的に非反応性伝導材料５０５の側面が突出し、突起８０４が形成される。
つまり、このプロセスにおいて、反応性伝導材料５０４および非反応性伝導材料５０５からなる電極に突起８０４が形成される。
また、化学反応を起こした反応性伝導材料５０４の側面には絶縁物８０１が生じ、化学反応を起こさなかった非反応性伝導材料５０５の側面には絶縁物８０１は生じない。つまり、突起８０４が絶縁物８０１で被覆されることはない。
つまり、本発明の方法では、電極の突起８０４の形成と、絶縁物８０１の生成による選択的絶縁被覆とが同時に行われ、かつ、絶縁被覆である絶縁物８０１は、突起８０４以外の部分に形成されることとなり、その位置関係が完全に整合した状態となる。
（制御性）
次に、突起８０４の制御性について説明する。特に、突起８０４の側面の後退量８０３を制御することについて説明する。
本発明により形成される電極の突起８０４は薄板状であり、突起の幅は非反応性伝導材料５０５の膜厚に一致する。また、突起８０４が形成される位置は、積層した非反応性伝導材料５０５の位置に一致する。また、絶縁被覆である絶縁物８０１が形成される位置は、反応性伝導材料５０４の位置に一致する。
このように、反応性伝導材料５０４、非反応性伝導材料５０５の各層の膜厚を規定することにより、電極の突起８０４および絶縁被覆である絶縁物８０１が形成される位置および幅を制御することができる。
先に述べたように、反応性伝導材料５０４、非反応性伝導材料５０５によって構成される積層膜５０６の膜厚の制御は、スパッタリングやＣＶＤを用いることにより、ナノメートルの精度で行うことができる。したがって、本発明の方法を用いれば、数ナノメートルの幅の電極の突起８０４を、再現性良く、位置と幅を制御した状態で形成することができる。また、絶縁被覆である絶縁物８０１についても同様に、被覆位置を制御して形成することができる。
電極の突起８０４の長さ（突出量）は、反応性伝導材料５０４の側面の後退量８０３と一致する。反応性伝導材料５０４の側面の後退量８０３は、絶縁層形成化学反応の反応量に比例する。たとえば、アルミニウムの酸化による酸化アルミニウム生成反応においては、消費されるアルミニウムの単位体積あたり、その１．３倍の体積の酸化アルミニウムが生成される。逆にいうと、生成した酸化アルミニウムの０．８倍の長さだけ、アルミニウムの側面が後退することになる。
絶縁層形成化学反応量は、化学反応時間に対する単調増加関数となる。したがって、化学反応時間を制御することにより、電極の突起８０４の側面の後退量８０３を制御することができる。図７には、基板温度５５０℃、プラズマ強度４００Ｗにおける、化学反応時間とアルミニウムの側面の後退量の関係を示している。たとえば、アルミニウムの側面を１０ナノメートル後退させる、すなわち１０ナノメートルの長さ（突出量）の電極の突起８０４を形成するためには、８分間の処理を行えばよい。
物理的接触を必要とするＣＭＰプロセスとは異なり、スパッタリング等の堆積プロセスや、酸素プラズマによる酸化プロセス等は、ウェハ面内の均一性およびウェハ間の再現性を得やすいプロセスである。したがって、本発明の方法であれば、微細な突起および部分的絶縁被覆を再現性良く形成することができる。
このように、本発明の方法では、反応性伝導材料５０４および非反応性伝導材料５０５の膜厚と、選択的絶縁物形成プロセスのプロセス条件および時間制御により突起の長さ（突出量）を再現性良く制御することが可能になる。
このように選択的絶縁物形成処理を行った後、図８（ａ）に示すように、突起８０４が形成された積層膜５０６の側面に対し、抵抗変化膜９０１の堆積を行う（ステップＳ１０８）。ＲｅＲＡＭのメモリとして機能する抵抗変化膜９０１の材料としては、ＴｉＯ２、ＮｉＯ、ＳｒＴｉＯ３、Ｃｕ２Ｏなどが知られている。本実施の形態においては、抵抗変化膜９０１の材料の選択に別段制限はない。これらの抵抗変化膜９０１の堆積は、スパッタリングやＣＶＤ等で行うことができる。
次に、図８（ｂ）に示すように、対向電極となるＰｔ９０２、Ｗ９０３の堆積を行う（ステップＳ１０９）。抵抗変化メモリ（ＲｅＲＡＭ）として良好な動作を示す電極材料であれば、本実施の形態はその材料選択に制限は与えない。たとえば、Ｐｔなどを選択することができる。Ｐｔの堆積は、スパッタリングやＣＶＤ等で可能である。また、抵抗変化材料に接触する部分のみＰｔとし、その後ろにＡｌやＣｕ、タングステン（Ｗ）等の別の金属材料を配しても良い。図８（ｂ）では、Ｐｔ９０２を堆積した後、Ｗ９０３で埋め込みを行った場合を図示した。このような構成とすることにより、材料のコストを下げることができる。
以上のプロセスにより、電極に突起を有し突起以外の部分が絶縁被覆された複数の電極と、１つの対向電極とによって抵抗変化膜が挟まれた串刺状の抵抗変化型メモリセルが完成する。
完成したメモリセルに対して、図９に示すように、絶縁層１００２と配線１００１の形成を行い、基板５００に形成されている駆動回路と接続すれば（ステップＳ１１０）、集積メモリが完成する。絶縁層１００２の形成は、通常の半導体集積回路作製に用いられている手法、すなわちＴＥＯＳを用いたＣＶＤ法による酸化膜堆積や、ゾルゲル法による多孔質シリカ堆積等で行うことができる。また、配線１００１も通常の半導体集積回路作製に用いている手法、すなわち、スパッタリング法等やＣＶＤ法等により、アルミニウムや銅、タングステン等の堆積を行うことができる。なお、図９では、一つのセルに対する配線のみを図示したが、もちろん使用する各セルすべてに配線を行うこととしてもよい。
（実施の形態２）
実施の形態２では、本発明をＭＲＡＭの形成において実施する場合について、図１０〜図１４を用いて述べる。図１０は、ＭＲＡＭのメモリセルの製造工程を説明するフローチャートであり、図１１〜図１４は、メモリセルの製造工程を示す図である。これらの図も、各層の相対的位置関係を図示するためのものであり、厚みや長さの比は一定ではない。また、一つのセル近傍の断面を示しており、実際には複数のセルが同一基板内に形成されてもよい。
ＭＲＡＭの場合、抵抗変化が生じる原因は、ＲｅＲＡＭのような絶縁膜側の抵抗等の特性の変化ではなく、半導体層であるトンネル絶縁膜を挟んで両面に形成された電極を構成する強磁性体の特性の変化である。たとえば、一方の電極を固定磁化電極として磁化の向きを固定しておき、他方の電極を可変磁化電極として磁化の向きを反転させることで、情報の書き換えを行う。このようなＭＲＡＭにおいても、電極となる積層膜の側面に突起および絶縁被覆が形成されたメモリセルの構成は有効である。
スピン注入式ＭＲＡＭにおいて、トンネル絶縁膜の抵抗変化は、電極を通過する電荷の角運動量により生じる。このとき、電極を通過する電荷の角運動量が揃っているほど、電極は磁化反転を生じやすくなる。角運動量のうち、軌道角運動量成分は電荷がどのような方向に移動するかにより異なる。電極の突起を覆ってトンネル絶縁膜が配置されるＭＲＡＭでは、電荷の移動経路は一の電極の突起と他の電極（対向電極）を結ぶ直線方向に限定される。そのため、電荷の軌道角運動量のばらつきが抑えられ、磁化反転が生じやすくなる。以下に、本実施の形態におけるＭＲＡＭの構造および製造方法について説明する。
ＭＲＡＭの場合でも、セルの駆動のための駆動回路（半導体集積回路）が必要である。ＲｅＲＡＭ同様、ＭＲＡＭのメモリセルと駆動回路は、それぞれ別の基板に作製した後に配線して接続することも可能であるが、同一基板上に集積したほうが、性能と生産効率の点で有利である。本実施の形態でも、同一基板上に集積する場合を例に説明する。
前記駆動回路は、シリコン基板上に通常のＣＭＯＳプロセス等の半導体集積回路プロセスで作製することができる。ＭＲＡＭのセルは、この半導体集積回路が形成された上に堆積された絶縁層の上に形成することができる。もちろん、ＭＲＡＭのセルを駆動回路上に積層することは必須ではない。ただし、量産性の観点から、積層することが好ましい。そこで、本実施の形態では、駆動回路（半導体集積回路）が形成された基板１２００に、絶縁層１２０１が堆積され、平坦化がなされた時点から、その上にＭＲＡＭのセルを作製するプロセス部分について説明する。絶縁層１２０１の形成および平坦化については、実施の形態１で説明した手順と全く同一であるので省略する。
まず、図１１（ａ）に示すように、駆動回路（半導体回路）を含む基板１２００上に形成された絶縁層１２０１の上に、エッチングストップ層１２０２を形成する（ステップＳ２０２）。エッチングストップ層１２０２は、後のドライエッチングにおいて、ＭＲＡＭの電極を形成する際に、エッチングが基板１２００まで到達し、そこに存在する半導体集積回路層まで破壊することのないように、エッチングを停止させるための層である。ここでは、実施の形態１と同様に、シリコン窒化膜をエッチングストップ層１２０２として用いて、能動的にエッチングを停止する場合を例にとる。
次に、図１１（ｂ）に示すように、このエッチングストップ層１２０２の上に、ＴＥＯＳ等を用いて絶縁層１２０３を堆積する（ステップＳ２０３）。なお、このエッチングストップ層１２０２の上の絶縁層１２０３は、エッチングストップ層１２０２が良好な絶縁性を有する場合には省略することができる。
次に、図１１（ｃ）に示すように、絶縁層１２０３の上に、少なくとも２種類の伝導材料からなる積層膜１２０６を積層する（ステップＳ２０４）。積層膜１２０６は、反応性伝導材料１２０４と、非反応性伝導材料１２０５とを積層した構成である。反応性伝導材料１２０４は、酸化処理または窒化処理により化学反応を起こし、絶縁物に変化する材料、非反応性伝導材料５０５は、酸化処理または窒化処理により化学反応を起こさず絶縁物に変化しない材料である。
後述する「選択的絶縁物形成プロセス」において、絶縁物１４０１を形成する化学反応を起こす材料から少なくとも１つの反応性伝導材料１２０４を選択する。また、同プロセスにおいて絶縁物１４０１を形成する化学反応を起こさない材料から少なくとも１つの非反応性伝導材料１２０５を選択する。たとえば、選択的絶縁物形成プロセスとして、酸素プラズマによる酸化処理を選択した場合、酸素プラズマにより酸化が進展する材料を反応性伝導材料１２０４、酸素プラズマにより酸化が進展しない材料を非反応性伝導材料１２０５として選択すればよい。なお、積層する反応性伝導材料１２０４、非反応性伝導材料１２０５は、各々１種類でなくともよく、たとえば、反応性伝導材料１２０４が２種類からなり、非反応性伝導材料１２０５が１種類の３種類の伝導材料からなるものでも良い。
反応性伝導材料１２０４は、３つの特性を有することが求められる。一つ目は、１）選択的絶縁物形成プロセスにおいて、反応性伝導材料１２０４の一部が絶縁物に変化する化学反応を起こすことである。２つ目は、２）その化学反応においてその材料が消費される、つまり、化学反応により一部が絶縁物に変化し、反応性伝導材料１２０４の体積が減少することである。３つ目は、３）反応性伝導材料１２０４のうち化学反応を起こさなかった部分が、電気伝導性を示すことである。ＭＲＡＭにおいても、たとえば、ＲｅＲＡＭの場合と同様にアルミニウムを用いることができる。
一方、非反応性伝導材料１２０５は、メモリセルをＭＲＡＭとして動作させるために、選択的絶縁物形成プロセスにおいて化学反応を起こさない性質の他に、強磁性体としての性質をもつ必要がある。したがって、この場合Ｐｔは利用不可である。
非反応性伝導材料１２０５としては、Ｐｔのように、そもそも酸素と化学反応を起こしにくい材料を選択することもできるが、逆にすでに酸素と反応している化合物、すなわち酸化物を利用しても良い。なぜならば、すでに酸素と反応しているために、酸素雰囲気下においてもそれ以上の反応が進展することがないからである。
酸化物からなる非反応性伝導材料１２０５は、容易に見つけることができる。マンガン系の酸化物の多くは、高いスピン偏極率をもつ強相関酸化物強磁性体となるため、ＭＲＡＭの強磁性電極として好適である。このような材料としては、ＭｎＯ２やＣａＲｕＯ３／ＣａＭｎＯ３超格子などを挙げることができる。この他にも、磁石として広く利用されているＭｎＦｅ２Ｏ４等のフェライトも、酸化物強磁性体である。
そこで、本実施の形態では、ＭｎＯ２を用いて本発明を実施する方法について述べる。電流集中効果を効果的に得るために、非反応性伝導材料１２０５の厚みを抑える必要がある。ただし、あまり薄くしすぎると、強磁性体としての良好な性質が得られない場合がある。ここではＭｎＯ２層の厚みを２０ナノメートルとした場合を例にとる。
化学反応を起こす反応性伝導材料１２０４は強磁性体である必要はないので、厚みを任意に選ぶことができる。この厚みはセル全体の電気抵抗に関係するため、電気抵抗を低く抑えるために数十ナノメートル以上、望ましくは１００ナノメートル以上としておくことが望ましい。
なお、反応性伝導材料１２０４、非反応性伝導材料１２０５は、一層ずつでなくともよく、それぞれ多層であってもよい。ここでは、反応性伝導材料１２０４としてアルミニウムを５０ナノメートル、非反応性伝導材料１２０５としてＭｎＯ２を２０ナノメートル、その上に更に反応性伝導材料１２０４としてアルミニウムを５０ナノメートル積層した場合を例示する。このようなナノメートルレベルの厚みの制御は、スパッタリングやＣＶＤなどの堆積プロセスにより容易に実施することができる。
次に、図１２（ａ）に示すように、積層膜１２０６（反応性伝導材料１２０４および非反応性伝導材料１２０５）の上に、層間絶縁層１３０１を堆積する（ステップＳ２０５）。たとえばＴＥＯＳを用いて酸化シリコン層を１００ナノメートル程度堆積する。この積層膜１２０６（反応性伝導材料１２０４および非反応性伝導材料１２０５）と層間絶縁層１３０１の堆積を、積層したいセルの数だけ繰り返す。
次に、積層膜１２０６（反応性伝導材料１２０４および非反応性伝導材料１２０５）の側面を露出させるためにエッチングを行う（ステップＳ２０６）。そのため、まずエッチングを行う部分を、フォトリソグラフィーまたは電子ビームリソグラフィー等により規定する。その後、図１２（ｂ）に示すように、絶縁層１２０３、各層間絶縁層１３０１、各反応性伝導材料１２０４、非反応性伝導材料１２０５を貫くようにドライエッチングまたはウェットエッチングを行い、積層膜１２０６（反応性伝導材料１２０４および非反応性伝導材料１２０５）の側面を露出させる。本実施の形態では、ドライエッチングにより孔を形成し、その孔の内部の側壁に積層膜１２０６（反応性伝導材料１２０４および非反応性伝導材料１２０５）を露出させる場合を例示している。ただし、側面の露出の方法は孔を形成する方法である必要はなく、積層膜１２０６に溝を形成することにより、溝の側壁として積層膜の側面が露出する方法でもよいし、柱状に積層膜１２０６が残るようにエッチングを行い、積層膜１２０６の側面が露出するようにしてもよい。
この孔形成過程により、図１２（ｂ）に示すように、孔の側壁に、積層された積層膜１２０６（反応性伝導材料１２０４および非反応性伝導材料１２０５）の側面が露出する。なお、図１２（ｂ）は、一つの孔の断面を図示したものであるため、図中の左側の積層膜と右側の積層膜は、実際には連続している。
次に、図１３（ａ）に示すように、選択的絶縁膜形成プロセスを行う（ステップＳ２０７）。これは、実施の形態１同様、積層した反応性伝導材料１２０４、非反応性伝導材料１２０５のうち、反応性伝導材料１２０４は、化学反応により側面に絶縁物１４０１を形成するが、非反応性伝導材料１２０５は、絶縁物１４０１を形成する化学反応を起こさないプロセスである。つまり、反応性伝導材料１２０４の側面に選択的に絶縁物１４０１が形成される。
ここでは、実施の形態１同様、酸素プラズマ処理を用いる場合を例にとる。なお、化学反応を起こす材料として実施の形態１と同様アルミニウムを用いているので、プロセス時間に対する後退量などは同じである。たとえば、１０ナノメートルの後退を行わせるには、基板温度５５０℃、周波数１３．５６ＭＨｚ高周波強度４００Ｗの酸素プラズマ処理で８分間の処理を行えばよい。
実施の形態１と同様、実施の形態２において、非反応性伝導材料１２０５は、酸化しない材料、または、すでに酸化されているためそれ以上酸化反応が進展しない材料を使用してもよい。
積層膜１２０６に対して選択的絶縁膜形成プロセスを行うと、化学反応を起こす反応性伝導材料１２０４の側面が後退するのに対し、化学反応を起こさない非反応性伝導材料１２０５の側面は後退しないため、相対的に非反応性伝導材料１２０５の側面が突出し、突起が形成される。
つまり、このプロセスにおいて、反応性伝導材料１２０４および非反応性伝導材料１２０５からなる電極に突起が形成される。
また、化学反応を起こした反応性伝導材料１２０４の側面には絶縁物１４０１が生じ、化学反応を起こさなかった非反応性伝導材料１２０５の側面には絶縁物１４０１は生じない。つまり、突起の形成と同時に電極の突起以外の部分への絶縁被覆も行われ、非反応性伝導材料１２０５に形成された突起が絶縁物１４０１で被覆されることはない。
実施の形態１同様、本発明で形成される突起は、その側面が絶縁物１４０１に被覆され、かつ、反応性伝導材料１２０４の側面が非反応性伝導材料１２０５の側面よりも後退した形状となる。
このように、積層膜１２０６の露出した側面に対して選択的絶縁化処理を行った後、図１３（ｂ）に示すように、トンネル絶縁膜１４０２の堆積を行う（ステップＳ２０８）。トンネル絶縁膜１４０２としては、たとえばＭｇＯを用いることができる。トンネル絶縁膜１４０２は、トンネル現象が十分生じるようにするため、１ナノメートル程度の厚みとする。これら絶縁膜はＭＢＥやスパッタリング等で形成することができる。
次に、図１４に示すように、対向電極の堆積を行う（ステップＳ２０９）。ＭＲＡＭとして機能させるためには、対向電極は、強磁性体である必要がある。ただし、この対向電極は、選択的絶縁化処理をうけないため、任意の強磁性体から選択することができる。たとえば、ＦｅやＣｏＦｅといった酸素雰囲気下で酸化する材料を選択しても良い。ここではＣｏＦｅの場合を例にとる。ＣｏＦｅの堆積はＭＢＥやスパッタリングで可能である。また、トンネル絶縁膜１４０２に接触する部分のみ強磁性体とし、その後ろにＡｌやＣｕ、Ｗ等の別の非磁性金属材料を配しても良い。図１４では、ＣｏＦｅ１５０１を堆積した後、Ｗ１５０２で埋め込みを行った場合を例示した。
ここまでのプロセスにより、トンネル絶縁膜１４０２を積層膜１２０６と強磁性体からなる対向電極であるＣｏＦｅ１５０１とで挟んだ、ＭＲＡＭメモリのセルが完成する。集積型メモリとしてこのセルを利用するためには、この後に配線工程などを行う必要があるが、これらについては実施の形態１を含む、一般の半導体回路で行われている工程であるために説明を省略する。
（実施の形態３）
実施の形態３では、電極と抵抗変化膜が基板に垂直な方向に積層され、複数のメモリが平面状に形成されるセル形式のＲｅＲＡＭの場合について、図１５〜図２０を用いて述べる。図１５は、ＲｅＲＡＭのメモリセルの製造工程を説明するフローチャートであり、図１６〜２０は、メモリセルの製造工程を示す図である。これらの図も、各層の相対的位置関係を示すためのものであり、厚みや長さの比は一定ではない。また、一つのセル近傍の断面のみを示しており、実際には複数のセルが同一基板内に形成されてもよい。
このセル形式の場合も、セル駆動のための駆動回路（半導体集積回路）が必要であり、それらはＲｅＲＡＭセル形成プロセスより前に、半導体基板上にＣＭＯＳプロセス等を用いて作製しておくことが好ましい。また、本実施の形態では、これら駆動回路とＲｅＲＡＭ各セルとの接続配線が必要である。ここでは、図１６（ａ）に示すように、半導体回路がすでに形成された基板１６００上に配線層１６０１が形成されている段階（ステップＳ３０２）からのプロセスを説明する。ここまでは、通常の半導体プロセスで作製可能である。なお、本実施の形態は、駆動回路とセルの位置関係、作製の順序には無関係に可能である。
まず、図１６（ｂ）に示すように、絶縁層１６０２の堆積を行う（ステップＳ３０３）。絶縁層１６０２の絶縁材料は、通常の半導体プロセスの層間絶縁膜に用いられるものでよい。たとえば、ＴＥＯＳ等を用いて作製したシリコン酸化膜でよい。この絶縁層１６０２の厚みは、後に行う積層膜１７０６の堆積膜厚よりも厚いものとする必要がある。ここでは３００ナノメートル堆積する場合を例にとる。
次に、図１６（ｃ）に示すように、フォトリソグラフィーとドライエッチングにより、ＲｅＲＡＭのセルを形成する部分の絶縁層１６０２を除去する。つまり、図１６（ｃ）に示すように、絶縁層１６０２の一部に孔を形成し、下部の配線層１６０１を露出させ、かつ、絶縁層１６０２と配線層１６０１の露出した部分が接触した構造を形成する（ステップＳ３０４）。孔の底面に相当する部分には配線層１６０１が配置され、孔の側壁に相当する部分には絶縁層１６０２が配置された構成となる。
図１６（ｃ）に示したのは、絶縁層１６０２の上面から見たときに、エッチング領域が配線層１６０１よりも狭いロの字型で、絶縁層１６０２に形成された孔の側壁のすべてが配線層１６０１の露出した部分と接触している場合である。つまり、図１６（ｃ）は、絶縁層１６０２の孔を横切る断面図であり、左右の絶縁層１６０２は、実際には連続した絶縁層１６０２である。
なお、この配線層１６０１を露出させるエッチング工程において、上面から見た形状は本実施の形態において本質的事項ではない。絶縁層１６０２の側壁のすべてが配線層１６０１に接触している必要はなく、たとえば長い溝状に絶縁層１６０２のエッチングを行うことで、絶縁層１６０２の側壁の一つの面のみが配線層１６０１に接触しているだけでも良い。
次に、図１７（ａ）に示すように、孔が形成された絶縁層１６０２の上面および孔の側壁に、少なくとも２種類の伝導材料からなる積層膜１７０６を積層する（ステップＳ３０５）。積層膜１７０６は、反応性伝導材料１７０１と、非反応性伝導材料１７０２とを積層した構成である。反応性伝導材料１７０１は、酸化処理または窒化処理により化学反応を起こし、絶縁物に変化する材料、非反応性伝導材料１７０２は、酸化処理または窒化処理により化学反応を起こさず絶縁物に変化しない材料である。
後述する「選択的絶縁物形成プロセス」において、絶縁物１８０１を形成する化学反応を起こす材料から少なくもと１つの反応性伝導材料１７０１選択する。また、同プロセスにおいて絶縁物１８０１を形成する化学反応を起こさない材料から少なくとも１つの非反応性伝導材料１７０２を選択する。たとえば、選択的絶縁物形成プロセスとして、酸素プラズマによる酸化処理を選択した場合、酸素プラズマにより酸化が進展する材料を反応性伝導材料１７０１、酸素プラズマにより酸化が進展しない材料を非反応性伝導材料１７０２として選択すればよい。なお、積層する反応性伝導材料１７０１および非反応性伝導材料１７０２は、各々１種類でなくともよく、たとえば、反応性伝導材料１７０１が２種類の伝導材料からなり、非反応性伝導材料１７０２が１種類の伝導材料からなる３種類の伝導材料からなるものでも良い。
ここでは、反応性伝導材料１７０１としてアルミニウムを５０ナノメートル、非反応性伝導材料１７０２としてＰｔを５ナノメートル、その上に更に反応性伝導材料１７０１としてアルミニウムを５０ナノメートル積層する場合を例にとる。
これら反応性伝導材料１７０１、非反応性伝導材料１７０２の堆積は、スパッタリングやＭＢＥ、ＣＶＤ等で行う。ただし、絶縁層１６０２に形成された孔の側壁にも反応性伝導材料１７０１、非反応性伝導材料１７０２の堆積が行われるようにする。絶縁層１６０２に形成された孔の側壁への反応性伝導材料１７０１、非反応性伝導材料１７０２の堆積は、バリアメタル堆積などで通常の半導体プロセスにおいても広く用いられている技術である。この堆積により、露出していた配線層１６０１の上、絶縁層１６０２に形成された孔の側壁、絶縁層１６０２の上部に連続して積層膜１７０６（反応性伝導材料１７０１および非反応性伝導材料１７０２）が形成される。
次に、図１７（ｂ）に示すように、層間絶縁膜１７０３の堆積を行う（ステップＳ３０６）。層間絶縁膜１７０３は、一般的な絶縁膜材料でよい。すなわち、ＴＥＯＳなどを用いたシリコン酸化膜であっても良いし、またゾルゲル法で作製する多孔質シリカのような低誘電率材料などでも良い。この層間絶縁膜１７０３の膜厚は、絶縁層１６０２の孔に堆積された積層膜１７０６（反応性伝導材料１７０１および非反応性伝導材料１７０２）の上に存在する窪みが完全に埋められるように選択する。すなわち、窪みの深さよりも十分大きな膜厚とする。
次に、図１７（ｃ）に示すように、積層膜１７０６（反応性伝導材料１７０１および非反応性伝導材料１７０２）のうち絶縁層１６０２の上部に形成された部分が露出するまで、ＣＭＰ等のプロセスにより層間絶縁膜１７０３の除去を行う。続いて、積層膜１７０６（反応性伝導材料１７０１および非反応性伝導材料１７０２）のうち、絶縁層１６０２に形成された孔の側壁以外の絶縁層１６０２より上方に形成された部分をＣＭＰまたはドライエッチングにより除去する（ステップＳ３０７）。つまり、図１７（ｃ）に示すように、孔の側壁に積層された積層膜１７０６が絶縁層１６０２の上面と面一になるように、積層膜１７０６の一部を除去する。
この時点で絶縁層１６０２の側壁と底面の形状に沿った折れ曲がり形状をもつ積層膜１７０６（反応性伝導材料１７０１および非反応性伝導材料１７０２）が絶縁層１６０２の孔の中に形成される。以降、この折れ曲がり形状の折れ曲がった部分を、図１７（ｃ）に示すように、大突起１７０４と呼ぶことにする。大突起１７０４は、絶縁層１６０２および層間絶縁膜１７０３の間に埋め込まれ、積層膜１７０６の側面、つまり、反応性伝導材料１７０１および非反応性伝導材料１７０２が積層された層状の構造を有する面が絶縁層１６０２の上面と面一に露出した状態となっている。
図１８は、露出した積層膜１７０６の側面を示す上面図である。この露出した積層膜１７０６の側面は、たとえば、図１８に示すように、上面から見ると、化学反応を起こす反応性伝導材料１７０１と、化学反応を起こさない非反応性伝導材料１７０２が入れ子になった、ロの字型を形成している。ただし、上から見た形状は、本発明にとって本質的事項ではなく、反応性伝導材料１７０１および非反応性伝導材料１７０２の堆積前に絶縁層１６０２に形成された孔の形状により、ロの字以外の形状になりうる。本実施の形態における本質的事項は、このエッチングにより、反応性伝導材料１７０１および非反応性伝導材料１７０２の側面がともに露出することである。
次に、図１９（ａ）に示すように、大突起１７０４（反応性伝導材料１７０１および非反応性伝導材料１７０２）の側面に選択的絶縁物形成プロセスを行う（ステップＳ３０８）。選択的絶縁物形成プロセスに要求される要素については、実施の形態１と同じである。ここでは、酸素プラズマ処理を行う場合を例にとる。アルミニウムの側面を１０ナノメートル後退させるために必要な条件も実施の形態１と同じである。すなわち、基板温度５５０℃、周波数１３．５６ＭＨｚ、強度４００Ｗの酸素プラズマ処理の場合８分である。
このプロセスにより、図１９（ｂ）に示すように、露出している大突起１７０４（反応性伝導材料１７０１および非反応性伝導材料１７０２）の側面のうち、反応性伝導材料１７０１の側面は、化学反応により、反応性伝導材料１７０１の側面を後退させながら、反応性伝導材料１７０１の一部が絶縁物１８０１に変化する。一方、非反応性伝導材料１７０２では化学反応が生じないので、側面の後退は起こらず非反応性伝導材料１７０２の側面が露出したままになる。
この選択的絶縁物形成プロセスにより、反応性伝導材料１７０１に比べて非反応性伝導材料１７０２が突出した突起１８０２が形成され、同時に、突起１８０２以外の部分の絶縁物１８０１による絶縁被覆が行われる。以降、この選択的絶縁物形成プロセスにより生じた突起１８０２を、小突起１８０２と呼ぶことにする。
次に、図２０（ａ）に示すように、抵抗変化膜１９０２の堆積を行う（ステップＳ３０９）。抵抗変化膜１９０２の種類の選択には、本発明としては特段の制限がない。たとえばＴｉＯ２を用いることができる。この堆積はスパッタリングやＣＶＤで行うことができる。
次に、図２０（ｂ）に示すように、対向電極の堆積を行う（ステップＳ３１０）。この対向電極の選択にも、本発明として特段の制限はない。たとえばＰｔを用いることができるし、Ｐｔを積層した後Ａｌを堆積して多層構造にしても良い。図２０（ｂ）では、Ｐｔ１９０３を積層した後、Ａｌ１９０４を積層したものを図示した。ここまでで、ＲｅＲＡＭのメモリセルの基本構造である、電極／抵抗変化膜／電極の構造が形成される。この後、図２０（ｃ）に示すように、各セルのエッチングによる分離、配線の形成などを行えばＲｅＲＡＭ集積回路が完成する。配線等の工程は、通常の半導体集積回路製造プロセスと同一であるので、説明は省略する。
本実施の形態は、特許文献４の方法と類似している。しかし、特許文献４の方法では、本実施の形態でいうところの大突起１７０４しか形成されないのに対し、本実施の形態では、大突起１７０４の先に小突起１８０２が形成されるのが最大の違いである。大突起１７０４しか形成されていなければ、電荷集中効果などを決めるのは大突起１７０４の形状である。しかし、本実施の形態のように、大突起１７０４と小突起１８０２の双方が形成されている場合には、電荷集中効果を決めるのは、曲率半径がより小さい、つまり、突起の幅が狭い小突起１８０２の形状であり、大突起１７０４の形状には依存しなくなる。
電極全体の抵抗値は、小突起１８０２の電気抵抗と大突起１７０４の電気抵抗の和により定まる。小突起１８０２は大突起１７０４に比べ幅が狭いため、突起の長さ（突出量）あたりの電気抵抗は高い。しかしながら、電荷集中効果などを得るためには、小突起１８０２はその幅の倍程度、もしくは１０ナノメートル程度の長さで十分である。本実施の形態であれば、小突起１８０２の長さ（突出量）は精度良く制御することができる。したがって、長さ（突出量）を抑えることで抵抗値の絶対値を抑えることができる。
本実施の形態では、大突起１７０４の一部を構成する反応性伝導材料１７０１の側面に絶縁物１８０１が形成されているので、大突起１７０４は反応性伝導材料１７０１の部分が抵抗変化材料に直接接触しておらず、その幅も電荷集中効果に影響を与えない。つまり、本実施の形態では、大突起１７０４のうち反応性伝導材料１７０１の部分は突起としての効果を発現しておらず、反応性伝導材料１７０１は、実質的には小突起１８０２への配線としての役割を果たしている。そのため、大突起１７０４の幅や材料の選択は、小突起１８０２の電荷集中効果やＲｅＲＡＭとしてのメモリ動作とは無関係に行うことができる。つまり、反応性伝導材料１７０１の膜厚を増やしたり、低抵抗材料を利用したりすることで、大突起１７０４の単位長さあたりの電気抵抗を抑えることができる。
たとえば、小突起１８０２が長辺の長さ５０ナノメートル、厚み（幅）５ナノメートル、長さ（突出量）１０ナノメートルの四角柱状のＰｔで形成されており、大突起１７０４が長辺の長さ５０ナノメートル、厚み（幅）１００ナノメートルのアルミニウムと厚み（幅）５ナノメートルのＰｔの積層材からなる四角柱状で形成されている場合を考える。
小突起１８０２の電気抵抗は０．９８Ωであり、大突起１７０４の電気抵抗は、長さ（突出量）１０ナノメートルあたり０．０１２Ωである。大突起１７０４の長さ（突出量）が５０ナノメートルであれば、小突起１８０２、大突起１７０４あわせた全体の電気抵抗値は１．０Ωである。これに対し、大突起１７０４なしに長さ（突出量）５０ナノメートルの小突起１８０２だけにした場合には、電気抵抗値は５．９Ωとなる。つまり、大突起１７０４と小突起１８０２の組み合わせにより、同じ電荷集中効果を得ながら、電気抵抗を１／５以下とすることができる。
大突起１７０４の単位長さあたりの電気抵抗を抑えることは、電気抵抗ばらつきを抑制する上でも有効である。用いるプロセスの特性上、高精度で長さ制御が可能な小突起１８０２に比べ、大突起１７０４の長さばらつきは小突起１８０２よりも大きいものとなる。しかしながら、単位長さあたりの電気抵抗が低ければ、長さばらつきにより生じる電気抵抗のばらつきを低く抑えることができる。
例に挙げた積層構造の大突起１７０４の場合、１０ナノメートルの長さ（突出量）のばらつきでも、電気抵抗値において０．０１２Ωのばらつきにしかならない。一方、もし小突起１８０２のみで構成されていれば、１０ナノメートルの長さ（突出量）のばらつきは、電気抵抗にして０．９８Ωのばらつきである。反応性伝導材料１７０１の厚みを増やしたり、より抵抗率の低い材料を用いたりすることで、大突起１７０４の抵抗ばらつきの値を更に低めることもできる。したがって、本実施の形態により、大突起１７０４の単位長さあたりの電気抵抗を抑えることで、プロセス的に長さばらつきを抑制することが難しい大突起１７０４の長さ（突出量）のばらつきが、電気抵抗ばらつきに与える影響を小さくすることができる。
このように、本実施の形態であれば、突起の曲率半径、具体的には、突起の幅と電気抵抗を独立に設定することができる。また、大突起の電気抵抗ばらつきの問題を回避することができる。
なお、上記実施の形態で示した材料、厚みは一例であり、本発明の実施はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。
たとえば、ＲｅＲＡＭにおける反応性伝導材料は、上記した実施の形態で示したアルミニウムに限らず、銅、マグネシウム等の１つの金属、またはアルミニウム、銅、およびマグネシウム等を含む合金、またはこれらの合金がドープされた単結晶シリコン、多結晶シリコンであってもよい。
また、ＲｅＲＡＭにおける非反応性伝導材料は、上記した実施の形態で示したＰｔに限らず、金、または銀など酸化しにくい材料であってもよい。また、ルテニウム、亜鉛、錫、チタン等であってもよいし、酸化ルテニウム、酸化亜鉛、酸化錫、酸化チタン、および酸化インジウム錫等の酸化物伝導体を用いることも可能である。
また、選択的絶縁物形成プロセスは、酸素プラズマ処理に限定されるものではなく、たとえば酸素雰囲気下での加熱処理、液体酸化剤との接触処理、オゾン暴露など、酸素プラズマ処理と同じ材料の組み合わせで行われる他の方法であってもよい。また、化学反応は酸化に限らず窒化であってもよい。たとえば、アルミニウムは窒素との反応で窒化アルミニウムという絶縁層を形成するが、Ｐｔは窒素とも化合しないため、酸素プラズマ処理を窒素プラズマ処理に置き換えても良い。
また、ＲｅＲＡＭにおいて、電極および抵抗変化膜が基板に対して垂直方向に形成される場合については、実施の形態３において述べたが、実施の形態２と実施の形態３を組み合わせれば、スピン注入式ＭＲＡＭでも電極およびトンネル絶縁膜が基板に対して垂直方向に形成される構成とできることは容易に理解できる。
なお、本発明は、ＲｅＲＡＭやスピン注入式ＭＲＡＭのみならず、電極間に電圧を印加し、電流を流す電子素子の電極の製造方法においても有用である。たとえば、フィールドエミッション型表示デバイスや、電子線顕微鏡などで用いられる電子放出源用の電極の製造方法にも応用できる。
本発明の方法は、ＲｅＲＡＭやスピン注入式ＭＲＡＭなど、電極間に電圧を印加し、電流を流すことで状態変化を生じさせる記憶素子において、低消費電力化および特性ばらつきの抑制を実現する電極の製造方法として有用である。
５００、１２００、１６００ 基板
５０１、１２０１、１６０２ 絶縁層
５０２、１２０２ エッチングストップ層
５０４、１２０４、１７０１ 反応性伝導材料
５０５、１２０５、１７０２ 非反応性伝導材料
５０６、１２０６、１７０６ 積層膜
８０１、１４０１、１８０１ 絶縁物
８０４ 突起
９０１、１９０２、２１０２ 抵抗変化膜（半導体層）
９０２、１９０３ Ｐｔ（対向電極）
９０３、１５０２ Ｗ（対向電極）
１４０２、２４０３ トンネル絶縁膜（半導体層）
１５０１ ＣｏＦｅ（対向電極）
１６０１ 配線層
１８０２ 小突起（突起）
１９０４ Ａｌ（対向電極）

Claims (9)

  1. 基板の上方に、反応性電気伝導材料および非反応性電気伝導材料を積層して積層膜を形成する工程と、
    前記積層膜の側面を露出させる工程と、
    前記積層膜の露出した側面に対して絶縁物形成処理を行い、前記反応性電気伝導材料の側面から所定の長さの前記反応性電気伝導材料を絶縁物に変化させることにより、前記非反応性電気伝導材料の側面を前記反応性電気伝導材料の側面に対して突出させて突起を形成する工程と、
    前記絶縁物および前記突起を覆う半導体層を形成する工程と、
    前記半導体層を覆う対向電極を形成する工程と、
    を含み、
    前記絶縁物形成処理は、酸化処理または窒化処理であり、
    前記反応性電気伝導材料は、アルミニウム、銅、およびマグネシウムのうちの少なくとも１つの金属、またはアルミニウム、銅、およびマグネシウムの少なくとも１つを含む合金、または前記合金がドープされた単結晶シリコンおよび多結晶シリコンのうちの少なくとも１つであり、
    前記非反応性電気伝導材料は、白金、金、または銀のうちの少なくとも１つである
    半導体メモリの製造方法。
  2. 基板の上方に、反応性電気伝導材料および非反応性電気伝導材料を積層して積層膜を形成する工程と、
    前記積層膜の側面を露出させる工程と、
    前記積層膜の露出した側面に対して絶縁物形成処理を行い、前記反応性電気伝導材料の側面から所定の長さの前記反応性電気伝導材料を絶縁物に変化させることにより、前記非反応性電気伝導材料の側面を前記反応性電気伝導材料の側面に対して突出させて突起を形成する工程と、
    前記絶縁物および前記突起を覆う半導体層を形成する工程と、
    前記半導体層を覆う対向電極を形成する工程と、
    を含み、
    前記絶縁物形成処理は、酸化処理であり、
    前記反応性電気伝導材料は、アルミニウム、銅、およびマグネシウムのうちの少なくとも１つの金属、またはアルミニウム、銅、およびマグネシウムの少なくとも１つを含む合金、または前記合金がドープされた単結晶シリコンおよび多結晶シリコンのうちの少なくとも１つであり、
    前記非反応性電気伝導材料は、ルテニウム、亜鉛、錫、チタン、酸化ルテニウム、酸化亜鉛、酸化錫、酸化チタン、および酸化インジウム錫のうちの少なくとも１つである
    半導体メモリの製造方法。
  3. 前記積層膜を形成する工程の前に、
    前記基板上に絶縁層を形成する工程と、
    前記絶縁層上にエッチングストップ層を形成する工程とを含み、
    前記積層膜を形成する工程において、
    前記エッチングストップ層の上方に、前記積層膜を形成し、
    前記積層膜の側面を露出させる工程において、
    前記積層膜の上面から前記エッチングストップ層まで孔を形成することで、前記積層膜の側面を露出させる
    請求項１又は２に記載の半導体メモリの製造方法。
  4. 前記積層膜を形成する工程の前に、
    前記基板上に配線層を形成する工程と、
    前記配線層上に絶縁層を形成する工程と、
    前記絶縁層の上面から前記配線層まで孔を形成する工程とを含み、
    前記積層膜を形成する工程において、
    前記孔の底面に相当する前記配線層、前記孔の側壁に相当する前記絶縁層および前記絶縁層の上面に、前記積層膜を形成し、
    前記積層膜の側面を露出させる工程において、
    前記孔の側壁に相当する前記絶縁層に形成された前記積層膜の側面を露出するように、前記積層膜の一部をエッチングにより除去する
    請求項１又は２に記載の半導体メモリの製造方法。
  5. 前記積層膜は、前記反応性電気伝導材料および前記非反応性電気伝導材料のうちの一方の両面に、前記反応性電気伝導材料および前記非反応性電気伝導材料のうちの他方が形成された３層構造である
    請求項１又は２に記載の半導体メモリの製造方法。
  6. 前記半導体層は、抵抗変化膜である
    請求項１又は２に記載の半導体メモリの製造方法。
  7. 前記半導体層は、トンネル絶縁膜であり、
    前記対向電極は、強磁性体である
    請求項１又は２に記載の半導体メモリの製造方法。
  8. 前記絶縁物形成処理は、酸素プラズマ処理または酸素元素を含む化学物質雰囲気中での加熱処理である
    請求項１又は２に記載の半導体メモリの製造方法。
  9. 前記絶縁物形成処理は、液体酸化剤との接触処理または窒素プラズマ処理である
    請求項１又は２に記載の半導体メモリの製造方法。
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