しかしながら、上記の一対の電極で遷移金属酸化物薄膜を挟んだメモリ素子においては以下の問題がある。即ちメモリ効果を得るためには予め上記メモリ素子に閾電圧(閾電流)以上の直流バイアスを印加して初期抵抗値を変化させる(フォーミング)手順が必要である点と、抵抗値をスイッチングさせるのに必要な電気パルスの電圧が高く(18V)、電圧が低い場合には高抵抗状態へのスイッチング速度が遅い(5μs)或いは複数の電圧パルス印加を必要とする、といったスイッチング特性に関する問題である。
ここでフォーミングとは、特許文献1や非特許文献1に記載された例、換言すれば、一対の電極で遷移金属酸化物からなる半導体薄膜を挟んだメモリ素子においては初期抵抗値から抵抗値を高くする変化をもたらし、一方、特許文献2や非特許文献2に記載された例、換言すれば、一対の電極で遷移金属酸化物からなる絶縁体薄膜を挟んだメモリ素子においては初期抵抗値から抵抗値を低くする変化をもたらすという一見対照的な手順である。尚、特許文献3に記載された例は「微細なドット(細孔)内部に形成した」点のみが異なるだけであることから上記フォーミングの問題は解決しない。同じ材料を使用する限りスイッチング特性の問題も解決しない。特許文献4、特許文献5に記載の例は金属ナノ粒子または金属イオンを介した抵抗変化を利用するものであり動作原理が異なるため上記フォーミングの問題はないが、この種のメモリ素子につきもののスイッチング速度が遅い(>μs)という問題はナノチャンネルを用いても解決できない。実際、特許文献4や特許文献5には速いスイッチングをするという記載はあるものの電圧パルスによるスイッチングの例は示されておらずスイッチング速度も記載されていない。
本発明は、上記問題点に鑑みてなされたものであり、その目的は、フォーミング手順が不要であり、低電圧(3V以下)で高速(100ns以下)な抵抗スイッチングが可能な抵抗変化型不揮発性メモリ素子とその作製方法及び不揮発性半導体記憶装置を提供する点にある。
本願の発明者等は、上記フォーミング手順によるメモリ効果発現のメカニズムと抵抗スイッチング速度に関する原理的な問題点を吟味し最適な素子構造とその作製方法を検討した結果、以下に示す抵抗変化型不揮発性メモリ素子とその作製方法及び不揮発性半導体記憶装置の発明に至った。
即ち、本発明の抵抗変化型不揮発性メモリ素子は、上記の課題を解決するために、基板上に、下部電極、上部電極、及び、前記両電極間に形成された電気抵抗が変化する抵抗変化領域を備え、前記両電極間への電気的ストレスの印加によって電気抵抗が変化することで情報を記憶可能な抵抗変化型不揮発性メモリ素子であって、前記抵抗変化領域が、少なくとも酸素を含む絶縁体と、前記絶縁体の一部を前記上部電極側から前記下部電極側にかけて貫通する1または複数の開口部と、前記上部電極から前記下部電極にかけて分断なく前記開口部内に形成された酸化還元可能な金属膜と、を備えて構成され、前記開口部が、前記上部電極側、前記下部電極側または前記両電極間の途中に、開口の狭まっている狭窄部分を有し、前記金属膜を介して前記両電極間を流れる電流密度が前記狭窄部分で局所的に大きくなる電流狭窄構造が形成され、前記絶縁体を構成する酸素以外の元素の酸化物標準生成エネルギが、前記金属膜を構成する元素の酸化物標準生成エネルギよりも大きく、前記金属膜が前記狭窄部分において前記絶縁膜から酸素を奪うことにより酸化されることで、前記下部電極と前記上部電極間の電気抵抗が高抵抗状態となり、前記金属膜が前記狭窄部分において前記絶縁膜に酸素を渡すことにより還元されることで、前記下部電極と前記上部電極間の電気抵抗が低抵抗状態となることを特徴とする。ここで、抵抗変化型不揮発性メモリ素子に印加する電気的ストレスとしては電圧或いは電流パルスを用いることが好ましい。この電圧(電流)パルスは基板上に形成された一対の電極を介して上記抵抗変化領域に印加される。
上記特徴の抵抗変化型不揮発性メモリ素子によれば、上部電極と下部電極間の電流経路となる開口部内に形成された酸化還元可能な金属膜が、電流経路を狭窄して電流密度を高くする電流狭窄構造を開口部の狭窄部分によって局所的に有するため、両電極間の電気伝導を担う狭小化された電流経路がフォーミング前から既に形成されていることになり、当該狭小化された電流経路を形成するためのフォーミングが不要となる。また、抵抗状態を高抵抗状態とするリセット動作では、酸化還元可能な金属膜の酸化を、少なくとも酸素を含む絶縁体からの酸素により賄うことで、狭窄部分の金属膜の電流密度が高いため、ジュール熱による温度上昇が加速され酸化が促進される、狭窄部分での高抵抗化が進み電流経路が効率的に遮断される。また、逆に抵抗状態を低抵抗状態とするセット動作では、高抵抗化した狭窄部分において高電圧の印加状態となるため、還元が促進され電流経路が効率的に開放される。結果として、狭窄部分において、酸化還元可能な金属膜と少なくとも酸素を含む絶縁体との間での酸素の授受が効率的に行われ、結果として、金属膜の酸化還元による低電圧で高速な抵抗スイッチングが可能な抵抗変化型不揮発性メモリ素子が実現できる。
更に、上記特徴の抵抗変化型不揮発性メモリ素子は、絶縁体を構成する酸素以外の元素と酸素との結合エネルギと、酸化還元可能な金属膜を構成する元素と酸素との結合エネルギの違いがあるために、金属膜の酸素源として絶縁体に含まれる酸素が利用可能になる。このため絶縁膜と金属膜との界面を酸化還元の起点として利用できるため、低電圧で高速な抵抗スイッチングが可能になるという利点がある。
このとき、絶縁体を構成する酸素以外の元素の酸化物標準生成エネルギを、金属膜を構成する元素の酸化物標準生成エネルギよりも大きくすることで、金属膜が絶縁体よりも熱平衡状態においては酸化し易いため、低抵抗状態から高抵抗状態へのスイッチングが高速且つ安定して行なえる。また、高抵抗状態から低抵抗状態へのスイッチングも電気パルス印加により、絶縁体を構成する元素にとっては酸化条件であり、金属膜を構成する元素にとっては還元条件となる状況が非平衡的に実現されるため高速且つ安定して行なえる。尚、絶縁体を構成する元素としてSi、金属膜を構成する元素としてTiからなる構成が上記条件を満たし且つ酸化物標準生成エネルギ差が最小であるため最適である。従って、実施例でもこの構成について詳細に説明する。
また、本発明の抵抗変化型不揮発性メモリ素子は、前記開口部の開口面積が、前記上部電極側の方が前記下部電極側よりも広いことを特徴とする。
上記特徴の構成によれば、電流狭窄構造の開口部内に、上部電極側の開口端から容易に酸化還元可能な金属膜を下部電極にかけて分断なく形成でき、酸化還元可能な金属膜の膜厚も薄くできるという利点がある。また、両電極を介して印加する電気パルスのエネルギ密度を下部電極側開口端で大きくできるため金属膜の酸化還元が効率良く行なわれる。その結果、より低電圧で高速な抵抗スイッチングが可能になるという利点がある。
また、本発明の抵抗変化型不揮発性メモリ素子は、前記開口部または前記絶縁体の端面形状が、不均質な大きさ及び形状の島状パターンが不規則に分散配置した迷路状模様であることを特徴とする。
上記特徴の構成によれば、狭窄部分での電流経路の断面積を確保しつつ、その周囲長を増加させることが可能となるため、狭窄部分での金属膜と絶縁体との接触面積を広く確保できるので、効率的な酸化還元が可能となる。結果として、低電圧で高速な抵抗スイッチング動作が可能となるとともに、読み出し動作時において両電極間に低電圧を印加したときの低抵抗状態の読み出しに必要な電流量を大きく確保できるため、読み出しマージンの向上が図れる。
また、本発明の抵抗変化型不揮発性メモリ素子は、前記抵抗変化領域が単一の前記開口部を有することを特徴とする。
このような構成においては、単一の開口部を有する電流狭窄構造の抵抗変化領域を最小の抵抗変化領域として利用することにより超高密度のメモリ素子が実現可能となる。
また、本発明の抵抗変化型不揮発性メモリ素子は、前記抵抗変化領域が複数の前記開口部を有することを特徴とする。
上記特徴の構成によれば、開口部の大きさがまちまちであっても多数個の平均として作用するため素子毎の抵抗値のばらつきを大幅に低減することが可能になる。更に、開口部の一つが抵抗変化に寄与しなくなった場合においても残りの開口部が抵抗変化を担うことができるため素子の信頼性を高めることが可能になる。
また、本発明の抵抗変化型不揮発性メモリ素子は、前記抵抗変化領域の前記金属膜と前記上部電極の材料が同じであることを特徴とする。
上記特徴の構成によれば、同一の材料を使用でき、金属膜形成と上部電極形成プロセスを共通にできるためより低コストで抵抗変化型不揮発メモリ素子を提供できる。
また、本発明の抵抗変化型不揮発性メモリ素子は、前記開口部の前記狭窄部分の開口最小幅が2〜50nmであることを特徴とする。
上記特徴の構成によれば、抵抗変化領域における金属膜の酸化還元が速やかに行なわれるため高速な抵抗スイッチングが可能となる。開口最小幅が2nmよりも狭い場合には金属膜がより酸化され易くなるため低抵抗状態(還元状態)が不安定になり易く、それに伴い信頼性が低くなる。一方、開口最小幅が50nmよりも広い場合には高抵抗状態(酸化状態)が不安定になり易い。これらの理由により、2〜50nmが開口最小幅として好適である。また、狭窄部分の開口最小幅は、低抵抗状態の抵抗値の下限、即ち抵抗変化領域の最も低い抵抗値を決める要素の一つであることから、素子の抵抗値の設計にも関連しており、抵抗値を低くしたい場合には開口最小幅を広く、高くしたい場合には狭くすればよい。
また、本発明の抵抗変化型不揮発性メモリ素子は、前記開口部の段差が1〜100nmであることを特徴とする。
上記特徴の構成によれば、開口部内に上部電極から下部電極にかけて分断なく形成する酸化還元可能な金属膜の膜厚を薄くすることが可能になるため、酸化還元に寄与しない領域を低減できる。これにより上部電極にかけての寄生抵抗を減少し不要な発熱等による消費電力の損失を抑制することが可能になる。開口部段差が1nmより小さい場合にはトンネル電流や繰返しの使用による絶縁性の劣化等の問題があり信頼性が低下し、100nmより大きい場合には金属膜を分断なく形成することが困難になる。以上の理由により1〜100nmが開口部段差として好適である。
また、本発明の抵抗変化型不揮発性メモリ素子は、前記金属膜が、酸化により高抵抗状態となった場合の抵抗値の温度変化係数が負であることを特徴とする。
上記特徴の構成によれば、酸化還元可能な金属膜が金属の状態(還元状態)では抵抗が低く、酸化した状態では抵抗が高くなるため、抵抗値の変化を大きくとることが可能になる。即ち、素子の低抵抗状態と高抵抗状態を判別する読み出しマージンが広くなるという利点がある。また、セット動作時、即ち高抵抗状態から低抵抗状態へスイッチングする際に印加する電気パルスにより酸化した状態の上記金属膜は発熱し温度が上昇するのだが、温度が上昇すると抵抗が下がるため負のフィードバックが掛かり、素子が過加熱により破壊されるのを防止できるという利点がある。
更に、前記金属膜は、Al,Ti,V,Cr,Mn,Fe,Co,Ni,Cuの内の何れか少なくとも1つの元素を用いて形成されることが好ましい。
上記好適な構成によれば、例えば、Al2O3、TiO2といった定比組成の酸化物でなくとも半導体或いは絶縁体となるため僅かな量の酸素による酸化還元で抵抗値の変化を得られるという利点がある。
また、前記絶縁体が、シリコン、フッ素、及び、酸素を含むことが好ましい。当該好適な構成によれば、金属膜の酸化還元に使用に伴う絶縁体の還元酸化がより行い易くなる。また、SiOFというSiO2よりも誘電率の低い(〜3.5)絶縁体となることから浮遊容量も小さくなり素子全体の速度向上といった点においても有利となる。勿論、上述のように金属膜としてTiを用いた場合には最適な絶縁体として使用できるという利点がある。
また、本発明の抵抗変化型不揮発性メモリ素子は、前記絶縁体がアモルファス構造であることを特徴とする。
上記特徴の構成によれば、絶縁体に粒界等がないため電流狭窄に必要な絶縁性に優れるという利点を有する。
また、本発明の抵抗変化型不揮発性メモリ素子は、前記基板が透明基板であることを特徴とする。
上記特徴の構成によれば、液晶ディスプレイや有機ELディスプレイの駆動回路とともに低電圧高速動作可能な抵抗変化型不揮発性メモリ素子を作製可能となる。これにより、ディスプレイに表示する画像を記憶する、また、メモリ素子に記録した画像データ等を読み出して表示する等の動作が外部記憶装置の補助なしに可能となる。尚、ここで透明とは可視光(波長400〜700nm)に対して透過率が80%以上のことを意味する。
また、本発明の抵抗変化型不揮発性メモリ素子は、前記基板にプラスチック基板を用いることを特徴とする。
上記特徴の構成によれば、有機材料で作製されたFETなどの回路とともに低電圧高速動作可能な抵抗変化型不揮発性メモリ素子を作製可能となる。これにより、フレキシブルな基板やフィルム上に情報を記録、また、記録したデータを読み出し演算する等の動作が外部記憶装置の補助なしに可能となる。尚、ここでプラスチック基板とは、ディスク基板のような0.5〜1.2mm厚程度のものや、数μm〜数十μmのフィルム状のものの双方を意味する。具体的には、プラスチック基板材料として、PC(ポリカーボネート)、PMMA(ポリメチルメタクリレート)、PI(ポリイミド)、ポリエステル、ポリプロピレン等が好適である。
また、本発明の抵抗変化型不揮発性メモリ素子は、前記下部電極、前記抵抗変化領域、及び、前記上部電極からなる記憶素子部に、整流素子を直列に接続して形成され、前記記憶素子部と前記整流素子の直列回路の両端間への電気的ストレスの印加によって電気抵抗が変化することを特徴とする。
上記特徴の構成によれば、セット動作後(低抵抗状態)の電流値の上限を整流素子により制御することが可能となる。これにより、周辺回路におけるトランジスタの電流駆動能力とセンスアンプの読み出しマージンが最大となるようにメモリ素子の抵抗値を調整することが可能となる。これにより、極性の異なる電圧パルスに夫々セット動作とリセット動作を割り当てることが可能である。また、セット動作側の極性の電圧パルスを用いて、電圧振幅を変えた2種類の電圧パルスによっても、セット動作(電圧振幅の小さいパルス使用)、リセット動作(電圧値の大きいパルス使用)も可能である。これにより、抵抗変化型不揮発メモリ素子と整流素子の直列回路からなるメモリセルをマトリックス状に配列したクロスポイント構造のメモリセルアレイが可能となるため、メモリセルサイズをフラッシュメモリと同様な4F2(Fは製造プロセスの最小加工寸法)にまで縮小可能で低コスト化の容易な不揮発性メモリ素子を実現できる。
また、前記整流素子が、酸化物同士のpn接合、多結晶シリコン同士のpn接合、または、ショットキー接合の何れか1つを備えて構成されることが好ましい。当該好適な構成により、セット動作後(低抵抗状態)の電流値の上限を制限可能な整流素子を具体的に実現できる。
また、本発明の抵抗変化型不揮発性メモリ素子の作製方法は、上記特徴構成の抵抗変化型不揮発性メモリ素子の作製方法であって、前記下部電極上に前記絶縁膜の前駆体となる材料を堆積後、プラズマエッチングにより前記前駆体を除去するとともに、前記プラズマエッチングによる前記前駆体の反応生成物である前記絶縁体を前記下部電極上に堆積させることで、前記開口部が前記電流狭窄構造となるように、前記絶縁体を自己集積的に形成する工程を含むことを特徴とする。
上記特徴の方法によれば、抵抗変化領域内の絶縁体が自己集積的に形成された部分以外に、狭窄部分を有する開口部が自動的に形成されるため、ナノメータレベルの微細な電流狭窄構造を高価なEB露光装置の使用やマスクの追加なしに作製できるためプロセスコストを増加させることなく低電圧高速スイッチング可能な抵抗変化型不揮発性メモリ素子の作製方法を提供できる。
更に、前記絶縁体を自己集積的に形成する工程の最高温度が100℃以下であることが好ましい。
上記好適な方法によれば、絶縁体を自己集積的に形成する工程の最高温度を100℃以下に抑えられるので、耐熱温度の低い安価なガラス基板を透明基板として使用可能となり、プラスチック基板としてもより安価な材料が使用可能となる。
また、本発明の抵抗変化型不揮発性メモリ素子の作製方法は、前記絶縁体を自己集積的に形成する工程において、前記下部電極上に、前記絶縁体の前駆体となる酸化シリコン膜(SiOx、1≦x≦2)を形成し、引き続き、前記酸化シリコン膜を、フッ素系ガスを用いてプラズマエッチングすることにより、前記絶縁体を自己集積的に形成することを特徴とする。
上記特徴の方法によれば、多孔質な構造形成方法としてよく知られている陽極酸化や、SiOF、SiOCといったポーラスな絶縁膜の作製方法であるプラズマCVD法で必要な高温プロセスを用いることなく、100℃以下の低温プロセスでナノメータレベルの微細な電流狭窄構造を自己集積的に作製可能となる。尚、ここで酸化シリコン膜をSiOxと表示したのは薄膜堆積プロセスにおいて酸素欠損が発生しストイオキオメトリからずれるためである。即ち、xは2よりも小さいが、xが1であったとしても絶縁性に問題はない。フッ素系ガスとしては、CF4、CHF3、SF6等が使用できる。
更に、前記酸化シリコン膜を、SiO2ターゲットを用いて高周波スパッタ法により形成することが好ましい。
上記好適な方法によれば、基板加熱を行なわずに100℃以下の低温プロセスで酸化シリコン膜を形成することが可能となる。
更に、前記プラズマエッチングに用いる前記フッ素系ガスとしてCF4を用いることが好ましい。
上記好適な方法によれば、自己集積的に微細な電流狭窄構造の開口部を、10〜50nmの開口最小幅、ほぼ20nmの開口部段差に作製することが可能となる。また、自己集積的に形成される電流狭窄構造は、エッチング反応、反応生成物の堆積、ガスからのポリマリゼーション等により形成されるので、開口部が形成されてからのエッチングレートが遅くなり、エッチングのエンドポイントを時間で管理する際にマージンが広くなるという利点がある。
本発明の不揮発性半導体記憶装置は、上記何れかの特徴の抵抗変化型不揮発性メモリ素子と、前記抵抗変化型不揮発性メモリ素子に前記電気的ストレスを印加して、電気抵抗を変化させて情報の書き込み及び消去を行う情報書き換え手段と、前記抵抗変化型不揮発性メモリ素子の両端に読み出し電圧を印加して前記抵抗変化型不揮発性メモリ素子を流れる電流量から電気抵抗状態を検知して記憶された情報を読み出す情報読み出し手段と、を備えてなることを特徴とする。
上記特徴の不揮発性半導体記憶装置によれば、フォーミングプロセスが不要で低電圧高速動作可能な抵抗変化型の不揮発性半導体記憶装置を提供可能となる。特に、高価なプロセス装置やマスクの追加なしに作製可能な電流狭窄構造を備えているため高性能な不揮発性半導体記憶装置を低コストで提供できる。
本発明に係る抵抗変化型不揮発メモリ素子は、以上のように、基板上に、下部電極、上部電極、及び、前記両電極間に形成された電気抵抗が変化する抵抗変化領域を備え、前記両電極間への電気的ストレスの印加によって電気抵抗が変化することで情報を記憶可能な抵抗変化型不揮発性メモリ素子であって、前記抵抗変化領域が、少なくとも酸素を含む絶縁体と、前記絶縁体の一部を前記上部電極側から前記下部電極側にかけて貫通する1または複数の開口部と、前記上部電極から前記下部電極にかけて分断なく前記開口部内に形成された酸化還元可能な金属膜を備えて構成され、前記開口部が、前記上部電極側、前記下部電極側または前記両電極間の途中に、開口の狭まっている狭窄部分を有し、前記金属膜を介して前記両電極間を流れる電流密度が前記狭窄部分で局所的に大きくなる電流狭窄構造が形成されているため、従来の抵抗変化型不揮発性メモリ素子で必要であったフォーミングプロセスを不要とし、低電圧高速動作が可能な高性能メモリ特性を実現することができる。また、自己集積的に電流狭窄構造を作製するため、低コストで簡便に微細な電流狭窄構造を備えた抵抗変化型不揮発性メモリ素子の作製方法を提供できる。これにより、高性能で高集積な不揮発性半導体記憶装置が実現可能となる。
以下、本発明に係る抵抗変化型不揮発性メモリ素子とその作製方法、及び、不揮発性半導体記憶装置(以下、適宜「本発明素子」、「本発明方法」、及び、「本発明装置」と略称する。)の実施形態を図面に基づいて説明する。
〈第1実施形態〉
本発明の第1実施形態では、図1〜図24に基づいて本発明素子と本発明素子の作製方法について説明する。先ず、本発明素子においてフォーミングが不要になり、低電圧で高速な抵抗スイッチングを可能とする原理について説明する。次いで、自己集積的に電流狭窄構造を作製する本発明方法について説明し、電流狭窄構造を備えた本発明素子の作製方法と本発明素子で得られたスイッチング特性について詳細に説明する。
〈原理〉
先ず、メモリ効果を得るために必要なフォーミングという手順は一体何をしていることになるのかという疑問に対する理解から、不揮発抵抗変化型メモリの研究は始まるべきであろう。繰り返しになるが「発明が解決しようとする課題」の欄で説明したように、メモリ効果が発現するために必要なフォーミングは、抵抗変化を起こす酸化物の電気的性質が、(A)金属或いは半導体の場合(ペロブスカイト酸化物等)と、(B)高抵抗の半導体或いは絶縁体の場合(二元系酸化物等)の2通りのケースにおいて一見対照的な手順に見える。また、上記(A)と(B)の各ケースで抵抗変化が得られるメカニズムは、別異であるという考えが大勢を占めていた。しかしながら、本発明者等は、この一見対照的に見えるフォーミング手順が酸化物を用いた抵抗変化型不揮発メモリにおいて実は等価であるとの考えに至る。以下にその理由を説明する。
上記(A)のケースにおいては、低抵抗なオーミックコンタクトが得られる電極と半導体接合界面に電圧(または電流)バイアスを印加することで、界面での反応を引き起こし、界面は高抵抗化しショットキー的な整流性を伴う抵抗変化が得られると一般的に考えられている。しかし、単にショットキー的な界面が形成されただけでは不揮発メモリ効果が得られる筈もなく、界面のどこかにリークパスがあり、当該リークパスが電気的ストレスにより開閉しているのではないかと考えられる。即ち、界面全域で均等に高抵抗化が行なわれているならば、抵抗変化において電気的ストレスにより一様に界面の高抵抗化と低抵抗化が行なわれる筈であるが、これは同時に界面全域での反応が必要なため非常に効率が悪い。次に、界面のどこかに高抵抗化された領域の「弱い」部分があると仮定する。ここで、「弱い」とは、より小さな電圧(または電流)バイアスの印加により抵抗変化を担う物理的変化が起きるという意味で用いている。例えば、Pt電極上に形成されたPr0.7Ca0.3MnO3は形状が平坦ではなく、粒界等があるため、そのような箇所が「弱い」と考えられる。また、Ti/Pr0.7Ca0.3MnO3界面では、Tiの酸化とマンガン酸化物側の還元(キャリアであるホールの減少)が不均一に発生し、その不均一な部分が「弱い」と考えられる。このような「弱い」領域は、上記界面でのリークパスを物理的に担う存在と考えられる。即ち、界面全域で電流が一様に流れている状態から電気的ストレスの印加によって電流が流れる場所を界面のどこか数箇所に限定することで、メモリ効果が得られることになる。実際、単結晶薄膜を用いた素子のスイッチング速度は多結晶膜を用いた素子よりも著しく遅く、これは界面で電流が流れる場所を限定するような界面のラフネスや粒界が存在しないためであると考えられる。従って、ケース(A)におけるフォーミングとは界面での電流経路を限定させるプロセスとして理解できる。
一方、(B)のケースにおいては、高抵抗な半導体或いは絶縁体に電圧を印加し絶縁破壊(ブレークダウン)させることにより、高抵抗な半導体或いは絶縁体中に電気伝導を担う細い或いは狭い電気伝導経路を作り、オーミックな抵抗変化が得られると一般的に考えられている。即ち、ケース(B)におけるフォーミングとは、界面からバルクにかけて電流経路を開くプロセスとして理解できる。
以上の2つのケースを比較勘案すれば、(A)と(B)の何れのケースにおいても、「電気伝導を担う狭小化された経路」を電気的ストレスにより形成することがフォーミングの物理的意味であり、2つのケースで手順が対照的に見えたのは、ケース(A)では金属側から、ケース(B)では絶縁体側から当該狭小化された経路を形成しているためであると理解できる。従って、ケース(A)で見られる整流性は抵抗変化の本質ではなく、「電気伝導を担う狭小化された経路」を形成する際に付加的に発生するものであると理解すべきであろう。
このような理解に立った場合、如何にしてフォーミングを不要にできるかということを考える。即ち、「電気伝導を担う狭小化された経路」を電気的ストレスによって引き起こすのではなく、「電気伝導を担う狭小化された経路」が予め、電流経路を狭窄して電流密度を高くする電流狭窄構造として形成されたメモリ素子を作製すれば、フォーミング手順は不要になるとの考えに至る。尚、電流狭窄構造には、電気伝導を担う金属膜を形成する必要がある。電流経路を狭小化しても絶縁膜が形成されているならば、再びフォーミングが必要になるからである。尚、電気的ストレスによるフォーミングを用いたこれまでの例では、電極面積内の何処にどのような大きさで「電気伝導を担う狭小化された経路」が形成されるかは全く不明であり制御できなかった。この点が、この種の抵抗変化型メモリにおける抵抗値ばらつきの原理的な問題点であることも指摘しておきたい。
次に、この電流狭窄構造の開閉による抵抗変化を効率良く、低電圧且つ高速に行うにはどうしたらよいか、という点について考える。電流狭窄構造の開閉の原理として、電流狭窄構造の開口部内に、上部電極から下部電極にかけて金属膜を形成し、電気的ストレス印加による金属膜の酸化還元を利用することを考える。即ち、予め作製した電流狭窄構造の開口部の狭窄部分における開口面積により上限は規定されるが、金属膜の酸化により酸化した部分の抵抗が高くなるのであれば、電気的な意味で開口部の狭窄部分における開口面積を狭める或いは閉じる動作が可能となる。このためには、酸化した際の抵抗値が金属状態での抵抗値よりも高くなるような材料を選択すればよい。
図1は、本発明素子の基本的な構造と抵抗変化の原理を模式的に示す断面図である。図1(a)及び(b)に示すように、下部電極101上に、絶縁体102aが形成され、絶縁体102aの一部に下部電極101まで貫通する開口部102bが形成され、開口部102bの内壁面と底面に酸化還元可能な金属膜103aが内壁面上端から下部電極101にかけて分断なく形成され、その金属膜103aと絶縁体102aを覆うように上部電極104が形成され、本発明素子が構成されている。尚、図1(a)は本発明素子の完成状態を示し、図1(b)は、開口部102bが形成された状態で、金属膜103aと上部電極104の形成前の状態を示している。
下部電極101と上部電極104に挟持された両電極間への電気的ストレスの印加によって電気抵抗が変化する抵抗変化領域100は、絶縁体102aと、絶縁体102aの一部を上部電極104側から下部電極101側にかけて貫通する1または複数の開口部102bと、上部電極104から下部電極101にかけて分断なく開口部102b内に形成された酸化還元可能な金属膜103aとを備えて構成される。
図1に模式的に示された素子構造では、開口部102bの開口が、上部電極104側から下部電極101側に向けて徐々に狭まる構造となっており、下部電極101と接する底部で開口の最も狭まっている狭窄部分が形成されている。尚、電流狭窄構造の開口部102bは、下部電極101側の開口が上部電極104側の開口よりも狭いため、金属膜103aを上部電極104側から形成し易くなる。また、金属膜103aを、膜厚が薄くても開口部102bの上部電極104側からから下部電極101にかけて分断なく形成できる。尚、図1(a)に示す形態では、開口部102bの上部電極104側の上端まで金属膜103aが形成されているが、金属膜103aが上部電極104と接触している限り、その上端が、開口部102bの上部電極104側の上端にまで達していなくてもよい。勿論、絶縁体102aの上部を被覆していても構わない。
図1(a)に示すように、上部電極104が下向きに開口部102bの中央部分に突出している形態では、突出部分の周縁部から開口部102bの側壁面に形成された金属膜103aを介して下部電極101に至る電流経路を流れる電流が、狭窄部分の周縁部に集中して電流密度が高くなる。また、上部電極104が下向きに開口部102bの中央部分に突出していない場合でも、上部電極104から下部電極101に至る電流経路を流れる電流の電流密度が、狭窄部分で高くなる。
図1(a)に示す初期状態では、金属膜103aは酸化前の低抵抗状態にあり、上部電極104から下部電極101へは、狭窄部分の低抵抗状態の金属膜103aを介して電流が流れるため、開口部102bの狭窄部分は、低抵抗状態の開状態にある。次に、電気的ストレス印加により金属膜103aが酸化し始めた場合を、図1(c)に示す。この時、金属膜103aへの酸素の供給は、その周囲の酸素を含む絶縁体102aから行われるため、金属膜103aの酸化は、絶縁体102aと接触している外周部分で開始する。中でも、開口部102bの狭窄部分の周縁部では、電流密度も高く、且つ、周囲の絶縁体102aにも接しているため、当該周縁部の金属膜103aでは、電流の通電による発熱と周囲の絶縁体102aからの酸素供給により酸化が促進され、他の部分より先に高抵抗化が始まる。
金属膜103aは狭窄部分の周縁部から下部電極にかけて分断なく形成されているので、狭窄部分の中心部に向けての酸素の拡散が可能になる。従って、金属膜103aの酸化は開口部102bの狭窄部分の周縁部から内側に向けて進行する。これは、この酸化反応が、狭窄部分の周縁部の金属膜103aに電気的ストレス、即ち電流を流すことによって生じる発熱を利用するものであるからに他ならない。即ち、電流経路の最も狭い部分の温度が高くなることから、下部電極101に接している金属膜103aのみを酸化すれば、酸化した金属膜103bの抵抗が高くなるため、あたかも電流狭窄構造を閉じるような動作が可能になり、高抵抗状態が実現する(リセット動作)。図1(d)は、狭窄部分の全体に亘って金属膜103aの酸化が進行した状態を示しているが、下部電極101に接している金属膜103aが完全に酸化せずとも、狭窄部分の金属膜103aの低抵抗部分が十分に狭くなれば、それに相応した高抵抗状態が得られることになる。
次に、低抵抗状態へのスイッチング(セット動作)が、如何にして実現するかを説明する。酸化された金属膜103bに電気的ストレスを印加すると、高抵抗化しているために電流による昇温に加えて電圧も印加される。これにより酸化された金属膜103bにおける金属と酸素との結合が切れ(還元)、酸素は絶縁体102a側へと取り込まれる(酸化)。これにより再び狭窄部分の金属膜103aの低抵抗部分が広がり、つまり、電流狭窄構造が開き、低抵抗状態が実現する(セット動作)。
ここで、金属膜103の酸化還元反応時に電流が流れていることは非平衡状態にあることを意味するから、単なる熱平衡とは異なる反応が進行することに注意する必要がある。即ち、単純に素子全体を加熱するプロセスと、電気的ストレスを与えることで温度が上昇するプロセスでは、引き起こされる物理的反応が異なるということである。これは即ち、本発明素子に85〜125℃の温度負荷を掛けても、電気的ストレスを与えた場合と同じ反応(抵抗スイッチング)が起こらず、つまりデータの劣化が生じず、原理的に保持特性が良好であることを示している。
上記リセット(金属膜の酸化)及びセット(金属膜の還元)の動作原理について、電流狭窄構造を形成する絶縁体102aの酸化還元も含めて考えてみると、より詳細な動作メカニズム及び材料選択の指針が明らかになるので以下に説明する。ここでは、発明者等が最も効率的に抵抗スイッチングが可能と考える以下の例、即ち電流狭窄構造を形成する絶縁体102aを構成する酸素以外の元素の酸化物標準生成エネルギが、酸化還元可能な金属膜103aを構成する元素の酸化物標準生成エネルギよりも大きい場合について説明する。具体的には、電流狭窄構造を形成する絶縁体102aとしてSi酸化物、金属膜103aとしてTiの組み合わせについて説明する。
金属酸化物の温度、酸素分圧をパラメータとした時の反応を調べたエリンガム図によれば、Siと酸素の組み合わせ(SiO2)の300Kでの酸化物標準生成エネルギは、およそ−840kJ/mol、Tiと酸素の組み合わせ(TiO2)では、およそ−870kJ/molであり、上記の関係を満たしており、しかもそのエネルギ差は小さい。電流狭窄構造を構成する絶縁体(SiOx)と接した金属膜(Ti)は電気的ストレスの印加により昇温し、接触している絶縁体(SiOx)も昇温する。酸化物標準生成エネルギが負値であるので、同一酸素濃度で温度が高くなることは還元条件側へ移行することとなり、SiOxは還元され易くなる。ここで、TiはSiよりも酸化し易いのであるから、このSiOxから酸素を奪い取り酸化され(TiOx化)高抵抗化する(リセット)。
次に、電流狭窄構造を構成する絶縁体(SiOx:酸素量はリセット動作により減少している)とTiOxが接している状況で電気的ストレスを印加すると、電圧が印加された状況で温度が上昇することでTiOxが還元される。このとき酸素がSiOx側に取り込まれるにはSiOxが酸化条件でありTiOxが還元条件である状況が必要となる。即ち、TiOxの温度がSiOxの温度よりも高くなり僅かな酸化物標準生成エネルギ差を逆転する状況が実現されていると考えられる。このような状況が非平衡状態である電気的バイアス印加、特に高抵抗状態での電圧印加を伴う加熱によって実現されることでセット動作が実現されると考えられる。
上述のような動作メカニズムから考えると、酸化物標準生成エネルギ差が小さい程、セット条件に到達し易くなるので効率的なセット動作が可能になると言える。そしてここで説明した電流狭窄構造を形成する絶縁体としてSi酸化物、金属膜としてTiの組み合わせが最も効率的な組み合わせの一つであると言える。
以上説明したように、電流狭窄構造の開口部102bの狭窄部分の開口(図1(a)に示す例では、下部電極101と接する底部開口)が狭い程、金属膜102aを酸化するのに必要なエネルギ及び時間が小さくなることになる。何故ならば、狭窄部分の開口が狭いことにより効率的に温度上昇が起こり、また金属膜102aを酸化還元するに至る酸素の拡散距離が物理的に短くなるためである。即ち、低電圧(低電流)で高速な抵抗変化を起こすには電流狭窄構造が本質的な役割を果たすことになる。斯かる電流狭窄構造を安価にまた簡便に作製することができる本発明方法については後述する。
開口部102bの狭窄部分の開口が大き過ぎれば、金属膜102aを酸化するのに必要な発熱を起こすために大電流が必要であり、当該開口が小さ過ぎれば、低抵抗状態での抵抗値が高くなり過ぎてしまうことになるため、抵抗変化型不揮発性メモリに適した抵抗値が得られるように適度な大きさで開口部102bを作製する必要がある。本発明者等が鋭意検討したところ、狭窄部分の開口の最小幅としては2〜50nmが好適である。また、開口部102bの段差は1〜100nmであれば、形成する金属膜103aを薄くすることができるため下部電極側の狭窄部分の金属膜102aを局所的に加熱するに好適である。
このような電流狭窄構造が単一の開口部からなる場合には、当該単一の開口部の寸法によってメモリ素子単体の大きさが規定されることになる。図2は、本発明素子の単一の開口部102bからなる電流狭窄構造を模式的に示す斜視図であり、図1(b)から下部電極101の図示を省略した構造を示している。上述の如く、狭窄部分の開口最小幅(下部電極側)として2〜50nmが好適であることから、例えば、上部開口端の開口幅を3〜75nmとした場合、絶縁体102aの一辺(角型の場合)或いは直径(円形の場合)が10〜100nm程度の本発明素子が実現できる。
一方、電流狭窄構造が複数の開口部からなる場合には、各開口部の大きさがまちまちであっても多数個の平均として作用するため、素子毎の抵抗値のばらつきを低減或いは無くすることが可能になる。更に、開口部の一つが抵抗変化に寄与しなくなった場合においても残りの開口部が抵抗変化を担うことができるため、メモリ素子の信頼性を高めることが可能になる。
図3は、本発明素子の抵抗変化領域を構成する絶縁体102aと開口部102bの端面形状(例えば、上部電極104側と接する端面)が迷路状模様を呈し、複数の開口部102bの端面形状が不均質な大きさ及び形状の島状パターンが不規則に分散配置している状態を模式的に示す平面図である。図3において、絶縁体102aの端面を白、開口部102bの端面を黒で夫々示している。図3に例示した開口部102bは、単純なドット或いは円筒状のものである必要はなく、寧ろ複数の開口部を含む場合には、図示するような迷路状構造の方が好適である。何故ならば、開口部の狭窄部分が下部電極側に形成される電流狭窄構造では、狭窄部分の開口寸法によって規定される下部電極との接触面積を保ちながら、金属膜の酸化還元に寄与する狭窄部分の周縁部の長さ(狭窄部分の周辺長)を増加させることが可能になる。前者の下部電極との接触面積の確保することで、金属膜が還元状態(低抵抗状態)での読み出し電流量を確保して読み出しマージン或いは読み出し速度を向上でき、後者の狭窄部分の周辺長の増加により、抵抗スイッチングに必要なエネルギや速度を低減でき、より低電圧で高速なセット動作及びリセット動作が可能となる
また、図4に示すように、上部電極104と金属膜103aを同じ材料で形成してもよい。この場合、金属膜103aと上部電極104を共通のプロセスで同時に形成できるため、より低コストで本発明素子を提供できる。
〈電流狭窄構造の作製方法〉
次に、本発明素子の電流狭窄構造を安価且つ簡便に作製する方法について説明する。
ナノメータレベルの微細な電流狭窄構造の作製方法としては、陽極酸化による方法やEB(電子ビーム)リソグラフィー等が知られている。しかしながら、高価なEB露光装置の使用や、マスクや工程の追加等はプロセスコストが高くなるという問題を抱えている。
以下では、特別なプロセスの追加等を要せず、一般的なLSI(大規模集積回路)製造プロセスに使用される装置、材料を用いて、抵抗変化型不揮発性メモリ素子に好適な電流狭窄構造の自己集積的な作製方法を説明する。本発明者等は、プラズマエッチングにおけるエッチング反応と反応生成物の堆積を効果的に利用することにより、自律的に電流狭窄構造が形成されることを実験的に確認し、且つ、その電流狭窄構造が本発明素子に適していることを見出した。
電流狭窄構造のサンプルとして、先ず、Si基板上にPt膜をスパッタ法により堆積して下部電極101を形成し、その上に、最も一般的な絶縁膜であり、且つ、電流狭窄構造における酸化還元に最適なSiOx膜(1≦x≦2)をRF(高周波)スパッタ法により堆積した。ターゲットにはSiO2ターゲットを使用し、基板を水冷しながら、ガス圧6Pa、RFパワー800Wの条件下で形成した。尚、SiOx膜の成膜方法は、蒸着法、スパッタ法等の物理的成膜法でもよいし、スピンコーティングやCVD(化学的気相成長法)等の成膜法を用いても構わない。このSiOx膜(電流狭窄構造を備える絶縁体の前駆体)をプラズマエッチング法によりエッチングする。プラズマエッチングにおいてはラジカルによるエッチング、反応性イオンによるエッチング(RIE)、イオンアシストエッチング(イオンとラジカル双方によるエッチング)の3種類の過程がある。更に、エッチング反応以外に、反応生成物の堆積や反応ガスが高分子化して堆積する反応も起こる。このためエッチングに用いるガスの種類、圧力、パワー等によってエッチング特性は大きく変化する。以下、2種類の反応ガスを夫々用いた時に得られる電流狭窄構造について説明する。
[1]CF4ガス:CF4ガスを用いた場合には、主としてCF3が反応に寄与し、揮発性であるSiのフッ化物を生成することによりエッチングが進み、他方CF2が堆積物になると考えられる。SiOxをエッチングする場合には、SiOxの結合をイオン衝撃により切断し、Siのフッ化物を生成し揮発させ、CF2を酸素によりCO2或いはCOF2化することで揮発させている。一方、エッチングが進み下部電極まで達した時に酸素供給が減少する或いはなくなるためエッチング反応が停止する。また、下部電極に貴金属を用いた場合には揮発性のフッ化物を形成することが困難なため下部電極表面でエッチングはストップする。このような状況では見かけ上のエッチング速度は急激に低下することになる。このような場合、堆積物としてCF2或いはCF2が堆積したSiOxが下部電極表面上に形成されることになる。本実施例において、CF4とO2(酸素)の混合ガスを用いてプラズマエッチングを行った場合に形成される堆積物の構造を調べた。図5(b)に、ガス比としてCF4:O2=50:5、圧力5Pa、RFパワー80Wで10分間SiOx膜(400nm)をエッチングしたサンプルの表面SEM(電子顕微鏡写真)像を示す。初期のエッチングレートは50nm/分であった。写真の黒い部分が下部電極101であり、白い部分が下部電極101上に堆積した反応生成物(電流狭窄構造を備える絶縁体102b)である。この段差をAFM(原子間力顕微鏡)で調べたところ、およそ20nmであった。また、EDX(エネルギ分散X線分析装置)で調べたところ、当該反応生成物は、Si,O,Fを成分とすることが判明した。このような反応生成物としては、低誘電率膜であるSiOFが知られている。酸素ガスの使用によりCF2は揮発すると考えられるが、揮発性のSiFと反応することによりSiOFとなって堆積するものと考えられる。また、SiOFの誘電率は通常のSiO2よりも低いため下部電極及び上部電極に対する寄生容量が低くなるという利点もある。また、反応生成物の構造はアモルファスと考えられる。SiOxをCF4とO2(酸素)の混合ガスを用いてプラズマエッチングすることにより生成された堆積物は、開口最小幅が10〜50nm、開口部段差が20nmの電流狭窄構造を備えた絶縁体に他ならない。また、当該電流狭窄構造の絶縁体の端面形状は迷路状模様を呈し、複数の開口部からなる電流狭窄構造を用いた抵抗変化型不揮発性メモリ素子に好適である。
図5(a)に、上記要領で形成された電流狭窄構造の模式断面図を示す。上記堆積物(絶縁体102b)は上記エッチング反応と反応生成物による堆積の競合の結果得られるため自己集積的に形成される。従って、斯かるナノメータレベルの微細な開口を備えた電流狭窄構造を安価且つ簡便に形成することが可能となる。また、上述のようにSiOx膜をスパッタ法により堆積することでプロセス温度(最高温度)を100℃以下にすることができる。下部電極101、電極膜102a、上部電極104も、基板加熱なしに形成できるため、電流狭窄構造を備えた本発明素子は、全て100℃以下の低温プロセスで作製可能であることも強調しておきたい。
[2]SF6ガス:SF6ガスを用いた場合も、CF4ガスを用いた場合と同様にエッチング反応と反応生成物の堆積が競合するが、炭素Cに代えてイオウSがあるため若干反応が異なる。図5(c)に、ガス比としてSF6:O2=54:17、圧力5Pa、RFパワー80Wで20分間SiOx膜(400nm)をエッチングしたサンプルの表面SEM像を示す。図5(c)において写真の黒い部分が下部電極101であり、白い部分が下部電極101上に堆積した反応生成物(電流狭窄構造を備える絶縁体102b)である。図6に、SF6ガスを用いてSiOx絶縁膜をプラズマエッチングした時のエッチングレートを示す。10分までの初期のエッチングレートは25nm/分であり、13分以降では急激にエッチングレートが遅くなっていることが分かる。即ち、図5(b)、(c)で示した構造がエッチング反応と反応生成物の堆積の競合により得られていることを示している。
ガス種、ガス比を変えたことにより形成された反応生成物(電流狭窄構造を備える絶縁体102b)の形状は棒状となっている。この段差をAFM(原子間力顕微鏡)で調べたところ、およそ100nmであった。また、EDX(エネルギ分散X線分析装置)で調べたところ、この反応生成物はCF4の場合と同様にSi,O,Fを成分とすることが判明した。上記条件で形成された反応生成物(電流狭窄構造を備える絶縁体102b)は、開口が100nm以上と広いため、このままでは抵抗変化型不揮発性メモリへ直接適用できないが、エッチング条件を変更することにより反応生成物の形状が変化することから、実際のメモリ素子への適用に際しては適宜条件を最適化し最小開口幅が狭くなるようにすればよい。
以上詳細に説明したように、通常のLSI製造プロセスで用いられるプラズマエッチングの手法を用いて、安価且つ簡便に抵抗変化型不揮発性メモリ素子に適用可能な電流狭窄構造の絶縁体を自己集積的に形成できる。
〈本発明素子の実施例〉
最後に、電流狭窄構造を備えた本発明素子の作製方法と本発明素子で得られたスイッチング特性について説明する。本実施例では、下部電極と電流狭窄構造を備えた抵抗変化領域と上部電極からなる記憶素子部に、整流素子を直列に接続して構成される本発明素子について詳細に説明する。
本実施例で使用する基板1として、(LaAlO3)0.3−(SrAl0.5Ta0.5O3)0.7(以下、LSATと略する)の(100)単結晶基板を選択した。LSATを選択した理由は、整流素子として使用するペロブスカイト酸化物pn接合を構成するPr0.5Ca0.5MnO3との格子ミスマッチを考慮したためである。LSAT基板の格子定数は0.387nmであり、SrTiO3基板の0.391nmよりも小さく、バルク材料での平均の格子定数が0.3814nmであるPr0.5Ca0.5MnO3とのミスマッチは2.3%から1.4%にまで低減されるため、良質の薄膜を形成し易くなる。
次に、第1下部電極2(本発明素子全体の下部電極)として、Sr0.5Ca0.5RuO3を選択した。当該選択理由も上記と同様であり、Caをドープすることにより格子定数をLSATとほぼ同様にすることができるためである。第1下部電極2の上に形成するp型酸化物薄膜3としてPr0.5Ca0.5MnO3を選択し、n型酸化物薄膜4として試みにSr1−xLaxTiO3(x=0.0047)を選択した。尚、本実施例においては、p型酸化物薄膜3としてPr0.5Ca0.5MnO3とPrMnO3薄膜との積層膜を用いているがこれに限定されるものではなく、p型酸化物薄膜3及びn型酸化物薄膜4としては適当なドーピング濃度のものを選択すればよい。
次に、ここまでの作製条件を説明する。上記酸化物pn接合を構成する酸化物薄膜の作製方法としてはレーザアブレーション法を用いる。10mm角のLSAT(100)基板1を、銀ペーストを用いて基板ホルダに装着し予備室にて加熱を行い、その後成長室へとロードロックにより導入する。このときの真空度はおよそ2×10−9Torrである。次に、酸素ガス圧及び基板温度を各層に適した条件に合わせ、KrFエキシマレーザを各々の薄膜作製用のターゲットに照射することで薄膜を堆積する。例えば、Sr0.5Ca0.5RuO3膜は酸素50mTorr、基板温度650℃、レーザパワー130mJで成膜し、Pr0.5Ca0.5MnO3膜は酸素50mTorr、基板温度650℃、レーザパワー90mJで成膜する。Pr0.5Ca0.5MnO3膜を70nmほど堆積した後、同様の条件でPrMnO3膜を5単位格子堆積し、再びPr0.5Ca0.5MnO3膜を5単位格子堆積する。その後Sr1−xLaxTiO3(x=0.0047)膜を、酸素0.1mTorr、基板温度800℃の高温低酸素圧条件にて成膜する。レーザパワーは90mJを用いた。尚、膜厚は、第1下部電極2であるSr0.5Ca0.5RuO3膜が約70nm、p型酸化物薄膜3が約74nm、n型酸化物薄膜4であるSr1−xLaxTiO3(x=0.0047)が4nmとした。各膜厚は適宜適当な値を選択すればよい。成膜後にRHEED(反射高速電子回折法)により表面観察を行い、全てエピタキシャルに2次元成長していることを確認し全ての層が単結晶薄膜となっていることを確認した。その後、酸素雰囲気中で室温まで冷却する。
続いて、電子ビーム蒸着法により第1密着層51としてTiを4nm堆積し、同一真空中で第2下部電極61(記憶素子部の下部電極)としてAuを60nm堆積する。図7(a)に、ここまで作製した素子構造の断面図を示す。その後、レジスト71を塗布しフォトリソグラフィーを行う(図7(b))。次に、ECRプラズマを用いて酸化物pn接合部のエッチングを行う。図8(a)に示すように、第2下部電極61、第1密着層51、n型酸化物薄膜4、及び、p型酸化物薄膜3をドライエッチングする。エッチング時間は4分とし、この時のアルゴンガス流量は6.4sccmとし、ガス圧は1mTorrとした。エッチング後にレジスト71を除去し(図示せず)、図8(b)に示すようにRFスパッタ法によりSiO2ターゲットを使用してSiOx膜8を400nm堆積し、連続してAl2O3ターゲットを使用してAlOxハードマスク9を30nm堆積する。SiOx膜8、AlOxハードマスク9のスパッタ条件は共通であり、基板を水冷しながら、ガス圧6P、RFパワー800Wの条件を用いている。AlOxハードマスク9は、後で説明するようにフッ素系ガスを用いたプラズマエッチングの際に使用するために堆積している。
次に、図9(a)に示すように、再びレジスト72を塗布しフォトリソグラフィーを行い、図9(b)に示すようにAlOxハードマスク9とSiOx膜8の途中までをECRプラズマを用いてエッチングする。
図10(a)に示すように、RIE装置にてガス比としてCF4:O2=50:5、圧力5Pa、RFパワー80Wで10分間エッチングを行う。これは、上述の電流狭窄構造の作製方法で示したのと同じ条件を用いており、図示していないが、この段階で電流狭窄構造が第2下部電極61の露出面上に形成されている。尚、本実施例では、上記説明の際に使用したPtではなくAuを第2下部電極61(下部電極101に相当)として用いているが、既に説明したように電流狭窄構造の自己集積的作製原理を考えれば明白なように、第2下部電極61も酸素を含まない貴金属であるので同様な迷路状のパターンが形成されることを付記しておく。
次に、第1下部電極2へのコンタクトを形成するために、図10(b)に示すように、再びレジスト73を塗布しフォトリソグラフィーを行う。
第1下部電極2へのコンタクト孔を開口するために、ECRプラズマを用いて第2下部電極61、第1の密着層51、n型酸化物薄膜4、及び、p型酸化物薄膜3の途中までを同様にドライエッチングする(図11(a))。その後、塩酸を用いて残りのp型酸化物薄膜3をウェットエッチする(図11(b))。ウェットエッチングを行う理由は、p型酸化物薄膜3として使用しているPr0.5Ca0.5MnO3膜が容易に塩酸によりエッチングされるのに対して、第1下部電極2であるSr0.5Ca0.5RuO3膜は塩酸に対して殆どダメージを受けないため、ドライエッチングを用いてオーバーエッチングすることで導入される第1下部電極2であるSr0.5Ca0.5RuO3膜のダメージを避けるためである。
その後、レジスト73を除去し(図12(a))、新たなレジスト74を塗布してフォトリソグラフィーを行う(図12(b))。引き続いて、電子ビーム蒸着法により、抵抗変化領域の金属膜103a及び第2密着層52として機能するTiを4nm、上部電極62となるAuを500nm、順番に全面に堆積する(図13(a))。次に、上部電極62と電気測定用配線のパターニングのために、レジスト74上に堆積されたTi膜52とAu膜62をリフトオフにより除去して、本発明素子が完成する(図13(b))。
図14は、図13(b)において点線で囲んだ領域の拡大断面図であり、図中、点線で囲んだ領域は上記プロセスにて形成された電流狭窄構造を備えた抵抗変化領域100を示す。従って、抵抗変化領域100中のTi膜52が、酸化還元可能な金属膜103aとなっている。上記要領で作製された本発明素子では、複数の開口部からなる迷路状パターンの電流狭窄構造が形成されている。
次に、本実施例の本発明素子で測定した電気特性について説明する。先ず、本発明素子全体での特性を説明する前に、本発明素子を構成する整流素子である酸化物pn接合単体での整流特性を簡単に説明しておく。
図15(a)は、酸化物pn接合単体の電流電圧特性図である。縦軸は電流値の絶対値を対数表示しており、横軸は第1下部電極を基準に第2下部電極に印加した電圧極性に対応した電圧を表示している。即ち、印加電圧のマイナス側が順バイアス、プラス側が逆バイアスとなっている。各データ点は、電圧を−0.5Vから+0.5Vへと掃引した時の電流値と電圧値を示す。図中の記号は、夫々接合サイズを示し、四角(□)は20μm角、上三角(△)は10μm角、下三角(▽)は5μm角、菱形(◇)は2μm角を表す。何れも0.5Vのバイアス下で3桁以上の整流比(順バイアス電流の絶対値を逆バイアス電流の絶対値で除した比)が得られており、酸化物pn接合は整流素子として機能していることを示している。図15(b)は、図15(a)の電流電圧特性を、接合サイズと電流及び電流密度の関係で示した図である。縦軸は±0.5Vのバイアス下での電流値I及び電流密度iの絶対値を対数表示しており、横軸は接合サイズを平方μmの単位で対数表示したものである。図15(b)から分かるように、酸化物pn接合の電流値は接合サイズによりスケールされておりリーク等がないことが分かる。
さて、記憶素子部に整流素子を直列に接続した本発明素子全体における電気特性の測定結果を以下に説明する。尚、特に断らない限り特性測定は室温(25℃〜26℃)で行っている。
図16は、10μ角の整流素子上に作製した作製直後の本発明素子(4μm角)に電圧を0Vから−0.5Vまで印加して測定した電流電圧特性と、電圧パルス印加後に同様の測定をして得られた電流電圧特性を併せて表示したものである。縦軸は電流値の絶対値を対数表示しており、横軸は第1下部電極を基準に上部電極に印加した電圧極性に対応した電圧を表示している。−0.5Vでの初期抵抗値はおよそ25kΩであった。この初期状態に電圧パルスとして第1下部電極を基準に上部電極側に−2.0V、100nsの電圧パルスを印加後、同様に電圧電流測定を行い−0.5Vでの抵抗値を求めたところ、およそ600kΩと高抵抗状態にスイッチング(リセット)していることが分かった。続いて、同様にして+2.5V、100nsの電圧パルスを印加した後、同様に電圧電流測定を行い、−0.5Vでの抵抗値を求めたところ、およそ20kΩと低抵抗状態にスイッチング(セット)していることが分かった。即ち、フォーミング手順無しに、−2.0V/+2.5V、100nsの低電圧且つ高速なパルス電圧により一桁以上の抵抗比での抵抗スイッチングが得られたのである。このスイッチング動作(リセット動作及びセット動作)を合計20セット、都合40回繰り返した。図16に示した電流電圧特性は2つの抵抗状態、即ち低抵抗状態と高抵抗状態が−0.5Vのバイアス条件では一桁以上の抵抗比で分けられることが一目瞭然である。
図17は、この抵抗スイッチングの様子を分かり易く示している。左側の縦軸は−0.5Vでの抵抗値を対数表示し、右側の縦軸は抵抗比として高抵抗値をスイッチング直前の低抵抗値で除した値を表示しており、横軸は電圧パルスの印加回数を示している。図17から分かるように、一桁以上の抵抗比が安定して得られていることが確認された。この低抵抗状態のまま室温(26℃)にて大気中で保管し42日間以上経過してから読み出した抵抗値は、殆ど変化なく低抵抗状態が安定的に保持されていることが確認された。尚、この低抵抗状態の本発明素子に+2.0V、100nsのセット電圧パルスを印加しても抵抗値の変化はなく、−2.0V、100nsのリセット電圧パルスを印加すると、再び高抵抗状態となり一桁以上の抵抗比が得られることが確認できた。尚、高抵抗状態も、低抵抗状態と同様に安定している。以上より、本発明素子での記憶状態は安定であることが確認された。これ以降、抵抗値は、読み出し電圧−0.5Vでの値を用いるものとする。
更に、±2.5V、50nsのセット及びリセット電圧パルスを7セット、都合14回印加し、夫々電圧を−0.5Vから+0.5Vまで印加して測定した電流電圧特性を、図18に示す。縦軸は同様に電流値の絶対値を対数表示しており、横軸は第1下部電極を基準に上部電極に印加した電圧極性に対応した電圧を表示している。図18から分かるように、低抵抗状態と高抵抗状態が−0.5Vのバイアス条件では2桁程度の抵抗比で分けられることが一目瞭然である。図19は、この抵抗スイッチングの様子を分かり易く示している。左側の縦軸は抵抗値を対数表示し、右側の縦軸は抵抗比として高抵抗値をスイッチング直前の低抵抗値で除した値を表示しており、横軸は電圧パルスの印加回数を示したものである。図19から分かるように、リセット電圧パルスの電圧値を−2.0Vから−2.5Vに絶対値を増加したことにより、2桁以上の抵抗比が安定して得られていることが確認された。また、各電圧パルスのパルス幅は50nsであり、高速スイッチングとして非常に良好なレスポンスを示している。
この高抵抗状態と低抵抗状態の様子を調べるために、図18の電流電圧特性を再度説明する。繰り返しになるが、マイナス側は整流素子であるpn接合にとっては順バイアス側であり、プラス側は逆バイアス側となる。記憶素子部と整流素子は直列に接続されていることから、抵抗の高い方が測定される抵抗値として寄与が大きくなる。低抵抗状態、即ち図18の上側にある電流電圧特性を見ると整流作用がある(印加電圧極性の違いで電流値に差がある)。これを図15(a)に示した10μm角の整流素子単体の電流電圧特性と比較すると順方向側の−0.5Vでの電流値が一桁以上減少していることが分かる。即ち、−0.5Vでの抵抗値は主として記憶素子部(抵抗変化領域)での抵抗値を反映していると考えられる。一方、逆バイアス側+0.5Vでの電流値は10−6A程度であり、整流素子単体の逆バイアス電流と殆ど変わらないことが分かる。即ち、逆バイアス側での抵抗値はほぼ整流素子の電流値を反映しているものと考えられる。次に、高抵抗状態、即ち図18の下側にある電流電圧特性を見ると、こちらは全く整流作用がない(印加電圧極性の違いで電流値に差がない)。即ち、ここで測定された高抵抗状態の抵抗は記憶素子部の抵抗変化領域の抵抗値をほぼ反映していると考えられる。これらの結果から、電流値が低抵抗状態では約10−5A、高抵抗状態では約10−7Aとなるような電流狭窄構造における開口の開閉が電圧パルス印加による金属膜の酸化還元によって低電圧且つ高速にスイッチングしていると結論付けられる。電流狭窄構造で得られる高抵抗状態での電流電圧特性には整流性はないが非線形であり、金属膜の酸化による高抵抗化という抵抗変化のメカニズム(動作原理)を裏付けている。
さて、図19に示したように、リセット電圧パルスの電圧値を2.0Vから2.5Vへと増加することにより抵抗比は10から100へと増加し、パルス幅を100nsから50nsと短くしても影響は見られなかった。これは本発明素子のセット及びリセット動作の素過程(つまり酸化還元反応)自体が非常に高速であることを予想させるものである。そこで、電圧パルスの電圧値とパルス幅を幾つか変えてスイッチングの様子を調べてみた結果を図20に示す。縦軸は抵抗値を対数表示しており、横軸は電圧パルスの印加回数を示したものである。先ず、±2V、50nsの電圧パルスにより一桁程度の抵抗変化が得られる本発明素子に、±2V、10nsと短いパルス幅で電圧パルスを印加したところ、抵抗比は約5倍と小さくなったものの、スイッチング自体は可能であることが分かる。次いで、電圧値を増加し、±3V、10nsの電圧パルスを印加したところ、ほぼ100の抵抗比が得られた。
図21は、10以上の抵抗比が得られる動作条件を整理して図示したものである。横軸はパルス電圧値を示し、セット動作は正極性側、リセット動作は負極性側に対応する。縦軸はパルス幅を対数表示したものである。白丸(○)は10以上の抵抗比が得られた条件であり、四角(□)は上記抵抗比が5程度であるがスイッチング可能である条件に対応している。これらの点を考慮すると、点線で囲んだ左右の領域が動作条件として選択可能な範囲にあることが分かる。勿論、この点線は恣意的なものであり集積化においては素子毎のばらつきも考慮する必要があることを付記しておく。また、図21中に直線で結んだ黒丸(●)をプロットし(パルス幅50nsの条件)、スイッチング電圧の閾値に以下のような履歴があるということを示した。つまり、スイッチングする状態からスタートして電圧パルスの電圧値を低減していくと、或る電圧値でスイッチングが起こらなくなる。次に、当該スイッチングが起こらなくなる電圧値から元の電圧値へ増加していってもスイッチングが起きる電圧の閾値は、電圧減少時の閾値よりも高くなるという履歴が存在する。
図22に、セット電圧パルスの電圧閾値の履歴を詳細に調べた結果を示す。縦軸は抵抗値を対数表示しており、横軸は電圧パルスの印加回数を示したものである。図22中の黒丸(●)はリセット電圧パルス印加後の抵抗値であり、白丸(○)はセット電圧パルス印加後の抵抗値を示す。図22(a)に、リセット電圧パルスの電圧値を−2.5V、パルス幅を50nsに夫々固定し、セット電圧パルスのパルス幅を50nsに固定して、セット電圧パルスの電圧値を減少させていった場合の抵抗変化の様子を示す。セット電圧パルスの電圧値を+1.8Vから0.1Vずつ減らしていきながら、セット及びリセット電圧パルスを交互に印加してスイッチングを行なっていくと、セット電圧パルスの電圧値が+1.2Vまでは低抵抗化したが、+1.1Vの電圧値では低抵抗化せずリセット電圧パルス印加による高抵抗状態よりも更に抵抗が高くなった。続いて、セット電圧パルスのみを電圧値を0.1Vずつ増加しながら印加していくと+2.0Vまでは約107Ωで一定の抵抗値を示し、+2.1Vのセットパルスで再び低抵抗化した。その後、リセット及びセット電圧パルスを交互に印加してスイッチングが再び可能であることを確認した。
図22(b)は、図22(a)に示す結果から、セット電圧パルス印加後の抵抗値のみを取り出してまとめたものである。縦軸はセット電圧パルス印加後の抵抗値を対数表示しており、横軸はセット電圧パルスの電圧値を示したものである。図22(b)中の矢印は電圧変化の順序を表している。セット電圧パルスの電圧値は+2.5V、+2.0V、+1.9V、+1.8Vと減少させていっても+1.2Vまではリセットパルスと交互に印加することにより10以上の抵抗比を示しながらスイッチングする。セット電圧パルスの電圧値が+1.1Vになると一気に抵抗値は増加し、その後+2.1Vで再び低抵抗化するため、このような履歴が現れる。リセット電圧パルスにおいても履歴は小さいが同様な減少が確認された。電圧値を−2.0V以下にするとリセット電圧パルス印加後の抵抗値は105Ω以下と高抵抗化が不十分となり、その後電圧値を増加していくと−2.4Vで十分な高抵抗化が再び可能になり10以上、100に近い抵抗比が得られる。このようにスイッチング可能な電圧パルスの条件として電圧閾値の履歴があるため、図21(a)のクロスハッチで示す電圧範囲は、セット及びリセット動作が不安定になる可能性を示している。本実施例においては、電圧値が±2.5Vであればセット及びリセット動作ともに当該不安定領域に入らずに安定動作が行なえることになる。
そこで、図23に、電圧値±2.5V、パルス幅50nsのセット及びリセット電圧パルスを用いて測定した繰返し特性の測定結果を示す。縦軸は抵抗値を対数表示しており、横軸はセット及びリセット動作の繰返し回数を示している。図23中、黒丸(●)はリセット電圧パルス印加後の抵抗値を示しており、白丸(○)はセット電圧パルス印加後の抵抗値を示している。また、セット及びリセット電圧パルスのデューティー比は50%とした。即ち、+2.5V、50nsのリセット電圧パルスを印加した後、50nsの間隔を置き、−2.5V、50nsのセット電圧パルスを印加し、50nsの間隔を置く。この一連の動作を1サイクルとしてスイッチングを繰返す。図23から分かるように、多少変動はあるものの100以上の抵抗比を保ち2000サイクル以上のセット及びリセット連続動作が可能なことを確認した。
最後に、セット/リセットの動作温度依存性を調べた結果を説明する。図24は縦軸に抵抗値を対数表示しており、横軸に動作温度を示している。図24中、黒丸(●)はリセット電圧パルス印加後の抵抗値を示しており、白丸(○)はセット電圧パルス印加後の抵抗値を示している。各電圧パルスは上記同様に±2.5V、50nsのセット及びリセット電圧パルスを用いた。測定は24.9℃で行った後、50.2℃、85.3℃、125.3℃の順で測定を行った。図24から分かるように、50℃までは殆ど抵抗値に変化はないが、85℃以上で高抵抗状態での抵抗値が高くなり、低抵抗状態での抵抗値が低くなり、その結果抵抗比が増加した。125℃では85℃での抵抗値と余り変化はないが若干抵抗比は増加し700程度の抵抗比が得られた。このような抵抗比のマージンが増加する方向の変動は問題とはならないのは言うまでもない。25℃から125℃の温度領域においてほぼ100以上の抵抗比が得られる低電圧且つ高速なセット及びリセット動作が可能であることを確認した。
以上、詳細に説明したように、電流狭窄構造の開口部内に上部電極から下部電極にかけて分断なく形成された金属膜を備えた抵抗変化領域を備えた本発明素子において、低電圧且つ高速な抵抗スイッチングが得られる。更に、下部電極と電流狭窄構造を備えた抵抗変化領域と上部電極からなる記憶素子部に整流素子を直列に接続することにより高速なバイポーラスイッチングが可能となる。
尚、本実施形態では、整流素子として酸化物基板上にエピタキシャルに成長させた酸化物pn接合を用いたが、例えばポリシリコンを用いたpn接合やショットキー接合を用いても勿論構わない。また、本実施形態では、基板として酸化物基板を用いたが、勿論、SiやGaAs等の半導体基板、または液晶ディスプレイや有機ELディスプレイに用いられる透明基板、更には有機半導体を形成するプラスチック基板等に本発明素子を形成することも可能である。何故ならば、既に示したように電流狭窄構造を用いた抵抗変化領域を作製するプロセスの最高温度は100℃以下が可能であり、上記基板はその使用に耐えるからである。また、本実施形態では、金属膜としてTiを使用したが、Tiの他に、Al,Ti,V,Cr,Mn,Fe,Co,Ni,Cu等の酸化還元可能な金属を使用しても構わない。また、本実施形態では、下部電極としてAuを使用したが、貴金属電極であるPtや、酸素を含まないポリシリコン電極等を使用しても構わない。
更に、本実施形態で例示した本発明素子の作製条件(膜厚、温度、圧力等)も、上記実施形態に限定されるものではない。作製条件を最適化することにより、より優れた特性が得られると考えられる。
〈第2実施形態〉
次に、本発明素子をメモリセルとして使用した不揮発性半導体記憶装置(本発明装置)の一構成例について図25及び図26を用いて説明する。
図25に、本発明装置の概略の構成を示す。図25に示すように、本発明装置は、第1実施形態の実施例で説明した、下部電極と電流狭窄構造を備えた抵抗変化領域と上部電極からなる記憶素子部に整流素子を直列に接続してなる本発明素子をメモリセルとして、当該メモリセルを行方向及び列方向に夫々複数マトリクス状に配列してメモリセルアレイ10を構成し、そのメモリセルアレイ10の周辺に、ビット線デコーダ14、ワード線デコーダ12、電圧スイッチ回路14、読み出し回路15、電圧発生回路16、及び、制御回路13を備えて構成される。
メモリセルアレイ10は、図26に示すように、列方向に延伸するm本のビット線(列選択線)BL1〜BLmと行方向に延伸するn本のワード線(行選択線)WL1〜WLnの各交点にメモリセル10aがm×n個配置された構成となっている。本発明素子からなる各メモリセル20は、上述のように情報の記憶に寄与する抵抗変化領域を備えた記憶素子部21と整流素子22が直列に接続されており、ビット線からワード線の方向に流れる電流が、順方向電流となるように、ワード線、ビット線に接続している。具体的には、例えば、同一列のメモリセル20の下部電極同士を接続して列方向に延伸させ各ビット線BL1〜BLmとし、同一行のメモリセル20の上部電極同士を接続して行方向に延伸させ各ワード線WL1〜WLnとする。
ビット線デコーダ11とワード線デコーダ12は、メモリセルを行単位、列単位、または、メモリセル単位で選択するメモリセル選択回路として機能し、アドレス線17から制御回路13に入力されたアドレス入力に対応したメモリセルアレイ10の中から読み出し対象或いは書き換え対象のメモリセルを選択する。ワード線デコーダ12は、アドレス線17に入力された信号に対応するメモリセルアレイ10のワード線を選択し、ビット線デコーダ11は、アドレス線17に入力されたアドレス信号に対応するメモリセルアレイ10のビット線を選択する。
制御回路16は、メモリセルアレイ10の書き換え動作(書き込み動作と消去動作)と読み出し動作における各制御を行う。尚、書き込み動作は第1実施形態で説明したセット動作(高抵抗状態から低抵抗状態へのスイッチング動作)に相当し、消去動作は第1実施形態で説明したリセット動作(低抵抗状態から高抵抗状態へのスイッチング動作)に相当する。制御回路13は、アドレス線17から入力されたアドレス信号、データ線18から入力されたデータ入力(書き込み時)、制御信号線19から入力された制御入力信号に基づいて、ワード線デコーダ17、ビット線デコーダ14、電圧スイッチ回路14、メモリセルアレイ10の読み出し、書き込み、及び、消去動作を制御する。図25に示す例では、制御回路13は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
電圧スイッチ回路14は、メモリセルアレイ10の読み出し、書き込み、消去時に必要なワード線及びビット線の各電圧を動作モードに応じて切り替え、メモリセルアレイ10に供給する電圧供給回路として機能する。図中、Vccは本発明装置の電源電圧、Vssは接地電圧、Vppは書き込み用電圧、Veeは消去用の電圧、Vrdは読み出しの電圧である。尚、電圧スイッチ回路14への電源電圧Vcc及び接地電圧Vssは、本発明装置の外部から供給され、読み出し、書き込み、消去用の各電圧は、本発明装置の内部で、例えば、電源電圧Vccまたは他の電源電圧から電圧発生回路16によって生成されるが、その具体的な構成は、本発明の本旨ではないので説明は省略する。
読み出し回路15は、選択メモリセルに接続するビット線を流れる読み出し電流の内、ビット線デコーダ11で選択された選択ビット線を流れる読み出し電流を電圧変換して、1行の選択メモリセルの内の選択ビット線に接続する読み出し対象のメモリセルの記憶データの状態を判定し、その結果を制御回路13に転送し、データ線18へ出力する。
次に、書き込み及び消去動作時のメモリセルアレイへの電圧印加の一例について説明する。本実施形態においてメモリセル20に使用される第1実施形態で説明した本発明素子は、一例として図16〜図19に示すようなスイッチング特性を有するため、下部電極を基準に上部電極側に絶対値で2.5V以上の正電圧を印加すると電気抵抗が高抵抗状態から低抵抗状態へとスイッチングし、逆に、下部電極を基準に上部電極側に絶対値で2.5V以上の負電圧を印加すると電気抵抗が低抵抗状態から高抵抗状態へとスイッチングする。尚、以下の説明では、±1.3Vの電圧印加では、スイッチング動作は発現しない場合を想定する。
従って、書き込み動作時には、書き込み対象の選択メモリセルに接続する選択ビット線に接地電圧Vss(0V)を、選択メモリセルに接続する選択ワード線に書き込み用電圧Vpp(例えば、2.5V)を夫々印加することにより、選択メモリセルの下部電極(選択ビット線側)を基準に上部電極(選択ワード線側)に正の書き込み用電圧Vppが印加されて書き込み動作が実行される。このとき、選択メモリセルに接続しない非選択ビット線と非選択ワード線の夫々に書き込み用電圧Vppの2分の1の電圧(Vpp/2=1.25V)を印加することで、非選択ビット線と非選択ワード線に夫々接続する第1の非選択メモリセルの両端には電圧印加が生じず、選択ビット線と非選択ワード線に夫々接続する第2の非選択メモリセルと非選択ビット線と選択ワード線に夫々接続する第3の非選択メモリセルの両端には、下部電極を基準に上部電極側に正電圧(Vpp/2)が印加され、何れの非選択メモリセルにおいても書き込み動作は起こらない。
また、消去動作時には、消去対象の選択メモリセルに接続する選択ビット線に消去用電圧Vee(例えば、2.5V)を、選択メモリセルに接続する選択ワード線に接地電圧Vss(0V)を夫々印加することにより、選択メモリセルの下部電極(選択ビット線側)を基準に上部電極(選択ワード線側)に負の消去用電圧(−Vee)が印加されて消去動作が実行される。このとき、選択メモリセルに接続しない非選択ビット線と非選択ワード線の夫々に消去用電圧Veeの2分の1の電圧(Vee/2=1.25V)を印加することで、非選択ビット線と非選択ワード線に夫々接続する第1の非選択メモリセルの両端には電圧印加が生じず、選択ビット線と非選択ワード線に夫々接続する第2の非選択メモリセルと非選択ビット線と選択ワード線に夫々接続する第3の非選択メモリセルの両端には、下部電極を基準に上部電極側に負電圧(−Vee/2)が印加され、何れの非選択メモリセルにおいても消去動作は起こらない。
ここで、書き込み動作時において、選択ビット線及び非選択ビット線への接地電圧Vss及び電圧(Vpp/2)の各印加は、ビット線デコーダ11を介して行われ、選択ワード線及び非選択ワード線への書き込み用電圧Vppと電圧(Vpp/2)の各印加は、ワード線デコーダ12を介して行われる。また、消去動作時において、選択ビット線及び非選択ビット線への消去用電圧Vee及び電圧(Vee/2)の各印加は、ビット線デコーダ11を介して行われ、選択ワード線及び非選択ワード線への接地電圧Vssと電圧(Vee/2)の各印加は、ワード線デコーダ12を介して行われる。従って、本実施形態において、ビット線デコーダ11とワード線デコーダ12、各デコーダを制御する制御回路13、及び、各デコーダへ書き込み用電圧Vppと消去用電圧Veeを供給する電圧スイッチ回路14は、メモリセルアレイ10への情報書き換え手段として機能する。
次に、読み出し動作時のメモリセルアレイへの電圧印加の一例について説明する。読み出し対象の選択メモリセルに接続する選択ビット線に読み出し用電圧Vrd(例えば、0.5V)を、選択メモリセルに接続する選択ワード線に接地電圧Vss(0V)を夫々印加することにより、選択メモリセルの下部電極(選択ビット線側)を基準に上部電極(選択ワード線側)に負の読み出し用電圧(−Vrd)が印加され、選択メモリセルに直列に接続した整流素子が順方向バイアス状態となって抵抗状態に応じた読み出し電流が、選択ビット線から選択ワード線へと流れる。この読み出し電流を、ビット線デコーダ11を介して読み出し回路15で検出することで読み出し動作が行われる。
このとき、選択メモリセルに接続しない非選択ビット線は電圧印加されないフローティング状態とし、選択メモリセルに接続しない非選択ワード線に読み出し用電圧Vrdを印加する。これにより、選択ビット線と非選択ワード線に夫々接続する第2の非選択メモリセルには電圧印加が生じず、選択ビット線には、選択メモリセルを介した読み出し電流だけが流れることになる。また、非選択ビット線がフローティング状態であるので、読み出し用電圧Vrdの印加された非選択ワード線から接地電圧Vssの印加された選択ワード線までの電流経路として、非選択ビット線と非選択ワード線に夫々接続する第1の非選択メモリセル、フローティング状態の非選択ビット線、及び、非選択ビット線と選択ワード線に夫々接続する第3の非選択メモリセルが介在する。ところで、フローティング状態の非選択ビット線の電圧が、第1の非選択メモリセルと第3の非選択メモリセルを介して、読み出し用電圧Vrdと接地電圧Vssの中間状態にあるとしても、第3の非選択メモリセルは、上部電極(選択ワード線側)が接地電圧Vssであるので順方向バイアス状態となり、他方、第1の非選択メモリセルは、上部電極(非選択ワード線側)が読み出し用電圧Vrdであるので逆方向バイアス状態となるので、非選択ワード線から選択ワード線までの電流経路は逆方向バイアス状態となり、選択ワード線への非選択メモリセルを介した回り込み電流は、通常のクロスポイント型メモリセルアレイと比較して大幅に、ほぼ完全に抑制される。従って、回り込み電流に起因する選択ワード線の電圧レベルの上昇が抑制され、メモリセルアレイを細かくブロック分割しなくても、読み出し動作マージンを大きく確保可能となる。また、第3の非選択メモリセルは順方向バイアス状態となるので、フローティング状態の非選択ビット線の電圧は、第3の非選択メモリセルを介して接地電圧Vss側に駆動される。よって、第1の非選択メモリセルには、読み出し用電圧Vrd(例えば、0.5V)の逆方向バイアスが印加されるが、当該逆方向バイアスでは、第1の非選択メモリセルに対して誤消去は起こらない。
尚、第2実施形態において、上部電極をワード線、下部電極をビット線としたが、逆に、上部電極をビット線、下部電極をワード線としても構わない。また、読み出し動作において、ビット線側に読み出し回路15を設けたが、ワード線側に設けても構わない。また、読み出し動作時に選択するビット線は1つに限定されるものではなく、複数であっても構わない。
また、第2実施形態において、書き込み、消去、及び読み出しの各動作時に選択ビット線、非選択ビット線、選択ワード線、及び非選択ワード線に夫々印加する電圧値は、一例であり、上記第2実施形態の電圧値に限定されるものではない。
更に、第2実施形態では、第1実施形態で説明した本発明素子を用いたメモリセルの構成として記憶素子部21と整流素子22を直列接続したメモリセルを想定したが、本発明素子の記憶素子部21と選択トランジスタ(MOSFETやバイポーラトランジスタ等)の直列回路で構成した1T/1R型のメモリセル構成でメモリセルアレイを構成しても良い。