JPH07202028A - Ｄｒａｍセルのキャパシター製造方法 - Google Patents
Ｄｒａｍセルのキャパシター製造方法Info
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- JPH07202028A JPH07202028A JP6327980A JP32798094A JPH07202028A JP H07202028 A JPH07202028 A JP H07202028A JP 6327980 A JP6327980 A JP 6327980A JP 32798094 A JP32798094 A JP 32798094A JP H07202028 A JPH07202028 A JP H07202028A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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Abstract
(57)【要約】
【目的】 ＤＲＡＭセルの貯蔵電極の蓄電容量を最大化
する、ＤＲＡＭセルのキャパシター製造方法を提供す
る。 【構成】 貯蔵電極をベローズ型貯蔵電極に形成した
後、前記貯蔵電極の両側のエッジのドーパントが注入さ
れていない地域にドーパントを注入するため、貯蔵電極
全表面に不純物が塗布された多結晶シリコン膜を蒸着
し、熱工程で多結晶シリコン膜に含まれたドーパントを
貯蔵電極に拡散させるＤＲＡＭセルのキャパシター製造
方法。
する、ＤＲＡＭセルのキャパシター製造方法を提供す
る。 【構成】 貯蔵電極をベローズ型貯蔵電極に形成した
後、前記貯蔵電極の両側のエッジのドーパントが注入さ
れていない地域にドーパントを注入するため、貯蔵電極
全表面に不純物が塗布された多結晶シリコン膜を蒸着
し、熱工程で多結晶シリコン膜に含まれたドーパントを
貯蔵電極に拡散させるＤＲＡＭセルのキャパシター製造
方法。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子のＤＲＡＭセ
ル製造方法に関し、特にＤＲＡＭセルに接続するキャパ
シターの容量を増大させるため貯蔵電極の表面積を増大
させるキャパシター製造方法に関するものである。
ル製造方法に関し、特にＤＲＡＭセルに接続するキャパ
シターの容量を増大させるため貯蔵電極の表面積を増大
させるキャパシター製造方法に関するものである。
【０００２】
【従来の技術】半導体素子が高集積化するに伴い、単位
セルが占める面積は急激に減少する。しかし、単位面積
が減少するにも拘わらずＤＲＡＭセルの動作に必要なキ
ャパシター容量は減少せず、４０ｆＦ（femto farad)ほ
どの容量を確保しなければならない。
セルが占める面積は急激に減少する。しかし、単位面積
が減少するにも拘わらずＤＲＡＭセルの動作に必要なキ
ャパシター容量は減少せず、４０ｆＦ（femto farad)ほ
どの容量を確保しなければならない。
【０００３】このような次元で、減少した面積から単位
ＤＲＡＭセルのキャパシター容量を確保するため種々な
形態にキャパシターが製造された。３次元のキャパシタ
ー構造の例として、スタック、シリンダ、フィン（fin)
等が開発されている。
ＤＲＡＭセルのキャパシター容量を確保するため種々な
形態にキャパシターが製造された。３次元のキャパシタ
ー構造の例として、スタック、シリンダ、フィン（fin)
等が開発されている。
【０００４】従来のフィン型キャパシターは、その製造
工程が比較的単純なので広く利用されてきた。しかし、
セル面積が縮小するにつれ一定なキャパシター容量の確
保のためフィンの数を増加させなければならないが、前
記フィンの数を増加するため絶縁膜、多結晶シリコン膜
を繰り返すことにより多くの層を形成しなければならな
いので工程回数が増加し、多量のＣＶＤ工法によるパー
ティクル（particle)及び欠陥(defect)の増加のため歩
留まりが低下する。
工程が比較的単純なので広く利用されてきた。しかし、
セル面積が縮小するにつれ一定なキャパシター容量の確
保のためフィンの数を増加させなければならないが、前
記フィンの数を増加するため絶縁膜、多結晶シリコン膜
を繰り返すことにより多くの層を形成しなければならな
いので工程回数が増加し、多量のＣＶＤ工法によるパー
ティクル（particle)及び欠陥(defect)の増加のため歩
留まりが低下する。
【０００５】
【発明が解決しようとする課題】従って、本発明では比
較的工程が簡単であり単位面積でキャパシターの大きい
容量を確保できるＤＲＡＭセルのキャパシター製造方法
を提供することを目的とする。
較的工程が簡単であり単位面積でキャパシターの大きい
容量を確保できるＤＲＡＭセルのキャパシター製造方法
を提供することを目的とする。
【０００６】
【課題を解決するための手段】前記の目的を達成するた
めの本発明は、半導体基板に MOSトランジスタを形成
し、全体構造上部に平坦化用絶縁膜を蒸着して貯蔵電極
コンタクトホールを形成する工程と、全体構造上部にア
ンドープされた第１非晶質シリコン膜、ドープされた第
２非晶質シリコン膜、アンドープされた第３非晶質シリ
コン膜、塗布された第４非晶質シリコン膜およびアンド
ープされた第５非晶質シリコン膜を順次形成する工程
と、貯蔵電極マスク用感光膜パターンを前記第５非晶質
シリコン膜上部に形成する工程と、前記感光膜パターン
をマスクに用いて第５非晶質シリコン膜から第１非晶質
シリコン膜までエッチングしてパターンを形成した後、
前記感光膜パターンを除去する工程と、前記第１乃至第
５非晶質シリコン膜を第１乃至第５多結晶シリコン膜で
形成しながら塗布した層の内部に存在するドーパントを
活性化させ、これら不純物が上部層および下部層に拡散
しないよう熱処理する工程と、前記ドープされた第２、
第４多結晶シリコン膜を湿式エッチング溶液で一定幅だ
け除去してパターン側面の凹部を形成する工程と、熱処
理工程で第２、第４非晶質シリコン膜のドーパントを第
１、第３、第５非晶質シリコン膜で拡散させ貯蔵電極を
形成する工程と、燐が塗布された多結晶シリコン膜を前
記貯蔵電極の表面に薄く蒸着させる工程と、熱処理工程
で表面の多結晶シリコン膜に存在するドーパントを貯蔵
電極の内部に拡散させる工程より成り、ベローズ型貯蔵
電極を形成するＤＲＡＭセルのキャパシター製造方法に
ある。
めの本発明は、半導体基板に MOSトランジスタを形成
し、全体構造上部に平坦化用絶縁膜を蒸着して貯蔵電極
コンタクトホールを形成する工程と、全体構造上部にア
ンドープされた第１非晶質シリコン膜、ドープされた第
２非晶質シリコン膜、アンドープされた第３非晶質シリ
コン膜、塗布された第４非晶質シリコン膜およびアンド
ープされた第５非晶質シリコン膜を順次形成する工程
と、貯蔵電極マスク用感光膜パターンを前記第５非晶質
シリコン膜上部に形成する工程と、前記感光膜パターン
をマスクに用いて第５非晶質シリコン膜から第１非晶質
シリコン膜までエッチングしてパターンを形成した後、
前記感光膜パターンを除去する工程と、前記第１乃至第
５非晶質シリコン膜を第１乃至第５多結晶シリコン膜で
形成しながら塗布した層の内部に存在するドーパントを
活性化させ、これら不純物が上部層および下部層に拡散
しないよう熱処理する工程と、前記ドープされた第２、
第４多結晶シリコン膜を湿式エッチング溶液で一定幅だ
け除去してパターン側面の凹部を形成する工程と、熱処
理工程で第２、第４非晶質シリコン膜のドーパントを第
１、第３、第５非晶質シリコン膜で拡散させ貯蔵電極を
形成する工程と、燐が塗布された多結晶シリコン膜を前
記貯蔵電極の表面に薄く蒸着させる工程と、熱処理工程
で表面の多結晶シリコン膜に存在するドーパントを貯蔵
電極の内部に拡散させる工程より成り、ベローズ型貯蔵
電極を形成するＤＲＡＭセルのキャパシター製造方法に
ある。
【０００７】
【実施例】以下、添付の図面を参照して本発明を詳細に
説明する。図１乃至図７は、本発明の実施例によりＤＲ
ＡＭセルのキャパシターを製造する工程を示す断面図で
ある。図１は、半導体基板（１）にＭＯＳトランジスタ
を製造した断面図であり、フィールド酸化膜（２）、ゲ
ート酸化膜（３）、ワードライン（４）、ドレイン
（５）、ソース（６）を形成して全体構造上部に平坦化
用絶縁膜（７）を塗布し、前記ソース（６）が露出する
コンタクトホール（８）を公知の技術で形成した断面図
である。
説明する。図１乃至図７は、本発明の実施例によりＤＲ
ＡＭセルのキャパシターを製造する工程を示す断面図で
ある。図１は、半導体基板（１）にＭＯＳトランジスタ
を製造した断面図であり、フィールド酸化膜（２）、ゲ
ート酸化膜（３）、ワードライン（４）、ドレイン
（５）、ソース（６）を形成して全体構造上部に平坦化
用絶縁膜（７）を塗布し、前記ソース（６）が露出する
コンタクトホール（８）を公知の技術で形成した断面図
である。
【０００８】図２は、全体構造上部にアンドープされた
第１非晶質シリコン膜（１１）、ドープされた第２非晶
質シリコン膜（１２）、アンドープされた第３非晶質シ
リコン膜（１３）、ドープされた第４非晶質シリコン膜
（１４）およびアンドープされた第５非晶質シリコン膜
（１５）を順次形成し、その上部に貯蔵電極マスク用感
光膜パターン（１６）を形成した断面図である。
第１非晶質シリコン膜（１１）、ドープされた第２非晶
質シリコン膜（１２）、アンドープされた第３非晶質シ
リコン膜（１３）、ドープされた第４非晶質シリコン膜
（１４）およびアンドープされた第５非晶質シリコン膜
（１５）を順次形成し、その上部に貯蔵電極マスク用感
光膜パターン（１６）を形成した断面図である。
【０００９】前記アンドープされた第１、第３、第５非
晶質シリコン膜（１，１３，１５）は、５５０℃以下の
温度でSi2H6 やSiH4ソースガスを用いて所定の厚さ、例
えば３００Å〜１０００Åに形成し、前記ドープされた
第２、第４非晶質シリコン膜（１２，１４）は５５０℃
以下の温度でSi2H6 やSiH4ガスとPH3 ガスを注入し、燐
（Ｐ）が塗布された非晶質シリコン膜を３００Å〜１０
００Åに蒸着する。
晶質シリコン膜（１，１３，１５）は、５５０℃以下の
温度でSi2H6 やSiH4ソースガスを用いて所定の厚さ、例
えば３００Å〜１０００Åに形成し、前記ドープされた
第２、第４非晶質シリコン膜（１２，１４）は５５０℃
以下の温度でSi2H6 やSiH4ガスとPH3 ガスを注入し、燐
（Ｐ）が塗布された非晶質シリコン膜を３００Å〜１０
００Åに蒸着する。
【００１０】ここで、前記第１、第２、第３、第４、第
５非晶質シリコン膜（１１，１２，１３，１４，１５）
の蒸着時の蒸着温度は５５０℃以下にすべきである。そ
の理由は第２非晶質シリコン膜と第４非晶質シリコン膜
にある燐が後続蒸着工程の際、熱によりアンドープされ
た第１、第３、第５非晶質シリコン膜（１１，１３，１
５）に拡散しないようにするためである。尚、前記第
２、第４非晶質シリコン膜に燐をドーピングする際、ド
ーパント（dopamt) に使用される燐を非常に多くフロー
させて飽和状態となるようにする。
５非晶質シリコン膜（１１，１２，１３，１４，１５）
の蒸着時の蒸着温度は５５０℃以下にすべきである。そ
の理由は第２非晶質シリコン膜と第４非晶質シリコン膜
にある燐が後続蒸着工程の際、熱によりアンドープされ
た第１、第３、第５非晶質シリコン膜（１１，１３，１
５）に拡散しないようにするためである。尚、前記第
２、第４非晶質シリコン膜に燐をドーピングする際、ド
ーパント（dopamt) に使用される燐を非常に多くフロー
させて飽和状態となるようにする。
【００１１】図３は、前記感光膜パターン（１６）をマ
スクにし第５、第４、第３、第２、第１非晶質シリコン
膜（１５，１４，１３，１２，１１）を上部からエッチ
ングしてパターンを形成した後前記感光膜（１６）を除
去し、前記第１、第２、第３、第４、第５非晶質シリコ
ン膜（１１，１２，１３，１４，１５）のパターンを６
００〜６５０℃で３０分乃至３時間ほど窒素（Ｎ2)やア
ルゴン（Ａｒ）のような不活性気体雰囲気で熱処理し、
前記第１、第２、第３、第４、第５多結晶シリコン膜
（１１′，１２′，１３′，１４′，１５′）を形成し
た断面図である。
スクにし第５、第４、第３、第２、第１非晶質シリコン
膜（１５，１４，１３，１２，１１）を上部からエッチ
ングしてパターンを形成した後前記感光膜（１６）を除
去し、前記第１、第２、第３、第４、第５非晶質シリコ
ン膜（１１，１２，１３，１４，１５）のパターンを６
００〜６５０℃で３０分乃至３時間ほど窒素（Ｎ2)やア
ルゴン（Ａｒ）のような不活性気体雰囲気で熱処理し、
前記第１、第２、第３、第４、第５多結晶シリコン膜
（１１′，１２′，１３′，１４′，１５′）を形成し
た断面図である。
【００１２】前記のように、６００〜６５０℃で３０分
乃至３時間ほど窒素（Ｎ2)やアルゴン（Ａｒ）のような
不活性気体雰囲気で熱処理すれば、非晶質シリコン膜が
多結晶化しながら第２、第４多結晶シリコン膜（１
２′，１４′）に含まれたドーパントが上部および下部
にある第１、第３、第５多結晶シリコン膜（１１′，１
３′，１５′）には拡散されない。
乃至３時間ほど窒素（Ｎ2)やアルゴン（Ａｒ）のような
不活性気体雰囲気で熱処理すれば、非晶質シリコン膜が
多結晶化しながら第２、第４多結晶シリコン膜（１
２′，１４′）に含まれたドーパントが上部および下部
にある第１、第３、第５多結晶シリコン膜（１１′，１
３′，１５′）には拡散されない。
【００１３】参考に、前記１次貯蔵電極パターンを７０
０℃で１時間以上又は、それ以上の温度で熱処理を行え
ば、前記第２、第４の多結晶シリコン膜内に含まれてい
るドーパントが第１層、第３層、第５層に拡散され、後
工程で湿式エッチング選択比（selective wet etching)
特性に影響を与えることになる。
０℃で１時間以上又は、それ以上の温度で熱処理を行え
ば、前記第２、第４の多結晶シリコン膜内に含まれてい
るドーパントが第１層、第３層、第５層に拡散され、後
工程で湿式エッチング選択比（selective wet etching)
特性に影響を与えることになる。
【００１４】図４は、図３の工程後、硝酸、酢酸、弗酸
及びＤＩで混合された多結晶シリコン湿式エッチング溶
液で予定時間の間エッチングして塗布された第２、第４
多化粧シリコン膜（１２′，１４′）の一定部分をエッ
チングして凹部（３０）が形成されるのを示した断面図
である。前記の湿式エッチング溶液として、例えばＨＮ
3 ：ＣＨ3 ＣＯＯＨ：ＨＦ：ＤＩの比を３０：３：０．
５〜１．０：１５．５〜１５．０に混合した溶液でエッ
チングすれば、塗布された第２、第４多結晶シリコン膜
（１２′，１４′）のエッチング速度がアンドープした
第１、第３、第５多結晶シリコン膜（１１′，１３′，
１５′）のエッチング速度より非常に速くなるようエッ
チングされる。
及びＤＩで混合された多結晶シリコン湿式エッチング溶
液で予定時間の間エッチングして塗布された第２、第４
多化粧シリコン膜（１２′，１４′）の一定部分をエッ
チングして凹部（３０）が形成されるのを示した断面図
である。前記の湿式エッチング溶液として、例えばＨＮ
3 ：ＣＨ3 ＣＯＯＨ：ＨＦ：ＤＩの比を３０：３：０．
５〜１．０：１５．５〜１５．０に混合した溶液でエッ
チングすれば、塗布された第２、第４多結晶シリコン膜
（１２′，１４′）のエッチング速度がアンドープした
第１、第３、第５多結晶シリコン膜（１１′，１３′，
１５′）のエッチング速度より非常に速くなるようエッ
チングされる。
【００１５】図５は、図４の工程後、例えば６５０℃以
上の高温で熱工程を行い塗布された第２、第４多結晶シ
リコン膜（１２′，１４′）に含まれた過飽和ドーパン
トが、第１、第３、第５多結晶シリコン膜（１１′，１
３′，１５′）に拡散されベローズ（bellows)フィン構
造の貯蔵電極（４０）を形成した断面図であり、貯蔵電
極（４０）の両側端部“Ａ”にはドーパントが十分拡散
されていない状態に形成される。そのため、貯蔵電極の
両端部は導電体の役割を果たさずキャパシターの有効表
面積に用いられない。
上の高温で熱工程を行い塗布された第２、第４多結晶シ
リコン膜（１２′，１４′）に含まれた過飽和ドーパン
トが、第１、第３、第５多結晶シリコン膜（１１′，１
３′，１５′）に拡散されベローズ（bellows)フィン構
造の貯蔵電極（４０）を形成した断面図であり、貯蔵電
極（４０）の両側端部“Ａ”にはドーパントが十分拡散
されていない状態に形成される。そのため、貯蔵電極の
両端部は導電体の役割を果たさずキャパシターの有効表
面積に用いられない。
【００１６】図６は、貯蔵電極（４０）の両側端部
“Ａ”には、ドーパントが十分拡散されない場所にドー
パントを拡散させるため、前記貯蔵電極（４０）の表面
に燐が塗布された多結晶シリコン膜（１７）を３０Å〜
１００Åほど蒸着した断面図である。
“Ａ”には、ドーパントが十分拡散されない場所にドー
パントを拡散させるため、前記貯蔵電極（４０）の表面
に燐が塗布された多結晶シリコン膜（１７）を３０Å〜
１００Åほど蒸着した断面図である。
【００１７】前記の多結晶シリコン膜（１７）は、チュ
ーブ内でＰＨ3 ガスを先ず３〜５分間十分にフローさせ
貯蔵電極（４０）の全表面に燐がファイルアップされる
ようにした後、ＰＨ3 ガスとＳｉ2 Ｈ6 又はSiH4ガスを
フローさせて形成したものである。
ーブ内でＰＨ3 ガスを先ず３〜５分間十分にフローさせ
貯蔵電極（４０）の全表面に燐がファイルアップされる
ようにした後、ＰＨ3 ガスとＳｉ2 Ｈ6 又はSiH4ガスを
フローさせて形成したものである。
【００１８】図７は、熱処理工程で前記多結晶シリコン
膜（１７）に過度に含まれたドーパントを貯蔵電極（４
０）に拡散させ、ドーパントが注入されていない前記
“Ａ”地域にもドーパントが注入されたベローズ型貯蔵
電極（４０）の形成を完了した状態の断面図である。
膜（１７）に過度に含まれたドーパントを貯蔵電極（４
０）に拡散させ、ドーパントが注入されていない前記
“Ａ”地域にもドーパントが注入されたベローズ型貯蔵
電極（４０）の形成を完了した状態の断面図である。
【００１９】前記工程後、従来のように貯蔵電極の表面
に誘電体膜とプレート電極を形成してキャパシターを製
造する。
に誘電体膜とプレート電極を形成してキャパシターを製
造する。
【図１】本発明の実施例でＤＲＡＭセルの貯蔵電極ドー
ピング工程を示した断面図である。
ピング工程を示した断面図である。
【図２】本発明の実施例でＤＲＡＭセルの貯蔵電極ドー
ピング工程を示した断面図である。
ピング工程を示した断面図である。
【図３】本発明の実施例でＤＲＡＭセルの貯蔵電極ドー
ピング工程を示した断面図である。
ピング工程を示した断面図である。
【図４】本発明の実施例でＤＲＡＭセルの貯蔵電極ドー
ピング工程を示した断面図である。
ピング工程を示した断面図である。
【図５】本発明の実施例でＤＲＡＭセルの貯蔵電極ドー
ピング工程を示した断面図である。
ピング工程を示した断面図である。
【図６】本発明の実施例でＤＲＡＭセルの貯蔵電極ドー
ピング工程を示した断面図である。
ピング工程を示した断面図である。
【図７】本発明の実施例でＤＲＡＭセルの貯蔵電極ドー
ピング工程を示した断面図である。
ピング工程を示した断面図である。
１ 半導体基板 ２ フィールド酸化膜 ３ ゲート ４ ワードライン ５ ドレイン ６ ソース ７ 平坦化用絶縁膜 ８ コンタクトホール １１，１３，１５ アンドープされた非晶質シリコン膜 １２，１４ ドープされた非晶質シリコン膜 １６ 感光膜パターン １７ コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (8)
- 【請求項１】 ＤＲＡＭセルの製造方法において、 半導体基板に MOS−トランジスタを形成し、全体構造上
部に平坦化用絶縁膜を蒸着して貯蔵電極コンタクトホー
ルを形成する工程と、 全体構造上部にアンドープされた第１非晶質シリコン
膜、塗布された第２非晶質シリコン膜、アンドープされ
た第３非晶質シリンダ膜、塗布された第４非晶質シリコ
ン膜およびアンドープされた第５非晶質シリンダ膜を順
次成形する工程と、 貯蔵電極マスク用感光膜パターンを、前記第５非晶質シ
リコン膜の上部に形成する工程と、 前記感光膜パターンをマスクに用い、第５非晶質シリコ
ン膜から第１非晶質シリコン膜までエッチングしてパタ
ーンを形成した後、前記感光膜パターンを除去する工程
と、 前記第１乃至第５非晶質シリコン膜を、第１乃至第５多
結晶シリンダ膜で形成しながら塗布した層の内部に存在
するドーパントを活性化させ、これら不純物が上部層お
よび下部層に拡散しないよう熱処理する工程と、 前記ドープした第２、第４多結晶シリコン膜を、湿式エ
ッチング溶液で一定幅だけ除去してパターン側面に凹部
を形成する工程と、 熱処理工程で第２、第４非晶質シリコン膜のドーパント
を第１、第３、第５非晶質シリコン膜で拡散し貯蔵電極
を形成する工程と、 燐が塗布された多結晶シリコン膜を前記貯蔵電極の表面
に薄く蒸着する工程と、 熱処理工程で表面の多結晶シリコン膜に存在するドーパ
ントを、貯蔵電極の内部に拡散させる工程より成り、ベ
ローズ型貯蔵電極を形成することを特徴とするＤＲＡＭ
セルのキャパシター製造方法。 - 【請求項２】 前記工程を一つのチューブ内で進め、工
程を単純化させることを特徴とする請求項１記載のＤＲ
ＡＭセルのキャパシター製造方法。 - 【請求項３】 前記第１乃至第５非晶質シリコン膜の蒸
着温度を５５０℃以下にすることを特徴とする請求項１
記載のＤＲＡＭセルのキャパシター製造方法。 - 【請求項４】 前記第１乃至第５非晶質シリコン膜を第
１乃至第５多結晶シリコン膜で形成する際、６００〜６
５０℃の温度で３０分乃至３時間ほど熱処理することを
特徴とする請求項１記載のＤＲＡＭセルのキャパシタ製
造方法。 - 【請求項５】 前記熱処理工程を窒素又はアルゴン雰囲
気で行うことを特徴とする請求項４記載のＤＲＡＭセル
のキャパシター製造方法。 - 【請求項６】 前記第２、第４非晶質シリコン膜を蒸着
する際、ドーパントを多くフローさせ飽和した非晶質シ
リコン膜を蒸着することを特徴とする請求項１記載のＤ
ＲＡＭセルのキャパシター製造方法。 - 【請求項７】 前記第２、第４多結晶シリコン膜を選択
的に湿式エッチングする溶液は、ＨＮＯ3 ：ＣＨ3 ＣＯ
ＯＨ：ＨＦ：ＤＩの比が３０：３：０．５〜１．０：１
５．５〜１５．０であることを特徴とする請求項１記載
のＤＲＡＭセルのキャパシター製造方法。 - 【請求項８】 前記貯蔵電極の全表面にＰＨ3 ガスを３
〜５分ほどフローさせた後、燐が飽和するよう塗布され
た多結晶シリコン膜を３０〜１００Å蒸着させることを
特徴とする請求項１記載のＤＲＡＭセルのキャパシター
製造方法。
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|---|---|---|---|
| KR1019930030484A KR0131743B1 (ko) | 1993-12-28 | 1993-12-28 | 디램셀의 저장전극 형성방법 |
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|---|---|
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| JP2674963B2 JP2674963B2 (ja) | 1997-11-12 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100265329B1 (ko) * | 1998-04-22 | 2000-09-15 | 김영환 | 반도체 장치의 선택적 반구형 실리콘 그레인전하저장전극 형성방법 |
| US6114201A (en) * | 1998-06-01 | 2000-09-05 | Texas Instruments-Acer Incorporated | Method of manufacturing a multiple fin-shaped capacitor for high density DRAMs |
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| KR20000014108A (ko) * | 1998-08-17 | 2000-03-06 | 윤종용 | 반도체 커패시터의 제조방법 및 이에 따라 제조되는 반도체 커패시터 |
| US6344392B1 (en) | 1998-11-16 | 2002-02-05 | Vanguard International Semiconductor Corporation | Methods of manufacture of crown or stack capacitor with a monolithic fin structure made with a different oxide etching rate in hydrogen fluoride vapor |
| US6833084B2 (en) * | 1999-04-05 | 2004-12-21 | Micron Technology, Inc. | Etching compositions |
| KR100636661B1 (ko) * | 1999-12-30 | 2006-10-23 | 주식회사 하이닉스반도체 | 고신뢰성 커패시터 제조방법 |
| JP4318607B2 (ja) * | 2004-07-28 | 2009-08-26 | Ｏｋｉセミコンダクタ株式会社 | 強誘電体キャパシタの製造方法 |
| US7507670B2 (en) * | 2004-12-23 | 2009-03-24 | Lam Research Corporation | Silicon electrode assembly surface decontamination by acidic solution |
| US10424585B2 (en) * | 2016-01-21 | 2019-09-24 | International Business Machines Corporation | Decoupling capacitor on strain relaxation buffer layer |
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| US5164337A (en) * | 1989-11-01 | 1992-11-17 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a semiconductor device having a capacitor in a stacked memory cell |
| US5236859A (en) * | 1990-06-05 | 1993-08-17 | Samsung Electronics Co., Ltd. | Method of making stacked-capacitor for a dram cell same |
| US5240871A (en) * | 1991-09-06 | 1993-08-31 | Micron Technology, Inc. | Corrugated storage contact capacitor and method for forming a corrugated storage contact capacitor |
-
1993
- 1993-12-28 KR KR1019930030484A patent/KR0131743B1/ko not_active IP Right Cessation
-
1994
- 1994-12-28 US US08/365,562 patent/US5532182A/en not_active Expired - Fee Related
- 1994-12-28 JP JP6327980A patent/JP2674963B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011016196A1 (ja) * | 2009-08-03 | 2011-02-10 | パナソニック株式会社 | 半導体メモリの製造方法 |
| JP4763858B2 (ja) * | 2009-08-03 | 2011-08-31 | パナソニック株式会社 | 半導体メモリの製造方法 |
| US8258038B2 (en) | 2009-08-03 | 2012-09-04 | Panasonic Corporation | Method of manufacturing semiconductor memory |
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| US5532182A (en) | 1996-07-02 |
| JP2674963B2 (ja) | 1997-11-12 |
| KR0131743B1 (ko) | 1998-04-15 |
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