JP3488068B2 - 半球形グレーンのシリコン膜を持つ半導体装置の製造方法 - Google Patents
半球形グレーンのシリコン膜を持つ半導体装置の製造方法Info
- Publication number
- JP3488068B2 JP3488068B2 JP35451297A JP35451297A JP3488068B2 JP 3488068 B2 JP3488068 B2 JP 3488068B2 JP 35451297 A JP35451297 A JP 35451297A JP 35451297 A JP35451297 A JP 35451297A JP 3488068 B2 JP3488068 B2 JP 3488068B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon film
- amorphous silicon
- doped
- impurities
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
- C23C16/24—Deposition of silicon only
Landscapes
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Engineering & Computer Science (AREA)
- Materials Engineering (AREA)
- Mechanical Engineering (AREA)
- Metallurgy (AREA)
- Organic Chemistry (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特にキャパシタ（ｃａｐａｃｉｔｏｒ）電極として使用
できる半球形グレーン（ｈｅｍｉｓｐｈｅｒｉｃａｌ
ｇｒａｉｎ）のシリコン膜（以下、”ＨＳＧ−Ｓｉ膜”
と称する）を持つ半導体装置の製造方法に関する。
特にキャパシタ（ｃａｐａｃｉｔｏｒ）電極として使用
できる半球形グレーン（ｈｅｍｉｓｐｈｅｒｉｃａｌ
ｇｒａｉｎ）のシリコン膜（以下、”ＨＳＧ−Ｓｉ膜”
と称する）を持つ半導体装置の製造方法に関する。
【０００２】
【従来の技術】ダイナミックラム（ｄｙｎａｍｉｃ ｒ
ａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＤＲＡＭ）
装置において、セルキャパシタンス（ｃｅｌｌ ｃａｐ
ａｃｉｔａｎｃｅ）の増加はメモリーセルの読出能力を
向上させてソフトエラー（ｓｏｆｔ ｅｒｒｏｒ）率を
減少させる役割をするのでセルのメモリー特性を向上さ
せるのに大きく寄与する。しかし、半導体素子の集積度
が漸次増加することによって一つのチップで単位セルが
占める面積が縮まることになり、結果的にセルキャパシ
タ（ｃｅｌｌ ｃａｐａｃｉｔｏｒ）の減少を招いてき
たので、集積度の増加につれて単位面積に確保されるべ
きセルキャパシタンスの増加が必須の状況である。
ａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＤＲＡＭ）
装置において、セルキャパシタンス（ｃｅｌｌ ｃａｐ
ａｃｉｔａｎｃｅ）の増加はメモリーセルの読出能力を
向上させてソフトエラー（ｓｏｆｔ ｅｒｒｏｒ）率を
減少させる役割をするのでセルのメモリー特性を向上さ
せるのに大きく寄与する。しかし、半導体素子の集積度
が漸次増加することによって一つのチップで単位セルが
占める面積が縮まることになり、結果的にセルキャパシ
タ（ｃｅｌｌ ｃａｐａｃｉｔｏｒ）の減少を招いてき
たので、集積度の増加につれて単位面積に確保されるべ
きセルキャパシタンスの増加が必須の状況である。
【０００３】したがって、セルキャパシタンスを増加さ
せるための多くの研究報告が続いてきたが、これらの大
部分はセルキャパシタを構成する下部電極の構造、例え
ば多結晶シリコン膜の構造を変更することであり、その
例としては、フィン構造（Ｆｉｎ Ｓｔｒｕｃｔｕｒ
ｅ）、ボックス構造（Ｂｏｘ Ｓｔｒｕｃｔｕｒｅ）、
円筒構造（Ｃｙｌｉｎｄｒｉｃａｌ Ｓｔｒｕｃｔｕｒ
ｅ）などを挙げることができる。
せるための多くの研究報告が続いてきたが、これらの大
部分はセルキャパシタを構成する下部電極の構造、例え
ば多結晶シリコン膜の構造を変更することであり、その
例としては、フィン構造（Ｆｉｎ Ｓｔｒｕｃｔｕｒ
ｅ）、ボックス構造（Ｂｏｘ Ｓｔｒｕｃｔｕｒｅ）、
円筒構造（Ｃｙｌｉｎｄｒｉｃａｌ Ｓｔｒｕｃｔｕｒ
ｅ）などを挙げることができる。
【０００４】しかし、セルキャパシタを構成する下部電
極の構造を改善してセルキャパシタンスを増加させよう
とする試みはデザインルール（ｄｅｓｉｇｎ ｒｕｌ
ｅ）の限界、複雑な製造工程によるエラー率増加などの
点で問題がある。
極の構造を改善してセルキャパシタンスを増加させよう
とする試みはデザインルール（ｄｅｓｉｇｎ ｒｕｌ
ｅ）の限界、複雑な製造工程によるエラー率増加などの
点で問題がある。
【０００５】
【発明が解決しようする課題】したがって、本発明の技
術的課題は前述した問題点を解決できるＨＳＧ−Ｓｉ膜
を利用して下部電極を形成する半導体装置の製造方法の
提供を目的とする。
術的課題は前述した問題点を解決できるＨＳＧ−Ｓｉ膜
を利用して下部電極を形成する半導体装置の製造方法の
提供を目的とする。
【０００６】
【課題を解決するための手段】前記目的を達成するため
の本発明は、半導体基板上にＬＰＣＶＤ（ｌｏｗ ｐｒ
ｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ）方法で不純物がドーピングされた第１
非晶質シリコン膜を形成した後、前記不純物がドーピン
グされた第１非晶質シリコン膜上にＰＥＣＶＤ方法で４
００℃以下の低温で第２非晶質シリコン膜を形成する段
階を含む。前記不純物がドーピングされた第１非晶質シ
リコン膜及び不純物がドーピングされた第２非晶質シリ
コン膜をパターニングして不純物がドーピングされた第
１非晶質シリコン膜パターン（ｐａｔｔｅｒｎ）及び不
純物がドーピングされた第２非晶質シリコン膜パターン
を形成する。そして、前記不純物がドーピングされた第
１非晶質シリコン膜パターン及び不純物がドーピングさ
れた第２非晶質シリコン膜パターンの表面にＨＳＧ−Ｓ
ｉ膜を形成する。
の本発明は、半導体基板上にＬＰＣＶＤ（ｌｏｗ ｐｒ
ｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ）方法で不純物がドーピングされた第１
非晶質シリコン膜を形成した後、前記不純物がドーピン
グされた第１非晶質シリコン膜上にＰＥＣＶＤ方法で４
００℃以下の低温で第２非晶質シリコン膜を形成する段
階を含む。前記不純物がドーピングされた第１非晶質シ
リコン膜及び不純物がドーピングされた第２非晶質シリ
コン膜をパターニングして不純物がドーピングされた第
１非晶質シリコン膜パターン（ｐａｔｔｅｒｎ）及び不
純物がドーピングされた第２非晶質シリコン膜パターン
を形成する。そして、前記不純物がドーピングされた第
１非晶質シリコン膜パターン及び不純物がドーピングさ
れた第２非晶質シリコン膜パターンの表面にＨＳＧ−Ｓ
ｉ膜を形成する。
【０００７】
【０００８】本発明によれば、不純物がドーピングされ
た非晶質シリコン膜をＰＥＣＶＤ方法で低温で形成した
後ＨＳＧ−Ｓｉ膜を形成することによって均一なＨＳＧ
−ＳＩ膜を形成することができる。
た非晶質シリコン膜をＰＥＣＶＤ方法で低温で形成した
後ＨＳＧ−Ｓｉ膜を形成することによって均一なＨＳＧ
−ＳＩ膜を形成することができる。
【０００９】
【発明の実施の形態】図１ないし図３は、本発明の第１
実施例による半導体装置の製造方法を図示した断面図で
ある。図１において、半導体基板１上にコンタクトホー
ル（ｃｏｎｔａｃｔ ｈｏｌｅ）を持つ絶縁膜３を形成
する。続いて、前記絶縁膜３上にＰＥＣＶＤ方法で前記
コンタクトホールを埋立するように不純物がドーピング
された非晶質シリコン膜を形成した後パターニングして
不純物がドーピングされた非晶質シリコン膜パターン５
を形成する。前記不純物がドーピングされた非晶質シリ
コン膜は４００℃以下の低温でＳｉＨ4 ガス、Ｓｉ2 Ｈ
6 ガスまたはその組み合わせのガスを利用して形成し、
キャパシタの下部電極として利用する。このように前記
不純物がドーピングされた非晶質シリコン膜を低温で形
成する理由は、後述する様に前記不純物がドーピングさ
れた非晶質シリコン膜パターン５上にＨＳＧ−Ｓｉ膜を
均一に形成するためである。本実施例では前記不純物が
ドーピングされた非晶質シリコン膜を単一ステップ（ｓ
ｔｅｐ）で形成したが、不純物がドーピングされない非
晶質シリコン膜を形成した後、不純物をドーピングする
２ステップで不純物がドーピングされた非晶質シリコン
膜を形成することもできる。
実施例による半導体装置の製造方法を図示した断面図で
ある。図１において、半導体基板１上にコンタクトホー
ル（ｃｏｎｔａｃｔ ｈｏｌｅ）を持つ絶縁膜３を形成
する。続いて、前記絶縁膜３上にＰＥＣＶＤ方法で前記
コンタクトホールを埋立するように不純物がドーピング
された非晶質シリコン膜を形成した後パターニングして
不純物がドーピングされた非晶質シリコン膜パターン５
を形成する。前記不純物がドーピングされた非晶質シリ
コン膜は４００℃以下の低温でＳｉＨ4 ガス、Ｓｉ2 Ｈ
6 ガスまたはその組み合わせのガスを利用して形成し、
キャパシタの下部電極として利用する。このように前記
不純物がドーピングされた非晶質シリコン膜を低温で形
成する理由は、後述する様に前記不純物がドーピングさ
れた非晶質シリコン膜パターン５上にＨＳＧ−Ｓｉ膜を
均一に形成するためである。本実施例では前記不純物が
ドーピングされた非晶質シリコン膜を単一ステップ（ｓ
ｔｅｐ）で形成したが、不純物がドーピングされない非
晶質シリコン膜を形成した後、不純物をドーピングする
２ステップで不純物がドーピングされた非晶質シリコン
膜を形成することもできる。
【００１０】図２において、前記不純物がドーピングさ
れた非晶質シリコン膜パターン５が形成された半導体基
板１を湿式洗浄して半導体基板１の表面の汚れと表面酸
化膜を除去する。この様に不純物がドーピングされた非
晶質シリコン膜の表面を洗浄する理由は、後述する様に
前記不純物がドーピングされた非晶質シリコン膜パター
ン５上にＨＳＧ−Ｓｉ膜を均一に形成するためである。
続いて、前記不純物がドーピングされた非晶質シリコン
膜パターン５の表面にＨＳＧ−Ｓｉ膜７を形成する。こ
の時、前記非晶質シリコン膜パターン５が４００℃以下
の低温で形成された故に前記ＨＳＧ−Ｓｉ膜７は後述す
る様に均一に形成される。
れた非晶質シリコン膜パターン５が形成された半導体基
板１を湿式洗浄して半導体基板１の表面の汚れと表面酸
化膜を除去する。この様に不純物がドーピングされた非
晶質シリコン膜の表面を洗浄する理由は、後述する様に
前記不純物がドーピングされた非晶質シリコン膜パター
ン５上にＨＳＧ−Ｓｉ膜を均一に形成するためである。
続いて、前記不純物がドーピングされた非晶質シリコン
膜パターン５の表面にＨＳＧ−Ｓｉ膜７を形成する。こ
の時、前記非晶質シリコン膜パターン５が４００℃以下
の低温で形成された故に前記ＨＳＧ−Ｓｉ膜７は後述す
る様に均一に形成される。
【００１１】図３において、前記ＨＳＧ−Ｓｉ膜７上に
誘電体膜９、例えば窒化膜−酸化膜（ＮＯ膜）を形成す
る。続いて、前記誘電体膜９上にキャパシタ用電極、例
えば不純物がドーピングされた多結晶シリコン膜１１を
形成する。前記多結晶シリコン膜１１は半導体装置で上
部電極として利用される。
誘電体膜９、例えば窒化膜−酸化膜（ＮＯ膜）を形成す
る。続いて、前記誘電体膜９上にキャパシタ用電極、例
えば不純物がドーピングされた多結晶シリコン膜１１を
形成する。前記多結晶シリコン膜１１は半導体装置で上
部電極として利用される。
【００１２】次は、本発明に適用されたＨＳＧ−Ｓｉ膜
７の形成過程に対し更に詳細に説明する。本発明に適用
された前記ＨＳＧ−Ｓｉ膜７は非晶質シリコンが結晶質
シリコンへ相変態する過程で発生する特異な物理的現象
を利用したことである。具体的には、半導体基板に非晶
質シリコン膜を蒸着した後シリコンソース（ｓｉｌｉｃ
ｏｎ ｓｏｕｒｃｅ）としてＳｉＨ4 やＳｉ2 Ｈ6 を利
用して望む厚さに凹凸形のシリコンシード（ｓｅｅｄ）
を形成させた後熱を加えれば前記非晶質シリコン膜の表
面に微細な半球形の結晶粒（ｇｒａｉｎ）が形成されて
でこぼこな表面（半球形）を持つシリコン膜（ＨＳＧ−
Ｓｉ膜）が形成される。この様な過程を経てできた非晶
質シリコン膜上に形成されたでこぼこな表面のＨＳＧ−
Ｓｉ膜は、平らな表面より２〜３倍の表面積の増加をも
たらすようになる。
７の形成過程に対し更に詳細に説明する。本発明に適用
された前記ＨＳＧ−Ｓｉ膜７は非晶質シリコンが結晶質
シリコンへ相変態する過程で発生する特異な物理的現象
を利用したことである。具体的には、半導体基板に非晶
質シリコン膜を蒸着した後シリコンソース（ｓｉｌｉｃ
ｏｎ ｓｏｕｒｃｅ）としてＳｉＨ4 やＳｉ2 Ｈ6 を利
用して望む厚さに凹凸形のシリコンシード（ｓｅｅｄ）
を形成させた後熱を加えれば前記非晶質シリコン膜の表
面に微細な半球形の結晶粒（ｇｒａｉｎ）が形成されて
でこぼこな表面（半球形）を持つシリコン膜（ＨＳＧ−
Ｓｉ膜）が形成される。この様な過程を経てできた非晶
質シリコン膜上に形成されたでこぼこな表面のＨＳＧ−
Ｓｉ膜は、平らな表面より２〜３倍の表面積の増加をも
たらすようになる。
【００１３】ここで、前記不純物がドーピングされた非
晶質シリコン膜パターン５の表面に前記ＨＳＧ−Ｓｉ膜
７を均一に形成するためには、第１に、前記不純物がド
ーピングされた非晶質シリコン膜パターン５が結晶粒が
存在しない完全な非晶質シリコン膜パターン５でなけれ
ばならなく、第２に、前記ＨＳＧ−Ｓｉ膜７を形成する
工程の前または工程中に非晶質シリコン膜パターン５が
汚されないことである。即ち、不純物がドーピングされ
た非晶質シリコン膜パターン５にどんなに微細な部分で
も結晶化が進行されていたり不純物がドーピングされた
非晶質シリコン膜パターン５の表面が他の物質によって
汚されている場合には不純物がドーピングされた非晶質
シリコン膜パターン５内の非晶質シリコン原子の表面移
動が抑制されて結晶核生成及び成長が進まなく前記ＨＳ
Ｇ−Ｓｉ膜７が均一に形成できない。
晶質シリコン膜パターン５の表面に前記ＨＳＧ−Ｓｉ膜
７を均一に形成するためには、第１に、前記不純物がド
ーピングされた非晶質シリコン膜パターン５が結晶粒が
存在しない完全な非晶質シリコン膜パターン５でなけれ
ばならなく、第２に、前記ＨＳＧ−Ｓｉ膜７を形成する
工程の前または工程中に非晶質シリコン膜パターン５が
汚されないことである。即ち、不純物がドーピングされ
た非晶質シリコン膜パターン５にどんなに微細な部分で
も結晶化が進行されていたり不純物がドーピングされた
非晶質シリコン膜パターン５の表面が他の物質によって
汚されている場合には不純物がドーピングされた非晶質
シリコン膜パターン５内の非晶質シリコン原子の表面移
動が抑制されて結晶核生成及び成長が進まなく前記ＨＳ
Ｇ−Ｓｉ膜７が均一に形成できない。
【００１４】ところが、前記不純物がドーピングされた
非晶質シリコン膜パターン５の結晶化は蒸着条件とＨＳ
Ｇ−Ｓｉ膜７の形成条件に依存する。前記不純物がドー
ピングされた非晶質シリコン膜の蒸着温度を増加させる
ほど、図４に図示した様に不均一な結晶粒数が増加す
る。即ち、不純物がドーピングされた非晶質シリコン膜
の蒸着温度が５３５℃の場合には、不均一な結晶粒数が
数千個あるが、５２０℃に減少させた場合には数百個水
準に減少することがわかる。そして、非晶質シリコン膜
上にＨＳＧ−Ｓｉ膜７を形成させるとき、ＨＳＧ−Ｓｉ
膜７の結晶粒の大きさを増加させるためにはＨＳＧ−Ｓ
ｉ膜７の蒸着温度を高めるべきである。
非晶質シリコン膜パターン５の結晶化は蒸着条件とＨＳ
Ｇ−Ｓｉ膜７の形成条件に依存する。前記不純物がドー
ピングされた非晶質シリコン膜の蒸着温度を増加させる
ほど、図４に図示した様に不均一な結晶粒数が増加す
る。即ち、不純物がドーピングされた非晶質シリコン膜
の蒸着温度が５３５℃の場合には、不均一な結晶粒数が
数千個あるが、５２０℃に減少させた場合には数百個水
準に減少することがわかる。そして、非晶質シリコン膜
上にＨＳＧ−Ｓｉ膜７を形成させるとき、ＨＳＧ−Ｓｉ
膜７の結晶粒の大きさを増加させるためにはＨＳＧ−Ｓ
ｉ膜７の蒸着温度を高めるべきである。
【００１５】しかし、前記ＨＳＧ−Ｓｉ７膜の結晶粒の
大きさを増加させるためにＨＳＧ−Ｓｉ膜７の蒸着温度
を増加させれば、図４に図示の如く不均一なＨＳＧ−Ｓ
ｉ膜７の結晶粒数が大きく増加する。したがって、本発
明はＨＳＧ−Ｓｉ膜７の結晶粒の大きさを不均一な結晶
粒の形成なしに増加させるために、図２に図示の如く本
発明は前記不純物がドーピングされた非晶質シリコン膜
の蒸着温度を下げた。このために４００℃以下の低温で
ＰＥＣＶＤ方法を利用して不純物がドーピングされた非
晶質シリコン膜を形成した。
大きさを増加させるためにＨＳＧ−Ｓｉ膜７の蒸着温度
を増加させれば、図４に図示の如く不均一なＨＳＧ−Ｓ
ｉ膜７の結晶粒数が大きく増加する。したがって、本発
明はＨＳＧ−Ｓｉ膜７の結晶粒の大きさを不均一な結晶
粒の形成なしに増加させるために、図２に図示の如く本
発明は前記不純物がドーピングされた非晶質シリコン膜
の蒸着温度を下げた。このために４００℃以下の低温で
ＰＥＣＶＤ方法を利用して不純物がドーピングされた非
晶質シリコン膜を形成した。
【００１６】 図５ないし図７は本発明の第２実施例に
よる半導体装置の製造方法を示した断面図である。図５
において、半導体基板２１上にコンタクトホールを持つ
絶縁膜２３を形成する。続いて、前記絶縁膜２３上に前
記コンタクトホールを埋立する様にＬＰＣＶＤ方法で不
純物がドーピングされた第１非晶質シリコン膜を形成す
る。続いて、前記不純物がドーピングされた第１非晶質
シリコン膜上にＰＥＣＶＤ方法で不純物がドーピングさ
れた第２非晶質シリコン膜を形成する。前記不純物がド
ーピングされた第２非晶質シリコン膜は４００℃以下の
低温でＳｉＨ４ガス、Ｓｉ２Ｈ６ガスまたはその組み合
わせのガスを利用して形成する。この様に前記不純物が
ドーピングされた第２非晶質シリコン膜を低温で形成す
る理由は第１実施例の様に以後に形成される不純物がド
ーピングされた第２非晶質シリコン膜パターン２７上に
ＨＳＧ−Ｓｉ膜を均一に形成するためである。また、前
記第１非晶質シリコン膜を形成した後に第２非晶質シリ
コン膜を形成することは、前記第２非晶質シリコン膜の
形成時ステップカバレージ（ｓｔｅｐ ｃｏｖｅｒａｇ
ｅ）を向上させるためである。
よる半導体装置の製造方法を示した断面図である。図５
において、半導体基板２１上にコンタクトホールを持つ
絶縁膜２３を形成する。続いて、前記絶縁膜２３上に前
記コンタクトホールを埋立する様にＬＰＣＶＤ方法で不
純物がドーピングされた第１非晶質シリコン膜を形成す
る。続いて、前記不純物がドーピングされた第１非晶質
シリコン膜上にＰＥＣＶＤ方法で不純物がドーピングさ
れた第２非晶質シリコン膜を形成する。前記不純物がド
ーピングされた第２非晶質シリコン膜は４００℃以下の
低温でＳｉＨ４ガス、Ｓｉ２Ｈ６ガスまたはその組み合
わせのガスを利用して形成する。この様に前記不純物が
ドーピングされた第２非晶質シリコン膜を低温で形成す
る理由は第１実施例の様に以後に形成される不純物がド
ーピングされた第２非晶質シリコン膜パターン２７上に
ＨＳＧ−Ｓｉ膜を均一に形成するためである。また、前
記第１非晶質シリコン膜を形成した後に第２非晶質シリ
コン膜を形成することは、前記第２非晶質シリコン膜の
形成時ステップカバレージ（ｓｔｅｐ ｃｏｖｅｒａｇ
ｅ）を向上させるためである。
【００１７】本実施例では前記不純物がドーピングされ
た第１及び第２非晶質シリコン膜を単一ステップで形成
したが、不純物がドーピングされない第１及び第２非晶
質シリコン膜を各々形成した後、各々不純物をドーピン
グする２ステップで不純物がドーピングされた第１及び
第２非晶質シリコン膜を形成することもできる。
た第１及び第２非晶質シリコン膜を単一ステップで形成
したが、不純物がドーピングされない第１及び第２非晶
質シリコン膜を各々形成した後、各々不純物をドーピン
グする２ステップで不純物がドーピングされた第１及び
第２非晶質シリコン膜を形成することもできる。
【００１８】引き続き、前記不純物がドーピングされた
第１非晶質シリコン膜及び不純物がドーピングされた第
２非晶質シリコン膜をパターニングして不純物がドーピ
ングされた第１非晶質シリコン膜パターン２５及び不純
物がドーピングされた第２非晶質シリコン膜パターン２
７を形成する。前記不純物がドーピングされた第１非晶
質シリコン膜パターン２５及び不純物がドーピングされ
た第２非晶質シリコン膜パターン２７はキャパシタの下
部電極として利用する。
第１非晶質シリコン膜及び不純物がドーピングされた第
２非晶質シリコン膜をパターニングして不純物がドーピ
ングされた第１非晶質シリコン膜パターン２５及び不純
物がドーピングされた第２非晶質シリコン膜パターン２
７を形成する。前記不純物がドーピングされた第１非晶
質シリコン膜パターン２５及び不純物がドーピングされ
た第２非晶質シリコン膜パターン２７はキャパシタの下
部電極として利用する。
【００１９】図６において、前記不純物がドーピングさ
れた第１非晶質シリコン膜パターン２５及び不純物がド
ーピングされた第２非晶質シリコン膜パターン２７が形
成された半導体基板２１を湿式洗浄して表面の汚れと表
面酸化膜を除去する。この様に不純物がドーピングされ
た第２非晶質シリコン膜パターン２７の表面を洗浄する
ことは、第１実施例の様に前記不純物がドーピングされ
た第２非晶質シリコン膜パターン２７上に形成されるＨ
ＳＧ−Ｓｉ膜を均一に形成するためである。続いて、前
記不純物がドーピングされた第１非晶質シリコン膜パタ
ーン２５の表面及び不純物がドーピングされた第２非晶
質シリコン膜パターン２７の表面にＨＳＧ−Ｓｉ膜２９
を形成する。この時、前記第２非晶質シリコン膜パター
ン２７が４００℃以下の低温で形成された故に、前記Ｈ
ＳＧ−Ｓｉ膜は第１実施例の様に均一に形成される。
れた第１非晶質シリコン膜パターン２５及び不純物がド
ーピングされた第２非晶質シリコン膜パターン２７が形
成された半導体基板２１を湿式洗浄して表面の汚れと表
面酸化膜を除去する。この様に不純物がドーピングされ
た第２非晶質シリコン膜パターン２７の表面を洗浄する
ことは、第１実施例の様に前記不純物がドーピングされ
た第２非晶質シリコン膜パターン２７上に形成されるＨ
ＳＧ−Ｓｉ膜を均一に形成するためである。続いて、前
記不純物がドーピングされた第１非晶質シリコン膜パタ
ーン２５の表面及び不純物がドーピングされた第２非晶
質シリコン膜パターン２７の表面にＨＳＧ−Ｓｉ膜２９
を形成する。この時、前記第２非晶質シリコン膜パター
ン２７が４００℃以下の低温で形成された故に、前記Ｈ
ＳＧ−Ｓｉ膜は第１実施例の様に均一に形成される。
【００２０】図７において、前記ＨＳＧ−Ｓｉ膜２９上
に誘電体膜３１、例えば窒化膜−酸化膜（ＮＯ膜）を形
成する。続いて、前記誘電体膜３１上にキャパシタ用電
極、例えば不純物がドーピングされた多結晶シリコン膜
３３を形成する。前記多結晶シリコン膜３３は半導体装
置で上部電極として利用される。
に誘電体膜３１、例えば窒化膜−酸化膜（ＮＯ膜）を形
成する。続いて、前記誘電体膜３１上にキャパシタ用電
極、例えば不純物がドーピングされた多結晶シリコン膜
３３を形成する。前記多結晶シリコン膜３３は半導体装
置で上部電極として利用される。
【００２１】
【発明の効果】前述した様に、本発明の半導体装置の製
造方法によれば、ＨＳＧ−Ｓｉ膜形成前に形成する不純
物がドーピングされた非晶質シリコン膜をＰＥＣＶＤ方
法で低温で形成することによって均一なＨＳＧ−ＳＩ膜
を形成することができる。こうすれば、キャパシタの下
部電極の表面積を大きくして誘電体の表面積を増加させ
ることができてキャパシタンスを向上させることができ
る。
造方法によれば、ＨＳＧ−Ｓｉ膜形成前に形成する不純
物がドーピングされた非晶質シリコン膜をＰＥＣＶＤ方
法で低温で形成することによって均一なＨＳＧ−ＳＩ膜
を形成することができる。こうすれば、キャパシタの下
部電極の表面積を大きくして誘電体の表面積を増加させ
ることができてキャパシタンスを向上させることができ
る。
【００２２】以上、本発明を具体的に説明したが、本発
明はこれに限定されなく、本発明の技術的思想内で当分
野で通常の知識を持つ者にとってその変形または改良が
可能である。
明はこれに限定されなく、本発明の技術的思想内で当分
野で通常の知識を持つ者にとってその変形または改良が
可能である。
【図１】 本発明の一実施例による半導体装置の製造方
法を図示した断面図である。
法を図示した断面図である。
【図２】 本発明の一実施例による半導体装置の製造方
法を図示した断面図である。
法を図示した断面図である。
【図３】 本発明の一実施例による半導体装置の製造方
法を図示した断面図である。
法を図示した断面図である。
【図４】 本発明によって不純物がドーピングされた非
晶質シリコン膜の蒸着温度とＨＳＧ−Ｓｉ膜の不均一結
晶粒数を図示したグラフ（ｇｒａｐｈ）である。
晶質シリコン膜の蒸着温度とＨＳＧ−Ｓｉ膜の不均一結
晶粒数を図示したグラフ（ｇｒａｐｈ）である。
【図５】 本発明の他の実施例による半導体装置の製造
方法を図示した断面図である。
方法を図示した断面図である。
【図６】 本発明の他の実施例による半導体装置の製造
方法を図示した断面図である。
方法を図示した断面図である。
【図７】 本発明の他の実施例による半導体装置の製造
方法を図示した断面図である。
方法を図示した断面図である。
１…半導体基板、
３…絶縁膜、
５…非晶質シリコン膜パターン、
７…ＨＳＧ−Ｓｉ膜、
９…誘電体膜、
１１…多結晶シリコン膜、
２１…半導体基板、
２３…絶縁膜、
２５…第１非晶質シリコン膜パターン、
２７…第２非晶質シリコン膜パターン、
２９…ＨＳＧ−Ｓｉ膜、
３１…誘電体膜、
３３…多結晶シリコン膜。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 朴 泳 旭
大韓民国京畿道水原市長安區亭子洞37−
42番地 世韓ビラーＢ棟201號
(72)発明者 高木 幹夫
大韓民国ソウル特別市江南區押鴎亭洞
513番地 漢陽アパート53棟1103號
(56)参考文献 特開 平６−163850（ＪＰ，Ａ)
実開 昭56−65644（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
H01L 21/205
H01L 21/8242
H01L 27/04
H01L 27/108
Claims (10)
- 【請求項１】 半導体基板上にＬＰＣＶＤ方法で不純物
がドーピングされた第１非晶質シリコン膜を形成する段
階と、 前記不純物がドーピングされた第１非晶質シリコン膜上
にＰＥＣＶＤ方法で第２非晶質シリコン膜を形成する段
階と、 前記不純物のドーピングされた第１非晶質シリコン膜及
び不純物がドーピングされた第２非晶質シリコン膜をパ
ターニングして不純物のドーピングされた第１非晶質シ
リコン膜パターン及び不純物がドーピングされた第２非
晶質シリコン膜パターンを形成する段階と、 前記不純物がドーピングされた第１非晶質シリコン膜パ
ターン及び不純物がドーピングされた第２非晶質シリコ
ン膜パターンの表面に半球形のグレーンを持つシリコン
膜を形成する段階とを含んでなることを特徴とする半導
体装置の製造方法。 - 【請求項２】 前記不純物がドーピングされた第２非晶
質シリコン膜は４００℃以下の温度で形成されることを
特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記不純物がドーピングされた第２非晶
質シリコン膜はＳｉＨ４ガス、Ｓｉ２Ｈ６ガス及びその
組み合わせの中から選択された一つのガスを利用して形
成されることを特徴とする請求項１に記載の半導体装置
の製造方法。 - 【請求項４】 前記半球形のグレーンを持つシリコン膜
を形成する段階前に前記不純物がドーピングされた第２
非晶質シリコン膜パターンが形成された半導体基板を洗
浄する段階を更に含むことを特徴とする請求項１に記載
の半導体装置の製造方法。 - 【請求項５】 半導体基板上にコンタクトホールを持つ
絶縁膜を形成する段階と、前記絶縁膜上に前記コンタク
トホールを埋立する様にＰＥＣＶＤ方法で不純物がドー
ピングされた非晶質シリコン膜を形成する段階と、 前記不純物がドーピングされた非晶質シリコン膜をパタ
ーニングして不純物がドーピングされた非晶質シリコン
膜パターンを形成する段階と、 前記不純物がドーピングされた非晶質シリコン膜パター
ンの表面に半球形のグレーンを持つシリコン膜を形成す
る段階を含んでなることを特徴とする半導体装置の製造
方法。 - 【請求項６】 前記不純物がドーピングされた非晶質シ
リコン膜は４００℃以下の温度で形成されることを特徴
とする請求項５に記載の半導体装置の製造方法。 - 【請求項７】 前記半球形のグレーンを持つシリコン膜
を形成する段階の前に前記不純物がドーピングされた非
晶質シリコン膜パターンが形成された半導体基板を洗浄
する段階を更に含むことを特徴とする請求項５に記載の
半導体装置の製造方法。 - 【請求項８】 半導体基板上にコンタクトホールを持つ
絶縁膜を形成する段階と、 前記絶縁膜上に前記コンタクトホールを埋立する様にＬ
ＰＣＶＤ方法で不純物がドーピングされた第１非晶質シ
リコン膜を形成する段階と、 前記不純物がドーピングされた第１非晶質シリコン膜上
にＰＥＣＶＤ方法で不純物がドーピングされた第２非晶
質シリコン膜を形成する段階と、 前記不純物がドーピングされた第１非晶質シリコン膜及
び不純物がドーピングされた第２非晶質シリコン膜をパ
ターニングして不純物がドーピングされた第１非晶質シ
リコン膜パターン及び不純物がドーピングされた第２非
晶質シリコン膜パターンを形成する段階と、 前記不純物がドーピングされた第１非晶質シリコン膜パ
ターン及び不純物がドーピングされた第２非晶質シリコ
ン膜パターンの表面に半球形のグレーンを持つシリコン
膜を形成する段階とを含んでなることを特徴とする半導
体装置の製造方法。 - 【請求項９】 前記不純物がドーピングされた第２非晶
質シリコン膜は４００℃以下の温度で形成される事を特
徴とする請求項８に記載の半導体装置の製造方法。 - 【請求項１０】 前記半球形のグレーンを持つシリコン
膜を形成する段階の前に前記不純物がドーピングされた
第２非晶質シリコン膜パターンが形成された半導体基板
を洗浄する段階を更に含むことを特徴とする請求項８に
記載の半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970024204A KR100234380B1 (ko) | 1997-06-11 | 1997-06-11 | 반구형 그레인의 실리콘막을 갖는 반도체장치의 제조방법 |
| KR97P24204 | 1997-06-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1117120A JPH1117120A (ja) | 1999-01-22 |
| JP3488068B2 true JP3488068B2 (ja) | 2004-01-19 |
Family
ID=19509273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35451297A Expired - Fee Related JP3488068B2 (ja) | 1997-06-11 | 1997-12-24 | 半球形グレーンのシリコン膜を持つ半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6077573A (ja) |
| JP (1) | JP3488068B2 (ja) |
| KR (1) | KR100234380B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5937314A (en) * | 1997-02-28 | 1999-08-10 | Micron Technology, Inc. | Diffusion-enhanced crystallization of amorphous materials to improve surface roughness |
| KR100277909B1 (ko) * | 1998-12-23 | 2001-02-01 | 김영환 | 커패시터의 구조 및 제조 방법 |
| KR20010083563A (ko) | 2000-02-16 | 2001-09-01 | 윤종용 | 폴리머 부착에 의한 선택적 반구형 그레인 성장을 이용한커패시터의 형성방법 및 이에 의해 형성된 커패시터 |
| DE10100961B4 (de) * | 2001-01-11 | 2005-08-04 | Polyzenix Gmbh | Körperverträglicher Werkstoff und mit diesem Werkstoff beschichtetes Substrat für die Züchtung von Zellen und künstlichen aus Zellen aufgebauten oder gewachsenen organischen Implantaten |
| KR100434489B1 (ko) | 2001-03-22 | 2004-06-05 | 삼성전자주식회사 | 루테늄 산화막 씨딩층을 포함하는 루테늄막 증착 방법 |
| US20030020122A1 (en) * | 2001-07-24 | 2003-01-30 | Joo Jae Hyun | Methods of forming integrated circuit electrodes and capacitors by wrinkling a layer that includes a noble metal oxide, and integrated circuit electrodes and capacitors fabricated thereby |
| US7700454B2 (en) * | 2001-07-24 | 2010-04-20 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit electrodes and capacitors by wrinkling a layer that includes a high percentage of impurities |
| KR100417860B1 (ko) * | 2001-09-13 | 2004-02-05 | 주식회사 하이닉스반도체 | 캐패시터 형성방법 |
| KR100417859B1 (ko) * | 2001-09-13 | 2004-02-05 | 주식회사 하이닉스반도체 | 캐패시터 형성방법 |
| US6911373B2 (en) * | 2002-09-20 | 2005-06-28 | Intel Corporation | Ultra-high capacitance device based on nanostructures |
| KR100706193B1 (ko) * | 2006-01-25 | 2007-04-13 | (주)한국남견 | 모터 고정자용 인슐레이터 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06105691B2 (ja) * | 1988-09-29 | 1994-12-21 | 株式会社富士電機総合研究所 | 炭素添加非晶質シリコン薄膜の製造方法 |
| US5691249A (en) * | 1990-03-20 | 1997-11-25 | Nec Corporation | Method for fabricating polycrystalline silicon having micro roughness on the surface |
| US5366917A (en) * | 1990-03-20 | 1994-11-22 | Nec Corporation | Method for fabricating polycrystalline silicon having micro roughness on the surface |
| TW209253B (ja) * | 1990-09-21 | 1993-07-11 | Nidden Aneruba Kk | |
| JP2679433B2 (ja) * | 1991-03-14 | 1997-11-19 | 日本電気株式会社 | 多結晶シリコン膜の形成方法 |
| JP2508948B2 (ja) * | 1991-06-21 | 1996-06-19 | 日本電気株式会社 | 半導体装置の製造方法 |
| EP0553791A1 (en) * | 1992-01-31 | 1993-08-04 | Nec Corporation | Capacitor electrode for dram and process of fabrication thereof |
| KR960002097B1 (ko) * | 1992-02-28 | 1996-02-10 | 삼성전자주식회사 | 반도체장치의 커패시터 제조방법 |
| JPH06188385A (ja) * | 1992-10-22 | 1994-07-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2682386B2 (ja) * | 1993-07-27 | 1997-11-26 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2658824B2 (ja) * | 1993-08-31 | 1997-09-30 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2658840B2 (ja) * | 1993-12-01 | 1997-09-30 | 日本電気株式会社 | プロセスシミュレータおよびこれを用いたｃｖｄ装置およびプロセスシミュレーション方法 |
| JPH07161931A (ja) * | 1993-12-02 | 1995-06-23 | Nec Corp | 半導体装置の製造方法 |
| JP2727981B2 (ja) * | 1993-12-27 | 1998-03-18 | 日本電気株式会社 | 凸凹アモルファスシリコン膜および凸凹ポリシリコン膜の形成方法 |
| JP2728025B2 (ja) * | 1995-04-13 | 1998-03-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5554557A (en) * | 1996-02-02 | 1996-09-10 | Vanguard International Semiconductor Corp. | Method for fabricating a stacked capacitor with a self aligned node contact in a memory cell |
| KR100247931B1 (ko) * | 1997-05-21 | 2000-03-15 | 윤종용 | 반구형 그레인의 다결정실리콘막을 갖는 반도체장치의 제조방법 |
-
1997
- 1997-06-11 KR KR1019970024204A patent/KR100234380B1/ko not_active IP Right Cessation
- 1997-12-24 JP JP35451297A patent/JP3488068B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-22 US US09/083,350 patent/US6077573A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1117120A (ja) | 1999-01-22 |
| US6077573A (en) | 2000-06-20 |
| KR19990001022A (ko) | 1999-01-15 |
| KR100234380B1 (ko) | 1999-12-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5885869A (en) | Method for uniformly doping hemispherical grain polycrystalline silicon | |
| JP2795313B2 (ja) | 容量素子及びその製造方法 | |
| JP3493627B2 (ja) | 半球粒状ポリシリコン半導体構造の製造方法 | |
| JPH10303368A (ja) | 電極と誘電層特性が改善した集積回路キャパシタの製造方法及びその製造方法により製造されたキャパシタ | |
| US5821152A (en) | Methods of forming hemispherical grained silicon electrodes including multiple temperature steps | |
| JP2000216346A (ja) | 半球形グレ―ンキャパシタ及びその形成方法 | |
| JPH08250665A (ja) | 凹凸の表面形状を有するタングステン膜の形成方法及びこれを用いた半導体装置の製造方法 | |
| JPH08264733A (ja) | 半導体メモリ素子のキャパシタ及びその製造方法 | |
| JP3488068B2 (ja) | 半球形グレーンのシリコン膜を持つ半導体装置の製造方法 | |
| JPH0821696B2 (ja) | 半導体装置のキャパシタおよびその製造方法 | |
| JP2674963B2 (ja) | Ｄｒａｍセルのキャパシター製造方法 | |
| JP3313840B2 (ja) | 半導体装置の製造方法 | |
| JPH08204145A (ja) | 半導体装置の製造方法 | |
| KR100316027B1 (ko) | 반도체 소자의 전하저장 전극 형성방법 | |
| JP3149910B2 (ja) | 半導体装置の製造方法 | |
| JP3362839B2 (ja) | 半導体装置の製造方法 | |
| JP3024721B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH07120753B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| JPH0645521A (ja) | 半導体素子の製造方法 | |
| JP2000012800A (ja) | 半導体素子のキャパシタ及びその製造方法 | |
| JP2000196035A (ja) | メモリ素子のキャパシタ製造方法 | |
| JPH09232529A (ja) | 半導体記憶装置およびその製造方法 | |
| JP2001223343A (ja) | キャパシタの下部電極及びその製造方法 | |
| JP2002334940A (ja) | 半導体装置及びその製造方法 | |
| JPH0621390A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030924 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071031 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081031 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091031 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |