JPH08264733A - 半導体メモリ素子のキャパシタ及びその製造方法 - Google Patents
半導体メモリ素子のキャパシタ及びその製造方法Info
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- JPH08264733A JPH08264733A JP8054776A JP5477696A JPH08264733A JP H08264733 A JPH08264733 A JP H08264733A JP 8054776 A JP8054776 A JP 8054776A JP 5477696 A JP5477696 A JP 5477696A JP H08264733 A JPH08264733 A JP H08264733A
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Abstract
(57)【要約】
【課題】 高誘電物質で形成された誘電体膜を有する半
導体メモリ素子のキャパシタ及びその製造方法を提供す
る。 【解決手段】 本発明による半導体メモリ素子のキャパ
シタは、誘電体膜２６及び非晶質の炭化けい素層２４、
２８を包含する電極で構成されている。従って、グレー
ン境界を通して酸素原子が下地膜に拡散されることと、
炭化けい素層の表面に酸化層が形成されることを防止し
うるので等価酸化膜の厚さがあまり厚くならない高信頼
度のキャパシタ電極を形成しうる。
導体メモリ素子のキャパシタ及びその製造方法を提供す
る。 【解決手段】 本発明による半導体メモリ素子のキャパ
シタは、誘電体膜２６及び非晶質の炭化けい素層２４、
２８を包含する電極で構成されている。従って、グレー
ン境界を通して酸素原子が下地膜に拡散されることと、
炭化けい素層の表面に酸化層が形成されることを防止し
うるので等価酸化膜の厚さがあまり厚くならない高信頼
度のキャパシタ電極を形成しうる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ素子及
びその製造方法に係り、特に炭化けい素層を包含する電
極を有する半導体メモリ素子のキャパシタ及びその製造
方法に関する。
びその製造方法に係り、特に炭化けい素層を包含する電
極を有する半導体メモリ素子のキャパシタ及びその製造
方法に関する。
【０００２】
【従来の技術】半導体メモリ素子、即ちDRAM素子の各セ
ルは情報の貯蔵のためのキャパシタを有するが、貯蔵さ
れたデータの正確な読出のため、キャパシタンスを充分
に大きくする必要がある。しかし、最近の集積技術の進
歩により集積度が４倍増加する際、チップの面積は１．
４倍の増加に止まるので、相対的にメモリセルの面積は
１／３に減ることになる。従って、小さい面積内でより
大きいキャパシタンスを得るためにキャパシタの構造を
改善する必要があり、それには、誘電体膜の厚さを薄く
する、キャパシタの有効面積を増加する、あるいは誘電
定数の大きい物質を使用するの３種類の方法がある。
ルは情報の貯蔵のためのキャパシタを有するが、貯蔵さ
れたデータの正確な読出のため、キャパシタンスを充分
に大きくする必要がある。しかし、最近の集積技術の進
歩により集積度が４倍増加する際、チップの面積は１．
４倍の増加に止まるので、相対的にメモリセルの面積は
１／３に減ることになる。従って、小さい面積内でより
大きいキャパシタンスを得るためにキャパシタの構造を
改善する必要があり、それには、誘電体膜の厚さを薄く
する、キャパシタの有効面積を増加する、あるいは誘電
定数の大きい物質を使用するの３種類の方法がある。
【０００３】本発明は３番目の方法に該当するものであ
る。通常、従来はキャパシタの誘電体膜で二酸化シリコ
ン、シリコンナイトライドまたはこれらの組み合わせ、
即ちONO （SiO2／Si3N4 ／SiO2）またはNO（Si3N4／SiO
2）を使用して来た。しかし、前記の物質等は物質自体
の誘電率が小さいので次世代DRAMにこれを適用する場
合、充分なセルキャパシタンスの確保のためには、キャ
パシタの構造を３次元的に複雑にしたり、誘電体膜の厚
さを限界以下に薄くする必要があった。
る。通常、従来はキャパシタの誘電体膜で二酸化シリコ
ン、シリコンナイトライドまたはこれらの組み合わせ、
即ちONO （SiO2／Si3N4 ／SiO2）またはNO（Si3N4／SiO
2）を使用して来た。しかし、前記の物質等は物質自体
の誘電率が小さいので次世代DRAMにこれを適用する場
合、充分なセルキャパシタンスの確保のためには、キャ
パシタの構造を３次元的に複雑にしたり、誘電体膜の厚
さを限界以下に薄くする必要があった。
【０００４】DRAMキャパシタでのこのような問題を避け
るために、五酸化タンタル（Ta2O5）または二酸化チタ
ン（TiO2）等の誘電定数が高い絶縁物質や、STO （SrTi
O3）またはBSTO（（BaSr）TiO3）等の強誘電体または常
誘電体を誘電体膜として使用されることが提案された。
この場合、キャパシタ電極の物質としてはチタンナイト
ライド、チタンナイトライドと多結晶シリコンの複合層
またはタングステンを使用することが望ましい。
るために、五酸化タンタル（Ta2O5）または二酸化チタ
ン（TiO2）等の誘電定数が高い絶縁物質や、STO （SrTi
O3）またはBSTO（（BaSr）TiO3）等の強誘電体または常
誘電体を誘電体膜として使用されることが提案された。
この場合、キャパシタ電極の物質としてはチタンナイト
ライド、チタンナイトライドと多結晶シリコンの複合層
またはタングステンを使用することが望ましい。
【０００５】しかし、前記キャパシタ電極の物質と誘電
物質でキャパシタを形成した後、後続熱処理工程または
ボロン／燐がドーピングされたシリコン膜（Boro-Phosp
horus Silicate Glass：以下BPSGと称する）の蒸着／リ
フロー工程を進行する場合、誘電体膜内に含有されてい
る酸素原子がキャパシタに加えられる熱エネルギーによ
り活性化されキャパシタ電極の物質と結合する現象が発
生するので、誘電体膜の等価酸化膜の厚さが増加し漏れ
電流を生じるという問題が発生する。
物質でキャパシタを形成した後、後続熱処理工程または
ボロン／燐がドーピングされたシリコン膜（Boro-Phosp
horus Silicate Glass：以下BPSGと称する）の蒸着／リ
フロー工程を進行する場合、誘電体膜内に含有されてい
る酸素原子がキャパシタに加えられる熱エネルギーによ
り活性化されキャパシタ電極の物質と結合する現象が発
生するので、誘電体膜の等価酸化膜の厚さが増加し漏れ
電流を生じるという問題が発生する。
【０００６】特に、キャパシタ電極をチタンナイトライ
ドで形成した後、酸素雰囲気で誘電体膜を形成する際、
キャパシタ電極と誘電体膜の界面に、チタンナイトライ
ドと酸素原子が結合することにより二酸化チタンを生成
したり、チタンナイトライドのグレーン境界を通して拡
散された酸素原子により下地膜が酸化される問題点が発
生する。
ドで形成した後、酸素雰囲気で誘電体膜を形成する際、
キャパシタ電極と誘電体膜の界面に、チタンナイトライ
ドと酸素原子が結合することにより二酸化チタンを生成
したり、チタンナイトライドのグレーン境界を通して拡
散された酸素原子により下地膜が酸化される問題点が発
生する。
【０００７】前記下地膜が多結晶シリコンよりなる場
合、チタンナイトライドと多結晶シリコンの間には二酸
化シリコン膜が生成され、結果的に誘電体膜の等価酸化
膜の厚さを増加させる。また、誘電体膜をSTO またはBS
TOで形成する場合、ストレージ電極が酸化されないよう
に耐酸化性の優秀な白金をキャパシタ電極の物質として
使用するが、蒸気圧が低く蝕刻が難しい。
合、チタンナイトライドと多結晶シリコンの間には二酸
化シリコン膜が生成され、結果的に誘電体膜の等価酸化
膜の厚さを増加させる。また、誘電体膜をSTO またはBS
TOで形成する場合、ストレージ電極が酸化されないよう
に耐酸化性の優秀な白金をキャパシタ電極の物質として
使用するが、蒸気圧が低く蝕刻が難しい。
【０００８】従って、誘電定数の高い絶縁物質、強誘電
体または常誘電体で次世代DRAMキャパシタの誘電体膜を
形成する場合、キャパシタ電極は、第１、耐酸化性が優
秀であり、第２、蝕刻が容易であり、第３、グレーン境
界を通して酸素原子が拡散されることを防止しうる条件
を満足する物質で形成されることが望ましい。
体または常誘電体で次世代DRAMキャパシタの誘電体膜を
形成する場合、キャパシタ電極は、第１、耐酸化性が優
秀であり、第２、蝕刻が容易であり、第３、グレーン境
界を通して酸素原子が拡散されることを防止しうる条件
を満足する物質で形成されることが望ましい。
【０００９】
【発明が解決しょうとする課題】本発明の目的は耐酸化
性が優秀であり、グレーン境界を通して酸素原子が拡散
されることを防止しキャパシタの信頼度を向上させうる
半導体メモリ素子のキャパシタを提供することにある。
本発明の他の目的は前記目的を達成するにおいて、その
適合した製造方法を提供することにある。
性が優秀であり、グレーン境界を通して酸素原子が拡散
されることを防止しキャパシタの信頼度を向上させうる
半導体メモリ素子のキャパシタを提供することにある。
本発明の他の目的は前記目的を達成するにおいて、その
適合した製造方法を提供することにある。
【００１０】
【課題を解決するための手段】前記目的及び他の目的を
達成するための、本発明による半導体メモリ素子のキャ
パシタは、誘電体膜と、非晶質の炭化けい素層を包含す
る電極を具備することを特徴とする。本発明による半導
体メモリ素子のキャパシタにおいて、前記電極は、前記
誘電体膜と接する前記非晶質の炭化けい素層と前記非晶
質の炭化けい素層と接する不純物がドーピングされた多
結晶シリコン層で形成されていることが望ましく、前記
誘電体膜は誘電定数の高い絶縁膜、強誘電体及び常誘電
体のうち何れか１つで形成されていることが望ましく、
前記非晶質の炭化けい素層には不純物イオンがドーピン
グされていることが望ましい。
達成するための、本発明による半導体メモリ素子のキャ
パシタは、誘電体膜と、非晶質の炭化けい素層を包含す
る電極を具備することを特徴とする。本発明による半導
体メモリ素子のキャパシタにおいて、前記電極は、前記
誘電体膜と接する前記非晶質の炭化けい素層と前記非晶
質の炭化けい素層と接する不純物がドーピングされた多
結晶シリコン層で形成されていることが望ましく、前記
誘電体膜は誘電定数の高い絶縁膜、強誘電体及び常誘電
体のうち何れか１つで形成されていることが望ましく、
前記非晶質の炭化けい素層には不純物イオンがドーピン
グされていることが望ましい。
【００１１】前記他の目的を達成するための、本発明に
よる半導体メモリ素子のキャパシタの製造方法は、その
表面が非晶質の第１炭化けい素層よりなる第１電極を形
成する段階と、前記第１電極上に誘電体膜を形成する段
階と、前記誘電体膜上に第２電極を形成する段階を含む
ことを特徴とする。本発明による半導体メモリ素子のキ
ャパシタにおいて、前記第１電極の形成段階は、その表
面が水素プラズマや水素ラジカルを使用したり水素ベー
キング工程を通して水素処理された後燐で処理された不
純物がドーピングされた第１多結晶シリコン層を形成す
る工程及び前記第１多結晶シリコン層上に前記第１炭化
けい素層を形成する工程を真空を保ったチャンバで進行
することが望ましく、前記誘電体膜は誘電定数の高い絶
縁膜、強誘電体及び常誘電体のうち何れか１つで形成さ
れることが望ましい。
よる半導体メモリ素子のキャパシタの製造方法は、その
表面が非晶質の第１炭化けい素層よりなる第１電極を形
成する段階と、前記第１電極上に誘電体膜を形成する段
階と、前記誘電体膜上に第２電極を形成する段階を含む
ことを特徴とする。本発明による半導体メモリ素子のキ
ャパシタにおいて、前記第１電極の形成段階は、その表
面が水素プラズマや水素ラジカルを使用したり水素ベー
キング工程を通して水素処理された後燐で処理された不
純物がドーピングされた第１多結晶シリコン層を形成す
る工程及び前記第１多結晶シリコン層上に前記第１炭化
けい素層を形成する工程を真空を保ったチャンバで進行
することが望ましく、前記誘電体膜は誘電定数の高い絶
縁膜、強誘電体及び常誘電体のうち何れか１つで形成さ
れることが望ましい。
【００１２】本発明による半導体メモリ素子のキャパシ
タにおいて、前記第１電極の形成段階後、第１多結晶シ
リコン層及び非晶質の第１炭化けい素層を選択的にエッ
チングしてパターンを形成する段階、パターンが形成さ
れている半導体基板の全面に非晶質の第２炭化けい素層
を形成する段階及び前記非晶質の第２炭化けい素層を異
方性蝕刻することにより前記パターンの側壁にスペーサ
を形成する段階を追加することが望ましく、前記第２電
極の形成段階は、前記誘電体膜上に非晶質の第３炭化け
い素層を形成する工程及び前記非晶質の第３炭化けい素
層上に不純物がドーピングされた第２多結晶シリコン層
を形成する段階で進行されることが望ましい。
タにおいて、前記第１電極の形成段階後、第１多結晶シ
リコン層及び非晶質の第１炭化けい素層を選択的にエッ
チングしてパターンを形成する段階、パターンが形成さ
れている半導体基板の全面に非晶質の第２炭化けい素層
を形成する段階及び前記非晶質の第２炭化けい素層を異
方性蝕刻することにより前記パターンの側壁にスペーサ
を形成する段階を追加することが望ましく、前記第２電
極の形成段階は、前記誘電体膜上に非晶質の第３炭化け
い素層を形成する工程及び前記非晶質の第３炭化けい素
層上に不純物がドーピングされた第２多結晶シリコン層
を形成する段階で進行されることが望ましい。
【００１３】前記炭化けい素層は、PH3 またはAsH3が添
加されたSiH4とC3H8の混合ガスまたはSiH4とC6H6の混合
ガスを使用するプラズマ化学気相蒸着法により形成する
ことが望ましく、前記非晶質の炭化けい素層内の不純物
イオンはアルゴン雰囲気、８００℃〜１０００℃温度
で、１０秒〜３０秒の間に進行された熱処理や第２電極
の形成段階から得られた基板の全面に絶縁物質を蒸着／
リフローさせる工程により活性化することが望ましい。
加されたSiH4とC3H8の混合ガスまたはSiH4とC6H6の混合
ガスを使用するプラズマ化学気相蒸着法により形成する
ことが望ましく、前記非晶質の炭化けい素層内の不純物
イオンはアルゴン雰囲気、８００℃〜１０００℃温度
で、１０秒〜３０秒の間に進行された熱処理や第２電極
の形成段階から得られた基板の全面に絶縁物質を蒸着／
リフローさせる工程により活性化することが望ましい。
【００１４】
（構造）図１は本発明の方法で製造された半導体メモリ
素子のキャパシタを示した断面図である。部材番号１０
は半導体基板を、１２はフィールド酸化膜を、１４はソ
ースを、１６は層間絶縁層を、１８は第１多結晶シリコ
ン層を、２４は第１炭化けい素層を、２６は誘電体膜
を、２８は第２炭化けい素層を、３０は第２多結晶シリ
コン層を、そして３２はBPSG膜を示す。
素子のキャパシタを示した断面図である。部材番号１０
は半導体基板を、１２はフィールド酸化膜を、１４はソ
ースを、１６は層間絶縁層を、１８は第１多結晶シリコ
ン層を、２４は第１炭化けい素層を、２６は誘電体膜
を、２８は第２炭化けい素層を、３０は第２多結晶シリ
コン層を、そして３２はBPSG膜を示す。
【００１５】第１多結晶シリコン層１８と第１炭化けい
素層２４がストレージ電極を成し、第２炭化けい素層２
８と第２多結晶シリコン層３０がプレート電極を成す。
誘電体膜２６は前記ストレージ電極とプレート電極との
間に形成されている。本発明により形成された炭化けい
素は融点が２７００℃であり、耐火性の材料として２．
２ｅＶのバンドギャップを有する。熱膨脹係数は３．９
×１０-6／℃である。
素層２４がストレージ電極を成し、第２炭化けい素層２
８と第２多結晶シリコン層３０がプレート電極を成す。
誘電体膜２６は前記ストレージ電極とプレート電極との
間に形成されている。本発明により形成された炭化けい
素は融点が２７００℃であり、耐火性の材料として２．
２ｅＶのバンドギャップを有する。熱膨脹係数は３．９
×１０-6／℃である。
【００１６】前記炭化けい素は、第１に、シラン（Si
H4）とプロパン（C3H8）またはベンゼン（C6H6）を反応
させて得たり、第２に、メチルトリクロルシラン（CH3S
iCl3）を熱分解させて得たり、第３に、テトラクロルシ
ラン（SiCl4 ）とメタン（CH4）またはジクロルシラン
（SiH2Cl2 ）とプロパン（C3H8）等のガスを反応させて
得られる。これらの中、熱分解により炭化けい素を得る
前記方法は、１０００℃以上の条件が必要であるので半
導体素子の製造工程の条件としては適さない。
H4）とプロパン（C3H8）またはベンゼン（C6H6）を反応
させて得たり、第２に、メチルトリクロルシラン（CH3S
iCl3）を熱分解させて得たり、第３に、テトラクロルシ
ラン（SiCl4 ）とメタン（CH4）またはジクロルシラン
（SiH2Cl2 ）とプロパン（C3H8）等のガスを反応させて
得られる。これらの中、熱分解により炭化けい素を得る
前記方法は、１０００℃以上の条件が必要であるので半
導体素子の製造工程の条件としては適さない。
【００１７】前記の方法で形成された炭化けい素の比抵
抗は１０3 Ωcmで、キャパシタの電極材料として使用す
るには適さないので、本発明では、シラン、プロパン及
びホスフィンをソースガスとしたプラズマ化学気相蒸着
法で燐イオンがドーピングされた第１及び第２炭化けい
素層を形成することにより炭化けい素の比抵抗を改善し
た。
抗は１０3 Ωcmで、キャパシタの電極材料として使用す
るには適さないので、本発明では、シラン、プロパン及
びホスフィンをソースガスとしたプラズマ化学気相蒸着
法で燐イオンがドーピングされた第１及び第２炭化けい
素層を形成することにより炭化けい素の比抵抗を改善し
た。
【００１８】また、前記第１及び第２炭化けい素層（２
４及び２８）は非晶質の状態で形成されている。非晶質
炭化けい素層にはグレーンが存在しないので、誘電体膜
内に包含されている酸素原子がグレーン境界を通して下
地膜に拡散される現象を防止しうる。非晶質の金属物質
としてはモリブデンニッケル（Mo46Ni54）、モリブデン
けい素（Mo60Si40）、ニッケルタングステン（Ni
38W62 ）及びニオビウムニッケル（Nb40Ni60）等がある
が、これらは耐酸化性が足りなくキャパシタ電極として
は不適合である。
４及び２８）は非晶質の状態で形成されている。非晶質
炭化けい素層にはグレーンが存在しないので、誘電体膜
内に包含されている酸素原子がグレーン境界を通して下
地膜に拡散される現象を防止しうる。非晶質の金属物質
としてはモリブデンニッケル（Mo46Ni54）、モリブデン
けい素（Mo60Si40）、ニッケルタングステン（Ni
38W62 ）及びニオビウムニッケル（Nb40Ni60）等がある
が、これらは耐酸化性が足りなくキャパシタ電極として
は不適合である。
【００１９】( 方法)下記の３工程により行う。 第１工程：シランとプロパンまたはシランとベンゼンを
ソースガスとして使用したプラズマ内に、比抵抗を低く
するための１つの方法でホスフィンまたは水素化砒素等
を注入させた後、これらを化学気相蒸着方式で蒸着する
ことにより不純物がドーピングされた非晶質の第１炭化
けい素層を形成する。
ソースガスとして使用したプラズマ内に、比抵抗を低く
するための１つの方法でホスフィンまたは水素化砒素等
を注入させた後、これらを化学気相蒸着方式で蒸着する
ことにより不純物がドーピングされた非晶質の第１炭化
けい素層を形成する。
【００２０】第２工程：炭化けい素層上に五酸化タンタ
ル、BSTOまたはSTO 等の誘電体幕を形成させる。 第３工程：前記第１で説明した方法を利用し不純物がド
ーピングされた非晶質の第２炭化けい素層を形成する。
ル、BSTOまたはSTO 等の誘電体幕を形成させる。 第３工程：前記第１で説明した方法を利用し不純物がド
ーピングされた非晶質の第２炭化けい素層を形成する。
【００２１】この際、炭化けい素層にドーピングされた
不純物イオンを活性化させるために、前記第１及び第３
工程後に各々通常の高温熱処理工程も行いうる。炭化け
い素層にドーピングされた不純物イオンは、別の高温熱
処理を行わなくても、キャパシタを完成した後行われる
BPSG層を蒸着／リフロー工程でも活性化されうる。
不純物イオンを活性化させるために、前記第１及び第３
工程後に各々通常の高温熱処理工程も行いうる。炭化け
い素層にドーピングされた不純物イオンは、別の高温熱
処理を行わなくても、キャパシタを完成した後行われる
BPSG層を蒸着／リフロー工程でも活性化されうる。
【００２２】
【実施例】以下、添付の図面に基づき、本発明をさらに
詳しく説明する。図２乃至図７は本発明による半導体メ
モリ素子のキャパシタの製造方法を説明するために示さ
した断面図である。まず、図２は第１多結晶シリコン層
１８及び第１炭化けい素層２０を形成する工程を示した
もので、これはトランジスターが形成されている半導体
基板１０上に層間絶縁膜１６を形成する第１工程、スト
レージ電極をトランジスターのソース１４に連結させる
ためのコンタクトホールを形成する第２工程、前記コン
タクトホールを埋没する形態で不純物がドーピングされ
た第１多結晶シリコン層１８を得られた基板の全面に、
例えば１０００Å〜３０００Åほどの厚さで蒸着する第
３工程及び真空を維持して（インーシチュ（in-situ ）
工程）前記第１多結晶シリコン層１８の上に不純物がド
ーピングされた炭化けい素層２０を、例えば１００Å〜
５００Åほどの厚さで形成する第４工程で進行される。
詳しく説明する。図２乃至図７は本発明による半導体メ
モリ素子のキャパシタの製造方法を説明するために示さ
した断面図である。まず、図２は第１多結晶シリコン層
１８及び第１炭化けい素層２０を形成する工程を示した
もので、これはトランジスターが形成されている半導体
基板１０上に層間絶縁膜１６を形成する第１工程、スト
レージ電極をトランジスターのソース１４に連結させる
ためのコンタクトホールを形成する第２工程、前記コン
タクトホールを埋没する形態で不純物がドーピングされ
た第１多結晶シリコン層１８を得られた基板の全面に、
例えば１０００Å〜３０００Åほどの厚さで蒸着する第
３工程及び真空を維持して（インーシチュ（in-situ ）
工程）前記第１多結晶シリコン層１８の上に不純物がド
ーピングされた炭化けい素層２０を、例えば１００Å〜
５００Åほどの厚さで形成する第４工程で進行される。
【００２３】前記第１炭化けい素層２０は基板温度２０
０℃〜５００℃で、シラン１００sccm〜５００sccm及び
プロパン２００sccm〜８００sccmガスにホスフィン１０
sccm〜２００sccmを添加した混合ガスを使用したプラズ
マ化学気相蒸着法により蒸着される。この際、プラズマ
条件は１３．５６MHz 、RF電力１００Watt〜５００Watt
である。
０℃〜５００℃で、シラン１００sccm〜５００sccm及び
プロパン２００sccm〜８００sccmガスにホスフィン１０
sccm〜２００sccmを添加した混合ガスを使用したプラズ
マ化学気相蒸着法により蒸着される。この際、プラズマ
条件は１３．５６MHz 、RF電力１００Watt〜５００Watt
である。
【００２４】前記第３工程と第４工程は同一のチャンバ
を使用したり、クラスタツールを使用して行われること
が望ましい。同一のチャンバを使用する時は、前記第１
多結晶シリコン層１８を、RF電力を０Wattにして通常の
熱化学気相蒸着で蒸着したり、RF電力を印加してPECVD
（Plasma-Enhanced CVD ）法で形成する。この際、プロ
パンソースガスは第１多結晶シリコン層１８を形成する
時はオフされ、第１炭化けい素層２０形成する時はオン
される。
を使用したり、クラスタツールを使用して行われること
が望ましい。同一のチャンバを使用する時は、前記第１
多結晶シリコン層１８を、RF電力を０Wattにして通常の
熱化学気相蒸着で蒸着したり、RF電力を印加してPECVD
（Plasma-Enhanced CVD ）法で形成する。この際、プロ
パンソースガスは第１多結晶シリコン層１８を形成する
時はオフされ、第１炭化けい素層２０形成する時はオン
される。
【００２５】けい素と炭素の反応を増加させるために、
炭化けい素層の形成のためのプラズマ蒸着時、水素も添
加しうる。炭化けい素層の形成の前、装備の真空度はタ
ーボモレキュラーポンプを利用して１０-7Torr以下で維
持する。もし、第１多結晶シリコン層１８を蒸着した後
チャンバの真空破壊が不可避の場合には、炭化けい素の
蒸着前に、水素プラズマを利用したり、ラジカルを使用
した遠隔プラズマ法を利用したり、あるいは高温で水素
ベークを利用して前記第１多結晶シリコン層１８の表面
に形成された自然酸化膜を除去した後、結果物基板の全
面にポスピンを流して多結晶シリコン層の表面を燐で処
理する。
炭化けい素層の形成のためのプラズマ蒸着時、水素も添
加しうる。炭化けい素層の形成の前、装備の真空度はタ
ーボモレキュラーポンプを利用して１０-7Torr以下で維
持する。もし、第１多結晶シリコン層１８を蒸着した後
チャンバの真空破壊が不可避の場合には、炭化けい素の
蒸着前に、水素プラズマを利用したり、ラジカルを使用
した遠隔プラズマ法を利用したり、あるいは高温で水素
ベークを利用して前記第１多結晶シリコン層１８の表面
に形成された自然酸化膜を除去した後、結果物基板の全
面にポスピンを流して多結晶シリコン層の表面を燐で処
理する。
【００２６】また、前記第１炭化けい素層２０はシラン
とプロパンガスに水素化砒素を添加した混合ガスを使用
するプラズマ化学気相蒸着法にも蒸着でき、シランとベ
ンゼンガスにホスフィンまたは水素化砒素を添加した混
合ガスを使用するプラズマ化学気相蒸着法でも形成され
うる。図３はストレージ電極の形成のための感光膜パタ
ーン２２を形成する工程を示したもので、これは第１炭
化けい素層２０の上に、例えばフォトレジストのような
感光膜を塗布した後エッチング工程で前記感光膜をパタ
ニングすることによりストレージ電極の形成のための感
光膜パターン２２を形成する。
とプロパンガスに水素化砒素を添加した混合ガスを使用
するプラズマ化学気相蒸着法にも蒸着でき、シランとベ
ンゼンガスにホスフィンまたは水素化砒素を添加した混
合ガスを使用するプラズマ化学気相蒸着法でも形成され
うる。図３はストレージ電極の形成のための感光膜パタ
ーン２２を形成する工程を示したもので、これは第１炭
化けい素層２０の上に、例えばフォトレジストのような
感光膜を塗布した後エッチング工程で前記感光膜をパタ
ニングすることによりストレージ電極の形成のための感
光膜パターン２２を形成する。
【００２７】図４はストレージ電極パターン１８、２０
を形成する工程を示したもので、これは前記感光膜パタ
ーン（図３の部材番号２２）を蝕刻マスクとして、前記
第１炭化けい素層２０及び前記第１多結晶シリコン層１
８を異方性蝕刻することにより各セル単位で限定された
ストレージ電極パターン１８、２０を形成する工程で進
行される。
を形成する工程を示したもので、これは前記感光膜パタ
ーン（図３の部材番号２２）を蝕刻マスクとして、前記
第１炭化けい素層２０及び前記第１多結晶シリコン層１
８を異方性蝕刻することにより各セル単位で限定された
ストレージ電極パターン１８、２０を形成する工程で進
行される。
【００２８】図５はストレージ電極１８、２４を完成す
る工程を示したもので、これは第１、前記図２の説明と
同じ方法として第１多結晶シリコン層１８の側壁に形成
された自然酸化膜を除去した後、燐で表面を処理する。
第２、得られた基板の全面に不純物がドーピングされた
非晶質の第２炭化けい素層を、例えば１００Å〜５００
Åほどの厚さで形成する。第３、炭化けい素層を異方性
蝕刻することにより前記第１多結晶シリコン層１８の側
壁に第２炭化けい素層よりなるスペーサを形成する。
る工程を示したもので、これは第１、前記図２の説明と
同じ方法として第１多結晶シリコン層１８の側壁に形成
された自然酸化膜を除去した後、燐で表面を処理する。
第２、得られた基板の全面に不純物がドーピングされた
非晶質の第２炭化けい素層を、例えば１００Å〜５００
Åほどの厚さで形成する。第３、炭化けい素層を異方性
蝕刻することにより前記第１多結晶シリコン層１８の側
壁に第２炭化けい素層よりなるスペーサを形成する。
【００２９】ストレージ電極は第１多結晶シリコン層１
８とこれを取囲む形態として形成されている炭化けい素
層２４で構成される。炭化けい素層２４内にドーピング
されている不純物イオンの活性化が必要な場合、前記図
５までの工程を行った後、得られた基板を８００℃〜１
０００℃で１０秒〜３０秒間、アルゴン雰囲気で高速熱
処理装置で熱処理する。
８とこれを取囲む形態として形成されている炭化けい素
層２４で構成される。炭化けい素層２４内にドーピング
されている不純物イオンの活性化が必要な場合、前記図
５までの工程を行った後、得られた基板を８００℃〜１
０００℃で１０秒〜３０秒間、アルゴン雰囲気で高速熱
処理装置で熱処理する。
【００３０】図６は誘電体膜２６を形成する工程を示し
たもので、これはストレージ電極１８、２４の全面に、
例えば五酸化タンタル（Ta2O5 ）、二酸化チタン（Ti
O2）、STO （SrTiO3）またはBSTO（（Ba、Sr）TiO3）等
の誘電体を蒸着するにより前記誘電体膜２６を形成する
工程で進行される。この際、前記五酸化タンタル膜は熱
化学気相蒸着法で蒸着し、STOまたはBSTO膜はスパッタ
リング蒸着する。
たもので、これはストレージ電極１８、２４の全面に、
例えば五酸化タンタル（Ta2O5 ）、二酸化チタン（Ti
O2）、STO （SrTiO3）またはBSTO（（Ba、Sr）TiO3）等
の誘電体を蒸着するにより前記誘電体膜２６を形成する
工程で進行される。この際、前記五酸化タンタル膜は熱
化学気相蒸着法で蒸着し、STOまたはBSTO膜はスパッタ
リング蒸着する。
【００３１】本実施例では、五酸化タンタル膜を、温度
４７０℃、酸素とタンタルエポキシ（Ta（OC2H5 ）5 ）
ガスの比は１２０：１、総ガスフローは３slm 〜６slm
の条件とした低圧化学気相蒸着法（LPCVD ）で蒸着し
た。五酸化タンタル膜の厚さは約１００Åにし、五酸化
タンタル膜の蒸着後、４５０℃で、紫外線（UV）−O3処
理を利用したベーク工程を進行したり、乾式−O2雰囲気
で８００℃のアニーリング工程を進行した。
４７０℃、酸素とタンタルエポキシ（Ta（OC2H5 ）5 ）
ガスの比は１２０：１、総ガスフローは３slm 〜６slm
の条件とした低圧化学気相蒸着法（LPCVD ）で蒸着し
た。五酸化タンタル膜の厚さは約１００Åにし、五酸化
タンタル膜の蒸着後、４５０℃で、紫外線（UV）−O3処
理を利用したベーク工程を進行したり、乾式−O2雰囲気
で８００℃のアニーリング工程を進行した。
【００３２】漏れ電流の発生を防止するためには、誘電
体膜２６の厚さを、通常５０Å以上にすることが望まし
い。図７はプレート電極２８、３０を形成する工程を示
したもので、これは前記図２で説明した方法で、前記誘
電体膜２６の上に第３炭化けい素層を、例えば１００Å
〜５００Åほどの厚さで形成する第１工程、前記第２炭
化けい素層２８上に不純物がドーピングされた第２多結
晶シリコン層３０を形成する第２工程及び結果物基板上
にBPSGを塗布／リフローしてBPSG層３２を形成する第３
工程で進行される。
体膜２６の厚さを、通常５０Å以上にすることが望まし
い。図７はプレート電極２８、３０を形成する工程を示
したもので、これは前記図２で説明した方法で、前記誘
電体膜２６の上に第３炭化けい素層を、例えば１００Å
〜５００Åほどの厚さで形成する第１工程、前記第２炭
化けい素層２８上に不純物がドーピングされた第２多結
晶シリコン層３０を形成する第２工程及び結果物基板上
にBPSGを塗布／リフローしてBPSG層３２を形成する第３
工程で進行される。
【００３３】第２炭化けい素層２８内にドーピングされ
ている不純物イオンを活性化させるために、前記第１工
程後、８００℃〜１０００℃で、１０秒〜３０秒間、ア
ルゴン雰囲気で、高速熱処理装置で前記第２炭化けい素
層を熱処理する工程も追加しうる。しかし、BPSGを塗布
してリフローする工程時供給される熱エネルギーによ
り、炭化けい素層内にドーピングされている不純物イオ
ンは自然に活性化されるので、前期の熱処理工程は行わ
なくても良いのは当然である。
ている不純物イオンを活性化させるために、前記第１工
程後、８００℃〜１０００℃で、１０秒〜３０秒間、ア
ルゴン雰囲気で、高速熱処理装置で前記第２炭化けい素
層を熱処理する工程も追加しうる。しかし、BPSGを塗布
してリフローする工程時供給される熱エネルギーによ
り、炭化けい素層内にドーピングされている不純物イオ
ンは自然に活性化されるので、前期の熱処理工程は行わ
なくても良いのは当然である。
【００３４】
【発明の効果】本発明による半導体メモリ素子のキャパ
シタ及びその製造方法において、キャパシタ電極を耐酸
化性の優秀な非晶質の炭化けい素層で形成するので、第
１に、グレーン境界を通して酸素原子が下地膜に拡散さ
れることを防止しうり、第２に、炭化けい素層の表面に
酸化層が形成されることを防止しうる。従って、等価酸
化膜の厚さがあまり厚くならない高信頼度のキャパシタ
電極を形成しうる。
シタ及びその製造方法において、キャパシタ電極を耐酸
化性の優秀な非晶質の炭化けい素層で形成するので、第
１に、グレーン境界を通して酸素原子が下地膜に拡散さ
れることを防止しうり、第２に、炭化けい素層の表面に
酸化層が形成されることを防止しうる。従って、等価酸
化膜の厚さがあまり厚くならない高信頼度のキャパシタ
電極を形成しうる。
【００３５】本発明は前記実施例に限定されなく、多く
の変更が本発明の技術的思想内で当分野の通常の知識を
有する者により可能であることは明白である。
の変更が本発明の技術的思想内で当分野の通常の知識を
有する者により可能であることは明白である。
【図１】本発明の方法で製造された半導体メモリ素子の
キャパシタを示した断面図である。
キャパシタを示した断面図である。
【図２】本発明による半導体メモリ素子のキャパシタの
製造方法を説明するために示された断面図である。
製造方法を説明するために示された断面図である。
【図３】本発明による半導体メモリ素子のキャパシタの
製造方法を説明するために示された断面図である。
製造方法を説明するために示された断面図である。
【図４】本発明による半導体メモリ素子のキャパシタの
製造方法を説明するために示された断面図である。
製造方法を説明するために示された断面図である。
【図５】本発明による半導体メモリ素子のキャパシタの
製造方法を説明するために示された断面図である。
製造方法を説明するために示された断面図である。
【図６】本発明による半導体メモリ素子のキャパシタの
製造方法を説明するために示された断面図である。
製造方法を説明するために示された断面図である。
【図７】本発明による半導体メモリ素子のキャパシタの
製造方法を説明するために示された断面図である。
製造方法を説明するために示された断面図である。
【符号の説明】 １０ 半導体基板 １２ フィールド酸化膜 １４ ソース １６ 層間絶縁層 １８ 第１多結晶シリコン層 ２４ 第１炭化けい素層 ２６ 誘電体膜 ２８ 第２炭化けい素層 ３０ 第２多結晶シリコン層 ３２ BPSG膜
Claims (19)
- 【請求項１】 誘電体膜と、前記誘電体膜と接する非晶
質の炭化けい素層を包含する電極とを具備することを特
徴とする半導体メモリ素子のキャパシタ。 - 【請求項２】 前記電極は、前記誘電体膜と接する前記
非晶質の炭化けい素層と、前記非晶質の炭化けい素層と
接する不純物がドーピングされた多結晶シリコン層とで
形成されていることを特徴とする請求項１に記載の半導
体メモリ素子のキャパシタ。 - 【請求項３】 前記誘電体膜は、誘電定数が高い絶縁
膜、強誘電体及び常誘電体のうち何れか１つで形成され
ていることを特徴とする請求項１に記載の半導体メモリ
素子のキャパシタ。 - 【請求項４】 前記TiCN膜は、反応性スパッタリング法
により形成することを特徴とする請求項１に記載のＭＯ
Ｓトランジスターの製造方法。 - 【請求項５】 その表面が非晶質の第１炭化けい素層よ
りなる第１電極を形成する段階と、 前記第１電極上に誘電体膜を形成する段階と、 前記誘電体膜上に第２電極を形成する段階とを含むこと
を特徴とする半導体メモリ素子のキャパシタの製造方
法。 - 【請求項６】 前記第１電極の形成段階は、不純物がド
ーピングされた第１多結晶シリコン層を形成する段階及
び前記第１多結晶シリコン層上に前記非晶質の第１炭化
けい素層を形成する段階で進行されることを特徴とする
請求項５に記載の半導体メモリ素子のキャパシタの製造
方法。 - 【請求項７】 前記誘電体膜は、誘電定数が高い絶縁
膜、強誘電体及び常誘電体のうち何れか１つで形成され
ることを特徴とする請求項５に記載の半導体メモリ素子
のキャパシタの製造方法。 - 【請求項８】 前記第１電極の形成段階後、前記第１多
結晶シリコン層及び前記非晶質の第１炭化けい素層を異
方性蝕刻してパターンを形成する段階、パターンが形成
されている半導体基板の全面に非晶質の第２炭化けい素
層を形成する段階及び前記非晶質の第２炭化けい素層を
異方性蝕刻することにより前記パターンの側壁にスペー
サを形成する段階を追加することを特徴とする請求項６
に記載の半導体メモリ素子のキャパシタの製造方法。 - 【請求項９】 前記第２電極の形成段階は、前記誘電体
膜上に非晶質の第３炭化けい素層を形成する工程及び前
記非晶質の第３炭化けい素層上に不純物がドーピングさ
れた第２多結晶シリコン層を形成する段階で進行される
ことを特徴とする請求項８に記載の半導体メモリ素子の
キャパシタの製造方法。 - 【請求項１０】 前記第１多結晶シリコン層の表面を水
素で処理した後、また燐で処理することを特徴とする請
求項６に記載の半導体メモリ素子のキャパシタの製造方
法。 - 【請求項１１】 前記水素処理は、水素プラズマ及び水
素ラジカルのうち何れか１つを使用して進行されること
を特徴とする請求項１０に記載の半導体メモリ素子のキ
ャパシタの製造方法。 - 【請求項１２】 前記水素処理は、高温での水素ベーキ
ング工程であることを特徴とする請求項１０に記載の半
導体メモリ素子のキャパシタの製造方法。 - 【請求項１３】 前記不純物がドーピングされた第１多
結晶シリコン層を形成する工程と前記非晶質の第１炭化
けい素層を形成する工程は、同一のチャンバ内で真空を
保った状態で連続的に行われることを特徴とする請求項
６に記載の半導体メモリ素子のキャパシタの製造方法。 - 【請求項１４】 前記非晶質の第３炭化けい素層を形成
する工程と、前記不純物がドーピングされた第２多結晶
シリコン層を形成する工程は、同一のチャンバ内で真空
を保った状態で連続的に行われることを特徴とする請求
項９に記載の半導体メモリ素子のキャパシタの製造方
法。 - 【請求項１５】 前記全ての炭化けい素層は、SiH4とC3
H8の混合ガス及びSiH4とC6H6の混合ガスの中何れか１つ
を使用するプラズマ化学気相蒸着法により形成されるこ
とを特徴とする請求項９に記載の半導体メモリ素子のキ
ャパシタの製造方法。 - 【請求項１６】 前記プラズマ化学気相蒸着法は、前記
混合ガスにPH3 及びAsH3の中何れか１つを添加して行わ
れることを特徴とする請求項１５に記載の半導体メモリ
素子のキャパシタの製造方法。 - 【請求項１７】 前記全ての炭化けい素層内の不純物イ
オンは、熱処理工程により活性化されることを特徴とす
る請求項１６に記載の半導体メモリ素子のキャパシタの
製造方法。 - 【請求項１８】 前記熱処理は、アルゴン雰囲気、８０
０℃〜１０００℃温度で、１０秒〜３０秒の間に進行さ
れることを特徴とする請求項１７に記載の半導体メモリ
素子のキャパシタの製造方法。 - 【請求項１９】 前記熱処理は、前記第２電極の形成段
階から得られる結果物基板の全面に絶縁物質を蒸着／リ
フローさせる工程により行われることを特徴とする請求
項１７に記載の半導体メモリ素子のキャパシタの製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950005260A KR100207444B1 (ko) | 1995-03-14 | 1995-03-14 | 반도체 장치의 고유전막/전극 및 그 제조방법 |
| KR1995P5260 | 1995-03-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08264733A true JPH08264733A (ja) | 1996-10-11 |
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Family Applications (1)
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|---|---|
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| JP (1) | JPH08264733A (ja) |
| KR (1) | KR100207444B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2001203339A (ja) * | 1999-11-09 | 2001-07-27 | Hyundai Electronics Ind Co Ltd | 半導体素子のキャパシタ製造方法 |
| JP2006052398A (ja) * | 2004-08-09 | 2006-02-23 | Asm Japan Kk | Ｃｖｄ法によるポリマー膜の形成方法 |
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- 1996-02-23 US US08/606,193 patent/US5846859A/en not_active Expired - Lifetime
- 1996-03-12 JP JP8054776A patent/JPH08264733A/ja active Pending
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| KR100207444B1 (ko) | 1999-07-15 |
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