JP2000049303A

JP2000049303A - 積層キャパシタの製造方法

Info

Publication number: JP2000049303A
Application number: JP11200484A
Authority: JP
Inventors: Reiner Winters; ヴィンタースライナー
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1998-07-16
Filing date: 1999-07-14
Publication date: 2000-02-18
Also published as: KR100664781B1; US6190964B1; KR20000011736A; EP0973201A1; DE19832095C1; TW461084B

Abstract

(57)【要約】【課題】大きな容量値を小さなシリコン基底面上に簡
単且つ高いプロセス技術上のコストを掛けずに集積する
ことができる、積層キャパシタを提供すること。【解決手段】積層（スタック）キャパシタにおいて、
ｐ形半導体基板と、この半導体基板内に設けられる、ｎ
^＋形ウェルと、半導体基板上で、ｐ^＋形第１導電層とｎ
^＋形第２導電層とが、それぞれアイソレーション層を中
間に挿入して交番する積層とを有しており、隣り合った
アイソレーション層は、第２導電層を第１側面に至る迄
連続してアイソレーションするようにして、積層の第１
側面上で相互に接続されており、積層の第１側面上に設
けた、第１のキャパシタ端子を形成する第１のスペーサ
を有しており、積層の第２の側面上に設けた第２のスペ
ーサは、第２のキャパシタ端子を形成し、ウェル２０及
び第２の導電層と接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、半導体メ
モリ装置に使用するための積層（スタック）キャパシタ
の製造方法に関する。

【０００２】

【従来の技術】任意の積層（スタック）キャパシタを使
用することができるにも拘わらず、本発明、並びに、そ
の基礎とする問題は、半導体メモリ装置、例えば、ＤＲ
ＡＭ（ｄｙｎａｍｉｓｃｈｅｒＳｃｈｒｅｉｂ／Ｌｅ
ｓｅｓｐｅｉｃｈｅｒ：ダイナミック書込／読み出しメ
モリ）で使用するための積層（スタック）キャパシタに
関する。

【０００３】集積回路（ＩＣ）又はチップは、電荷蓄積
の目的のために、キャパシタを使用する。電荷蓄積のた
めにキャパシタを使用するＩＣの例は、メモリＩＣであ
り、例えば、ランダムアクセスダイナミック書込／読み
出しメモリ（ＤＲＡＭ）用チップである。その際、キャ
パシタ内の電荷状態（”０”又は”１”）は、データビ
ットを示す。

【０００４】ＤＲＡＭチップは、行及び列の形式で接続
されたメモリセルのマトリックスを有している。通常の
ように、行接続は、ワード線と呼ばれ、列接続は、ビッ
ト線と呼ばれる。メモリセルからのデータの読み出し又
はメモリセルへのデータの書込は、適切なワード線及び
ビット線を活性化することによって行われる。

【０００５】通常のように、ＤＲＡＭメモリセルは、キ
ャパシタと接続された選択トランジスタを有している。
このトランジスタは、チャネルによって分離されている
２つの拡散領域を有しており、この領域の上側にゲート
が設けられている。電流の方向に依存して、一方の拡散
領域は、ドレインと呼ばれ、他方の拡散領域は、ソース
と呼ばれる。「ドレイン」及び「ソース」という呼び方
は、ここでは、拡散領域に関して、相互に交換可能に使
用される。ゲートは、ワード線と接続されており、拡散
領域の一方は、ビット線と接続されている。他方の拡散
領域は、キャパシタと接続されている。選択トランジス
タをスイッチオンして、ゲートに適切な電圧が印加さ
れ、拡散領域間にチャネルを通して電流が流れ、そのよ
うにして、キャパシタとビット線との間の接続が形成さ
れる。選択トランジスタのスイッチオフにより、チャネ
ルを通る電流が遮断されるので、この接続が切り離され
る。

【０００６】キャパシタ内に蓄電された電荷は、内在的
な漏れ電流に基づいて時間と共に減少する。電荷が非特
定レベル（限界値の下側）に低減する前に、メモリキャ
パシタをリフレッシュする必要がある。

【０００７】メモリ装置を小型にする努力が絶え間なく
なされて、大密度且つ小さな特性量、即ち、小さなメモ
リセル面積のＤＲＡＭが設計されて来ている。比較的小
さな表面領域のメモリセルを製造するために、小さな基
底面の構成素子が必要である。

【０００８】キャパシタの基底面を小さくすることによ
って、一般的には、小さな容量となり、この小さな容量
は、キャパシタの構造によって補償する必要がある。つ
まり、メモリキャパシタの容量が小さすぎると、メモリ
装置の機能性及び利便性に不都合な影響が及ぼされるこ
とがある。例えば、メモリセルの出力信号の振幅及びリ
フレッシュ周波数が、容量の大きさに依存してしまう。

【０００９】図３には、半導体メモリ装置で使用するた
めの積層（スタック）キャパシタの等化回路図が略示さ
れている。第３図では、ＢＬは、ビット線を示し、ＷＬ
は、ワード線を示し、ＡＴは、選択トランジスタを示
し、Ｄ，Ｓ，Ｇは、選択トランジスタＡＴのドレイン、
ソース、ゲートを示し、Ｋは、キャパシタを示す。

【００１０】集積（スタック）キャパシタには、３種類
ある。つまり、プレーナキャパシタ、溝形キャパシタ、
積層（スタック）キャパシタである。プレーナキャパシ
タが、一般的な基準であり、溝形（トレンチ）キャパシ
タ及び積層（スタック）キャパシタは、特にメガビット
ＤＲＡＭで使用されている。と言うのは、溝形（トレン
チ）キャパシタ及び積層（スタック）キャパシタは、同
じ基底面積で、プレーナキャパシタよりも大きな容量を
有しているからである。

【００１１】比較的大きな容量は、溝形（トレンチ）キ
ャパシタと積層（スタック）キャパシタとが３次元構造
を有するようにして、その表面積が、その基底面積より
も著しく大きくなるようにすることによって達成され
る。この３次元構造の製造は、一般的には、付加的な製
造コストを必要とする。

【００１２】殊に、ポリシリコン板を用いる溝形（トレ
ンチ）キャパシタと、溝板を用いる溝形（トレンチ）キ
ャパシタとは区別される。

【００１３】積層（スタック）キャパシタは、原理的
に、上下に配設された複数のプレーナキャパシタから形
成されていて、その電極は並列接続されている。積層
（スタック）キャパシタとして、例えば、冠状（Ｋｒｏ
ｎｅｎ）積層キャパシタと未加工（Ｒａｕｈ）シリコン
積層キャパシタが公知である。

【００１４】溝形キャパシタ及び積層キャパシタの詳細
については、例えば、Ｗｉｄｍａｎｎ，Ｍａｄｅｒ，Ｆ
ｒｉｅｄｒｉｃｈ，Ｔｅｃｈｎｏｌｏｇｉｅｈｏｃｈ
ｉｎｔｅｇｒｉｅｒｔｅｒＳｃｈａｌｔｕｎｇｅｎ，
第２版、ベルリン、１９９６年、２７３ページ、２９２
ページ以下に記載されている。

【００１５】この通常の溝形キャパシタ及び積層キャパ
シタでは、キャパシタの基底面積を小さくすることは、
一般的に、フォトリソグラフィの比較的高いラテラル分
解能によってしか達成できない。溝の深さ乃至積層のエ
ッジ長は、溝エッチング技術によって制限される。

【００１６】図４では、Ｐ１−Ｐ４で、ポリシリコン層
が示されており、１０で、シリコン半導体基板が示され
ており、２０で、ｎ^＋ウェルが示されており、１５０
で、ゲート構造が示されており、４００で、酸化膜が示
されており、４５０で、ＯＮＯ層（ＯＮＯ＝酸化膜／窒
化物／酸化膜）が示されている。

【００１７】図４には、特に、１６ＭＢ−ＤＲＡＭで使
用される所謂フィンセルが示されている。任意の多数の
ポリシリコン層Ｐ１−Ｐ４を上下に積み重ねることがで
きる。その種の、２ｎ層のキャパシタの製造のために、
２ｎ−１のフォト平面とｎ−１の犠牲層が必要である。
つまり、プロセス制御は、コスト高である。

【００１８】

【発明が解決しようとする課題】本発明の課題は、大き
な容量値を小さなシリコン基底面上に簡単且つ高いプロ
セス技術上のコストを掛けずに集積することができる、
積層キャパシタ及び相応の製造方法を提供することにあ
る。

【００１９】

【課題を解決するための手段】この課題は、本発明によ
ると、第１の導電タイプの半導体基板と、該半導体基板
内に設けられる、第２の導電タイプのウェルを形成する
ステップ、半導体基板上に、第１の導電タイプの第１の
導電層と第２の導電タイプ（ｎ^＋）の第２の導電層と
が、それぞれアイソレーション層を中間に挿入して交番
する積層を形成するステップ、第２の導電層を、積層の
第１の縁領域に選択エッチングして、当該第２の導電層
を第１の導電層に対してアンダーエッチングするステッ
プ、アイソレーションブリッジを下側エッチングの領域
内に形成して、第２の導電層を前記第１の縁領域に至る
迄連続してアイソレーションするステップ、半導体基板
及び前記第１の導電層と結合された、導電材製の第１の
スペーサを積層の第１の縁領域に形成するステップ、導
電材製の第２のスペーサを、ウェル及び前記第２の導電
層と結合される前記積層の第２の縁領域に形成するステ
ップを有することにより解決される。

【００２０】

【発明の実施の形態】本発明の特に有利な実施例は、従
属請求項に記載されている。

【００２１】本発明の基礎とする技術思想は、先ず、積
層キャパシタの完全な層シーケンスを形成し、続いて、
構造化することにある。構造化の際、層の電気端子はセ
ルフアライメントさせるようにして形成される。プロセ
ス技術上、ｎドーピングシリコンを、ＫＯＨ乃至コリン
で、ｐドーピングシリコンに対して選択エッチングする
ことができる。そうすることによって、及び、層シーケ
ンスでの交互にドーピングすることによって、ポリシリ
コン層を、付加的なリソグラフィステップなしで交互に
左側及び右側のキャパシタ端子と接続することができ
る。端子の領域内でのアイソレーションのために、公知
のスペーサプロセスを利用することができる。本発明の
キャパシタの平坦な形状並びにその電気端子の位置決め
は、多面的に構成することができる。

【００２２】従属請求項には、本発明独立請求項１記載
の積層キャパシタ乃至請求項７記載の製造方法の有利な
実施例と改善が記載されている。

【００２３】有利な実施例によると、第１の導電層と第
２の導電層とのアイソレーションは、第２のスペーサに
より形成されたダイオード構造によって構成することが
できる。ここでは、作動時に、遮断装置内で作動される
ポリシリコンダイオードの降伏電圧に注意すべきであ
る。

【００２４】第２の有利な実施例によると、それぞれ２
つの隣り合ったアイソレーション層が交互に、積層の一
方の面及び他方の面上に、アイソレーションブリッジに
よって相互に接続されて、第１の導電層と第２の導電層
との間に連続してアイソレーション部を設けることがで
きる。この構造は、選択されたキャパシタ電圧の極性に
対して不感応である。

【００２５】別の有利な実施例によると、半導体基板
は、Ｓｉ基板を有しており、アイソレーション層及びア
イソレーションブリッジは、二酸化シリコン又は二酸化
シリコン／窒化シリコン／二酸化シリコンから形成され
ている。

【００２６】別の有利な実施例によると、第１の導電タ
イプのｐ^＋ドーピングポリシリコン層と第２の導電タイ
プｎ^＋ドーピングポリシリコン層の第２の導電層とが設
けられている。この層は、標準技術を用いて容易に析出
することができ、選択的に構造化可能である。

【００２７】別の有利な実施例によると、ウェルは、所
属の選択トランジスタのドレイン領域である。これによ
ると、選択トランジスタの簡単な結合が提供される。

【００２８】

【実施例】次に、本発明について、図示の有利な実施例
を用いて詳述する。

【００２９】図面で、同じ参照記号は、同じ又は機能上
同じ要素を示す。

【００３０】図１−１５は、本発明の積層キャパシタ、
例えば、キャパシタの矢状方向断面の形状の積層キャパ
シタの製造方法の第１の実施例の主要な方法ステップを
示し、その際、キャパシタ端子が積層の左側と右側とに
設けられている。

【００３１】図１及び２には、１０で、ｐシリコン半導
体基板が示されており、２０で、その中に（例えば、拡
散によって）埋め込まれたｎ^＋ウェル（選択トランジス
タのドレイン領域）が示されており、３０で、ＯＮＯア
イソレーション層が示されており、５０ａ−ｄで、酸化
アイソレーション層が示されており、４０ａ，ｂ，ｃ
で、第１の導電ｐ^＋ポリシリコン層が示されており、６
０ａ，ｂで、第２の導電ｎ^＋ポリシリコン層が示されて
いる。

【００３２】その際、半導体基板１０の呼び方は、一般
的なものであり、単体基板のみならず、その中に設けら
れた相応のウェルも意味するものとする。

【００３３】図１及び２に示されているように、先ず、
ＯＮＯアイソレーション層３０、及び、その上に交互に
ｐ^＋ポリシリコン層４０ａ〜４０ｃとｎ^＋ポリシリコン
層６０Ａ，６０Ｂとが、それらの間に設けられる酸化層
５０Ａ，５０Ｂ，５０Ｃ，５０Ｄが、公知の技術（例え
ば、ＣＶＤ析出）を用いて積層の形状で析出される。

【００３４】それから、図３によると、第１のフォトマ
スク６５の形成が、ポリシリコン層及び酸化層の積層の
右側面を定めるために行われる。フォトマスク６５の構
造化後、図１の、積層の右側面のエッチングが行われ、
その際、ＯＮＯ層３０の窒化物がエッチングストップと
して作用する。その際、積層の右側面は、ｐ半導体基板
１０の上に位置している。

【００３５】図４に示されているように、層６０ａ，６
０ｂのｎ^＋ドーピングポリシリコンが、ＫＯＨ又はコリ
ンで選択的にエッチングされて、ｎ^＋ポリシリコン層６
０ａ，６０ｂのそれぞれのアンダーエッチングが、隣り
合ったｐ^＋ポリシリコン層４０ａ，４０ｂ，４０ｃに対
して行われる。

【００３６】それに続いて、図５に示されているよう
に、酸化層７０が、均一に、即ち、相応のエッジ被覆に
より析出される。酸化層の層厚は、少なくともｎ^＋ポリ
シリコン層の１／２層厚であり、その結果、ｎ^＋層のエ
ッチング部は、完全に酸化物で充填される。

【００３７】酸化層７０は、等方性エッチングされてい
て、図６の積層の右側面上にアイソレーションブリッジ
７０が形成される。このアイソレーションブリッジによ
り、第２の導電ｎ^＋ポリシリコン層６０ａ，６０ｂの連
続的なアイソレーションが右側面に至る迄設けられる。
続いて、ＯＮＯ層３０が、積層の右側面から除去され
て、半導体基板１０の上面が露出される。

【００３８】その後、図７に示されているように、ｐ^＋
ポリシリコン層８０の全面が析出され、等方性エッチン
グされて、セルフアライメントされて図８の右側側面壁
スペーサ８０を形成することができ、このスペーサによ
り、第１の導電ｐ^＋ポリシリコン層４０ａ，４０ｂ，４
０ｃを半導体基板１０の上面に結合することができ、そ
のようにして、通常、アース電位にある第１のキャパシ
タ端子を設けることができる。

【００３９】図９には、そのようにして形成された、側
壁スペーサ８０を有する積層上に、先ず窒化物層９０を
析出し、それに続いて、フォトリソグラフにより構造化
される第２の感光性レジスト層１００が析出される。そ
の際、エッチングプロセスでは、先ず窒化物がエッチン
グされ、その上に、第２の感光性レジスト層１００の除
去後、ｐ^＋ポリシリコン、酸化物及びｎ^＋ポリシリコン
が、積層の右側面に、ＯＮＯ層３０に至る迄エッチング
されて、積層の左側面が定められる。その際、ＯＮＯ層
３０の窒化物層がエッチングストップとして使われる。

【００４０】続いて、図１０に示されているように、Ｋ
ＯＨ又はコリンでの新たなエッチングが行われて、ｎ^＋
ポリシリコン層６０ａ，６０ｂの、隣り合ったｐ＋ポリ
シリコン層４０ａ，４０ｂ，４０ｃに対するアンダーエ
ッチング部が形成される。

【００４１】それに続いて、図１１に示されているよう
に、以上の結果得られた構造を介して、窒化物層１１０
が均一に析出されて、異方性エッチングされ、エッチン
グストップ層乃至ブリッジ１１０が、アンダーエッチン
グされたｎ^＋ポリシリコン層６０ａ，６０ｂの左側面に
形成される。

【００４２】その後、図１２に示されているように、層
４０ａ，４０ｂ，４０ｃのｐ^＋ポリシリコン層がエッチ
ングされて、ポリシリコン層４０ａ，４０ｂ，４０ｃ
の、隣り合ったｎ^＋ポリシリコン層６０ａ，６０ｂに対
するアンダーエッチング部が形成される。その際、窒化
物ブリッジ１１０は、ｎ^＋ポリシリコン層６０ａ，６０
ｂ上のエッチング作用を阻止する。

【００４３】続いて、窒化物エッチングが行われて、Ｏ
ＮＯ層３０の窒化物及び窒化物ブリッジ１１０が除去さ
れ、その際、窒化物層９０が僅かに薄くされる。それに
続いて、酸化エッチングが行われ、その結果、図１３に
示された構造が形成される。その際、ＯＮＯ層３０は、
積層の左側から除去されて、ｎ^＋ウェル２０の上面が露
出される。

【００４４】その際、図１４に関して、酸化物層１２０
が均一に、即ち、相応のエッジ被覆が形成されるように
析出される。図５の酸化物層７０と同様に、酸化物層１
２０も、等方性にエッチングされて、アイソレーション
ブリッジ１２０が、図１４の積層の左側に形成される。
このアイソレーションブリッジにより、第１の導電ｐ ^＋
ポリシリコン層４０ａ，４０ｂ，４０ｃの連続的なアイ
ソレーションが左側面に設けられるようになる。

【００４５】その後、図１５に示されているように、ｎ
^＋ポリシリコン層１３０の全面が析出され、セルフアラ
イメントされて異方性エッチングされて、図１５の左側
側壁スペーサ１３０が形成され、このスペーサは、第２
の導電ｎ^＋ポリシリコン層６０ａ，６０ｂがｎ^＋ウェル
２０の上面と結合されて、第２のキャパシタ端子を、ゲ
ート構造１５０を介して制御されて、給電電位と接続可
能であるように形成することができる。

【００４６】このようにして、この、本発明の溝形（ト
レンチ）キャパシタの製造方法の第１の実施例がほぼ終
了する。

【００４７】図１６−１８には、殊に、キャパシタの矢
状断面の形での、第１の実施例の図８の段階に続く、本
発明の溝形（トレンチ）キャパシタの製造方法の第２の
実施例の主要な方法ステップが示されており、その際、
キャパシタ端子が、積層の左側及び右側に設けられるよ
うに選定される。

【００４８】図１６−１８には、既に導入した参照番号
に加えて、１４０で、別の酸化物層が示される。つま
り、図１６によると、第２の実施例では、第１の実施例
の図９の場合のように、窒化物層は被着されず、別の酸
化物層１４０が被着される。

【００４９】つまり、積層は、窒化物の代わりに酸化物
によって被覆される。第２の感光性レジストマスク１０
０を用いて、積層の左側面が構造化され、その際、ＯＮ
Ｏ層３０の窒化物は、エッチングストップとして作用す
る。

【００５０】ＯＮＯ層３０の除去後、ｎ^＋ドーピングポ
リシリコン層１３０が析出される（図１７）。この層の
異方性エッチバックによって、積層の左側面上に、ポリ
シリコン製スペーサが形成され、このスペーサは、キャ
パシタをドレイン領域２０に接続する。

【００５１】所定の組み合わせにより、この第２の実施
例では、第１の導電層４０ａ，４０ｂ，４０ｃのアイソ
レーションが、左側面に向かって第２のスペーサ１３０
で形成されたダイオード構造によって構成され、つま
り、層間のアイソレーションの一部分が、遮断方向に作
動されるポリシリコンダイオードによって形成される。
この、層間のアイソレーションの一部分は、作動中、積
層キャパシタの制御時に所定の制限作用を生じる。

【００５２】本発明について、主に、有利な実施例を用
いて説明したが、それに限定されるものではなく、多種
多様なやり方及び形式で変形することができる。

【００５３】積層間の酸化物アイソレーションの代わり
に、例えば、酸化物−窒化物−酸化物−アイソレーショ
ンを使用することもでき、そうすることによって、アイ
ソレーション特性が改善され、それと共に、誘電定数を
高くすることができる。その際、エッチングストップを
確実に行うために、エッチング形状を相応に形成する必
要がある。

【００５４】全ての材料は、例としてだけ挙げてあり、
当然、適切な特性の相応の材料を使用することができ
る。

【００５５】最後に、本発明の積層キャパシタの可能な
用途は多様であり、半導体メモリに限定されない。

【００５６】基板の概念の使用は、この明細書では、ウ
エーハ基板に限定されるものではなく、エピタキシャル
基板、ウェル基板等を包括することができる。

【００５７】積層の第１の面上に設けられた第１のスペ
ーサ（第１のキャパシタ端子を形成する）は、有利に
は、半導体基板及び第１の導電層と接続されていて、積
層の第２の面上に設けられた第２のスペーサ（第２のキ
ャパシタ端子を形成する）は、有利には、ウェル及び第
２の導電層と接続されているにも拘わらず、本発明は、
それに限定されず、この目的のために、半導体基板及び
ウェルの代わりに、別個の端子領域を形成することがで
きる。

【００５８】要するに、本発明は、例えば、半導体メモ
リ装置に使用するための積層（スタック）キャパシタを
提供することにあり、その際、第１の導電タイプｐの半
導体基板１０と、この半導体基板内に設けられる、第２
の導電タイプｎ^＋のウェル２０とを有しており、半導体
基板１０上に、第１の導電タイプｐ^＋の第１の導電層４
０ａ，４０ｂ，４０ｃと第２の導電タイプｎ^＋の第２の
導電層６０ａ，６０ｂとが、それぞれアイソレーション
層３０；５０ａ，５０ｂ，５０ｃ，５０ｄを中間に挿入
して交番する積層を有しており、その際、少なくともそ
れぞれ隣り合ったアイソレーション層３０；５−ａ，５
０ｂ，５０ｃ，５０ｄは、第２の導電層６０ａ，６０ｂ
を第１の側面に至る迄連続してアイソレーションするよ
うにして、積層の第１の側面上で相互に接続されてお
り、積層の第１の側面上に設けた第１のスペーサ８０を
有しており、この第１のスペーサは、第１のキャパシタ
端子を形成し、有利には、半導体基板１０及び第１の導
電層４０ａ，４０ｂ，４０ｃと接続されており、積層の
第２の側面上に設けた第２のスペーサ１３０を有してお
り、この第２のスペーサは、第２のキャパシタ端子を形
成し、ウェル２０及び第２の導電層６０ａ，６０ｂと接
続されている。

【００５９】

【発明の効果】本発明の積層キャパシタ乃至製造方法
は、公知の解決手段に比して以下の効果を有している：
任意の数の層に対して、２つのリソグラフィステップし
か必要なく、即ち、積層の左側及び右側の縁部の形成の
ためにそれぞれ１回のリソグラフィステップしか必要な
い。アイソレーション及び接続端子の全ては、セルフア
ライメントされる。溝を深くする必要はなく、アンダー
エッチングする必要もない。非臨界的な標準的な個別プ
ロセスしか必要ない。キャパシタ積層の最少エッジ長
は、凡そポリシリコン層の層厚の５倍の大きさである。
更に、平坦化する必要もない。

【００６０】更に、製造コストは、特に、容量とコンデ
ンサの基底面との比を大きくする必要がある場合に、他
の通常の方法に比較し僅かである。フォトマスクの調整
は、非臨界的である。コンデンサは、収縮可能乃至スケ
ーリング可能である。

【００６１】本発明によると、全体として、新式のプロ
セスシーケンスと、それと共に、形成された積層キャパ
シタのトポグラフィが提供される。

【図面の簡単な説明】

【図１】本発明の積層キャパシタの製造方法の第１の実
施例の主要方法ステップの１つを示す図

【図２】本発明の積層キャパシタの製造方法の第１の実
施例の主要方法ステップの１つを示す図

【図３】本発明の積層キャパシタの製造方法の第１の実
施例の主要方法ステップの１つを示す図

【図４】本発明の積層キャパシタの製造方法の第１の実
施例の主要方法ステップの１つを示す図

【図５】本発明の積層キャパシタの製造方法の第１の実
施例の主要方法ステップの１つを示す図

【図６】本発明の積層キャパシタの製造方法の第１の実
施例の主要方法ステップの１つを示す図

【図７】本発明の積層キャパシタの製造方法の第１の実
施例の主要方法ステップの１つを示す図

【図８】本発明の積層キャパシタの製造方法の第１の実
施例の主要方法ステップの１つを示す図

【図９】本発明の積層キャパシタの製造方法の第１の実
施例の主要方法ステップの１つを示す図

【図１０】本発明の積層キャパシタの製造方法の第１の
実施例の主要方法ステップの１つを示す図

【図１１】本発明の積層キャパシタの製造方法の第１の
実施例の主要方法ステップの１つを示す図

【図１２】本発明の積層キャパシタの製造方法の第１の
実施例の主要方法ステップの１つを示す図

【図１３】本発明の積層キャパシタの製造方法の第１の
実施例の主要方法ステップの１つを示す図

【図１４】本発明の積層キャパシタの製造方法の第１の
実施例の主要方法ステップの１つを示す図

【図１５】本発明の積層キャパシタの製造方法の第１の
実施例の主要方法ステップの１つを示す図

【図１６】第１の実施例の図８の段階に関連した本発明
の積層キャパシタの製造方法の第２の実施例の主要方法
ステップを示す図

【図１７】第１の実施例の図８の段階に関連した本発明
の積層キャパシタの製造方法の第２の実施例の主要方法
ステップを示す図

【図１８】第１の実施例の図８の段階に関連した本発明
の積層キャパシタの製造方法の第２の実施例の主要方法
ステップを示す図

【図１９】半導体メモリ装置で使用するための積層キャ
パシタ用の等化回路図の略図

【図２０】半導体メモリ装置で使用するための公知の積
層キャパシタの略図

【符号の説明】

１０ｐシリコン半導体基板２０ｎ^＋ウェル（選択トランジスタのドレイン領域）３０ＯＮＯアイソレーション層４０ａ〜４０ｃｐ^＋ポリシリコン層５０ａ−ｄ酸化アイソレーション層６０Ａ，６０Ｂｎ^＋ポリシリコン層７０酸化層８０ｐ^＋ポリシリコン層９０窒化物層１００感光性レジスト層１１０エッチングストップ層乃至ブリッジ１２０アイソレーションブリッジ１３０ｎ^＋ポリシリコン層１４０別の酸化物層１５０ゲート構造

Claims

【特許請求の範囲】

【請求項１】例えば、半導体メモリ装置に使用するた
めの積層（スタック）キャパシタの製造方法において、
第１の導電タイプ（ｐ）の半導体基板（１０）と、該半
導体基板内に設けられる、第２の導電タイプ（ｎ^＋）の
ウェル（２０）を形成するステップ、前記半導体基板
（１０）上に、第１の導電タイプ（ｐ^＋）の第１の導電
層（４０ａ，４０ｂ，４０ｃ）と第２の導電タイプ（ｎ
^＋）の第２の導電層（６０ａ，６０ｂ）とが、それぞれ
アイソレーション層（３０；５０ａ，５０ｂ，５０ｃ，
５０ｄ）を中間に挿入して交番する積層を形成するステ
ップ、第２の導電層（６０ａ，６０ｂ）を、前記積層の
第１の縁領域に選択エッチングして、当該第２の導電層
を第１の導電層（４０ａ，４０ｂ，４０ｃ）に対してア
ンダーエッチングするステップ、アイソレーションブリ
ッジ（７０）を下側エッチングの領域内に形成して、第
２の導電層（６０ａ，６０ｂ）を前記第１の縁領域に至
る迄連続してアイソレーションするステップ、前記半導
体基板（１０）及び前記第１の導電層（４０ａ，４０
ｂ，４０ｃ）と結合された、導電材製の第１のスペーサ
（８０）を前記積層の第１の縁領域に形成するステッ
プ、導電材製の第２のスペーサ（１３０）を、前記ウェ
ル（２０）及び前記第２の導電層（６０ａ，６０ｂ）と
結合される前記積層の第２の縁領域に形成するステップ
を有する積層（スタック）キャパシタの製造方法。
【請求項２】スペーサ（１３０）を形成する前に、積
層の第２の縁領域に、第２の導電層（６０ａ，６０ｂ）
を選択エッチングして、前記第２の導電層を第１の導電
層（４０ａ，４０ｂ，４０ｃ）に対してアンダーエッチ
ングするステップ、前記アンダーエッチング領域内にエ
ッチングストップ層（１１０）を形成するステップ、第
１の導電層（４０ａ，４０ｂ，４０ｃ）を、積層の第２
の縁領域にエッチングして、前記第１の導電層を、第２
の導電層（６０ａ，６０ｂ）に対してアンダーエッチン
グするステップ、前記エッチングストップ層（１１０）
を除去するステップ、前記アンダーエッチング領域内に
アイソレーションブリッジ（７０）を形成して、前記第
１の導電層（４０ａ，４０ｂ，４０ｃ）を前記第２の縁
領域に至る迄連続してアイソレーションするステップを
行う請求項１記載の方法。
【請求項３】第１の導電タイプ（ｐ^＋）の第１の導電
層（４０ａ，４０ｂ，４０ｃ）を、ｐ^＋ドーピングポリ
シリコン層から形成し、第２の導電タイプ（ｎ^＋）の第
２の導電層（６０ａ，６０ｂ）を、ｎ^＋ドーピングポリ
シリコン層から形成する請求項１又は２記載の方法。
【請求項４】ＫＯＨ又はコリンで、選択エッチング
し、その際、ｎ^＋ドーピングポリシリコン層だけがエッ
チングされる請求項３記載の方法。
【請求項５】２つのフォトリソグラフィステップだけ
が実行され、第１のフォトリソグラフィステップは、積
層の第１の縁領域の形成のために実行され、第２のフォ
トリソグラフィステップは、前記積層の第２の縁領域の
形成のために実行される請求項１〜４までのいずれか１
記載の方法。
【請求項６】第１のスペーサ（８０）を、第１の導電
タイプ（ｐ^＋）のポリシリコンを析出し、続いて、セル
フアライメントされた異方性エッチングによって形成す
る請求項１〜５までのいずれか１記載の方法。
【請求項７】第２のスペーサ（１３０）を、第２の導
電タイプ（ｎ^＋）のポリシリコンを析出し、続いて、異
方性エッチングすることによって形成する請求項１〜６
までのいずれか１記載の方法。
【請求項８】半導体基板（１０）として、Ｓｉ基板を
使用し、アイソレーション層（３０；５０ａ，５０ｂ，
５０ｃ，５０ｄ）及びアイソレーションブリッジ（７
０）を二酸化シリコン又は二酸化シリコン／窒化シリコ
ン／二酸化シリコンから形成する請求項１〜７までのい
ずれか１記載の方法。
【請求項９】第１の導電タイプ（ｐ^＋）の第１の導電
層（４０ａ，４０ｂ，４０ｃ）として、ｐ^＋ドーピング
ポリシリコン層を形成し、第２の導電タイプ（ｎ^＋）の
第２の導電層（６０ａ，６０ｂ）として、ｎ^＋ドーピン
グポリシリコン層を形成する請求項１〜８までのいずれ
か１記載の方法。