KR20000011736A - 스택커패시터및그제조방법 - Google Patents

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KR20000011736A
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Abstract

본 발명은 특히 반도체 메모리 장치에 사용하기 위한 스택 커패시터 및 그 제조 방법에 관한 것이다. 본 발명의 스택 커패시터는 제 1 도전 타입(p)의 반도체 기판(10) 및 그 안에 있는 제 2 도전 타입(n+)의 웰(20); 절연층(30; 50a, 50b, 50c, 50d)의 삽입 하에 반도체 기판(10)상에 교대로 배치된 제 1 도전 타입(p+)의 제 1 도전층(40a, 40b, 40c) 및 제 2 도전 타입(n+)의 제 2 도전 층(60a, 60b)의 스택; 스택의 제 1 측면상에서 적어도 각각 2개의 인접한 절연층(30; 50a, 50b, 50c, 50d)이 절연 브리지(70)를 통해 서로 접속됨으로써, 제 1 측면에 대한 제 2 도전층(60a, 60b)의 절연이 이루어지고; 스택의 제 1 측면상에 제공되고, 제 1 커패시터 단자를 형성하며 바람직하게는 반도체 기판(10) 및 제 1 도전층(40a, 40b, 40c)에 접속된, 제 1 스페이서(80); 스택의 제 2 측면상에 제공되고 제 2 커패시터 단자를 형성하며 웰(20) 및 제 2 도전층(60a, 60b)에 접속된, 제 2 스페이서(130)를 포함한다.

Description

스택 커패시터 및 그 제조 방법 {STACK CAPACITOR AND PROCESS FOR PRODUCING THEREOF}
본 발명은 스택 커패시터 및 그 제조 방법에 관한 것이다.
본 발명 및 그 과제는 임의의 스택 커패시터에 적용될 수 있기는 하지만, 여기서는 반도체 메모리 장치, 예컨대 DRAM(다이내믹 기록/판독 메모리)에 사용하기 위한 스택 커패시터에 대해 설명한다.
집적 회로(IC) 또는 칩은 전하를 저장할 목적으로 커패시터를 사용한다. 전하를 저장하기 위해 커패시터를 사용하는 집적 회로의 예는 메모리-IC, 예컨대 다이내믹 랜덤 액세스 기록/판독 메모리(DRAM)이다. 커패시터의 전하 상태("0" 또는 "1")는 데이터 비트를 나타낸다.
DRAM-칩은 행렬의 형태로 접속된 메모리 셀의 매트릭스를 포함한다. 통상적으로 행 접속부는 워드 라인이라 하고 열 접속부는 비트 라인이라 한다. 메모리 셀로부터 데이터의 판독 또는 메모리 셀내로 데이터의 기록은 적합한 워드 라인 및 비트 라인의 활성화에 의해 이루어진다.
통상적으로 DRAM-메모리 셀은 커패시터에 접속된 선택 트랜지스터를 포함한다. 트랜지스터는 2개의 확산 영역을 포함한다. 2개의 확산 영역은 채널에 의해 분리되고, 상기 채널의 상부에는 게이트가 배치된다. 전류 전도의 방향에 따라 하나의 확산 영역을 드레인이라 하고 다른 확산 영역을 소오스라 한다. "드레인" 및 "소오스"는 확산 영역과 관련해서 서로 교체 가능하게 사용된다. 게이트는 워드 라인에 접속되고, 확산 영역 중 하나는 비트 라인에 접속된다. 다른 확산 영역은 커패시터에 접속된다. 게이트에 대한 적합한 전압의 인가는 선택 트랜지스터를 접속시키고, 채널을 통해 확산 영역 사이의 전류 전도를 가능하게 함으로써, 커패시터와 비트 라인 사이의 접속이 형성된다. 선택 트랜지스터의 차단은 채널을 통한 전류 전도를 중단시키는 방식으로 상기 접속을 분리시킨다.
커패시터에 저장된 전하는 고유 누설 전류에 인해 시간이 흐름에 따라 감소된다. 전하가 정해지지 않은 레벨(한계치 미만으로)로 감소되기 전에, 메모리 커패시터가 리프레시되어야 한다.
메모리 장치를 소형화하려는 계속적인 노력은 더 큰 밀도 및 더 작은 특성 값, 즉 더 작은 메모리 셀 표면을 가진 DRAM의 설계를 촉진시킨다. 작은 표면 영역을 가진 메모리 셀을 제조하기 위해, 보다 작은 기본 표면을 가진 소자가 요구된다.
커패시터의 기본 표면 감소는 일반적으로 보다 작은 용량을 야기시키고, 이것은 커패시터의 구성에 의해 보상되어야 한다. 왜냐하면, 메모리 커패시터의 너무 작은 용량은 메모리 장치의 기능 및 사용 가능성에 나쁜 영향을 줄 수 있다. 특히, 출력신호의 진폭 및 메모리 셀의 리프레시 주파수는 용량의 크기에 의존한다.
도 3은 반도체 메모리 장치에 사용하기 위한 스택 커패시터의 회로도이다. 거기에는 비트 라인(BL), 워드 라인(WL), 선택 트랜지스터(AT) 및 선택 트랜지스터(AT)의 드레인(D), 소오스(S), 게이트(G), 및 커패시터(K)가 도시된다.
3가지 방식의 집적 커패시터가 있다: 플레이너 커패시터, 트렌치 커패시터 및 스택 커패시터. 플레이너 커패시터가 일반적인 표준이다; 트렌치 및 스택 커패시터는 특히 메가비트-DRAM에 사용되는데, 그 이유는 기본 표면이 동일할 때, 트렌치 커패시터 및 스택 커패시터가 플레이너 커패시터 보다 큰 용량을 갖기 때문이다.
트렌치 커패시터 및 스택 커패시터가 3차원 구조를 가지며, 그것의 표면이 그것의 기본 표면 보다 훨씬 더 크면, 보다 큰 용량이 얻어진다. 상기 3차원 구조의 제조는 일반적으로 부가의 제조 비용을 요구한다.
트렌치 커패시터에서는 기본 재료내로 깊게 에칭된 트렌치의 벽 표면이 그것의 기본 표면 보다 훨씬 더 크다는 사실이 이용된다.
특히, 폴리실리콘 플레이트를 가진 트렌치 커패시터 및 매립형 플레이트를 가진 트렌치 커패시터가 분류된다.
스택 커패시터는 서로 층층이 배치된 다수의 플레이너 커패시터로 이루어지고, 그것의 전극은 병렬 접속된다. 스택 커패시터로는 예컨대 크라운-스택 커패시터 및 미가공-실리콘-스택 커패시터가 공지되어 있다.
트렌치 및 스택 커패시터에 대한 세부사항은 예컨대, Widmann, Mader, Friedrich, Technologie hochintegrierter Schaltungen, 제 2권, 베를린, 1996, 페이지 273, 292에 공지되어 있다.
상기 통상의 트렌치 및 스택 개념에서, 커패시터 기본 표면의 소형화는 일반적으로 포토리소그래피의 보다 높은 측면 분해도에 의해서만 얻어질 수 있다. 트렌치의 깊이 또는 스택의 에지 길이는 트렌치 에칭 기술에 의해 제한된다.
도 4는 반도체 메모리 장치에 사용하기 위한 공지된 스택 커패시터의 개략도이다.
도 4에는 폴리실리콘층(P1-P4), 실리콘 반도체 기판(10), n+-웰(20), 게이트 구조물(150), 산화물층(400) 및 ONO-층(450)(ONO = 산화물/질화물/산화물)이 도시된다.
도 4에는 특히 16-MB-DRAM에 사용되는 소위 핀(fin) 셀이 도시된다. 임의의 수의 폴리실리콘층(P1-P4)이 층을 이룰 수 있다. 2n 층을 가진 이러한 커패시터를 제조하기 위해, 2n-1 포토 레벨 및 n-1 희생층을 가진 프로세스 제어가 필요하다. 프로세스 제어는 비용을 필요로 한다.
본 발명의 목적은 작은 실리콘 기본 표면상에 큰 용량의 집적이 간단한 방식으로 높은 프로세스 기술적 비용 없이 이루어질 수 있는, 스택 커패시터 및 그 제조 방법을 제공하는 것이다.
도 1a-o는 본 발명에 따른 스택 커패시터 제조 방법의 제 1 실시예의 단계를 나타낸 단면도.
도 2a-c는 제 1 실시예의 도 1h의 단계에 이어서, 본 발명에 따른 스택 커패시터 제조 방법의 제 2 실시예의 단계를 나타낸 단면도.
도 3은 반도체 메모리 장치에 사용하기 위한 스택 커패시터의 회로도.
도 4는 반도체 메모리 장치에 사용하기 위한 공지된 스택 커패시터의 개략도.
*도면의 주요 부분에 대한 부호의 설명*
10: 반도체 기판 20: 웰
30, 50a-50d: 절연층 40a-40c: 제 1 도전층
60a, 60b: 제 2 도전층 70: 절연 브리지
80, 130: 스페이서 110: 에칭 스톱층
본 발명에 따라 상기 목적은 청구항 제 1항에 제시된 스택 커패시터 또는 청구항 제 7항에 제시된 제조 방법에 의해 달성된다.
본 발명에 따른 스택 커패시터 또는 그 제조 방법은 공지된 방법에 비해 하기 장점을 갖는다: 임의의 수의 층에 대한 단 2개의 리소그래피 단계, 즉 스택의 좌측 에지 및 우측 에지를 형성하기 위한 단 2개의 리소그래피 단계만이 주어진다. 모든 절연체 및 단자는 자기 정렬된다. 깊은 트렌치 및 언더 에칭이 필요없다. 비임계적 표준-개별 프로세스가 사용될 수 있다. 커패시터 스택의 최소 에지 길이는 대략 폴리실리콘층 두께의 5배이다. 평탄화도 필요없다.
따라서, 특히 커패시터의 용량 대 기본 표면의 비율이 커야하는 경우에, 다른 통상의 방법에 비해 제조 비용이 적다. 포토마스크의 정렬이 비임계적이다. 커패시터는 확대 축소될 수 있다.
본 발명은 전체적으로 새로운 프로세스 및 그에 수반되는 스택 커패시터의 토포그래피를 제공한다.
본 발명의 기초가 되는 사상은 먼저 스택 커패시터의 완전한 층 시퀀스가 형성된 다음 구조화된다는 것이다. 구조화시, 층의 전기 단자가 자기 정렬되도록 형성된다. 프로세스 기술적으로, n-도핑된 실리콘이 KOH 또는 콜린으로 p-도핑된 실리콘에 대해 선택적으로 에칭될 수 있다는 사실이 이용된다. 그로 인해 그리고 층 시퀀스에서 교번 도핑에 의해, 폴리실리콘층이 부가의 리소그래피 단계 없이 교대로 좌측 커패시터 단자 및 우측 커패시터 단자에 접속될 수 있다. 단자 영역에서의 절연을 위해, 공지된 스페이서 공정이 사용된다. 본 발명에 따른 커패시터의 플레이너 디자인 및 그 전기 단자의 위치 설정은 다양하게 형성될 수 있다.
종속항에는 청구항 제 1항에 제시된 스택 커패시터 또는 청구항 제 7항에 제시된 제조 방법의 바람직한 실시예가 제시된다.
바람직한 실시예에 따라, 제 2 측면에 대한 제 1 전도성 층의 절연이 제 2 스페이서로 형성된 다이오드 구조물에 의해 구현된다. 이 경우, 동작시 차단 방향으로 작동되는 폴리실리콘 다이오드의 브레이크 다운 전압이 고려되어야 한다.
또다른 바람직한 실시예에 따르면, 2개의 인접한 절연층이 교대로 스택의 한 측면 및 다른 측면상에서 절연 브리지를 통해 서로 접속됨으로써, 제 1 도전층과 제 2 도전층 사이의 절연이 이루어진다. 상기 구조물은 선택된 커패시터 전압의 극성에 대해 민감하지 않다.
또다른 바람직한 실시예에 따르면, 반도체 기판이 Si-기판을 포함하고 절연층 및 절연 브리지가 이산화실리콘 또는 이산화실리콘/질화실리콘/이산화실리콘으로 형성된다.
또다른 바람직한 실시예에 따르면, 제 1 도전 타입의 제 1 도전층이 p+-도핑된 폴리실리콘층이고, 제 2 도전 타입의 제 2 도전층은 n+-도핑된 폴리실리콘층이다. 상기 층들은 표준 기술에 의해 쉽게 디포짓될 수 있고 선택적으로 구조화될 수 있다.
또다른 바람직한 실시예에 따라, 웰이 관련 선택 트랜지스터의 드레인 영역이다. 이것은 선택 트랜지스터에 대한 간단한 커플링을 형성한다.
이하, 본 발명의 실시예를 첨부한 도면을 참고로 구체적으로 설명한다.
도면에서 동일한 또는 동일한 기능을 하는 소자는 동일한 도면 부호를 갖는다.
도 1a-o는 특히 커패시터 단자가 스택의 좌우에 배치되도록 선택된 커패시터 단면의 형태로, 본 발명에 따른 스택 커패시터 제조 방법의 제 1 실시예의 단계를 나타낸다.
도 1a 및 1b에는 p-실리콘 반도체 기판(10), 그 안에 (예컨대, 확산에 의해) 형성된 n+-웰(선택 트랜지스터의 드레인 영역)(20), ONO-절연층(30), 산화물-절연층(50a-d), 제 1 도전 p+-폴리실리콘층(40a, b, c) 및 제 2 도전 n+-폴리실리콘층(60a, b)이 도시된다.
반도체 기판(10)은 일반적으로 이해되어야 하며, 중실(massive) 기판 뿐만 아니라, 그 안에 형성된 상응하는 웰도 의미한다.
도 1a 및 1b에 도시된 바와 같이, 먼저 ONO-절연층(30) 및 그 위에 교대로 p+-폴리실리콘층(40a) 내지 (40c) 및 n+-폴리실리콘층(60a), (60b)과 그 사이에 놓인 산화물층(50a), (50b), (50c), (50d)이 공지된 기술(예컨대, CVD-디포지션)에 의해 스택의 형태로 디포짓된다.
그리고 나서, 도 1c에 따라 폴리실리콘층 및 산화물층으로 이루어진 스택의 우측을 규정하기 위한 제 1 포토마스크(65)가 형성된다. 포토마스크(65)의 구조화 후에, 도 1c에서 스택의 우측이 에칭된다. 상기 에칭시, ONO-층(30)의 질화물이 에칭 스톱으로 작용한다. 스택의 우측 측면은 p-반도체 기판(10) 위에 배치된다.
도 1d에 도시된 바와 같이, 그리고 나서 층(60a), (60b)의 n+-도핑된 폴리실리콘이 KOH 또는 콜린으로 선택적으로 에칭됨으로써, 인접한 p+-폴리실리콘층(40a), (40b), (40c)에 대한 n+-폴리실리콘층(60a), (60b)의 언더 에칭이 이루어진다.
그리고 나서, 도 1e에 도시된 바와 같이 산화물층(70)이 일치하게, 즉 상응하는 에지 커버링으로 디포짓된다. 산화물층의 두께는 적어도 n+-폴리실리콘층 두께의 1/2이므로, n+-층의 에칭이 산화물로 완전히 채워진다.
산화물층(70)이 등방성 에칭됨으로써, 절연 브리지(70)가 도 1f에서 스택의 우측면에 형성된다. 상기 절연 브리지는 제 2 도전형 n+-폴리실리콘층(60a), (60b)을 우측면에 대해 절연시킨다. 그리고 나서, 스택의 우측에 있는 ONO-층(30)이 제거됨으로써, 반도체 기판(10)의 표면이 노출된다.
그리고 나서, 도 1g에 도시된 바와 같이 p+-폴리실리콘층(80)이 전체 표면에 디포짓되고 비등방성 에칭됨으로써, 자기 정렬되어 도 1h에 따른 우측 측벽 스페이서(80)를 형성한다. 상기 스페이서는 제 1 도전 p+-폴리실리콘층(40a), (40b), (40c)을 반도체 기판(10)의 표면에 접속시킴으로써, 제 1 커패시터 단자를 형성한다. 상기 커패시터 단자는 통상적으로 접지 전위에 접속된다.
도 1i에 도시된 바와 같이, 이렇게 형성된 측벽 스페이서(80)를 가진 스택상에 먼저 질화물층(90)이 디포짓된 다음, 제 2 포토레지스트층(100)이 디포짓되며, 제 2 포토레지스트층(100)은 포토리소그래픽으로 구조화된다. 그리고 나서, 먼저 질화물이 그 다음에 제 2 포토레지스트층(100)의 제거 후에 p+-폴리실리콘, 산화물 및 n+-폴리실리콘이 스택의 좌측으로부터 ONO-층(30) 아래까지 에칭됨으로써, 스택의 좌측면이 정해진다. 그 경우, 재차 ONO-층(30)의 질화물층이 에칭 스톱으로 사용된다.
그리고 나서, 도 1j에 도시된 바와 같이, 재차 KOH 또는 콜린에 의한 에칭이 이루어짐으로써, 인접한 p+-폴리실리콘층(40a), (40b), (40c)에 대한 n+-폴리실리콘층(60a), (60b)의 언더 에칭이 이루어진다.
그리고 나서, 도 1k에 도시된 바와 같이, 결과되는 구조물 위에 질화물층(110)이 일치하게 디포짓되고 비등방성 에칭됨으로써, 에칭 스톱 층 또는 에칭 스톱 브리지(110)가 언더 에칭된 n+-폴리실리콘층(60a), (60b)의 좌측면에 형성된다.
그리고 나서, 도 1l에 도시된 바와 같이, 층(40a), (40b), (40c)의 p+-폴리실리콘이 에칭됨으로써, 인접한 n+-폴리실리콘층(60a), (60b)에 대한 p+-폴리실리콘층(40a), (40b), (40c)의 언더 에칭이 이루어진다. 질화물 브리지(110)는 n+-폴리실리콘층(60a), (60b)에 대한 에칭 침식을 방지한다.
그 다음에, ONO-층(30)의 질화물 및 질화물 브리지(110)를 제거하기 위한 질화물 에칭이 이루어진다. 질화물층(90)은 단지 얇아진다. 그리고 나서, 도 1m에 도시된 구조를 야기시키는 산화물 에칭이 이루어진다. 그 경우, 스택의 좌측면에서 ONO-층(30)이 제거됨으로써, n+-웰(20)의 표면이 노출된다.
도 1n과 관련해서, 산화물층(120)이 일치하게, 즉 상응하는 에지 커버링으로 디포짓된다. 도 1e의 산화물층(70)과 유사하게, 산화물층(120)이 등방성 에칭됨으로써, 절연 브리지(120)가 도 1n에서 스택의 좌측에 형성된다. 상기 절연 브리지는 제 1 도전 p+-폴리실리콘층(40a), (40b), (40c)을 좌측면에 대해 절연시킨다.
그리고 나서, 도 10에 도시된 바와 같이, n+-폴리실리콘층(130)이 전체 표면에 디포짓되고 자기 정렬되어 비등방성 에칭됨으로써, 도 10에 따른 좌측벽 스페이서(130)가 형성된다. 상기 좌측벽 스페이서(130)는 제 2 도전 n+-폴리실리콘층(60a), (60b)을 n+-웰(20)의 표면에 접속시킴으로써, 제 2 커패시터 단자가 형성된다. 제 2 커패시터 단자는 게이트 구조물(150)을 통해 공급 전위에 접속될 수 있다.
그에 따라, 본 발명에 따른 트렌치 커패시터 제조 방법의 제 1 실시예가 종료된다.
도 2a-c는 특히, 커패시터 단자가 스택의 좌우에 배치되도록 선택된 커패시터의 단면 형태로, 제 1 실시예의 도 1h의 단계에 이어서, 본 발명에 따른 스택 커패시터 제조 방법의 제 2 실시예의 단계를 나타낸다.
도 2a-c에는 전술한 도면 부호 (140)에 부가해서, 부가의 산화물층이 도시된다. 도 2a에 따라, 즉 제 2 실시예에서는 제 1 실시예의 도 1i에서와 같이 질화물층이 제공되지 않고, 부가의 산화물층(140)이 제공된다.
스택은 질화물 대신에 산화물에 의해 커버된다. 제 2 포토레지스트 마스크(100)에 의해, 스택의 좌측면이 구조화된다. 이 때, ONO층(30)의 질화물은 에칭 스톱으로 작용한다.
ONO층(30)의 제거 후에, n+-도핑된 폴리실리콘층(130)이 디포짓된다(도 2b). 상기 층의 비등방성 에치 백에 의해, 스택의 좌측면상에 폴리실리콘 스페이서가 형성된다. 상기 스페이서는 커패시터를 드레인 영역(20)에 접속시킨다.
제 2 실시예에서는, 좌측면에 대한 제 1 도전층(40a), (40b), (40c)의 절연이 제 2 스페이서(130)로 형성된 다이오드 구조물에 의해 구현된다는, 즉 층들 사이의 절연의 일부가 차단 방향으로 작동되는 폴리실리콘 다이오드로 이루어진다는 사실이 복잡성을 야기시킨다. 이것은 작동 중에 스택 커패시터의 트리거시 제한을 야기시킨다.
앞에서 본 발명이 바람직한 실시예로 설명되었으나, 본 발명이 그것에 국한되는 것은 아니며, 다양한 방식으로 변형될 수 있다.
스택 층들 사이의 산화물 절연 대신에, 산화물-질화물-산화물-절연이 사용될 수 있고, 이것은 보다 양호한 절연 특성 및 보다 높은 유전 상수를 수반한다. 그 경우, 확실한 에칭 스톱이 보장되도록 에칭이 이루어져야 한다.
모든 재료는 예시적으로만 언급된 것이며, 적합한 특성을 가진 상응하는 재료로 대체될 수 있다.
본 발명에 따른 스택 커패시터의 사용 가능성은 다양하며 반도체 메모리에 국한되지 않는다.
본 명세서에서 기판은 웨이퍼 기판에 국한되지 않으며, 에피택시 기판, 웰 기판 등이 포함될 수 있다.
스택의 제 1 측면상에 제공되어 제 1 커패시터 단자를 형성하는 제 1 스페이서가 바람직하게는 반도체 기판 및 제 1 도전성 층에 접속됨에도 불구하고, 그리고 스택의 제 2 측면상에 제공되어 제 2 커패시터 단자를 형성하는 제 2 스페이서가 바람직하게는 웰 및 제 2 도전층에 접속됨에도 불구하고, 본 발명은 그것에 국한되지 않으며 상기 목적을 위해 반도체 기판 및 웰 대신에 다른 별도의 단자 영역이 제공될 수 있다.
본 발명에 의해, 작은 실리콘 기본 표면상에 큰 용량의 집적이 간단한 방식으로 높은 프로세스 기술적 비용 없이 이루어질 수 있는, 스택 커패시터 및 그 제조 방법이 제공된다.

Claims (9)

  1. 반도체 메모리 장치에 사용하기 위한 스택 커패시터의 제조 방법에 있어서,
    제 1 도전 타입(p)의 반도체 기판(10) 및 그 안에 있는 제 2 도전 타입(n+)의 웰을 준비하는 단계,
    반도체 기판(10)상에서 절연층(30; 50a, 50b, 50c, 50d)의 중간 삽입 하에 교대로 제 1 도전 타입(p+)의 제 1 도전층(40a, 40b, 40c) 및 제 2 도전 타입(n+)의 제 2 도전층(60a, 60b)의 스택을 형성하는 단계,
    스택의 제 1 에지 영역에 제 2 도전층(60a, 60b)을 선택적으로 에칭함으로써, 제 2 도전층(60a, 60b)을 제 1 도전층(40a, 40b, 40c)에 비해 언더 에칭하는 단계,
    제 1 에지 영역에 대한 제 2 도전층(60a, 60b)의 절연이 이루어지도록, 언더 에칭 영역에 절연 브리지(70)를 형성하는 단계,
    반도체 기판(10)과 제 1 도전층(40a, 40b, 40c)에 접속된 스택의 제 1 에지 영역에 도전 물질로 이루어진 제 1 스페이서(80)를 형성하는 단계, 및
    웰(20) 및 제 2 도전층(60a, 60b)에 접속된 스택의 제 2 에지 영역에 도전 물질로 이루어진 제 2 스페이서(130)를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서, 스페이서(130)의 형성 전에,
    스택의 제 2 에지 영역에서 제 2 도전층(60a, 60b)를 선택적으로 에칭함으로써, 제 2 도전층을 제 1 도전층(40a, 40b, 40c)에 비해 언더 에칭하는 단계,
    언더 에칭의 영역에 에칭 스톱층(110)을 형성하는 단계,
    스택의 제 2 에지 영역에서 제 1 도전층(40a, 40b, 40c)을 에칭함으로써, 제 1 도전층(40a, 40b, 40c)을 제 2 도전층(60a, 60b)에 비해 언더 에칭하는 단계,
    에칭 스톱층(110)을 제거하는 단계,
    제 2 에지 영역에 대한 제 1 도전층(40a, 40b, 40c)의 절연이 이루어지도록, 언더 에칭의 영역에 절연 브리지(70)를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제 1항 또는 2항에 있어서, 제 1 도전 타입(p+)의 제 1 도전층(40a, 40b, 40c)이 p+-도핑된 폴리실리콘층으로 형성되고, 제 2 도전 타입(n+)의 제 2 도전층(60a, 60b)이 n+-도핑된 폴리실리콘층으로 형성되는 것을 특징으로 하는 방법.
  4. 제 3항에 있어서, KOH 또는 콜린에 의해 선택적 에칭이 이루어지고, n+-도핑된 폴리실리콘층만이 에칭되는 것을 특징으로 하는 방법.
  5. 제 1항 내지 4항 중 어느 한 항에 있어서, 단 2개의 포토리소그래피 단계, 즉 스택의 제 1 에지 영역을 형성하기 위한 제 1 단계 및 스택의 제 2 에지 영역을 형성하기 위한 제 2 단계가 수행되는 것을 특징으로 하는 방법.
  6. 제 1항 내지 5항 중 어느 한 항에 있어서, 제 1 스페이서(80)가 제 1 도전 타입(p+)의 폴리실리콘 디포지션 및 후속하는 자기 정렬 비등방성 에칭에 의해 형성되는 것을 특징으로 하는 방법.
  7. 제 1항 내지 6항 중 어느 한 항에 있어서, 제 2 스페이서(130)가 제 2 도전 타입(n+)의 폴리실리콘 디포지션 및 후속하는 비등방성 에칭에 의해 형성되는 것을 특징으로 하는 방법.
  8. 상기 항들 중 어느 한 항에 있어서, 반도체 기판(10)으로 Si-기판이 사용되고, 절연층(30; 50a, 50b, 50c, 50d) 및 절연 브리지(70)가 이산화실리콘 또는 이산화실리콘/질화실리콘/이산화실리콘으로 형성되는 것을 특징으로 하는 방법.
  9. 상기 항들 중 어느 한 항에 있어서, 제 1 도전 타입(p+)의 제 1 도전층(40a, 40b, 40c)으로는 p+-도핑된 폴리실리콘층이 형성되고, 제 2 도전 타입(n+)의 제 2 도전층(60a, 60b)으로는 n+-도핑된 폴리실리콘층이 형성되는 것을 특징으로 하는 방법.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6885081B2 (en) * 2000-11-13 2005-04-26 Sharp Kabushiki Kaisha Semiconductor capacitor device having reduced voltage dependence
DE10131625B4 (de) * 2001-06-29 2006-06-14 Infineon Technologies Ag Verfahren zum Herstellen eines FeRAM-Speichers
US6897508B2 (en) 2002-05-01 2005-05-24 Sundew Technologies, Llc Integrated capacitor with enhanced capacitance density and method of fabricating same
US6798641B1 (en) * 2003-08-25 2004-09-28 National Semiconductor Corporation Low cost, high density diffusion diode-capacitor
US7098106B2 (en) * 2004-07-01 2006-08-29 Atmel Corporation Method of making mirror image memory cell transistor pairs featuring poly floating spacers
DE102006007331A1 (de) * 2006-02-16 2007-08-23 Infineon Technologies Ag Mehrlagen-Kapazitäts-Anordnung und Verfahren zum Herstellen derselben
US7402890B2 (en) * 2006-06-02 2008-07-22 International Business Machines Corporation Method for symmetric capacitor formation
JP2010522578A (ja) * 2006-11-21 2010-07-08 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 超音波導波路
US7829410B2 (en) 2007-11-26 2010-11-09 Micron Technology, Inc. Methods of forming capacitors, and methods of forming DRAM arrays
CN102272927B (zh) 2009-08-03 2014-09-10 松下电器产业株式会社 半导体存储器的制造方法
US9318337B2 (en) * 2013-09-17 2016-04-19 Texas Instruments Incorporated Three dimensional three semiconductor high-voltage capacitors
US10460877B2 (en) 2016-05-27 2019-10-29 Tdk Corporation Thin-film capacitor including groove portions
US10461148B1 (en) * 2018-05-31 2019-10-29 International Business Machines Corporation Multilayer buried metal-insultor-metal capacitor structures
CN115132728A (zh) * 2021-03-26 2022-09-30 长鑫存储技术有限公司 半导体结构及半导体结构制作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0682783B2 (ja) * 1985-03-29 1994-10-19 三菱電機株式会社 容量およびその製造方法
US4685197A (en) * 1986-01-07 1987-08-11 Texas Instruments Incorporated Fabricating a stacked capacitor
JPH0691218B2 (ja) * 1986-01-20 1994-11-14 日本電信電話株式会社 半導体装置の製造方法
US5021920A (en) * 1990-03-30 1991-06-04 Texas Instruments Incorporated Multilevel integrated circuit capacitor and method of fabrication
US5077225A (en) * 1991-04-30 1991-12-31 Micron Technology, Inc. Process for fabricating a stacked capacitor within a monolithic integrated circuit using oxygen implantation
US5153813A (en) * 1991-10-31 1992-10-06 International Business Machines Corporation High area capacitor formation using dry etching

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