DE102006007331A1 - Mehrlagen-Kapazitäts-Anordnung und Verfahren zum Herstellen derselben - Google Patents

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Abstract

Die Erfindung stellt eine Mehrlagen- Kapazitäts-Anordnung bereit, aufweisend ein Substrat mit darin integrierten elektronischen Bauelementen, mindestens eine über dem Substrat angeordnete Metallisierungsebene, welche Leiterbahnen aufweist zum Verbinden der elektronischen Bauelemente, eine erste elektrisch leitfähige Schicht über der mindestens einen Metallisierungsebene, eine erste Dielektrikumsschicht auf oder über der ersten elektrisch leitfähigen Schicht, eine zweite elektrisch leitfähige Schicht auf oder über der ersten Dielektrikumsschicht, eine zweite Dielektrikumsschicht auf oder über der zweiten elektrisch leitfähigen Schicht und eine dritte elektrisch leitfähige Schicht auf oder über der zweiten Dielektrikumsschicht. Ferner schafft die Erfindung ein Verfahren zum Herstellen einer Mehrlagen-Kapazitäts-Anordnung, bei dem über mindestens einer über einem Substrat mit darin integrierten elektronischen Bauelementen angeordneten Metallisierungsebene, welche Leiterbahnen aufweist zum Verbinden der elektronischen Bauelemente, eine erste elektrisch leitfähige Schicht gebildet wird, eine erste Dielektrikumsschicht auf oder über der ersten elektrisch leitfähigen Schicht gebildet wird, eine zweite elektrisch leitfähige Schicht auf oder über der ersten Dielektrikumsschicht gebildet wird, eine zweite Dielektrikumsschicht auf oder über der zweiten elektrisch leitfähigen Schicht gebildet wird und eine dritte elektrisch leitfähige Schicht auf oder über der zweiten ...

Description

  • Die Erfindung betrifft eine Mehrlagen-Kapazitäts-Anordnung.
  • So genannte Mehrlagen-Kapazitäts-Anordnungen oder MIM (Metall-Isolator-Metall)-Kapazitäten sind Schichtanordnungen aus zwei elektrisch leitfähigen Schichten/Platten und einer dazwischen angeordneten isolierenden Zwischenschicht, welche die Fähigkeit aufweisen, elektrische Ladung zu speichern.
  • Die Menge an elektrischer Ladung, welche bei einer gegebenen Spannung, welche an die beiden elektrisch leitfähigen Platten angelegt wird, durch eine MIM-Kapazität (=Kondensator) gespeichert werden kann, ist u. a. abhängig von der Größe/Fläche der beiden elektrisch leitfähigen Platten und dem Abstand der beiden elektrisch leitfähigen Platten zueinander, wobei das Fassungsvermögen bzw. die Kapazität (=Ladungsmenge Q/angelegte Spannung U) eines Kondensators mit zunehmender Plattenfläche und abnehmendem Abstand der Platten zueinander ansteigt. Folglich steigen die Größe der elektrisch leitfähigen Platten und somit die durch die MIM-Kapazität eingenommene Grundfläche mit zunehmenden Kapazitäts-Anforderungen erheblich an.
  • Für die Anwendung von MIM-Kapazitäten in integrierten Schaltkreisen (IC), wie z.B. für Hochfrequenzanwendungen, bedeutet dies, dass die MIM-Kapazitäten einen erheblichen Platzbedarf (=Flächenanteil bezogen auf die Chip-Grundfläche) innerhalb der integrierten Schaltkreise aufweisen.
  • Eine bekannte Möglichkeit zur Steigerung der Kapazität bzw. zur Reduzierung der durch MIM-Kapazitäten in integrierten Schaltkreisen eingenommenen Grundfläche bei gleich bleibender Kapazität besteht in der Verwendung von high-k Dielektrika, wie z.B. Al2O3, für die isolierende Zwischenschicht. Hierdurch kann der auf die gesamte Chip-Grundfläche bezogene Flächenanteil jedoch nur begrenzt reduziert werden. Ansonsten muss der erhöhte Platzbedarf der MIM-Kapazitäten in integrierten Schaltungen bislang hingenommen werden bzw. ein Kompromiss zwischen Kapazität und Platzbedarf gefunden werden.
  • Der Erfindung liegt die Aufgabe zugrunde, eine Mehrlagen-Kapazitäts-Anordnung für den Einsatz bzw. die Anwendung in integrierten Schaltkreisen bereitzustellen, welche selbst bei sehr großen Kapazitäten einen vergleichsweise geringen Platzbedarf (verglichen mit den bislang in integrierten Schaltkreisen eingesetzten MIM-Kapazitäten) aufweist.
  • Dieses Problem wird durch eine Mehrlagen-Kapazitäts-Anordung und ein Verfahren zum Herstellen derselben mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.
  • Eine Mehrlagen-Kapazitäts-Anordnung weist ein Substrat mit darin integrierten elektronischen Bauelementen auf, mindestens eine über dem Substrat angeordnete Metallisierungsebene, welche Leiterbahnen aufweist zum Verbinden der elektronischen Bauelemente, eine erste elektrisch leitfähige Schicht über der mindestens einen Metallisierungsebene, eine erste Dielektrikumsschicht auf oder über der ersten elektrisch leitfähigen Schicht, eine zweite elektrisch leitfähige Schicht auf oder über der ersten Dielektrikumsschicht, eine zweite Dielektrikumsschicht auf oder über der zweiten elektrisch leitfähigen Schicht und eine dritte elektrisch leitfähige Schicht auf oder über der zweiten Dielektrikumsschicht.
  • Gemäß einem Aspekt der Erfindung wird das Problem des großen Platzbedarfs (=Grundfläche der Kapazitäts-Anordnung bezogen auf die Chip-Grundfläche) der MIM-Kapazitäten in integrierten Schaltkreisen durch das Vorsehen von (mindestens) drei elektrisch leitfähigen voneinander isolierten und übereinander angeordneten Platten/Schichten gelöst. Hierdurch können bei gegebener Kapazität der Anordnung die Fläche der Schichten bzw. die Grundfläche der Anordnung und somit der Platzbedarf der Anordnung erheblich reduziert werden. Ausgehend von den bislang in integrierten Schaltkreisen eingesetzten MIM-Kapazitäten kann ein Aspekt der Erfindung in der Bereitstellung (mindestens) einer zusätzlichen elektrisch leitfähigen Schicht in vertikaler Richtung gesehen werden, wodurch gleichzeitig eine Reduzierung des Platzbedarfs und eine Erhöhung der Kapazität erreicht werden.
  • Die Mehrlagen-Kapazitäts-Anordnung kann in vertikaler Richtung um beliebig viele elektrisch leitfähige voneinander isolierte Schichten erweitert werden. Durch das Vorsehen von mehr als drei elektrisch leitfähigen Schichten übereinander kann die Kapazität der Anordnung weiter erhöht und/oder der Platzbedarf der Anordnung weiter reduziert werden, so dass das Verhältnis von Kapazität und Grundfläche der Anordnung (=Flächen-Ausnutzung) mit zunehmender Anzahl an elektrisch leitfähigen Schichten stetig ansteigt.
  • Vorteilhaft sind die erste Dielektrikumsschicht und die zweite Dielektrikumsschicht jeweils aus einem high-k Dielektrikum oder aus SiO2, wobei durch die Verwendung von einem high-k Dielektrikum die Kapazität der Anordnung bei gleich bleibend großer Grundfläche weiter gesteigert werden kann.
  • Weist die Mehrlagen-Kapazitäts-Anordnung mehr als drei elektrisch leitfähige Schichten auf mit jeweils einer Dielektrikumsschicht zwischen zwei elektrisch leitfähigen Schichten, so sind beispielsweise alle Dielektrikumsschichten aus einem high-k Dielektrikum oder aus Siliziumdioxid (SiO2).
  • Gemäß einer Ausgestaltung der Erfindung weist die Mehrlagen-Kapazitäts-Anordnung ferner ein erstes elektrisch leitfähiges Anschlusselement und ein zweites elektrisch leitfähiges Anschlusselement auf, wobei das erste elektrisch leitfähige Anschlusselement mit der ersten elektrisch leitfähigen Schicht und der dritten elektrisch leitfähigen Schicht elektrisch verbunden ist, und wobei das zweite elektrisch leitfähige Anschlusselement mit der zweiten elektrisch leitfähigen Schicht elektrisch verbunden ist. Hierbei sind das erste elektrisch leitfähige Anschlusselement von der zweiten elektrisch leitfähigen Schicht und das zweite elektrisch leitfähige Anschlusselement von der ersten elektrisch leitfähigen Schicht und der dritten elektrisch leitfähigen Schicht isoliert.
  • Mittels des ersten elektrisch leitfähigen Anschlusselements und des zweiten elektrisch leitfähigen Anschlusselements können die elektrisch leitfähigen Schichten bzw. Platten an eine Spannungsquelle angeschlossen werden, wobei die erste elektrisch leitfähige Schicht und die dritte elektrisch leitfähige Schicht mittels des ersten elektrisch leitfähigen Anschlusselements an ein erstes elektrisches Bezugspotential und die zweite elektrisch leitfähige Schicht mittels des zweiten elektrisch leitfähigen Anschlusselements an ein zweites elektrisches Bezugspotential angeschlossen werden. Dadurch können die elektrisch leitfähigen Schichten unterschiedlich aufgeladen werden, so dass zum Beispiel die erste elektrisch leitfähige Schicht und die dritte elektrisch leitfähige Schicht jeweils eine negative Elektrode ausbilden und die zweite elektrisch leitfähige Schicht eine dazwischen angeordnete positive Elektrode ausbildet.
  • Weist die Mehrlagen-Kapazitäts-Anordnung mehr als drei elektrisch leitfähige Schichten auf, so werden diese beispielsweise alternierend mittels des ersten elektrisch leitfähigen Anschlusselements bzw. des zweiten elektrisch leitfähigen Anschlusselements an das erste elektrische Bezugspotential bzw. das zweite elektrische Bezugspotential angeschlossen. Durch das alternierende Anschließen der elektrisch leitfähigen Schichten an ein erstes elektrisches Bezugspotential bzw. ein zweites elektrisches Bezugspotential können die elektrisch leitfähigen Schichten in Abhängigkeit des jeweiligen elektrischen Bezugspotentials, an welches sie angeschlossen sind, negativ oder positiv aufgeladen werden, wodurch eine Stapelfolge aus abwechselnd einer positiven Elektrode und einer negativen Elektrode gebildet werden kann.
  • Ferner ist es beispielsweise vorgesehen, dass das erste elektrisch leitfähige Anschlusselement und das zweite elektrisch leitfähige Anschlusselement derart ausgebildet sind, dass sie sich jeweils senkrecht zu zumindest einem Teil der elektrisch leitfähigen Schichten erstrecken.
  • Zum Beispiel können das erste elektrisch leitfähige Anschlusselement ein mit elektrisch leitfähigem Material gefüllter zweiter Graben und das zweite elektrisch leitfähige Anschlusselement ein mit elektrisch leitfähigem Material gefüllter erster Graben sein.
  • Zudem ist es gemäß einer anderen Ausgestaltung der Erfindung vorgesehen, dass sich das erste elektrisch leitfähige Anschlusselement an einer ersten Position durch die elektrisch leitfähigen Schichten hindurch erstreckt oder an einer ersten Position neben den elektrisch leitfähigen Schichten angeordnet ist und dass sich das zweite elektrisch leitfähige Anschlusselement an einer zweiten Position durch die elektrisch leitfähigen Schichten hindurch erstreckt oder an einer zweiten Position neben den elektrisch leitfähigen Schichten angeordnet ist. Auf diese Weise können die elektrisch leitfähigen Schichten besonders einfach mit dem ersten elektrisch leitfähigen Anschlusselement bzw. dem zweiten elektrisch leitfähigen Anschlusselement verbunden/kontaktiert werden.
  • Gemäß einer Ausführungsform der Erfindung ist die erste elektrisch leitfähige Schicht vorteilhaft aus einem ersten Material, die zweite elektrisch leitfähige Schicht vorteilhaft aus einem zweiten Material und die dritte elektrisch leitfähige Schicht vorteilhaft aus dem ersten Material hergestellt, wobei das erste und das zweite Material unterschiedlich sind.
  • Weist die Mehrlagen-Kapazitäts-Anordnung mehr als drei elektrisch leitfähige Schichten auf, sind vorteilhaft abwechselnd eine elektrisch leitfähige Schicht aus dem ersten Material und eine elektrisch leitfähige Schicht aus dem zweiten Material mit jeweils einer dazwischen angeordneten Dielektrikumsschicht übereinander angeordnet.
  • Durch die Verwendung von zwei unterschiedlichen Materialien für die elektrisch leitfähigen Schichten wird ermöglicht, dass sämtliche Schichten aus dem einen Material mittels eines für dieses Material spezifischen/selektiven Verfahrens gleichzeitig in einem Schritt selektiv gegen die Schichten aus dem anderen Material bearbeitet/strukturiert werden können, wohingegen die Struktur der Schichten aus dem anderen Material während dieses Prozessierungsschrittes unverändert bleibt. Hierdurch ist es möglich, die Mehrlagen-Kapazitäts-Anordnung zum alternierenden/selektiven Anschließen der elektrisch leitfähigen Schichten an ein erstes elektrisches Bezugspotential bzw. ein zweites elektrisches Bezugspotential kosten- und zeiteffizient, d.h. mit einer geringen Anzahl von Prozessierungsschritten, zu strukturieren.
  • Beispielsweise ist es gemäß einer Ausführungsform der Erfindung vorgesehen, dass das erste Material und das zweite Material selektiv zueinander ätzbar und/oder selektiv zueinander oxidierbar sind. Hierbei können eines von dem ersten Material und dem zweiten Material C (Kohlenstoff) und das andere von dem ersten Material und dem zweiten Material Cr (Chrom) oder Ti (Titan) oder Al (Aluminium) sein. Alternativ kann eines von dem ersten Material und dem zweiten Material Al (Aluminium) und das andere von dem ersten Material und dem zweiten Material Ni (Nickel) oder Co (Kobalt) oder Cu (Kupfer) sein. Ferner alternativ kann eines von dem ersten Material und dem zweiten Material Ti (Titan) und das andere von dem ersten Material und dem zweiten Material Pd (Palladium) oder Ni (Nickel) oder Co (Kobalt) oder Cu (Kupfer) oder Cr (Chrom) sein.
  • Sind das erste Material und das zweite Material selektiv zueinander ätzbar, so können die elektrisch leitfähigen Schichten aus dem ersten Material bzw. die elektrisch leitfähigen Schichten aus dem zweiten Material mit Hilfe von herkömmlichen Ätz-Verfahren besonders einfach und effizient in jeweils einem Arbeitsschritt selektiv gegeneinander bearbeitet/strukturiert werden, so dass die oben genannten Vorteile bezüglich der Strukturierung der elektrisch leitfähigen Schichten bzw. der Mehrlagen-Kapazitäts-Anordnung noch deutlicher ausgeprägt sind.
  • Alternativ können gemäß einer anderen Ausführungsform der Erfindung die elektrisch leitfähigen Schichten aus dem ersten Material bzw. die elektrisch leitfähigen Schichten aus dem zweiten Material selektiv gegeneinander strukturiert werden, indem sie jeweils selektiv gegeneinander oxidiert werden, wobei das erzeugte Oxid (=Opferoxid) in einem jeweils anschließenden Verfahrensschritt selektiv gegen das nicht oxidierte Material entfernt/geätzt wird. Das selektive Oxidieren der elektrisch leitfähigen Schichten aus dem ersten Material bzw. der elektrisch leitfähigen Schichten aus dem zweiten Material kann zum Beispiel über die Einstellung der Sauerstoffkonzentration bzw. des Sauerstoffdrucks und/oder der Temperatur erfolgen.
  • Gemäß einem anderen Aspekt der Erfindung wird ein Verfahren zum Herstellen einer Mehrlagen-Kapazitäts-Anordnung bereitgestellt, bei welchem über mindestens einer über einem Substrat mit darin integrierten elektronischen Bauelementen angeordneten Metallisierungsebene, welche Leiterbahnen aufweist zum Verbinden der elektronischen Bauelemente, eine erste elektrisch leitfähige Schicht gebildet wird, eine erste Dielektrikumsschicht auf oder über der ersten elektrisch leitfähigen Schicht gebildet wird, eine zweite elektrisch leitfähige Schicht auf oder über der ersten Dielektrikumsschicht gebildet wird, eine zweite Dielektrikumsschicht auf oder über der zweiten elektrisch leitfähigen Schicht gebildet wird und eine dritte elektrisch leitfähige Schicht auf oder über der zweiten Dielektrikumsschicht gebildet wird.
  • Gemäß einer Ausgestaltung der Erfindung wird zunächst eine Dielektrikums- bzw. Isolationsschicht auf oder über der mindestens einen Metallisierungsebene abgeschieden/gebildet und anschließend die erste elektrisch leitfähige Schicht auf oder über der Isolationsschicht abgeschieden/gebildet. Zudem ist es beispielsweise vorgesehen, die elektrisch leitfähigen voneinander isolierten Schichten zwischen zwei Metallisierungsebenen vorzusehen.
  • Die erste elektrisch leitfähige Schicht und die dritte elektrisch leitfähige Schicht können an ein erstes elektrisches Bezugspotential und die zweite elektrisch leitfähige Schicht kann an ein zweites elektrisches Bezugspotential angeschlossen werden. Hierbei ist es vorteilhaft zum Anschließen der ersten elektrisch leitfähigen Schicht und der dritten elektrisch leitfähigen Schicht an das erste elektrische Bezugspotential ein erstes elektrisch leitfähiges Anschlusselement zu bilden und zum Anschließen der zweiten elektrisch leitfähigen Schicht an das zweite elektrische Bezugspotential ein zweites elektrisch leitfähiges Anschlusselement zu bilden.
  • Gemäß einem Ausführungsbeispiel der Erfindung wird zum Herstellen der Mehrlagen-Kapazitäts-Anordnung für die erste elektrisch leitfähige Schicht zum Beispiel ein erstes Material, für die zweite elektrisch leitfähige Schicht zum Beispiel ein zweites, gegenüber dem ersten Material unterschiedliches, Material und für die dritte elektrisch leitfähige Schicht bevorzugt das erste Material verwendet. Hierbei werden das erste Material und das zweite Material beispielsweise derart ausgewählt, dass das erste Material und das zweite Material selektiv zueinander/gegeneinander ätzbar sind und/oder das erste Material und das zweite Material selektiv zueinander/gegeneinander oxidierbar sind.
  • Gemäß dem obigen Ausführungsbeispiel der Erfindung ist es beispielsweise vorgesehen, dass eine Hartmaske auf oder über der dritten elektrisch leitfähigen Schicht gebildet wird, die Hartmaske strukturiert wird, mittels der strukturierten Hartmaske ein erster Graben und ein zweiter Graben durch die elektrisch leitfähigen Schichten hindurch geätzt wird, das erste Material selektiv gegen das zweite Material geätzt wird, wobei die erste elektrisch leitfähige Schicht und die dritte elektrisch leitfähige Schicht ausgehend von dem ersten Graben lateral zurückgeätzt werden, das zweite Material selektiv gegen das erste Material geätzt wird, wobei die zweite elektrisch leitfähige Schicht ausgehend vom zweiten Graben lateral zurückgeätzt wird, die zurückgeätzten Bereiche der elektrisch leitfähigen Schichten zumindest teilweise mit einem Füll-Dielektrikum gefüllt werden und elektrisch leitfähiges Material in den ersten Graben und den zweiten Graben eingebracht wird. Hierbei ist es möglich, die Hartmaske zunächst nur an einer ersten Position zu strukturieren und zunächst nur den ersten Graben freizulegen, so dass auf einfache Art und Weise vermieden wird, dass die Ätzlösung zum selektiven Ätzen des ersten Materials (der ersten elektrisch leitfähigen Schicht und der dritten elektrisch leitfähigen Schicht) in den zweiten Graben hinein eindringt, in welchem später das erste Anschlusselement zum Kontaktieren der Schichten aus dem ersten Material ausgebildet wird. Anschließend können die zurückgeätzten Bereiche der elektrisch leitfähigen Schichten aus dem ersten Material zumindest teilweise mit dem Füll-Dielektrikum gefüllt werden. Hierzu kann der erste Graben zum Beispiel vollständig mit Füll-Dielektrikum aufgefüllt werden. Daraufhin kann die Hartmaske an einer zweiten Position strukturiert werden, der zweite Graben freigeätzt werden und das zweite Material ausgehend vom zweiten Graben selektiv gegen das erste Material geätzt werden. Wenn der erste Graben zuvor vollständig mit dem Füll-Dielektrikum gefüllt wurde, so kann das von dem zweiten Graben ausgehende selektive Zurückätzen der Schichten aus dem zweiten Material zum Beispiel dadurch erfolgen, dass die Ätzlösung zum selektiven Ätzen des zweiten Materials einfach flächendeckend auf die Hartmaske aufgegeben wird. Zudem kann durch das vollständige Auffüllen des ersten Grabens mit Füll-Dielektrikum sichergestellt werden, dass die Schichten aus dem zweiten Material ausschließlich ausgehend von dem zweiten Graben zurückgeätzt werden und nicht zusätzlich ausgehend von dem ersten Graben zurückgeätzt werden, in welchem später das zweite Anschlusselement zum Kontaktieren der zweiten Schichten ausgebildet wird. Daraufhin können die zurückgeätzten Bereiche der Schichten aus dem zweiten Material zumindest teilweise mit dem Füll-Dielektrikum gefüllt werden. Wenn der erste Graben zuvor vollständig mit Füll-Dielektrikum aufgefüllt wurde, so kann der erste Graben nun wieder freigelegt werden, derart, dass das Füll-Dielektrikum zumindest teilweise in den zuvor zurückgeätzten Bereichen der Schichten aus dem ersten Material erhalten bleibt. Anschließend kann elektrisch leitfähiges Material in den ersten Graben und den zweiten Graben eingebracht werden zum Ausbilden des zweiten bzw. des ersten Anschlusselements.
  • Zudem kann gemäß dem obigen Ausführungsbeispiel der Erfindung vor dem Bilden der Hartmaske optional eine weitere Dielektrikumsschicht auf oder über der dritten elektrisch leitfähigen Schicht als Schutz- und Isolationsschicht abgeschieden werden, auf welcher dann die Hartmaske gebildet wird.
  • Das zumindest teilweise Füllen der zurückgeätzten Bereiche erfolgt gemäß dem obigen Ausführungsbeispiel der Erfindung beispielsweise dadurch, dass das Füll-Dielektrikum in jeweils den ersten Graben und den zweiten Graben sowie in die jeweils zurückgeätzten Bereiche der elektrisch leitfähigen Schichten eingebracht wird, derart, dass in den zurückgeätzten Bereichen zumindest der unmittelbar an die elektrisch leitfähige Schicht angrenzende Bereich mit dem Füll-Dielektrikum gefüllt wird, und anschließend der erste Graben und der zweite Graben mittels Ätzens wieder freigelegt werden, derart, dass innerhalb der zurückgeätzten Bereiche das Füll-Dielektrikum zumindest in dem unmittelbar an die elektrisch leitfähige Schicht angrenzenden Bereich erhalten bleibt.
  • Gemäß dem obigen Ausführungsbeispiel der Erfindung kann für das eine von dem ersten Material und dem zweiten Material Titan und für das andere von dem ersten Material und dem zweiten Material Palladium oder Nickel oder Kobalt oder Kupfer oder Chrom verwendet werden, wobei es beispielsweise vorgesehen ist, Titan mittels Flusssäure selektiv gegen das entsprechende andere Material zu ätzen und Palladium mittels Salpetersäure, Nickel, Kobalt bzw. Kupfer mittels einer Peroxodisulfat-Ionen enthaltenden Lösung und Chrom mittels einer Cer(IV)-Lösung selektiv gegen Titan zu ätzen. Alternativ kann gemäß dem obigen Ausführungsbeispiel der Erfindung für das eine von dem ersten Material und dem zweiten Material Aluminium und für das andere von dem ersten Material und dem zweiten Material Nickel oder Kobalt oder Kupfer verwendet werden, wobei es beispielsweise vorgesehen ist, Aluminium mittels einer Hydroxid-Ionen enthaltenden Lösung selektiv gegen das entsprechende andere Material zu ätzen und Nickel, Kobalt bzw. Kupfer mittels einer Peroxodisulfat-Ionen enthaltenden Lösung selektiv gegen Aluminium zu ätzen. Ferner alternativ kann gemäß dem obigen Ausführungsbeispiel der Erfindung für das eine von dem ersten Material und dem zweiten Material Kohlenstoff und für das andere von dem ersten Material und dem zweiten Material Chrom oder Titan oder Aluminium verwendet werden, wobei es beispielsweise vorgesehen ist, Kohlenstoff mittels eines O2-Plasmas selektiv gegen das entsprechende andere Material zu ätzen und Chrom mittels einer Cer(IV)-Lösung, Titan mittels Flusssäure und Aluminium mittels einer Hydroxid-Ionen enthaltenden Lösung selektiv gegen Kohlenstoff zu ätzen.
  • Durch das Verfahren gemäß dem obigen Ausführungsbeispiel der Erfindung wird eine Möglichkeit geschaffen, die Mehrlagen-Kapazitäts-Anordnung besonders wirtschaftlich herzustellen und mit einer Struktur zu versehen zum alternierenden Anschließen der elektrisch leitfähigen Schichten an ein erstes elektrisches Bezugspotential bzw. ein zweites elektrisches Bezugspotential. Dies wird zum Beispiel durch das Verwenden von verschiedenen Materialen für die elektrisch leitfähigen Schichten erreicht, wodurch die Möglichkeit/Vorraussetzung geschaffen wird, dass die Schichten selektiv zueinander strukturiert/geätzt werden können, wobei es besonders vorteilhaft ist Gräben/Vias durch die elektrisch leitfähigen Schichten hindurch zu ätzen, um ausgehend von den Gräben die elektrisch leitfähigen Schichten zu strukturieren und die Gräben/Vias anschließend zum elektrischen Kontaktieren der Schichten zu verwenden. Dabei ist das Verfahren gemäß der obigen Ausführungsform der Erfindung zum Beispiel dann von erheblichem Vorteil, wenn eine große Kapazität bezogen auf die Grundfläche der Anordnung bzw. auf die Chip-Grundfläche gefordert wird, d.h. die Anzahl der elektrisch leitfähigen Schichten groß ist.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung kann vor dem Bilden der ersten Dielektrikumsschicht die erste elektrisch leitfähige Schicht strukturiert und Füll-Dielektrikum in die in der ersten elektrisch leitfähigen Schicht erzeugte Struktur eingebracht werden, vor dem Bilden der zweiten Dielektrikumsschicht die zweite elektrisch leitfähige Schicht strukturiert und Füll-Dielektrikum in die in der zweiten elektrisch leitfähigen Schicht erzeugte Struktur eingebracht werden und nach dem Bilden der dritten elektrisch leitfähigen Schicht diese strukturiert und Füll-Dielektrikum in die in der dritten elektrisch leitfähigen Schicht erzeugte Struktur eingebracht werden, wobei es gemäß dem anderen Ausführungsbeispiel der Erfindung beispielsweise vorgesehen ist, die erste elektrisch leitfähige Schicht und die dritte elektrisch leitfähige Schicht zu strukturieren, indem an einer ersten Position ein an die Umfangsseite der ersten elektrisch leitfähigen Schicht bzw. der dritten elektrisch leitfähigen Schicht angrenzender Bereich der ersten elektrisch leitfähigen Schicht bzw. der dritten elektrisch leitfähigen Schicht weggeätzt wird, und die zweite elektrisch leitfähige Schicht zu strukturieren, indem an einer zweiten Position ein an die Umfangsseite der zweiten elektrisch leitfähigen Schicht angrenzender Bereich der zweiten elektrisch leitfähigen Schicht weggeätzt wird. Ferner ist es gemäß dem anderen Ausführungsbeispiel der Erfindung bevorzugt, die erste elektrisch leitfähige Schicht und die dritte elektrisch leitfähige Schicht durch Bilden eines ersten Anschlusselements neben den elektrisch leitfähigen Schichten an der zweiten Position an ein erstes Bezugspotential anzuschließen und die zweite elektrisch leitfähige Schicht durch Bilden eines zweiten Anschlusselements neben den elektrisch leitfähigen Schichten an der ersten Position an ein zweites Bezugspotential anzuschließen.
  • Im Gegensatz zu dem Verfahren gemäß dem obigen Ausführungsbeispiel der Erfindung, bei welchem das Strukturieren der elektrisch leitfähigen Schichten im Anschluss an das Bilden der elektrisch leitfähigen Schichten in zwei selektiven Ätzschritten erfolgt, werden bei dem Verfahren gemäß dem anderen Ausführungsbeispiel der Erfindung die elektrisch leitfähigen Schichten jeweils direkt/unmittelbar nach ihrem Bilden separat strukturiert. Das Verfahren gemäß dem anderen Ausführungsbeispiel der Erfindung ist daher zum Beispiel zum Herstellen und Strukturieren einer Mehrlagen-Kapazitäts-Anordnung mit einer geringen Anzahl von elektrisch leitfähigen Schichten geeignet, da die Anzahl der Verfahrensschritte zum Strukturieren der elektrisch leitfähigen Schichten mit der Anzahl derselben stetig ansteigt. Ein Vorteil des Verfahrens gemäß dem anderen Ausführungsbeispiel der Erfindung ist die Verwendung von nur einer Materialkomponente und nur einer Ätzlösung.
  • Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert.
  • Es zeigen
  • 1 eine Schichtenfolge zu einem ersten Zeitpunkt während eines Verfahrens zum Herstellen einer Mehrlagen-Kapazitäts-Anordnung gemäß einem ersten Ausführungsbeispiel der Erfindung,
  • 2 eine Schichtenfolge zu einem zweiten Zeitpunkt während des Verfahrens zum Herstellen einer Mehrlagen-Kapazitäts-Anordnung gemäß dem ersten Ausführungsbeispiel der Erfindung,
  • 3 eine Schichtenfolge zu einem dritten Zeitpunkt während des Verfahrens zum Herstellen einer Mehrlagen-Kapazitäts-Anordnung gemäß dem ersten Ausführungsbeispiel der Erfindung,
  • 4 eine Schichtenfolge zu einem vierten Zeitpunkt während des Verfahrens zum Herstellen einer Mehrlagen-Kapazitäts-Anordnung gemäß dem ersten Ausführungsbeispiel der Erfindung,
  • 5 eine Schichtenfolge zu einem fünften Zeitpunkt während des Verfahrens zum Herstellen einer Mehrlagen-Kapazitäts-Anordnung gemäß dem ersten Ausführungsbeispiel der Erfindung,
  • 6 eine Schichtenfolge zu einem sechsten Zeitpunkt während des Verfahrens zum Herstellen einer Mehrlagen-Kapazitäts-Anordnung gemäß dem ersten Ausführungsbeispiel der Erfindung,
  • 7 eine Schichtenfolge zu einem siebten Zeitpunkt während des Verfahrens zum Herstellen einer Mehrlagen-Kapazitäts-Anordnung gemäß dem ersten Ausführungsbeispiel der Erfindung,
  • 8 eine Schichtenfolge zu einem achten Zeitpunkt während des Verfahrens zum Herstellen einer Mehrlagen-Kapazitäts-Anordnung gemäß dem ersten Ausführungsbeispiel der Erfindung und
  • 9 eine Mehrlagen-Kapazitäts-Anordnung, welche gemäß dem ersten Ausführungsbeispiel der Erfindung hergestellt ist.
  • Gleiche oder ähnliche Komponenten in unterschiedlichen Figuren sind mit gleichen Bezugszeichen versehen.
  • Die Darstellungen in den Figuren sind schematisch und nicht maßstäblich.
  • Im Weiteren werden bezugnehmend auf 1 bis 9 Schichtenfolgen zu unterschiedlichen Zeitpunkten während eines Verfahrens zum Herstellen einer Mehrlagen-Kapazitäts-Anordnung gemäß einem ersten Ausführungsbeispiel der Erfindung beschrieben.
  • Die in 1 bis 9 gezeigten Schichtenfolgen sind jeweils auf oder über mindestens einer über einem Substrat (nicht gezeigt) angeordneten Metallisierungsebene (nicht gezeigt) einer integrierten Schaltung angeordnet, und sind vorzugsweise jeweils auf einer nicht gezeigten optionalen Dielektrikums- bzw. Isolationsschicht gebildet/vorgesehen, welche auf oder über der mindestens einen Metallisierungsebene (nicht gezeigt) gebildet ist.
  • Um die in 1 gezeigte Schichtenfolge 100 zu erhalten, werden gemäß dem ersten Ausführungsbeispiel der Erfindung in einem ersten Verfahrenschritt auf oder über der mindestens einen Metallisierungsebene abwechselnd eine elektrisch leitfähige Schicht aus einem ersten Material 2 und eine elektrisch leitfähige Schicht aus einem zweiten Material 4 mit jeweils einer Dielektrikumsschicht 6 zwischen zwei elektrisch leitfähigen Schichten gebildet bzw. übereinander abgeschieden. Das erste Material 2 und das zweite Material 4 sind gemäß dem ersten Ausführungsbeispiel der Erfindung unterschiedliche Materialien. Gemäß der Erfindung weist die Schichtenfolge 100 mindestens drei elektrisch leitfähige Schichten auf (hier: zwei Schichten aus dem ersten Material 2 und eine Schicht aus dem zweiten Material 4). Die Anzahl der elektrisch leitfähigen Schichten hängt beispielsweise von der geforderten Kapazität der Anordnung und/oder der zur Verfügung stehenden Grundfläche innerhalb der integrierten Schaltung ab.
  • Gemäß dem ersten Ausführungsbeispiel der Erfindung werden das erste Material 2 und das zweite Material 4 derart ausgewählt, dass sie mittels eines spezifischen Verfahrens selektiv gegeneinander bearbeitbar bzw. strukturierbar, insbesondere selektiv gegeneinander ätzbar, sind. Dies hat den Vorteil, dass in den nachfolgenden Verfahrensschritten alle Schichten aus dem einen von dem ersten Material 2 und dem zweiten Material 4 gleichzeitig in nur einem Verfahrensschritt strukturiert werden können, wohingegen die Schichten aus dem anderen von dem ersten Material 2 und dem zweiten Material 4 in diesem Verfahrensschritt nicht angegriffen/strukturiert werden. Mögliche Materialpaarungen aus jeweils zwei gegeneinander selektiv ätzbaren Materialien und die jeweils zu verwendenden Ätzmittel sind in Tabelle 1 gezeigt.
    Figure 00170001
    Tabelle 1: Mögliche Materialpaarungen und Ätzmittel
  • Für die Dielektrikumsschichten 6 wird gemäß dem ersten Ausführungsbeispiel der Erfindung vorteilhaft jeweils SiO2 oder ein high-k Dielektrikum, wie zum Beispiel Al2O3, verwendet.
  • Die Schichtdicken der elektrisch leitfähigen Schichten liegen vorzugsweise in dem Bereich zwischen 10nm und 1μm, und beispielsweise in dem Bereich zwischen 10nm und 100nm, wobei die Schichtdicken von den Schichten aus dem ersten Material 2 und die Schichtdicken der Schichten aus dem zweiten Material 4 nicht miteinander identisch sein müssen, und wobei die jeweiligen Schichtdicken der Schichten aus dem ersten Material 2 bzw. die jeweiligen Schichtdicken der Schichten aus dem zweiten Material 4 voneinander abweichen können.
  • Die Schichtdicken der Dielektrikumsschichten 6 liegen vorzugsweise in dem Bereich von 1nm bis 100nm, und beispielsweise in dem Bereich von 1nm bis 10nm.
  • Ferner kann gemäß des ersten Ausführungsbeispiels der Erfindung, wie in 1 gezeigt, auf die gebildete Schichtenfolge bzw. auf die oberste elektrisch leitfähige Schicht eine optionale Dielektrikumsschicht als Schutz- und Isolationsschicht 8 bzw. als Ätzstoppschicht aufgebracht werden. Die Schichtdicke der Schutz- und Isolationsschicht 8 beträgt vorzugsweise 50nm bis 5μm. Als Material für die Schutz- und Isolationsschicht 8 kann zum Beispiel SiO2 verwendet werden.
  • Abschließend wird, wie in 1 gezeigt, auf der obersten elektrisch leitfähigen Schicht bzw. auf der optionalen Schutz- und Isolationsschicht 8 eine Hartmaske 10 gebildet, welche vorzugsweise aus Si3N4 ist.
  • Um die in 2 gezeigte Schichtenfolge 200 zu erhalten, wird zunächst die Hartmaske 10 an einer ersten Position strukturiert, um nachfolgend mittels der strukturierten Hartmaske 10 einen ersten Graben 12 bzw. ein erstes Via (=Kontaktloch) in der Schichtenfolge 200 zu formen. Wie in 2 gezeigt, erstreckt sich der erste Graben 12 durch die gesamte Schichtenfolge 200 hindurch und ist vorzugsweise senkrecht zu zumindest einem Teil der Schichtenfolge 200 ausgebildet. Beispielsweise wird der erste Graben 12 mittels anisotropen Ätzens, beispielsweise mittels Reactive Ion Etchings (RIE) oder mittels Sputterätzens (in diesem Fall ist die Hartmaske 10 ungefähr doppelt so dick zu wählen wie der Schichtenfolge 200 selbst), geformt, wobei das Ätzen anisotropisch, d.h. fast ausschließlich in vertikaler Richtung, erfolgt. Natürlich können das Strukturieren der Hartmaske 10 und das Formen des ersten Grabens 12 auch in einem einzigen Schritt erfolgen.
  • In den derart gebildeten ersten Graben 12 wird später elektrisch leitfähiges Material zum Ausbilden eines elektrisch leitfähigen Anschlusselements eingebracht, so dass die Abmessungen des ersten Grabens 12 mit denen des später zu bildenden Anschlusselements korrespondieren. So kann der erste Graben 12 zum Beispiel als Kreisloch und das elektrisch leitfähige Anschlusselement stabförmig ausgebildet sein.
  • Um die in 3 gezeigte Schichtenfolge 300 zu erhalten, werden in einem ersten selektiven Verfahren die Schichten aus dem ersten Material 2 selektiv gegen die Schichten aus dem zweiten Material 4 strukturiert, indem jeweils der unmittelbar an den Rand des Grabens angrenzende Bereich/Teil der Schichten aus dem ersten Material 2 entfernt wird, so dass die Schichten aus dem ersten Material 2 jeweils lateral in Richtung der mittels der Pfeile markierten ersten Ätzrichtung 14 zurückgedrängt werden und nicht länger mit der Umfangsseite des ersten Grabens 12 in Kontakt stehen. Beispielsweise ist das erste selektive Verfahren ein isotropes Ätzverfahren, d.h. die Schichten aus dem ersten Material 2 werden ausgehend von dem zuvor erzeugten ersten Graben 12 in lateraler Richtung zurückgeätzt. Die Ätzung erfolgt selektiv gegen das zweite Material 4 und vorzugsweise selektiv gegen das Dielektrikum der Dielektrikumsschichten 6. Selektiv gegen das zweite Material 4 meint, dass die Schichten aus dem ersten Material 2 geätzt werden, wohingegen die Schichten aus dem zweiten Material 4 nicht oder nur mit einer erheblich geringen Ätzrate angegriffen bzw. geätzt werden. Beispielsweise werden die Schichten aus dem ersten Material 2 nasschemisch geätzt. Die Ätzung kann jedoch auch durch ein beliebiges anderes Nassätz-Verfahren und/oder Trockenätzverfahren erfolgen. Das jeweilige Ätzmittel zum selektiven Ätzen des ersten Materials 2 bei gegebener Materialpaarung kann Tabelle 1 (Spalte 2 bzw. 4) entnommen werden. Die Tiefe der Ätzung bzw. die Länge, um die die Schichten aus dem ersten Material 2 lateral zurückgeätzt werden, beträgt ca. 1 bis 100nm. Ist der erste Graben 12 bzw. das Via in der Draufsicht zum Beispiel als Kreis ausgebildet, so wird aus jeder Schicht aus dem ersten Material 2 in der Draufsicht ein Kreisring mit dem Durchmesser des Vias als Innendurchmesser und einer Ringbreite von 1 bis 100nm heraus geätzt.
  • Um die in 4 gezeigte Schichtenfolge 400 zu erhalten, wird ein Füll-Dielektrikum 16 möglichst konformal in dem Graben abgeschieden. Beispielsweise wird SiO2 in den ersten Graben 12 eingebracht, so dass die zurückgeätzten Bereiche der Schichten aus dem ersten Material 2 zumindest teilweise mit dem Füll-Dielektrikum 16 gefüllt werden. Beispielsweise wird einfach solange Füll-Dielektrikum 16 in den ersten Graben 12 eingebracht, bis der erste Graben 12 und die zurückgeätzten Bereiche vollständig mit dem Füll-Dielektrikum 16 aufgefüllt sind. Jedoch ist es ausreichend das Füll-Dielektrikum 16 derart in die zurückgeätzten Bereiche einzubringen, dass die Schichten aus dem ersten Material 2 gegenüber dem ersten Graben 12 isoliert sind, in welchen später elektrisch leitfähiges Material zum Ausbilden eines elektrisch leitfähigen Anschlusselements eingebracht wird. Andererseits kann durch ein vollständiges Füllen des ersten Grabens sichergestellt werden, dass in nachfolgenden Ätzschritten keine Ätzlösung in denselben eindringt, wodurch die entlang der Höhe/Tiefe des ersten Grabens erzeugte Struktur (Kamm-Struktur) sicher erhalten bleibt. Dies wiederum ermöglicht ein effizientes/wirtschaftliches Arbeiten, da das Ätzmittel in dem/den nachfolgenden Schritten zum Beispiel einfach flächendeckend auf die Hartmaske aufgegeben werden kann.
  • Um die in 5 gezeigte Schichtenfolge 500 zu erhalten, wird in der Schichtenfolge 400 bzw. 500 ein zweiter Graben 18 bzw. ein zweites Via geformt. Dabei wird analog dem Verfahrenschritt vorgegangen, welcher von der Schichtenfolge 100 zu der Schichtenfolge 200 führt, d.h. zunächst wird die Hartmaske 10 an einer zweiten Position strukturiert, und anschließend wird mittels der strukturierten Hartmaske 10 der zweite Graben 18 geformt. Der zweite Graben 18 erstreckt sich wie der erste Graben 12 durch die gesamte Schichtenfolge 500 hindurch und ist vorzugsweise senkrecht zu der Schichtenfolge 500 angeordnet/ausgebildet. Der zweite Graben 18 wird ebenfalls bevorzugt mittels anisotropen Ätzens geformt.
  • Um die in 6 gezeigte Schichtenfolge 600 zu erhalten, werden in einem zweiten selektiven Verfahren die Schichten aus dem zweiten Material 4 selektiv gegen die Schichten aus dem ersten Material 2 strukturiert, indem jeweils der an den Rand des zweiten Grabens 18 angrenzende Bereich/Teil der Schichten aus dem zweiten Material 4 entfernt wird, so dass die Schichten aus dem zweiten Material 4 jeweils lateral in Richtung der mittels der Pfeile markierten zweiten Ätzrichtung 20 zurückgedrängt werden und nicht länger mit der Umfangsseite des zweiten Grabens 18 in Kontakt stehen. Vorzugsweise werden die Schichten aus dem zweiten Material 4 ausgehend von dem zuvor erzeugten zweiten Graben 18 in einem isotropen Ätz-Verfahren in lateraler Richtung zurückgeätzt. Die Ätzung erfolgt selektiv gegen das erste Material 2 und vorzugsweise selektiv gegen das Dielektrikum der Dielektrikumsschichten 6. Beispielsweise werden die Schichten aus dem zweiten Material 4 nasschemisch geätzt. Die Ätzung kann jedoch auch durch ein beliebiges anderes Nassätz-Verfahren und/oder Trockenätzverfahren erfolgen. Das jeweilige Ätzmittel zum selektiven Ätzen des zweiten Materials 4 bei gegebener Materialpaarung kann Tabelle 1 (Spalte 2 bzw. 4) entnommen werden. Die Tiefe der Ätzung beträgt ca. 1 bis 100nm.
  • Um die in 7 gezeigte Schichtenfolge 700 zu erhalten, wird beispielsweise solange konformales Füll-Dielektrikum 16 in den zweiten Graben 18 hinein eingebracht, bis der zweite Graben 18 und die zurückgeätzten Bereiche der Schichten aus dem zweiten Material 4 vollständig mit dem Füll-Dielektrikum 16 gefüllt sind. Jedoch ist es auch hier ausreichend, das Füll-Dielektrikum 16 derart in die zurückgeätzten Bereiche einzubringen, dass die Schichten aus dem zweiten Material 4 gegenüber dem zweiten Graben 18 isoliert sind, in welchen später elektrisch leitfähiges Material zum Ausbilden eines elektrisch leitfähigen Anschlusselements eingebracht wird, welches die Schichten aus dem ersten Material 2 kontaktiert.
  • Um die in 8 gezeigte Schichtenfolge 800 zu erhalten, wird das Füll-Dielektrikum 16 innerhalb des ersten Grabens 12 und des zweiten Grabens 18 mittels der strukturierten Hartmaske 10 entfernt, derart, dass der erste Graben 12 und der zweite Graben 18 zurückgebildet bzw. freigelegt werden, jedoch das Füll-Dielektrikum 16 innerhalb der jeweils zurückgeätzten Bereiche zumindest teilweise erhalten bleibt, so dass die Schichten aus dem ersten Material 2 gegenüber dem ersten Graben 12 und die Schichten aus dem zweiten Material 4 gegenüber dem zweiten Graben 18 weiterhin isoliert sind. Beispielsweise wird das Füll-Dielektrikum 16 innerhalb des ersten Grabens 12 und des zweiten Grabens 18 anisotropisch geätzt. Mit anisotropisch ist gemeint, dass die Ätzrichtung hauptsächlich vertikal ist und fast ausschließlich das Füll-Dielektrikum 16 in dem ersten Graben 12 und dem zweiten Graben 18 geätzt wird.
  • Um die in 9 gezeigte Mehrlagen-Kapazitäts-Anordnung 900 zu erhalten, welche gemäß dem ersten Ausführungsbeispiel der Erfindung hergestellt ist, werden in den ersten Graben 12 und den zweiten Graben 18 jeweils elektrisch leitfähiges Material eingebracht, womit in dem zweiten Graben 18 ein erstes elektrisch leitfähiges Anschlusselement 22 zum Kontaktieren der elektrisch leitfähigen Schichten aus dem ersten Material 2 und in dem ersten Graben 12 ein zweites elektrisch leitfähiges Anschlusselement 24 zum Kontaktieren der elektrisch leitfähigen Schichten aus dem zweiten Material 4 gebildet werden. Als elektrisch leitfähiges Material kann zum Beispiel W (Wolfram) oder Cu (Kupfer) verwendet werden. Durch das Bilden des ersten elektrisch leitfähigen Anschlusselements 22 und des zweiten elektrisch leitfähigen Anschlusselements 24 können die Schichten aus dem ersten elektrisch leitfähigen Material 2 und die Schichten aus dem zweiten elektrisch leitfähigen Material 4 jeweils miteinander verbunden und an ein erstes elektrisches Bezugspotential bzw. an ein zweites elektrisches Bezugspotential angeschlossen werden, wodurch ein Kondensator gebildet wird.
  • Alternativ zu dem oben beschriebenen selektiven Ätzverfahren können die Schichten aus dem ersten Material 2 und die Schichten aus dem zweiten Material 4 jeweils selektiv gegeneinander strukturiert werden, indem das erste Material 2 und das zweite Material 4 zunächst selektiv und partiell, d.h. lediglich an der der Umfangsseite des jeweiligen Grabens zugeneigten Außenseite, unter Erzeugung eines sog. Opferoxids oxidiert werden. Selektives Oxidieren meint, dass nur eines von dem ersten Material 2 und dem zweiten Material 4 oxidiert wird und dass das andere von dem ersten Material 2 und dem zweiten Material 4 nicht oxidiert wird. Dies erfolgt durch geeignete Auswahl des ersten Materials 2 und des zweiten Materials 4 sowie durch die Einstellung der Betriebsparameter, wie z.B. der Sauerstoffkonzentration bzw. des Sauerstoffdrucks und der Temperatur. Das derart gebildete Oxid bzw. Opferoxid des ersten Materials 2 bzw. des zweiten Materials 4 kann anschließend mittels eines geeigneten Ätzmittels, welches nur das Opferoxid ätzt, jedoch nicht das nicht oxidierte Material angreift, geätzt werden.
  • Des Weiteren können zusätzliche Gräben/Vias in der Schichtenfolge geformt werden zum Ausbilden zusätzlicher elektrisch leitfähiger Anschlusselemente, so dass die elektrisch leitfähigen Schichten an jeweils mehreren Stellen kontaktiert werden. Auf diese Weise können auch hochohmige Materialien bzw. hochohmige Metalle für die elektrisch leitfähigen Schichten verwendet werden.
  • Im Folgenden wird ein Verfahren zum Herstellen einer Mehrlagen-Kapazitäts-Anordnung gemäß einem zweiten Ausführungsbeispiel (nicht gezeigt) der Erfindung beschrieben.
  • Im Unterschied zu dem Verfahren gemäß dem ersten Ausführungsbeispiel der Erfindung werden bei dem Verfahren gemäß dem zweiten Ausführungsbeispiel der Erfindung die elektrisch leitfähigen Schichten jeweils unmittelbar nach ihrem Bilden in einem separaten Verfahrensschritt strukturiert. Dies hat einerseits den Nachteil, dass deutlich mehr Verfahrenschritte zum Herstellen der Mehrlagen-Kapazitäts-Anordnung notwendig sind, und anderseits den Vorteil, dass nur ein eine einzige elektrisch leitfähige Materialkomponente verwendet werden kann und nicht selektiv geätzt werden muss.
  • Gemäß dem zweiten Ausführungsbeispiel der Erfindung wird zunächst auf oder über der zumindest einen Metallisierungsebene eine erste elektrisch leitfähige Schicht gebildet. Optional kann auf oder über der zumindest einen Metallisierungsebene zunächst eine Schutz- und Isolationsschicht abgeschieden werden, auf welcher dann die erste elektrisch leitfähige Schicht gebildet wird.
  • Dann wird auf der ersten elektrisch leitfähigen Schicht eine Hartmaske gebildet, welche anschließend an einer ersten Position strukturiert wird. Alternativ kann die Hartmaske direkt unter Ausbildung einer Struktur auf der ersten elektrisch leitfähigen Schicht abgeschieden werden, so dass der Verfahrensschritt des Strukturierees der Hartmaske eingespart werden kann.
  • Daraufhin wird die erste elektrisch leitfähige Schicht mittels der strukturierten Hartmaske an der ersten Position strukturiert und die Hartmaske anschließend entfernt.
  • Dann wird in die in der ersten elektrisch leitfähigen Schicht erzeugte Struktur ein Füll-Dielektrikum eingebracht und anschließend eine erste Dielektrikumsschicht auf der ersten elektrisch leitfähigen Schicht und auf der mit Füll-Dielektrikum gefüllten Struktur gebildet.
  • Dann wird auf die erste Dielektrikumsschicht eine zweite elektrisch leitfähige Schicht aufgebracht und auf der zweiten elektrisch leitfähigen Schicht eine Hartmaske abgeschieden, welche anschließend an einer zweiten Position strukturiert wird. Mittels der strukturierten Hartmaske wird nachfolgend die zweite elektrisch leitfähige Schicht an der zweiten Position strukturiert, woraufhin die Hartmaske entfernt wird. Dann wird in die in der zweiten elektrisch leitfähigen Schicht erzeugte Struktur das Füll-Dielektrikum eingebracht und eine zweite Dielektrikumsschicht auf der zweiten elektrisch leitfähigen Schicht und auf der mit dem Füll-Dielektrikum gefüllten Struktur abgeschieden.
  • Anschließend wird auf der zweiten Dielektrikumsschicht eine dritte elektrisch leitfähige Schicht gebildet, auf welcher erneut eine Hartmaske abgeschieden wird, welche nachfolgend an der ersten Position strukturiert wird und mittels welcher die dritte elektrisch leitfähige. Schicht an der ersten Position strukturiert wird. Daraufhin wird die Hartmaske entfernt und in die in der dritten elektrisch leitfähigen Schicht erzeugte Struktur das Füll-Dielektrikum eingebracht.
  • Zum alternierenden Anschließen der elektrisch leitfähigen Schichten an ein erstes elektrisches Bezugspotential bzw. ein zweites elektrisches Bezugspotential können ein erstes elektrisch leitfähiges Anschlusselement, welches die erste elektrisch leitfähige Schicht und die dritte elektrisch leitfähige Schicht kontaktiert, und ein zweites elektrisch leitfähiges Anschlusselement, welches die zweite elektrisch leitfähige Schicht kontaktiert, gebildet werden.
  • Das erste elektrisch leitfähige Anschlusselement und das zweite elektrisch leitfähige Anschlusselement sind vorzugsweise jeweils senkrecht zu zumindest einem Teil der elektrisch leitfähigen Schichten ausgebildet.
  • Wenn die elektrisch leitfähigen Schichten zum Beispiel jeweils umfangsseitig strukturiert sind, d.h. die an der ersten Position bzw. an der zweiten Position gebildete Struktur an die Umfangsseite der jeweiligen Schicht angrenzt, können das erste elektrisch leitfähige Anschlusselement und das zweite elektrisch leitfähige Anschlusselement jeweils neben den bzw. angrenzend an die elektrisch leitfähigen Schichten ausgebildet sein, wobei das erste elektrisch leitfähige Anschlusselement an die zweite Position und das zweite elektrisch leitfähige Anschlusselement an die erste Position angrenzt.
  • Alternativ können die elektrisch leitfähigen Schichten im Innern strukturiert werden, zum Beispiel durch Bilden eines Kreislochs innerhalb bzw. im Innern der elektrisch leitfähigen Schichten an der ersten Position bzw. an der zweiten Position. Hierbei wird an der ersten Position und an der zweiten Position, nach dem Bilden und Strukturieren der elektrisch leitfähigen Schichten, jeweils ein Kontaktloch/Graben durch die Schichtenanordnung hindurch geformt, wobei der Durchmesser des Kontaktloches bei identischem Mittelpunkt kleiner als der Durchmesser des Kreisloches bzw. der Struktur ist. Dann können die beiden Kontaktlöcher mit elektrisch leitfähigem Material gefüllt werden.
  • Obgleich das Verfahren gemäß dem zweiten Ausführungsbeispiel der Erfindung hinsichtlich einer Mehrlagen-Kapazitäts-Anordnung mit nur drei elektrisch leitfähigen Schichten beschrieben wurde, ist es möglich über der dritten elektrisch leitfähigen Schicht weitere elektrisch leitfähige Schichten mit jeweils einer Dielektrikumsschicht zwischen zwei elektrisch leitfähigen Schichten zu bilden, wobei die elektrisch leitfähigen Schichten jeweils unmittelbar nach ihrem Bilden mittels einer Hartmaske oder einem alternativen Verfahren abwechselnd an der ersten Position bzw. an der zweiten Position strukturiert werden.
  • Das für das Füll-Dielektrikum und die Dielektrikumsschichten verwendete Material kann das gleiche Material oder ein unterschiedliches Material und zum Beispiel SiO2 oder ein high-k Dielektrikum sein.
  • Das Material für die elektrisch leitfähigen Schichten kann zum Beispiel aus Tabelle 1 ausgewählt werden, ist jedoch nicht auf diese Materialien beschränkt. Tabelle 1 kann zudem ein mögliches Ätzmittel bei Verwendung eines entsprechenden Materials entnommen werden.
  • Die für das erste Ausführungsbeispiel der Erfindung angegebenen Schichtdicken gelten auch für das zweite Ausführungsbeispiel der Erfindung.
  • 2
    erstes Material
    4
    zweites Material
    6
    Dielektrikumsschicht
    8
    Schutz- und Isolationsschicht
    10
    Hartmaske
    12
    erster Graben
    14
    erste Ätzrichtung
    16
    Füll-Dielektrikum
    18
    zweiter Graben
    20
    zweite Ätzrichtung
    22
    erstes elektrisch leitfähiges Anschlusselement
    24
    zweites elektrisch leitfähiges Anschlusselement
    100
    Schichtenfolge zu einem ersten Zeitpunkt
    200
    Schichtenfolge zu einem zweiten Zeitpunkt
    300
    Schichtenfolge zu einem dritten Zeitpunkt
    400
    Schichtenfolge zu einem vierten Zeitpunkt
    500
    Schichtenfolge zu einem fünften Zeitpunkt
    600
    Schichtenfolge zu einem sechsten Zeitpunkt
    700
    Schichtenfolge zu einem siebten Zeitpunkt
    800
    Schichtenfolge zu einem achten Zeitpunkt
    900
    Mehrlagen-Kapazitäts-Anordnung

Claims (26)

  1. Mehrlagen-Kapazitäts-Anordnung, aufweisend: ein Substrat mit darin integrierten elektronischen Bauelementen, mindestens eine über dem Substrat angeordnete Metallisierungsebene, welche Leiterbahnen aufweist zum Verbinden der elektronischen Bauelemente, eine erste elektrisch leitfähige Schicht über der mindestens einen Metallisierungsebene, eine erste Dielektrikumsschicht auf oder über der ersten elektrisch leitfähigen Schicht, eine zweite elektrisch leitfähige Schicht auf oder über der ersten Dielektrikumsschicht, eine zweite Dielektrikumsschicht auf oder über der zweiten elektrisch leitfähigen Schicht und eine dritte elektrisch leitfähige Schicht auf oder über der zweiten Dielektrikumsschicht.
  2. Mehrlagen-Kapazitäts-Anordnung nach Anspruch 1, ferner aufweisend: ein erstes elektrisch leitfähiges Anschlusselement, welches mit der ersten elektrisch leitfähigen Schicht und der dritten elektrisch leitfähigen Schicht elektrisch verbunden ist, und ein zweites elektrisch leitfähiges Anschlusselement, welches mit der zweiten elektrisch leitfähigen Schicht elektrisch verbunden ist.
  3. Mehrlagen-Kapazitäts-Anordnung nach Anspruch 2, wobei sich das erste elektrisch leitfähige Anschlusselement und das zweite elektrisch leitfähige Anschlusselement jeweils senkrecht zu zumindest einem Teil der elektrisch leitfähigen Schichten erstrecken.
  4. Mehrlagen-Kapazitäts-Anordnung nach Anspruch 2 oder 3, wobei das erste elektrisch leitfähige Anschlusselement ein mit elektrisch leitfähigem Material gefüllter zweiter Graben ist, und wobei das zweite elektrisch leitfähige Anschlusselement ein mit elektrisch leitfähigem Material gefüllter erster Graben ist.
  5. Mehrlagen-Kapazitäts-Anordnung nach einem der Ansprüche 2 bis 4, wobei sich das erste elektrisch leitfähige Anschlusselement an einer ersten Position durch die elektrisch leitfähigen Schichten hindurch erstreckt oder an einer ersten Position neben den elektrisch leitfähigen Schichten angeordnet ist, und wobei sich das zweite elektrisch leitfähige Anschlusselement an einer zweiten Position durch die elektrisch leitfähigen Schichten hindurch erstreckt oder an einer zweiten Position neben den elektrisch leitfähigen Schichten angeordnet ist.
  6. Mehrlagen-Kapazitäts-Anordnung nach einem der vorangehenden Ansprüche, wobei die erste elektrisch leitfähige Schicht aus einem ersten Material hergestellt ist, die zweite elektrisch leitfähige Schicht aus einem zweiten Material hergestellt ist und die dritte elektrisch leitfähige Schicht aus dem ersten Material hergestellt ist, und wobei das erste Material und das zweite Material unterschiedlich sind.
  7. Mehrlagen-Kapazitäts-Anordnung nach Anspruch 6, wobei das erste Material und das zweite Material selektiv zueinander ätzbar sind, und/oder wobei das erste Material und das zweite Material selektiv zueinander oxidierbar sind/ist.
  8. Mehrlagen-Kapazitäts-Anordnung nach Anspruch 6 oder 7, wobei eines von dem ersten Material und dem zweiten Material Kohlenstoff ist und das andere von dem ersten Material und dem zweiten Material Chrom oder Titan oder Aluminium ist.
  9. Mehrlagen-Kapazitäts-Anordnung nach Anspruch 6 oder 7, wobei eines von dem ersten Material und dem zweiten Material Aluminium ist und das andere von dem ersten Material und dem zweiten Material Nickel oder Kobalt oder Kupfer ist.
  10. Mehrlagen-Kapazitäts-Anordnung nach Anspruch 6 oder 7, wobei eines von dem ersten Material und dem zweiten Material Titan ist und das andere von dem ersten Material und dem zweiten Material Palladium oder Nickel oder Kobalt oder Kupfer oder Chrom ist.
  11. Mehrlagen-Kapazitäts-Anordnung nach einem der vorangehenden Ansprüche, wobei das Dielektrikum der ersten Dielektrikumsschicht und der zweiten Dielektrikumsschicht jeweils ein high-k Dielektrikum oder SiO2 ist.
  12. Verfahren zum Herstellen einer Mehrlagen-Kapazitäts-Anordnung, bei welchem über mindestens einer über einem Substrat mit darin integrierten elektronischen Bauelementen angeordneten Metallisierungsebene, welche Leiterbahnen aufweist zum Verbinden der elektronischen Bauelemente, eine erste elektrisch leitfähige Schicht gebildet wird, eine erste Dielektrikumsschicht auf oder über der ersten elektrisch leitfähigen Schicht gebildet wird, eine zweite elektrisch leitfähige Schicht auf oder über der ersten Dielektrikumsschicht gebildet wird, eine zweite Dielektrikumsschicht auf oder über der zweiten elektrisch leitfähigen Schicht gebildet wird und eine dritte elektrisch leitfähige Schicht auf oder über der zweiten Dielektrikumsschicht gebildet wird.
  13. Verfahren nach Anspruch 12, wobei die erste elektrisch leitfähige Schicht und die dritte elektrisch leitfähige Schicht an ein erstes elektrisches Bezugspotential angeschlossen werden, und wobei die zweite elektrisch leitfähige Schicht an ein zweites elektrisches Bezugspotential angeschlossen wird.
  14. Verfahren nach Anspruch 13, wobei zum Anschließen der ersten elektrisch leitfähigen Schicht und der dritten elektrisch leitfähigen Schicht an das erste elektrische Bezugspotential ein erstes elektrisch leitfähiges Anschlusselement gebildet wird, und wobei zum Anschließen der zweiten elektrisch leitfähigen Schicht an das zweite elektrische Bezugspotential ein zweites elektrisch leitfähiges Anschlusselement gebildet wird.
  15. Verfahren nach einem der Ansprüche 12 bis 14, wobei für die erste elektrisch leitfähige Schicht ein erstes Material, für die zweite elektrisch leitfähige Schicht ein gegenüber dem ersten Material unterschiedliches zweites Material und für die dritte elektrisch leitfähige Schicht das erste Material verwendet wird.
  16. Verfahren nach Anspruch 15, wobei das erste Material und das zweite Material derart ausgewählt werden, dass das erste Material und das zweite Material selektiv zueinander ätzbar sind und/oder das erste Material und das zweite Material selektiv zueinander oxidierbar sind.
  17. Verfahren nach Anspruch 16, wobei ferner eine Hartmaske auf oder über der dritten elektrisch leitfähigen Schicht gebildet wird, die Hartmaske strukturiert wird, mittels der strukturierten Hartmaske ein erster Graben und ein zweiter Graben durch die elektrisch leitfähigen Schichten hindurch geätzt werden, das erste Material selektiv gegen das zweite Material geätzt wird, wobei die erste elektrisch leitfähige Schicht und die dritte elektrisch leitfähige Schicht ausgehend von dem ersten Graben lateral zurückgeätzt werden, das zweite Material selektiv gegen das erste Material geätzt wird, wobei die zweite elektrisch leitfähige Schicht ausgehend vom zweiten Graben lateral zurückgeätzt wird, die zurückgeätzten Bereiche der elektrisch leitfähigen Schichten zumindest teilweise mit einem Füll-Dielektrikum gefüllt werden und elektrisch leitfähiges Material in den ersten Graben und den zweiten Graben eingebracht wird.
  18. Verfahren nach Anspruch 17, wobei das zumindest teilweise Füllen der zurückgeätzten Bereiche erfolgt, indem das Füll-Dielektrikum in jeweils den ersten Graben und den zweiten Graben sowie in die jeweils zurückgeätzten Bereiche der elektrisch leitfähigen Schichten eingebracht wird, derart, dass in den zurückgeätzten Bereichen zumindest der unmittelbar an die elektrisch leitfähige Schicht angrenzende Bereich mit dem Füll-Dielektrikum gefüllt wird und anschließend der erste Graben und der zweite Graben mittels Ätzens wieder freigelegt werden, derart, dass innerhalb der zurückgeätzten Bereiche das Füll-Dielektrikum zumindest in dem unmittelbar an die elektrisch leitfähige Schicht angrenzenden Bereich erhalten bleibt.
  19. Verfahren nach einem der Ansprüche 16 bis 18, wobei für das eine von dem ersten Material und dem zweiten Material Titan und für das andere von dem ersten Material und dem zweiten Material Palladium oder Nickel oder Kobalt oder Kupfer oder Chrom verwendet wird.
  20. Verfahren nach Anspruch 19, wobei Titan mittels Flusssäure selektiv gegen das entsprechende andere Material geätzt wird, und wobei Palladium mittels Salpetersäure, Nickel, Kobalt bzw. Kupfer mittels einer Peroxodisulfat-Ionen enthaltenden Lösung und Chrom mittels einer Cer(IV)-Lösung selektiv gegen Titan geätzt wird.
  21. Verfahren nach einem der Ansprüche 16 bis 18, wobei für das eine von dem ersten Material und dem zweiten Material Aluminium und für das andere von dem ersten Material und dem zweiten Material Nickel oder Kobalt oder Kupfer verwendet wird.
  22. Verfahren nach Anspruch 21, wobei Aluminium mittels einer Hydroxid-Ionen enthaltenden Lösung selektiv gegen das entsprechende andere Material geätzt wird, und wobei Nickel, Kobalt bzw. Kupfer mittels einer Peroxodisulfat-Ionen enthaltenden Lösung selektiv gegen Aluminium geätzt wird.
  23. Verfahren nach einem der Ansprüche 16 bis 18, wobei für das eine von dem ersten Material und dem zweiten Material Kohlenstoff und für das andere von dem ersten Material und dem zweiten Material Chrom oder Titan oder Aluminium verwendet wird.
  24. Verfahren nach Anspruch 23, wobei Kohlenstoff mittels eines O2-Plasmas selektiv gegen das entsprechende andere Material geätzt wird, und wobei Chrom mittels einer Cer(IV)-Lösung, Titan mittels Flusssäure und Aluminium mittels einer Hydroxid-Ionen enthaltenden Lösung selektiv gegen Kohlenstoff geätzt wird.
  25. Verfahren nach einem der Ansprüche 12 bis 14, wobei vor dem Bilden der ersten Dielektrikumsschicht die erste elektrisch leitfähige Schicht strukturiert wird und Füll-Dielektrikum in die in der ersten elektrisch leitfähigen Schicht erzeugte Struktur eingebracht wird, vor dem Bilden der zweiten Dielektrikumsschicht die zweite elektrisch leitfähige Schicht strukturiert wird und Füll-Dielektrikum in die in der zweiten elektrisch leitfähigen Schicht erzeugte Struktur eingebracht wird und nach dem Bilden der dritten elektrisch leitfähigen Schicht diese strukturiert wird und Füll-Dielektrikum in die in der dritten elektrisch leitfähigen Schicht erzeugte Struktur eingebracht wird.
  26. Verfahren nach Anspruch 25, wobei die erste elektrisch leitfähige Schicht und die dritte elektrisch leitfähige Schicht strukturiert werden, indem an einer ersten Position ein an die Umfangsseite der ersten elektrisch leitfähigen Schicht bzw. der dritten elektrisch leitfähigen Schicht angrenzender Bereich der ersten elektrisch leitfähigen Schicht bzw. der dritten elektrisch leitfähigen Schicht weggeätzt wird, und wobei die zweite elektrisch leitfähige Schicht strukturiert wird, indem an einer zweiten Position ein an die Umfangsseite der zweiten elektrisch leitfähigen Schicht angrenzender Bereich der zweiten elektrisch leitfähigen Schicht weggeätzt wird.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012174892A (ja) * 2011-02-22 2012-09-10 Toshiba Corp 半導体記憶装置及びその製造方法
KR101792381B1 (ko) * 2016-01-04 2017-11-01 삼성전기주식회사 전자부품 및 그 제조방법
US9911651B1 (en) * 2016-10-26 2018-03-06 International Business Machines Corporation Skip-vias bypassing a metallization level at minimum pitch
DE112017008330T5 (de) 2017-12-27 2020-09-03 Intel Corporation Integrierte schaltungen (ics) mit elektromigrations (em) -resistenten segmenten in einer verbindungsebene
US10971393B2 (en) 2017-12-27 2021-04-06 Intel Corporation Metal-insulator-metal (MIM) structure supporting high voltage applications and low voltage applications
CN111133599A (zh) * 2017-12-27 2020-05-08 英特尔公司 多层金属-绝缘体-金属(mim)结构
WO2019132889A1 (en) 2017-12-27 2019-07-04 Intel Corporation Integrated circuits with line breaks and line bridges within a single interconnect level
US20220068794A1 (en) * 2020-08-31 2022-03-03 Intel Corporation Metal insulator metal (mim) capacitor
CN115132728A (zh) * 2021-03-26 2022-09-30 长鑫存储技术有限公司 半导体结构及半导体结构制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4827323A (en) * 1986-01-07 1989-05-02 Texas Instruments Incorporated Stacked capacitor
DE4300808C1 (de) * 1993-01-14 1994-03-17 Siemens Ag Verfahren zur Herstellung eines Vielschichtkondensators
JP2000174212A (ja) * 1998-12-09 2000-06-23 Nec Corp 半導体積層コンデンサとその製造方法
US6437385B1 (en) * 2000-06-29 2002-08-20 International Business Machines Corporation Integrated circuit capacitor
US6710425B2 (en) * 2001-04-26 2004-03-23 Zeevo, Inc. Structure to increase density of MIM capacitors between adjacent metal layers in an integrated circuit

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4599677A (en) * 1984-06-01 1986-07-08 Lawless William N Capacitive energy storage device for use at cryogenic temperatures
JPH0682783B2 (ja) * 1985-03-29 1994-10-19 三菱電機株式会社 容量およびその製造方法
US5077225A (en) * 1991-04-30 1991-12-31 Micron Technology, Inc. Process for fabricating a stacked capacitor within a monolithic integrated circuit using oxygen implantation
US5262352A (en) * 1992-08-31 1993-11-16 Motorola, Inc. Method for forming an interconnection structure for conductive layers
DE19832095C1 (de) * 1998-07-16 2000-03-30 Siemens Ag Stapelkondensator-Herstellungsverfahren
JP4332634B2 (ja) * 2000-10-06 2009-09-16 Tdk株式会社 積層型電子部品
US6716692B1 (en) * 2003-05-20 2004-04-06 Via Technologies, Inc. Fabrication process and structure of laminated capacitor
US6898068B2 (en) * 2003-09-24 2005-05-24 Texas Instruments Incorporated Dual mask capacitor for integrated circuits

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4827323A (en) * 1986-01-07 1989-05-02 Texas Instruments Incorporated Stacked capacitor
DE4300808C1 (de) * 1993-01-14 1994-03-17 Siemens Ag Verfahren zur Herstellung eines Vielschichtkondensators
JP2000174212A (ja) * 1998-12-09 2000-06-23 Nec Corp 半導体積層コンデンサとその製造方法
US6437385B1 (en) * 2000-06-29 2002-08-20 International Business Machines Corporation Integrated circuit capacitor
US6710425B2 (en) * 2001-04-26 2004-03-23 Zeevo, Inc. Structure to increase density of MIM capacitors between adjacent metal layers in an integrated circuit

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