DE10140468B4 - Verfahren zur Erzeugung von Kontaktlöchern auf einer Metallisierungsstruktur - Google Patents

Verfahren zur Erzeugung von Kontaktlöchern auf einer Metallisierungsstruktur Download PDF

Info

Publication number
DE10140468B4
DE10140468B4 DE10140468A DE10140468A DE10140468B4 DE 10140468 B4 DE10140468 B4 DE 10140468B4 DE 10140468 A DE10140468 A DE 10140468A DE 10140468 A DE10140468 A DE 10140468A DE 10140468 B4 DE10140468 B4 DE 10140468B4
Authority
DE
Germany
Prior art keywords
etching
layer
dielectric layer
hard mask
contact holes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10140468A
Other languages
English (en)
Other versions
DE10140468A1 (de
Inventor
Falko Dr. Höhnsdorf
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Polaris Innovations Ltd
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10140468A priority Critical patent/DE10140468B4/de
Priority to US10/223,649 priority patent/US6750140B2/en
Publication of DE10140468A1 publication Critical patent/DE10140468A1/de
Application granted granted Critical
Publication of DE10140468B4 publication Critical patent/DE10140468B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

Verfahren zur Erzeugung von Kontaktlöchern (4) auf einer Metallisierungsstruktur (1) mit den Schritten:
– Bereitstellen einer Metallisierungsstruktur mit mindestens einer Leiterbahn (1), deren Oberfläche mit einem Abschnitt einer Hartmasken-Schicht (2) bedeckt ist, auf einer Substratoberfläche (5),
–Aufbringen einer dielektrischen Schicht (3), so daß zumindest die Oberfläche des einen Abschnitts der Hartmasken-Schicht von der dielektrischen Schicht (3) umgeben ist, wobei die dielektrische Schicht (3) Kohlenstoff enthält und ein anderes Material umfaßt als die Hartmasken-Schicht (2),
– Ätzen von Kontaktlöchern (4) durch die dielektrische Schicht (3) hindurch, während eines ersten Ätzschritts unter Verwendung eines Ätzgasgemisches, das C4F8 enthält und Sauerstoff mit einer ersten Konzentration enthält,
– Feststellen, daß die Hartmasken-Schicht (2) erreicht ist, und Beenden des ersten Ätzschritts, sobald die Hartmasken-Schicht (2) erreicht ist,
– nachfolgend Durchführen eines zweiten Ätzschritts unter Verwendung eines Ätzgasgemisches, das C4F8 enthält und Sauerstoff mit einer zweiten Konzentration enthält,
– selektives...

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zur Erzeugung von Kontaktlöchern auf einer Metallisierungsstruktur, das beispielsweise zur Herstellung von elektrischen Kontakten zwischen benachbarten Metallisierungsebenen vorteilhaft eingesetzt werden kann.
  • Bei der Herstellung von integrierten Schaltungen werden in der Regel die elektrischen Leitungen in mehreren Metallisierungsebenen untergebracht, wobei die Metallisierungsebenen durch ein dielektrisches Material ("inter layer dielectric", "ILD") voneinander isoliert werden. Zur Bereitstellung von elektrischen Kontakten zwischen den einzelnen Metallisierungsebenen werden Kontaktlöcher in dem dielektrischen Material geöffnet und mit einem elektrisch leitenden Material gefüllt.
  • Die US 6 207 554 B1 zeigt in den 3 und 4 ein Verfahren zur Erzeugung einer dielektrischen Schicht mit niedriger Dielektrizitätskonstante und nachfolgend zum Ätzen eines vollständig landenden Kontaktlochs auf die Leiterbahnen, welche mit Abschnitten einer ein- oder mehrschichtigen Hartmaske bedeckt sind. Das Verfahren zum Ätzen des Kontaktlochs verläuft zweistufig, wobei die angegebenen Ätzgasmischungen offenbar auch die jeweils andere Schicht ätzen. Aus 4b ist ersichtlich, daß die Kontaktlöcher über die Oberkante der Leiterbahnen hinausgehend geätzt worden sind. Es wird nicht festgestellt, ob die Hartmasken-Schicht erreicht ist, um den ersten Ätzschritt daraufhin zu beenden.
  • In der US 6 174 800 B1 wird ein zweistufiges Ätzverfahren beschrieben, bei dem während der ersten Ätzstufe das Kontaktloche durch die dielektrische Schicht geätzt wird und bei der zweiten Ätzstufe eine auf der Leiterbahn als Ätzstoppschicht aufgebrachte Abdeckschicht geätzt wird. Für die zweite Stufe wird Sputtern mit Argon, also kein selektives Ätzverfahren, angegeben. Das Erreichen der Ätzstoppschicht wird nicht festgestellt.
  • In der US 5 700 737 A wird ein zweistufiges Verfahren zum Ätzen eines Kontaktlochs angegeben. Dabei erfolgt die erste Ätzstufe selektiv zu der darunterliegenden Ätzstopp-Schicht, so daß die Ätzzeit nicht kritisch ist. Das Erreichen der Hartmaskenschicht wird nicht festgestellt.
  • In der US 4 943 539 wird ein Verfahren zum zweistufigen Ätzen von Kontaktlöchern beschrieben. Bei diesem Verfahren wird zusätzlich eine auch als Ätzstoppschicht dienende Opferschicht über den Leiterbahnen angeordnet, die selektiv zu den Leiterbahnen und isotrop geätzt wird, um die Landefläche der Kontaktlöcher zu vergrößern. Der zweite Ätzschritt erfolgt nicht selektiv zur dielektrischen Schicht, wie in den 3 und 4 gezeigt ist, da auch rückgesputtertes Material von der Kontaktlochinnnenfläche in der dielektrischen Schicht entfernt wird.
  • In der JP 08-023028 A wird ein isotropes Ätzen einer auf einer Leiterbahn aufgebrachten TiN-Schicht zum Vergrößern der Landefläche beschrieben. Es wird nicht festgestellt, daß die TiN-Schicht erreicht ist.
  • Bei einer zunehmenden Miniaturisierung der Strukturgrößen und der integrierten Schaltungen ergibt sich in der Regel das Problem, daß nachfolgende Metallisierungsebenen immer präziser zueinander ausgerichtet werden müssen. Bei der lithographischen Abbildung einer Ebene auf eine andere läßt sich jedoch eine bestimmte intrinsische Fehl-Ausrichtung nicht vermeiden. Daher müssen vom Design her bestimmte Toleranzen eingebaut werden, durch die sichergestellt wird, daß die Kontakte einer Kontaktlochebene sicher auf den jeweiligen Leiter bahnen der darunterliegenden Metallisierungsebene landen können.
  • Ein herkömmliches Verfahren zur Herstellung eines Kontaktlochs auf eine Metallisierungsstruktur ist beispielsweise in den 2A und 2B gezeigt.
  • In 2A bezeichnet Bezugszeichen 1 eine Leiterbahn einer Metallisierungsstruktur, Bezugszeichen 2 Reste der Hartmaske, die zur Strukturierung der Leiterbahn verwendet wurde, Bezugszeichen 3 das dielektrische Material zur Isolierung benachbarter Metallisierungsebenen und benachbarter Leiterbahnen, Bezugszeichen 4 ein Kontaktloch und Bezugszeichen 5 eine Substratoberfläche, beispielsweise einen prozessierten Halbleiter-Wafer mit Bauelement- und Metallisierungsebenen, die voneinander durch Isolationsschichten getrennt sind.
  • Wie in 2A gezeigt, landen die Kontaktlöcher 4 aufgrund der Fehlausrichtung der Ätzmaske zum Ätzen des Kontaktlochs nicht genau auf den Leiterbahnen, sondern es findet eine Versetzung statt. Nach heutigem Stand der Lithographie findet in der Regel eine Versetzung im Bereich von 40 nm und im ungünstigsten Fall eine Versetzung von mehr als 100 nm statt.
  • Wird, wie in 2B gezeigt, das Kontaktloch 4 mit einem elektrisch leitenden Material 6 gefüllt, so besteht die Gefahr von Kurzschlüssen zwischen benachbarten Leiterbahnen.
  • Dieser Nachteil wurde bislang dadurch minimiert, daß die erreichbare Überlappung zwischen zwei Lithographie-Ebenen empirisch ermittelt wurde und beim Layout von Schaltungsstrukturen in der Weise berücksichtigt wurde, daß ein entsprechender Metall-Überlapp bei einer Leiterbahn-Landefläche eines Kontakts eingehalten wurde. Bei einer vorgegebenen Größe des Kontaktlochs mußte bislang die Fläche der darunterliegenden Leiterbahn nach allen Seiten um einen bestimmten Wert größer als der landende Kontakt sein.
  • Dieser Lösungsansatz ist jedoch mit einer weiteren Miniaturisierung der Strukturgrößen nicht vereinbar, da durch ihn insbesondere ein minimaler Abstand zwischen benachbarten Leiterbahnen vorgegeben wird und das sogenannte Routing-Pitch größer wird. Genauer gesagt, muß, damit ein vorgegebener Abstand zwischen den Leiterbahn-Landeflächen nicht unterschritten wird, ein beträchtlicher Mindestabstand zwischen benachbarten Leiterbahnen eingehalten werden.
  • Die US 6 015 751 A bezieht sich auf das Problem nicht landender Kontaktlöcher. Eine mit einer zweiten dielektrischen Schicht bedeckte metallische Schicht wird zu Leiterbahnen strukturiert und mit einer konform abgeschiedenen dritten dielektrischen Schicht bedeckt. Anschließend wird eine vierte dielektrische Schicht aufgebracht. Das Ätzen des Kontaktlochs erfolgt dreistufig durch jede einzelne der dielektrischen Schichten, wobei jede der dielektrischen Schichten selektiv zu den angrenzenden geätzt wird. Dieses Verfahren ist dahingehend nachteilig, daß zusätzlich die konform abgeschiedene dritte dielektrische Schicht erforderlich ist, um zu vermeiden, daß das Kontaktloch auf der ersten dielektrischen Schicht landet oder daß das Kontaktloch benachbarte Leiterbahnen berührt.
  • Auch in der US 5 451 543 wird das Problem nicht landender Kontakte angesprochen. Bei dieser Druckschrift ist eine konforme oder nicht-konforme Ätzstopp-Schicht vorgesehen, die wie vorstehend erwähnt nachteilig ist. Auch in dieser Druckschrift findet sich kein Hinweis auf einen Schritt zum Erkennen, daß die Hartmasken-Schicht erreicht ist, und Beenden der ersten Ätzstufe.
  • Das Dokument US 5 935 868 beschreibt ebenfalls ein Verfahren zum Ätzen von nicht vollständig auf den Leiterbahnen landenden Kontaktlöchern.
  • Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein verbessertes Verfahren zur Erzeugung von Kontaktlöchern auf eine Metallisierungsstruktur anzugeben.
    •
  • Gemäß der vorliegenden Erfindung wird die Aufgabe durch ein Verfahren zur Erzeugung von Kontaktlöchern auf eine Metallisierungsstruktur mit den Schritten:
    • – Bereitstellen einer Metallisierungsstruktur mit mindestens einer Leiterbahn, deren Oberfläche mit einem Abschnitt einer Hartmasken-Schicht bedeckt ist, auf einer Substratoberfläche,
    • – Aufbringen einer dielektrischen Schicht, so daß zumindest die Oberfläche des einen Abschnitts der Hartmasken-Schicht von der dielektrischen Schicht umgeben ist, wobei die dielektrische Schicht Kohlenstoff enthält und ein anderes Material umfaßt als die Hartmasken-Schicht,
    • – Ätzen von Kontaktlöchern durch die dielektrische Schicht hindurch, während eines ersten Ätzschritts unter Verwendung eines Ätzgasgemisches, das C4F8 enthält und Sauerstoff mit einer ersten Konzentration enthält,
    • – Feststellen, daß die Hartmasken-Schicht erreicht ist, und Beenden des ersten Ätzschritts, sobald die Hartmasken-Schicht erreicht ist,
    • – nachfolgend Durchführen eines zweiten Ätzschritts unter Verwendung eines Ätzgasgemisches, das C4F8 enthält und Sauerstoff mit einer zweiten Konzentration enthält,
    • – selektives Ätzen der Hartmasken-Schicht in Bezug auf die dielektrische Schicht,
    • – wobei die zweite Konzentration von Sauerstoff so gewählt wird, daß die Selektivität des Ätzens der Hartmasken-Schicht in Bezug auf die dielektrische Schicht erhöht wird. Der schematische Ablauf des erfindungsgemäßen Verfahrens ist in den 1A bis 1D veranschaulicht.
  • In 1A bezeichnet Bezugszeichen 5 eine Substratoberfläche, beispielsweise einen prozessierten Halbleiter-Wafer mit üblicherweise verwendeten Bauelement- und Metallisierungsebenen. Es ist aber offensichtlich, daß die Substratoberfläche auch die Oberfläche eines beliebigen Substrats, beispielsweise eines Glas- oder sonstigen Isolatorsubstrats oder eines elektrisch leitenden Substrats mit aufgebrachter Isolierschicht sein kann.
  • In 1A sind die Leiterbahnen 1 mit dem Hartmaskenmaterial 2 auf der Oberfläche der Leiterbahnen 1 auf der Substratoberfläche 5 gezeigt, wobei die Leiterbahnen in der Regel von den darunterliegenden Schichten durch eine Isolationsschicht elektrisch isoliert sind. Unterhalb bestimmter Strukturgrößen erfolgt die Strukturierung der Metallbahnen unter Verwendung einer Hartmaske, die beispielsweise aus Siliziumdioxid bestehen kann. Eine Hartmasken-Schicht ist aus einem Material aufgebaut, das selektiv zu der für die Metallisierung verwendeten Metallschicht geätzt werden kann und das kein Photoresist-Material ist, also keine photoaktive Komponente aufweist und vorzugsweise anorganisch ist. Das Hartmasken-Material kann dabei dielektrisch sein, es kann aber auch leitend sein, beispielsweise kann auch TiN als Hartmasken-Material verwendet werden.
  • Je nach Ausgangsdicke der Maske und verwendetem Ätzprozeß bleibt nach der Metallstrukturierung ein Rest dieser Hartmaske als "Abdeckung" der Leiterbahnen übrig und wird bei Abscheidung der nachfolgenden dielektrischen Schicht in diese integriert. Eine Abdeckung der Leiterbahnen kann gemäß der vorliegenden Erfindung jedoch auch durch alternative Verfahren erfolgen.
  • Darauf folgend wird, wie in 1B gezeigt, eine dielektrische Schicht 3 auf der Metallisierungsstruktur 1 mit der Hartmasken-Schicht 2 aufgebracht, wobei die dielektrische Schicht 3 aus einem anderen Material als die Hartmasken-Schicht 2 besteht, so daß die Oberflächen der Abschnitte der Hartmasken-Schicht 2 vollständig von der dielektrischen Schicht 3 bedeckt werden.
  • Anschließend wird ein zweistufiges Verfahren zum Ätzen der Kontaktlöcher 4 durchgeführt. Zunächst werden die Kontaktlöcher 4 in dem dielektrischen Material 3 geätzt, wobei dieser Schritt beendet wird, sobald die Hartmasken-Schicht 2 erreicht ist. Dies kann beispielsweise durch eine Zeitsteuerung oder durch eine automatische Endpunkterkennung erfolgen. Sodann wird die Hartmasken-Schicht 2 selektiv in Bezug auf die dielektrische Schicht 3 geätzt. Das heißt, es wird ein Ätzverfahren angewendet, das nur die Hartmasken-Schicht 2, nicht aber die dielektrische Schicht 3 ätzt. Dadurch wird ein Ausbrechen des Kontaktlochs in Richtung der benachbarten Leiterbahn wie in 2A dargestellt, vermieden, und es ergibt sich der in 1C dargestellte Verlauf des Kontaktlochs. Dadurch, daß die zweite Stufe des Ätzverfahrens vorzugsweise teilweise isotrop erfolgt, wird zudem der Querschnitt des Kontaktlochs im Vergleich zu dem Querschnitt nach Beendigung der ersten Stufe vergrößert, so daß der elektrische Widerstand des fertiggestellten Kontakts niedrig bleibt.
  • Gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung erfolgt die zweite Stufe des Ätzverfahrens teilweise isotrop, das heißt, nicht mit exakt gleicher Ätzrate in allen Raumrichtungen, sondern mit einer größeren Ätzrate in einer Richtung senkrecht zur Substratoberfläche als in einer Richtung parallel zur Substratoberfläche, wobei die relative Ätzrate in Richtung parallel zur Substratoberfläche größer als bei der ersten Stufe des Ätzverfahrens ist. Als Folge vergrößert sich der Querschnitt der Kontaktlöcher in Richtung der Substratoberfläche.
  • Wie in 1D gezeigt ist, wird nachfolgend das Kontaktloch mit einem elektrisch leitenden Material 6, insbesondere Metall, gefüllt. Es ist deutlich zu sehen, daß aufgrund des zweistufigen Ätzverfahrens, bei dem während des zweiten Ätzschritts selektiv geätzt wird, die Gefahr von Kurzschlüssen drastisch verringert ist.
  • Das der vorliegenden Erfindung zugrunde liegende Konzept kann in vielen Verfahrensvarianten verwirklicht werden. Wichtig ist dabei, daß direkt auf den Leiterbahnen Abschnitte eines Hartmasken-Materials angeordnet sind, das von dem dielektrischen Material, welches zumindest die Oberflächen des Hart maskenmaterials vollständig bedeckt, verschieden ist, so daß das zweistufige Ätzverfahren wie vorstehend erläutert durchgeführt werden kann.
  • Beispielsweise können die Leiterbahnen durch ein Verfahren strukturiert werden, nach dem eine Metallschicht ganzflächig aufgebracht wird, anschließend ein Hartmaskenmaterial 2 aufgebracht und photolithographisch strukturiert wird und schließlich die Metallschicht beispielsweise durch ein reaktives Ionenätzverfahren geätzt wird, so daß sich der in 1A gezeigte Aufbau ergibt. Nach Aufbringen der dielekrischen Schicht ergibt sich ebenfalls die in 1B gezeigte Schichtstruktur.
  • Gemäß der vorliegenden Erfindung kann die dielektrische Schicht aus einem sogenannten low-k Material aufgebaut sein, das heißt aus einem Material mit einer niedrigen Dielektrizitätskonstante, beispielsweise niedriger als 4. Beispiele für derartige Materialien umfassen mit Kohlenstoff dotiertes Siliziumoxid (SICOH), das beispielsweise durch ein CVD-Verfahren abgeschieden wird, mit Halogenen wie beispielsweise Fluor dotiertes Siliziumoxid, Spin-on Polymerfilme und weitere, die allgemein bekannt sind.
  • Die Verwendung derartiger Materialien mit niedriger Dielektrizitätskonstante ist insbesondere dahingehend vorteilhaft, daß man damit die gegenseitige kapazitive Kopplung der Leiterbahnen minimieren kann.
  • Als Hartmasken-Schicht kommen insbesondere dielektrische Materialien wie beispielsweise SiO2, Si3N4, SiON und weitere in Betracht. Es können aber auch leitende Schichten wie beispielsweise TiN verwendet werden.
  • Es ist jedoch offensichtlich, daß die vorliegende Erfindung mit einer beliebigen Kombination aus Hartmasken- und dielektrischer Schicht ausgeführt werden kann, solange die Hartmas ken- und dielektrische Schicht voneinander verschieden sind und die Hartmasken-Schicht selektiv in Bezug auf die dielektrische Schicht geätzt werden kann.
  • Insgesamt werden durch das erfindungsgemäße Verfahren die folgenden Vorteile bereitgestellt:
    • – Dadurch, daß während des zweiten Ätzschritts die Hartmasken-Schicht selektiv zur dielektrischen Schicht geätzt wird, wird ein Ausbrechen des Kontaktlochs in die dielektrische Schicht verhindert; Kurzschlüsse zwischen benachbarten Leiterbahnen oder Kontaktlöchern werden vermieden.
    • – Als Folge können Leiterbahnen dichter angeordnet werden, ohne die Leistungsfähigkeit und Zuverlässigkeit zu beeinträchtigen.
    • – Wenn der zweite Ätzschritt teilweise isotrop erfolgt, ist es möglich, einen Kontaktlochdurchmesser am Boden des Kontaktlochs zu erreichen, der ungefähr dem ursprünglich lithographisch definierten entspricht. Somit wird die Fehlausrichtung der Lithographiemaske ausgeglichen. Des weiteren ist die Kontaktfläche zwischen Kontaktloch und Leiterbahn gegenüber nichtlandenden Kontakten, bei denen ein horizontaler Anteil des Kontaktlochs nicht auf einer Leiterbahn landet, vergrößert, wodurch der Anschlußwiderstand verringert wird und die Keimbildung beim Aufbringen des elektrisch leitenden Verbindungsmaterials erleichtert wird.
    • – Die Fehlausrichtung der Lithographiemaske wird aber im wesentlichen auch kompensiert, wenn der zweite Ätzschritt nicht isotrop erfolgt, da in diesem Fall eine fehlerfreie Kontaktierung der Leiterbahnen erfolgt.
    • – Entsprechend ist es möglich, die Anforderungen hinsichtlich des Overlays zu entspannen, wodurch weniger Nacharbeitung der Lithographie erforderlich ist und letztendlich die Herstellungskosten gesenkt werden.
    • – Des weiteren können die Abstände der Leiterbahnen zueinander verringert werden, ohne daß Kurzschlüsse zu befürchten sind.
  • Die vorliegende Erfindung wird im folgenden unter Bezugnahme auf die begleitenden Zeichnungen näher erläutert werden.
  • 1A bis 1D veranschaulichen schematisch die Schritte des erfindungsgemäßen Verfahrens zur Erzeugung von Kontaktlöchern;
  • 2A und 2B veranschaulichen schematisch die Schritte des herkömmlichen Verfahrens zur Erzeugung von Kontaktlöchern; und
  • 3A bis 3D veranschaulichen schematisch ein Ausführungsbeispiel der vorliegenden Erfindung.
  • Auf einer Substratoberfläche 5 wird zunächst eine Metallisierungsstruktur aus einer Aluminium-Kupfer-Legierung gebildet, indem zunächst durch bekannte Verfahren eine AlCu-Schicht mit einem geringfügigen Kupferzusatz von ca. 0,5 % ganzflächig abgeschieden wird. Sodann wird als Hartmaskenmaterial eine SiO2-Schicht ganzflächig abgeschieden. Nach Aufbringen einer Photoresistschicht wird diese photolithographisch unter Verwendung einer Maske strukturiert, sodann wird nach bekannten Verfahren zunächst die Hartmaskenschicht 2 anhand der sich ergebenden Lackmaske geätzt, anschließend die Photoresistschicht wieder entfernt, und anschließend ein reaktives Ionenätzverfahren zum Ätzen der AlCu-Schicht an den freiliegenden Bereichen sowie eine Passivierungsbehandlung der erzeugten Leiterbahnen durchgeführt, so daß sich schließlich der in 1A gezeigte Aufbau ergibt. Dabei verbleibt eine Schichtdicke des Hartmaskenmaterials von circa 100 bis 150 nm (Nanometer).
  • Darauf folgend wird das erfindungsgemäße Verfahren zur Erzeugung von Kontaktlöchern auf die soeben erzeugte Metallisierungsstruktur duchgeführt. Zunächst wird durch ein CVD-Verfahren als dielektrische Schicht 3 zur Isolierung benachbarter Metallisierungsebenen mit Kohlenstoff dotiertes SiO2 abgeschieden, welches aufgrund seiner niedrigen Dielektrizitätskonstante ein sogenanntes low-k-Dielektrikum ist. Die Verwendung von diesem Dielektrikum ist besonders vorteilhaft, da es leicht zu integrieren ist und hohe Gapfill-Eigenschaften aufweist. Die dielektrische Schicht 3 wird so aufgebracht, daß die Zwischenräume zwischen benachbarten Leiterbahnen vollständig aufgefüllt werden und schließlich die Leiterbahnen mit den Resten des Hartmaskenmaterials 2 mit der dielektrischen Schicht 3 bedeckt sind, so daß benachbarte Metallisierungsebenen voneinander elektrisch isoliert sind, wie in 3A gezeigt ist.
  • Typischerweise wird nun mittels chemisch-mechanischem Polieren (CMP) die sich ergebende Oberfläche poliert, um Topographie-Unterschiede auszugleichen und die Oberfläche der dielektrischen Schicht 3 einzuebnen.
  • Anschließend wird zur Definition der Kontaktlöcher zunächst ein Photoresistmaterial 7 ganzflächig aufgebracht, das darauffolgend unter Verwendung einer Maske photolithographisch strukturiert wird, wie in 3B gezeigt ist. Dabei ist eine Fehlausrichtung der Maske im allgemeinen nicht zu vermeiden, so daß die in dem Photoresistmaterial 7 erzeugten Kontaktlöcher gegenüber den Leiterbahnen lateral auch leicht verschoben sein können. Die Fehlausrichtung beträgt dabei typischerweise etwa 30 bis 80 nm. Sodann wird der Schritt zum Ätzen von Kontaktlöchern 4 durch die dielektrische Schicht 3 durchgeführt, wie in 3C gezeigt ist. Dieser Schritt wird beendet, sobald das Hartmaskenmaterial erreicht ist; es wird aber nicht notwendigerweise selektiv zu dem Hartmaskenmaterial geätzt. Üblicherweise wird durch ein Trockenätzverfahren, beispielsweise mit C4F8 in einem Ar/O2/C4F8/N2-Plasma, entweder mit automatischer Endpunkterkennung oder auch nach voreingestellter Ätzzeit geätzt. Bei Verwendung dieser Ätzgasmischung kann die Selektivität der Ätzung über den Sauerstoffgehalt der Ätzprodukte eingestellt werden. Je größer der Sauerstoffgehalt desto größer die Ätzrate für das C-dotierte SiO2.
  • Das Ätzverfahren kann dabei isotrop oder anisotrop erfolgen, wobei ein anisotropes Ätzverfahren, bei dem sich im wesentlichen senkrecht verlaufende Kontaktlochwände oder aber ein sich geringfügig verjüngender Kontaktlochdurchmesser mit einer Differenz der Durchmesser zwicken oberem und unterem Durchmesser von ungefähr 30 nm ergeben, bevorzugt ist. Typischerweise beträgt der Kontaktlochdurchmesser am Boden je nach Metallisierungsebene und Technologiegeneration etwa 150 bis 300 nm.
  • Sodann wird ein Ätzverfahren, das die Hartmaskenschicht 2 selektiv in Bezug auf die dielektrische Schicht 3 ätzt, durchgeführt, wie in 3D gezeigt ist. Beispielsweise kann SiO2 als Hartmaskenmaterial unter Verwendung des vorstehenden verwendeten Ätzgasgemisches von C4F8 in einem Ar/O2/C4F8/N2-Plasma selektiv in Bezug auf Kohlenstoff-dotiertes SiO2 geätzt werden. Die Selektivität der Ätzung beträgt dabei beispielsweise 4:1, d.h. auf Blankscheiben wurde eine Ätzrate von SiO2 von ungefähr 360 nm/min gemessen, während die Ätzrate von Kohlenstoff-dotiertem SiO2 ungefähr 80 nm/min beträgt. Die Selektivität der Ätzung kann dabei über den O2-Gehalt im Ätzgas gesteuert werden und ist für einen O2-Anteil von 0 am größten.
  • Zur selektiven Ätzung können jedoch auch andere fluorhaltige Ätzgase verwendet werden.
  • Dieser selektive Ätzschritt erfolgt vorzugsweise teilweise isotrop, damit die Landefläche auf den Leiterbahnen vergrößert wird, wodurch der Kontaktwiderstand verringert wird und je nach verwendetem elektrisch leitendem Verbindungsmaterial die Keimbildung erleichtert wird. Nach vollständigem Ätzen der Kontaktlöcher wird die verbleibende Photoresistmaske 7 von der Oberfläche entfernt.
  • Die Kontaktierung wird dadurch beendet, daß ein elektrisch leitendes Material, beispielsweise Wolfram, nach bekannten Verfahren in die geätzten Kontaktlöcher eingefüllt wird. Dazu wird zunächst durch Sputtern ein Ti/TiN-Liner als Haftvermittler abgeschieden. Anschließend wird Wolfram durch ein CVD-Verfahren abgeschieden, und das überschüssige Kontaktlochmaterial aus Wolfram und Ti/TiN wird abpoliert, so daß nur in den Kontaktlöchern leitendes Material verbleibt.

Claims (8)

  1. Verfahren zur Erzeugung von Kontaktlöchern (4) auf einer Metallisierungsstruktur (1) mit den Schritten: – Bereitstellen einer Metallisierungsstruktur mit mindestens einer Leiterbahn (1), deren Oberfläche mit einem Abschnitt einer Hartmasken-Schicht (2) bedeckt ist, auf einer Substratoberfläche (5), –Aufbringen einer dielektrischen Schicht (3), so daß zumindest die Oberfläche des einen Abschnitts der Hartmasken-Schicht von der dielektrischen Schicht (3) umgeben ist, wobei die dielektrische Schicht (3) Kohlenstoff enthält und ein anderes Material umfaßt als die Hartmasken-Schicht (2), – Ätzen von Kontaktlöchern (4) durch die dielektrische Schicht (3) hindurch, während eines ersten Ätzschritts unter Verwendung eines Ätzgasgemisches, das C4F8 enthält und Sauerstoff mit einer ersten Konzentration enthält, – Feststellen, daß die Hartmasken-Schicht (2) erreicht ist, und Beenden des ersten Ätzschritts, sobald die Hartmasken-Schicht (2) erreicht ist, – nachfolgend Durchführen eines zweiten Ätzschritts unter Verwendung eines Ätzgasgemisches, das C4F8 enthält und Sauerstoff mit einer zweiten Konzentration enthält, – selektives Ätzen der Hartmasken-Schicht (2) in Bezug auf die dielektrische Schicht (3), – wobei die zweite Konzentration von Sauerstoff so gewählt wird, daß die Selektivität des Ätzens der Hartmasken-Schicht (2) in Bezug auf die dielektrische Schicht (3) erhöht wird.
  2. Verfahren nach Anspruch 1, bei dem der Schritt zum Bereitstellen der Metallisierungsstruktur die Schritte umfaßt: – ganzflächiges Aufbringen einer Metallschicht; – ganzflächiges Aufbringen der Hartmasken-Schicht (2); – Strukturieren der Hartmasken-Schicht (2), so daß die mindestens eine zu bildende Leiterbahn (1) von der Hartmasken-Schicht (2) abgedeckt ist; und – Ätzen der Metallschicht.
  3. Verfahren nach Anspruch 1 oder 2, bei dem die dielektrische Schicht (3) ein Material mit einer Dielektrizitätskonstanten kleiner als 4 umfaßt.
  4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem der Schritt zum Ätzen von Kontaktlöchern (4) durch die dielektrische Schicht (3) anisotrop erfolgt.
  5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem der Schritt zum selektiven Ätzen der Hartmasken-Schicht (2) teilweise isotrop erfolgt.
  6. Verfahren nach einem der Ansprüche 1 bis 5, bei dem die dielektrische Schicht (3) mit Kohlenstoff dotiertes Siliziumoxid oder mit einem Halogen dotiertes Siliziumoxid oder einen Polymerfilm umfaßt.
  7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem der Schritt des Ätzens von Kontaktlöchern (4) durch die dielektrische Schicht (3) in Abhängigkeit von einer Bestimmung des Sauerstoffgehalts in den Ätzprodukten beendet wird.
  8. Verfahren nach einem der Ansprüche 1 bis 7, bei dem im Anschluß an das selektive Ätzen der Hartmasken-Schicht (2) elektrisch leitendes Material (6) abgeschieden wird.
DE10140468A 2001-08-17 2001-08-17 Verfahren zur Erzeugung von Kontaktlöchern auf einer Metallisierungsstruktur Expired - Fee Related DE10140468B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE10140468A DE10140468B4 (de) 2001-08-17 2001-08-17 Verfahren zur Erzeugung von Kontaktlöchern auf einer Metallisierungsstruktur
US10/223,649 US6750140B2 (en) 2001-08-17 2002-08-19 Process for producing contact holes on a metallization structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10140468A DE10140468B4 (de) 2001-08-17 2001-08-17 Verfahren zur Erzeugung von Kontaktlöchern auf einer Metallisierungsstruktur

Publications (2)

Publication Number Publication Date
DE10140468A1 DE10140468A1 (de) 2003-03-13
DE10140468B4 true DE10140468B4 (de) 2006-01-05

Family

ID=7695812

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10140468A Expired - Fee Related DE10140468B4 (de) 2001-08-17 2001-08-17 Verfahren zur Erzeugung von Kontaktlöchern auf einer Metallisierungsstruktur

Country Status (2)

Country Link
US (1) US6750140B2 (de)
DE (1) DE10140468B4 (de)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100571673B1 (ko) * 2003-08-22 2006-04-17 동부아남반도체 주식회사 반도체 소자의 비아 홀 형성 방법
DE102004029519A1 (de) * 2004-06-18 2006-01-12 Infineon Technologies Ag Verfahren zum Herstellen einer Schicht-Anordnung
US7208363B2 (en) * 2005-05-05 2007-04-24 Systems On Silicon Manufacturing Co. Pte. Ltd. Fabrication of local interconnect lines
US8530304B2 (en) * 2011-06-14 2013-09-10 Semiconductor Components Industries, Llc Process of forming an electronic device including a gate electrode and a gate tap
JP5923334B2 (ja) * 2012-02-22 2016-05-24 ルネサスエレクトロニクス株式会社 半導体装置
US9153483B2 (en) 2013-10-30 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4943539A (en) * 1989-05-09 1990-07-24 Motorola, Inc. Process for making a multilayer metallization structure
US5451543A (en) * 1994-04-25 1995-09-19 Motorola, Inc. Straight sidewall profile contact opening to underlying interconnect and method for making the same
JPH0823028A (ja) * 1994-07-05 1996-01-23 Oki Electric Ind Co Ltd 多層配線を有する半導体素子及びその製造方法
US5700737A (en) * 1996-02-26 1997-12-23 Taiwan Semiconductor Manufactured Company Ltd. PECVD silicon nitride for etch stop mask and ozone TEOS pattern sensitivity elimination
US5935868A (en) * 1997-03-31 1999-08-10 Intel Corporation Interconnect structure and method to achieve unlanded vias for low dielectric constant materials
US6015751A (en) * 1998-04-06 2000-01-18 Taiwan Semiconductor Manufacturing Company Self-aligned connection to underlayer metal lines through unlanded via holes
US6174800B1 (en) * 1998-09-08 2001-01-16 Taiwan Semiconductor Manufacturing Company Via formation in a poly(arylene ether) inter metal dielectric layer
US6207554B1 (en) * 1999-07-12 2001-03-27 Chartered Semiconductor Manufacturing Ltd. Gap filling process in integrated circuits using low dielectric constant materials

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6162722A (en) * 1999-05-17 2000-12-19 United Microelectronics Corp. Unlanded via process

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4943539A (en) * 1989-05-09 1990-07-24 Motorola, Inc. Process for making a multilayer metallization structure
US5451543A (en) * 1994-04-25 1995-09-19 Motorola, Inc. Straight sidewall profile contact opening to underlying interconnect and method for making the same
JPH0823028A (ja) * 1994-07-05 1996-01-23 Oki Electric Ind Co Ltd 多層配線を有する半導体素子及びその製造方法
US5700737A (en) * 1996-02-26 1997-12-23 Taiwan Semiconductor Manufactured Company Ltd. PECVD silicon nitride for etch stop mask and ozone TEOS pattern sensitivity elimination
US5935868A (en) * 1997-03-31 1999-08-10 Intel Corporation Interconnect structure and method to achieve unlanded vias for low dielectric constant materials
US6015751A (en) * 1998-04-06 2000-01-18 Taiwan Semiconductor Manufacturing Company Self-aligned connection to underlayer metal lines through unlanded via holes
US6174800B1 (en) * 1998-09-08 2001-01-16 Taiwan Semiconductor Manufacturing Company Via formation in a poly(arylene ether) inter metal dielectric layer
US6207554B1 (en) * 1999-07-12 2001-03-27 Chartered Semiconductor Manufacturing Ltd. Gap filling process in integrated circuits using low dielectric constant materials

Also Published As

Publication number Publication date
DE10140468A1 (de) 2003-03-13
US6750140B2 (en) 2004-06-15
US20030036227A1 (en) 2003-02-20

Similar Documents

Publication Publication Date Title
DE69527484T2 (de) Herstellungsverfahren für eine leitungsstruktur für integrierte schaltungen
DE102008059650B4 (de) Verfahren zur Herstellung einer Mikrostruktur mit einer Metallisierungsstruktur mit selbstjustierten Luftspalten zwischen dichtliegenden Metallleitungen
DE69625975T2 (de) Halbleiteranordnung mit in selbstjustierter Weise gebildeter Leiternut und Kontaktloch und deren Herstellungsverfahren
DE69025300T2 (de) Integrierte Schaltung mit einer planarisierten dielektrischen Schicht
DE3876655T2 (de) Verbindungssystem hoher geschwindigkeit mit feuerfesten kontakten vom "non-dogbone-typ" und ein aktiver elektromigrationsunterdrueckender mechanismus.
DE69531244T2 (de) Vereinfachter doppel-damaszenen prozess für die herstellung einer mehrlagen-metallisierung und einer verbindungsstruktur
DE68918773T2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit mindestens einer kleine Kontaktlöcher enthaltenden Leiterbahn.
DE102012207116B4 (de) Mehrschichtverbindungsstrukturen und Verfahren für integrierte Schaltungen
DE69031357T2 (de) Halbleiteranordnung mit Mehrschichtleiter
DE68923305T2 (de) Elektrische Leitungen für elektronische Bauelemente.
DE19834917A1 (de) Verfahren zum Bilden von selbstausrichtenden Durchgängen in integrierten Schaltungen mit mehreren Metallebenen
DE102009006798B4 (de) Verfahren zur Herstellung eines Metallisierungssystems eines Halbleiterbauelements unter Anwendung einer Hartmaske zum Definieren der Größe der Kontaktdurchführung
DE102008026134A1 (de) Mikrostrukturbauelement mit einer Metallisierungsstruktur mit selbstjustierten Luftspalten zwischen dichtliegenden Metallleitungen
DE10256346A1 (de) Halbleiterbauelement mit MIM-Kondensator und Herstellungsverfahren
DE102005046975A1 (de) Technik zur Herstellung einer kupferbasierten Metallisierungsschicht mit einer leitenden Deckschicht
DE102010002454A1 (de) Metallisierungssystem eines Halbleiterbauelements mit verrundeten Verbindungen, die durch Hartmaskenverrundung hergestellt sind
DE4139462C2 (de) Verfahren zur Verbindung von Schichten in einer Halbleitervorrichtung
DE102010064289A1 (de) Größenreduzierung von Kontaktelementen und Kontaktdurchführungen in einem Halbleiterbauelement durch Einbau eines zusätzlichen Abschrägungsmaterials
DE102005057076A1 (de) Technik zum Verbessern der Haftung von Metallisierungsschichten durch Vorsehen von Platzhalterkontaktdurchführungen
DE19531602C2 (de) Verbindungsstruktur einer Halbleitereinrichtung und ihr Herstellungsverfahren
DE102004028026B4 (de) Zweischichtige Metallhartmasken zur Verwendung in Dual-Damascene-Ätzschemata und Verfahren zur Bereitstellung der Metallhartmasken
DE102005020132B4 (de) Technik zur Herstellung selbstjustierter Durchführungen in einer Metallisierungsschicht
DE102004001853B3 (de) Verfahren zum Herstellen von Kontaktierungsanschlüssen
EP0373258B1 (de) Verfahren zur selbstjustierten Herstellung von Kontakten zwischen in übereinander angeordneten Verdrahtungsebenen einer integrierten Schaltung enthaltenen Leiterbahnen
DE102005020060B4 (de) Verfahren zum Strukturieren eines Dielektrikums mit kleinem ε unter Anwendung einer Hartmaske

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

R081 Change of applicant/patentee

Owner name: INFINEON TECHNOLOGIES AG, DE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

R081 Change of applicant/patentee

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee