JP2000174212A - 半導体積層コンデンサとその製造方法 - Google Patents
半導体積層コンデンサとその製造方法Info
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- JP2000174212A JP2000174212A JP10350132A JP35013298A JP2000174212A JP 2000174212 A JP2000174212 A JP 2000174212A JP 10350132 A JP10350132 A JP 10350132A JP 35013298 A JP35013298 A JP 35013298A JP 2000174212 A JP2000174212 A JP 2000174212A
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Abstract
(57)【要約】
【課題】 比較的容易な製造方法で、層の数が増えても
製造工程がほとんど変化しない半導体積層コンデンサの
製造方法を提供する。 【解決手段】 積層コンデンサの構造と製造方法であっ
て、二組の選択エッチング特性を利用して積層構造を形
成することを特徴とする半導体積層コンデンサとその製
造方法。
製造工程がほとんど変化しない半導体積層コンデンサの
製造方法を提供する。 【解決手段】 積層コンデンサの構造と製造方法であっ
て、二組の選択エッチング特性を利用して積層構造を形
成することを特徴とする半導体積層コンデンサとその製
造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、２組の選択エッチ
ング特性を利用して積層構造を形成することを特徴とす
る半導体積層コンデンサとその製造方法に関する。
ング特性を利用して積層構造を形成することを特徴とす
る半導体積層コンデンサとその製造方法に関する。
【０００２】
【従来の技術】半導体製造技術は、 製造コストの競争力
を保つため、 漸次高集積及び大容量化の趨勢にある。 半
導体チップ上にコンデンサを形成する半導体コンデンサ
として、従来図６に示すような構造のコンデンサが使わ
れている。 そして、従来そのキャパシタ構成誘電体層
（絶縁層）１０２としてＳｉＮ膜が主に使われていた。
さらに大きな容量が必要な場合はチタン酸ストロンチウ
ム（ＳｒＴｉＯ3）等がキャパシタ誘電体層として使わ
れていた。 これらの従来のコンデンサはキャパシタ誘電
体層をスパッタやＣＶＤ技術を用いて形成しているの
で、 容量値のコントロール性が悪かった（±２０％程度
はばらつく）。これに対してエピ成長させた構造を用い
て半導体コンデンサを形成する方法がある（図７）。こ
のコンデンサはエピ層をキャパシタ誘電体層（図７の２
０３）に利用しているため容量コントロールは良いが電
極コンタクトを水平面でとっている（図７の２０６）の
で大きな容量を得ようとすると電極パターンの面積が大
きくなるという欠点があった。また、高ドープ半導体層
と低ドープ半導体層を交互に積層し、そのうちの低ドー
プ半導体層を選択エッチングして、そこにキャパシタ絶
縁膜と高ドープ多結晶シリコンを形成してコンデンサを
形成する方法が知られている（特公平７−１１４２６１
号公報）。この方法は次記の欠点を有している。水平に
形成した２次トレンチに均一なキャパシタ絶縁膜を形成
することが困難であり、容量値のコントロールができな
いこと同様に水平トレンチに多結晶シリコンを充填する
ことが困難であることまた、ＤＲＡＭのメモリセル用に
多数形成される積層型キャパシタであって、フィン翼部
分が隣接のものと互いに行き違った構造をもつフィン形
ストレージ電極を有するキャパシタの製造方法であっ
て、 隣り合ったメモリセルの第一、第二ソース領域、ワ
ードライン、及びビットラインを形成した半導体基板上
に層間絶縁膜及び窒化膜を順次積層する第一工程と、前
記窒化膜の上面に第一酸化膜を形成してその上に第一ポ
リシリコン層を形成し、 そして第一ソース領域の上方に
ある第一ポリシリコン層を選択的に食刻する第二工程
と、 第一ポリシリコン層及び第一酸化膜の露出表面の上
に第二酸化膜を形成してその上に第二ポリシリコン層を
形成し、 そして第二ソース領域の上方にある第二ポリシ
リコン層を選択的に食刻する第三工程と、 第二ポリシリ
コン層及び第二酸化膜の露出表面の上に第三酸化膜を形
成し、そしてその上に第一フォトレジストパタンを形成
して第二ソース領域の上方にある第三酸化膜、第二酸化
膜、 第一ポリシリコン層、及び第一酸化膜を食刻して前
記窒化膜の表面を露出させる第一開口を形成する第四工
程と、第一フォトレジストパタンを残したままで酸化物
食刻溶液への沈潜を所定時間行って第一開口側壁をなす
第一、 第二、第三酸化膜の側面部を食刻し、第一ポリシ
リコン層の一端部を第一開口内へ突出させる第五工程
と、 第一フォトレジストパタンを食刻用マスクとして第
一開口により露出した前記窒化膜及び前記層間絶縁膜を
食刻し、第二ソース領域の表面を露出させる第一接触開
口を形成してから第一フォトレジストパタンを除去する
第六工程と、 第一開口及び第一接触開口の内面そして第
三酸化膜の上面に第三ポリシリコン層を形成してから第
一ソース領域の上方にある第三ポリシリコン層を選択的
に食刻し、第一、 第三ポリシリコン層からなり第二ソー
ス領域に接続する第一のストレージ電極を形成する第七
工程と、 第三ポリシリコン層及び第三酸化膜の露出表面
の上に第四酸化膜を形成し、 そして第二フォトレジスト
パタンを形成して第一ソース領域の上方にある第四酸化
膜、第三酸化膜、第二ポリシリコン層、第二酸化膜、及
び第一酸化膜を食刻して前記窒化膜の表面を露出させる
第二開口を形成する第八工程と、 第二フォトレジストパ
タンを残したままで酸化物食刻溶液への沈潜を所定時間
行って第二開口側壁をなす第一、 第二、第三、第四酸化
膜の側面部を食刻し、第二ポリシリコン層の一端部を第
二開口内へ突出させる第九工程と、 第二フォトレジスト
パタンを食刻用マスクとして第二開口により露出した前
記窒化膜及び前記層間絶縁膜を食刻し、第一ソース領域
の表面を露出させる第二接触開口を形成してから第二フ
ォトレジストパタンを除去する第十工程と、 第二開口及
び第二接触開口の内面そして第四酸化膜の上面に第四ポ
リシリコン層を形成してから第二ソース領域の上方にあ
る第四ポリシリコン層を選択的に食刻し、第二、 第四ポ
リシリコン層からなり第一ソース領域に接続して第一の
ストレージ電極に隣接する第二のストレージ電極を形成
する第十一工程と、を含むキャパシタ製造法方が知られ
ている（特公平８−３１５７１号公報）。この方法は積
層構造を順次積み上げていく構成をとっているので製造
工程が複雑であり、 層の数が多くなるとさらに工程が長
くなるという欠点がある。
を保つため、 漸次高集積及び大容量化の趨勢にある。 半
導体チップ上にコンデンサを形成する半導体コンデンサ
として、従来図６に示すような構造のコンデンサが使わ
れている。 そして、従来そのキャパシタ構成誘電体層
（絶縁層）１０２としてＳｉＮ膜が主に使われていた。
さらに大きな容量が必要な場合はチタン酸ストロンチウ
ム（ＳｒＴｉＯ3）等がキャパシタ誘電体層として使わ
れていた。 これらの従来のコンデンサはキャパシタ誘電
体層をスパッタやＣＶＤ技術を用いて形成しているの
で、 容量値のコントロール性が悪かった（±２０％程度
はばらつく）。これに対してエピ成長させた構造を用い
て半導体コンデンサを形成する方法がある（図７）。こ
のコンデンサはエピ層をキャパシタ誘電体層（図７の２
０３）に利用しているため容量コントロールは良いが電
極コンタクトを水平面でとっている（図７の２０６）の
で大きな容量を得ようとすると電極パターンの面積が大
きくなるという欠点があった。また、高ドープ半導体層
と低ドープ半導体層を交互に積層し、そのうちの低ドー
プ半導体層を選択エッチングして、そこにキャパシタ絶
縁膜と高ドープ多結晶シリコンを形成してコンデンサを
形成する方法が知られている（特公平７−１１４２６１
号公報）。この方法は次記の欠点を有している。水平に
形成した２次トレンチに均一なキャパシタ絶縁膜を形成
することが困難であり、容量値のコントロールができな
いこと同様に水平トレンチに多結晶シリコンを充填する
ことが困難であることまた、ＤＲＡＭのメモリセル用に
多数形成される積層型キャパシタであって、フィン翼部
分が隣接のものと互いに行き違った構造をもつフィン形
ストレージ電極を有するキャパシタの製造方法であっ
て、 隣り合ったメモリセルの第一、第二ソース領域、ワ
ードライン、及びビットラインを形成した半導体基板上
に層間絶縁膜及び窒化膜を順次積層する第一工程と、前
記窒化膜の上面に第一酸化膜を形成してその上に第一ポ
リシリコン層を形成し、 そして第一ソース領域の上方に
ある第一ポリシリコン層を選択的に食刻する第二工程
と、 第一ポリシリコン層及び第一酸化膜の露出表面の上
に第二酸化膜を形成してその上に第二ポリシリコン層を
形成し、 そして第二ソース領域の上方にある第二ポリシ
リコン層を選択的に食刻する第三工程と、 第二ポリシリ
コン層及び第二酸化膜の露出表面の上に第三酸化膜を形
成し、そしてその上に第一フォトレジストパタンを形成
して第二ソース領域の上方にある第三酸化膜、第二酸化
膜、 第一ポリシリコン層、及び第一酸化膜を食刻して前
記窒化膜の表面を露出させる第一開口を形成する第四工
程と、第一フォトレジストパタンを残したままで酸化物
食刻溶液への沈潜を所定時間行って第一開口側壁をなす
第一、 第二、第三酸化膜の側面部を食刻し、第一ポリシ
リコン層の一端部を第一開口内へ突出させる第五工程
と、 第一フォトレジストパタンを食刻用マスクとして第
一開口により露出した前記窒化膜及び前記層間絶縁膜を
食刻し、第二ソース領域の表面を露出させる第一接触開
口を形成してから第一フォトレジストパタンを除去する
第六工程と、 第一開口及び第一接触開口の内面そして第
三酸化膜の上面に第三ポリシリコン層を形成してから第
一ソース領域の上方にある第三ポリシリコン層を選択的
に食刻し、第一、 第三ポリシリコン層からなり第二ソー
ス領域に接続する第一のストレージ電極を形成する第七
工程と、 第三ポリシリコン層及び第三酸化膜の露出表面
の上に第四酸化膜を形成し、 そして第二フォトレジスト
パタンを形成して第一ソース領域の上方にある第四酸化
膜、第三酸化膜、第二ポリシリコン層、第二酸化膜、及
び第一酸化膜を食刻して前記窒化膜の表面を露出させる
第二開口を形成する第八工程と、 第二フォトレジストパ
タンを残したままで酸化物食刻溶液への沈潜を所定時間
行って第二開口側壁をなす第一、 第二、第三、第四酸化
膜の側面部を食刻し、第二ポリシリコン層の一端部を第
二開口内へ突出させる第九工程と、 第二フォトレジスト
パタンを食刻用マスクとして第二開口により露出した前
記窒化膜及び前記層間絶縁膜を食刻し、第一ソース領域
の表面を露出させる第二接触開口を形成してから第二フ
ォトレジストパタンを除去する第十工程と、 第二開口及
び第二接触開口の内面そして第四酸化膜の上面に第四ポ
リシリコン層を形成してから第二ソース領域の上方にあ
る第四ポリシリコン層を選択的に食刻し、第二、 第四ポ
リシリコン層からなり第一ソース領域に接続して第一の
ストレージ電極に隣接する第二のストレージ電極を形成
する第十一工程と、を含むキャパシタ製造法方が知られ
ている（特公平８−３１５７１号公報）。この方法は積
層構造を順次積み上げていく構成をとっているので製造
工程が複雑であり、 層の数が多くなるとさらに工程が長
くなるという欠点がある。
【０００３】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を解決し、 比較的容易な製造方法
で、層の数が増えても製造工程がほとんど変化しない半
導体積層コンデンサの製造方法を提供することにある。
すなわち、本発明は、（1） 半導体積層コンデンサの製
造方法であって、すくなくとも、基板上にエッチング液
Ｂに対してストッパ層としての働きをする半導体層を形
成する第一工程と；該半導体層上にエッチング液Ａに対
してストッパ層としての働きをする半導体層を形成する
第二工程と；該半導体層上にエッチング液Ａにはエッチ
ングされやすく、エッチング液Ｂにはエッチングされに
くい第一の半導体層を形成し、 該第一の半導体層上に絶
縁層を形成し、 該絶縁層上にエッチング液Ａにはエッチ
ングされにくく、エッチング液Ｂにはエッチングされや
すい第二の半導体層を形成し、該第二の半導体層上に再
び絶縁層を形成し、該絶縁層上に前記第一の半導体層を
形成し、該第一の半導体層上に再び絶縁層を形成し、該
絶縁層上に前記第二の半導体層を形成し、以下この絶縁
層と第一もしくは第二の半導体層の形成を繰り返すこと
によって第一の半導体層と第二の半導体層との間に絶縁
層が形成された積層体を形成する第三工程と；該積層体
の基板の反対の側から、電極形成面を形成するために、
相異なる二個所をドライエッチング技術により所望のキ
ャパシタンス面積になるようにエッチング加工して二つ
の電極形成部を形成する第四工程と；一方の電極形成部
をカバーしておいて、他方の電極形成部をエッチング液
Ａを用いてエッチング加工して電極面を形成する第五工
程と；該電極面を形成した電極形成部をカバーしておい
て、前記一方の電極形成部をエッチング液Ｂを用いてエ
ッチング加工して電極面を形成する第六工程と；電極用
の金属層をこれら形成された二つの電極面に電極用の金
属層を蒸着あるいはスパッタにより形成する第七工程よ
りなることを特徴とする半導体積層コンデンサの製造方
法、（２） 前記第一及び第二の半導体層が高濃度にド
ーピングされたものである、上記（１）に記載の製造方
法、（３） 前記絶縁層がエピ成長によって形成された
所望の形成層を製造工程中に熱酸化させて形成した酸化
物であることを特徴とする、上記（１）に記載の製造方
法、（４） 上記（１）に記載の製造方法によって製造
された半導体積層コンデンサ、（５） 上記（２）に記
載の製造方法によって製造された半導体積層コンデン
サ、（６） 上記（３）に記載の製造方法によって製造
された半導体積層コンデンサ、である。
した従来技術の欠点を解決し、 比較的容易な製造方法
で、層の数が増えても製造工程がほとんど変化しない半
導体積層コンデンサの製造方法を提供することにある。
すなわち、本発明は、（1） 半導体積層コンデンサの製
造方法であって、すくなくとも、基板上にエッチング液
Ｂに対してストッパ層としての働きをする半導体層を形
成する第一工程と；該半導体層上にエッチング液Ａに対
してストッパ層としての働きをする半導体層を形成する
第二工程と；該半導体層上にエッチング液Ａにはエッチ
ングされやすく、エッチング液Ｂにはエッチングされに
くい第一の半導体層を形成し、 該第一の半導体層上に絶
縁層を形成し、 該絶縁層上にエッチング液Ａにはエッチ
ングされにくく、エッチング液Ｂにはエッチングされや
すい第二の半導体層を形成し、該第二の半導体層上に再
び絶縁層を形成し、該絶縁層上に前記第一の半導体層を
形成し、該第一の半導体層上に再び絶縁層を形成し、該
絶縁層上に前記第二の半導体層を形成し、以下この絶縁
層と第一もしくは第二の半導体層の形成を繰り返すこと
によって第一の半導体層と第二の半導体層との間に絶縁
層が形成された積層体を形成する第三工程と；該積層体
の基板の反対の側から、電極形成面を形成するために、
相異なる二個所をドライエッチング技術により所望のキ
ャパシタンス面積になるようにエッチング加工して二つ
の電極形成部を形成する第四工程と；一方の電極形成部
をカバーしておいて、他方の電極形成部をエッチング液
Ａを用いてエッチング加工して電極面を形成する第五工
程と；該電極面を形成した電極形成部をカバーしておい
て、前記一方の電極形成部をエッチング液Ｂを用いてエ
ッチング加工して電極面を形成する第六工程と；電極用
の金属層をこれら形成された二つの電極面に電極用の金
属層を蒸着あるいはスパッタにより形成する第七工程よ
りなることを特徴とする半導体積層コンデンサの製造方
法、（２） 前記第一及び第二の半導体層が高濃度にド
ーピングされたものである、上記（１）に記載の製造方
法、（３） 前記絶縁層がエピ成長によって形成された
所望の形成層を製造工程中に熱酸化させて形成した酸化
物であることを特徴とする、上記（１）に記載の製造方
法、（４） 上記（１）に記載の製造方法によって製造
された半導体積層コンデンサ、（５） 上記（２）に記
載の製造方法によって製造された半導体積層コンデン
サ、（６） 上記（３）に記載の製造方法によって製造
された半導体積層コンデンサ、である。
【０００４】本発明の半導体積層コンデンサは、エピ成
長によってキャパシタ絶縁層を形成しているので精度よ
くコンデンサが形成できる。
長によってキャパシタ絶縁層を形成しているので精度よ
くコンデンサが形成できる。
【０００５】また、本発明の半導体積層コンデンサは、
積層電極を側面からコンタクトさせているので少ない面
積で大きな容量を形成できる。
積層電極を側面からコンタクトさせているので少ない面
積で大きな容量を形成できる。
【０００６】また、本発明の半導体積層コンデンサは、
キャパシタンスの構成要素である二つの電極とキャパシ
タ絶縁膜の層はあらかじめエピ成長段階で形成している
ので均一なキャオアシタ膜が形成可能であり容量値のコ
ントロール性が良い。また、キャパシタンス各要素部を
後から成長させることがないので比較的製造工程が容易
（主にエッチングにより形成できる）である。さらに低
温で加工できるので化合物半導体のように熱に対して弱
い半導体であっても適用できる。
キャパシタンスの構成要素である二つの電極とキャパシ
タ絶縁膜の層はあらかじめエピ成長段階で形成している
ので均一なキャオアシタ膜が形成可能であり容量値のコ
ントロール性が良い。また、キャパシタンス各要素部を
後から成長させることがないので比較的製造工程が容易
（主にエッチングにより形成できる）である。さらに低
温で加工できるので化合物半導体のように熱に対して弱
い半導体であっても適用できる。
【０００７】また、本発明の半導体積層コンデンサの製
造方法は、層数が増えても製造工程はほとんど変化しな
くてよい（各層が一括して形成可能なため）。
造方法は、層数が増えても製造工程はほとんど変化しな
くてよい（各層が一括して形成可能なため）。
【０００８】
【発明の実施の形態】本発明は、積層コンデンサの構造
と製造方法であって、二組の選択エッチング特性を利用
して積層構造を形成することを特徴とする半導体積層コ
ンデンサに関する。
と製造方法であって、二組の選択エッチング特性を利用
して積層構造を形成することを特徴とする半導体積層コ
ンデンサに関する。
【０００９】図１は本発明の半導体積層コンデンサの縦
断面図で、図２はその製造工程を示す図であって、第一
の半導体層２と第二の半導体層３は高濃度にドーピング
（５Ｅ１８cm-3程度）された異なる半導体で、コンデン
サの電極を構成している。第一の半導体層と第二の半導
体層は二種類のエッチング液、すなわちエッチング液Ａ
及びエッチング液Ｂにそれぞれ反対の選択エッチング特
性を示すような構成になっている。すなわち、第一の半
導体層はエッチング液Ａにはエッチングされやすくエッ
チング液Ｂにはエッチングされにくい。また第二の半導
体層はその逆であり、エッチング液Ａにはエッチングさ
れにくくエッチング液Ｂにはエッチングされやすい。
断面図で、図２はその製造工程を示す図であって、第一
の半導体層２と第二の半導体層３は高濃度にドーピング
（５Ｅ１８cm-3程度）された異なる半導体で、コンデン
サの電極を構成している。第一の半導体層と第二の半導
体層は二種類のエッチング液、すなわちエッチング液Ａ
及びエッチング液Ｂにそれぞれ反対の選択エッチング特
性を示すような構成になっている。すなわち、第一の半
導体層はエッチング液Ａにはエッチングされやすくエッ
チング液Ｂにはエッチングされにくい。また第二の半導
体層はその逆であり、エッチング液Ａにはエッチングさ
れにくくエッチング液Ｂにはエッチングされやすい。
【００１０】このような構成にした第一の半導体層と第
二の半導体層の間に第一の絶縁層１０を形成しておき
（図２の（ａ））、ドライエッチング技術により所望の
キャパシタンス面積になるようエッチング加工する（図
２の（ｂ））。この状態から電極を形成する相異なる二
カ所をそれぞれ異なるエッチング液Ａ、エッチング液Ｂ
でエッチングすると、それぞれの電極形成面では、それ
ぞれ異なる電極面（第一の半導体層と第二の半導体層）
のみが表面に残るように加工され（図２の（ｃ）及び
（ｄ））、そこに電極用の金属層８を形成すれば、積層
のコンデンサが形成できる（図２の（ｅ））。
二の半導体層の間に第一の絶縁層１０を形成しておき
（図２の（ａ））、ドライエッチング技術により所望の
キャパシタンス面積になるようエッチング加工する（図
２の（ｂ））。この状態から電極を形成する相異なる二
カ所をそれぞれ異なるエッチング液Ａ、エッチング液Ｂ
でエッチングすると、それぞれの電極形成面では、それ
ぞれ異なる電極面（第一の半導体層と第二の半導体層）
のみが表面に残るように加工され（図２の（ｃ）及び
（ｄ））、そこに電極用の金属層８を形成すれば、積層
のコンデンサが形成できる（図２の（ｅ））。
【００１１】
【実施例】以下に本発明を更に具体的に説明するが、 本
発明はその要旨を越えない限り、以下の実施例に限定さ
れるものではない。
発明はその要旨を越えない限り、以下の実施例に限定さ
れるものではない。
【００１２】［実施例１］図３に本実施例の構造を示
す。第一の半導体層として５Ｅ１８cm-3程度にドーピン
グされたｎ＋ＩｎＧａＰ層５２、第二の半導体層として
５Ｅ１８cm-3程度にドーピングされたｎ＋ＧａＡｓ層５
３を用いた。キャパシタンスの絶縁層を形成する第一の
絶縁層は、エピ成長時はＡｌＡｓ層５９を５００Å程度
形成しておき、製造工程中に熱酸化させてアルミナ層６
０に変化させたものを用いた。この熱酸化工程について
は信学技報ＥＤ９６−１１４（１９９６−１１）に記載
されている技術を用いた。
す。第一の半導体層として５Ｅ１８cm-3程度にドーピン
グされたｎ＋ＩｎＧａＰ層５２、第二の半導体層として
５Ｅ１８cm-3程度にドーピングされたｎ＋ＧａＡｓ層５
３を用いた。キャパシタンスの絶縁層を形成する第一の
絶縁層は、エピ成長時はＡｌＡｓ層５９を５００Å程度
形成しておき、製造工程中に熱酸化させてアルミナ層６
０に変化させたものを用いた。この熱酸化工程について
は信学技報ＥＤ９６−１１４（１９９６−１１）に記載
されている技術を用いた。
【００１３】第一の半導体をエッチングするエッチング
液Ａには塩酸（ＨＣｌ）を用い、第二の半導体層をエッ
チングするエッチング液Ｂには硫酸＋過酸化水素水（Ｈ
2ＳＯ4＋Ｈ2Ｏ2）を用いた。
液Ａには塩酸（ＨＣｌ）を用い、第二の半導体層をエッ
チングするエッチング液Ｂには硫酸＋過酸化水素水（Ｈ
2ＳＯ4＋Ｈ2Ｏ2）を用いた。
【００１４】図４は本実施例の製造フローを示す図であ
って、ＧａＡｓ基板５１上にストッパ層としての働きを
する第四の半導体層としてノンドープＩｎＧａＰ層６２
（図中ｉ-ＩｎＧａＰと示す）と、同じくストッパ層と
なる第三の半導体層としてノンドープＧａＡｓ層６１
が、この順に形成されており、その上に第一の半導体層
としてドープされたＩｎＧａＰ５２層（図中ｎ＋ＩｎＧ
ａＰと示す）、その上にノンドープＡｌＡｓ層５９、さ
らにその上に第二の半導体層としてドープされたＧａＡ
ｓ層５３が形成されている。さらにその上には積層のコ
ンデンサを形成するために、ＡｌＡｓ層、ｎ＋ＩｎＧａ
Ｐ層、ＡｌＡｓ層、ｎ＋ＧａＡｓ層……と、所望の積層
の繰り返しを成長させたエピに、ＣＶＤ技術により第二
の絶縁層としてＳｉＯ2層５４を形成した（図４の
（ａ））。
って、ＧａＡｓ基板５１上にストッパ層としての働きを
する第四の半導体層としてノンドープＩｎＧａＰ層６２
（図中ｉ-ＩｎＧａＰと示す）と、同じくストッパ層と
なる第三の半導体層としてノンドープＧａＡｓ層６１
が、この順に形成されており、その上に第一の半導体層
としてドープされたＩｎＧａＰ５２層（図中ｎ＋ＩｎＧ
ａＰと示す）、その上にノンドープＡｌＡｓ層５９、さ
らにその上に第二の半導体層としてドープされたＧａＡ
ｓ層５３が形成されている。さらにその上には積層のコ
ンデンサを形成するために、ＡｌＡｓ層、ｎ＋ＩｎＧａ
Ｐ層、ＡｌＡｓ層、ｎ＋ＧａＡｓ層……と、所望の積層
の繰り返しを成長させたエピに、ＣＶＤ技術により第二
の絶縁層としてＳｉＯ2層５４を形成した（図４の
（ａ））。
【００１５】コンデンサの電極形成面を形成するため
に、電極形成部７１及び７２をドライエッチング技術
（例えば塩素系ガスを用いたＲＩＥ）をもちいて加工形
成した。この後、熱酸化技術を用いてＡｌＡｓ層５９を
アルミナ層６０（第一の絶縁層）に変化させた（図４の
（ｂ））。
に、電極形成部７１及び７２をドライエッチング技術
（例えば塩素系ガスを用いたＲＩＥ）をもちいて加工形
成した。この後、熱酸化技術を用いてＡｌＡｓ層５９を
アルミナ層６０（第一の絶縁層）に変化させた（図４の
（ｂ））。
【００１６】つぎに、電極形成部７２をＰＲ５６でカバ
ーしておいてエッチング液Ａとして塩酸（ＨＣｌ）を用
いて電極形成部７１をエッチング加工した。このときｉ
−ＧａＡｓ層６１が下部へのエッチングのストッパ層と
して働いている（図４の（ｃ））。続いて、今度は電極
形成部７１をＰＲ５７でカバーしておいてエッチング液
Ｂとして硫酸＋過酸化水素水（Ｈ2ＳＯ4＋Ｈ2Ｏ2）を用
いて電極形成部７２をエッチング加工した。このときｉ
−ＩｎＧａＰ層６２が下部へのエッチングのストッパ層
として働いている（図４の（ｄ））。その後電極用の金
属層５８（オーミック電極）を、蒸着技術あるいはスパ
ッタ技術を用いて形成した。それぞれの電極では露出し
ている側面においてオーミックコンタクトが形成されて
いる（図４の（ｅ））。
ーしておいてエッチング液Ａとして塩酸（ＨＣｌ）を用
いて電極形成部７１をエッチング加工した。このときｉ
−ＧａＡｓ層６１が下部へのエッチングのストッパ層と
して働いている（図４の（ｃ））。続いて、今度は電極
形成部７１をＰＲ５７でカバーしておいてエッチング液
Ｂとして硫酸＋過酸化水素水（Ｈ2ＳＯ4＋Ｈ2Ｏ2）を用
いて電極形成部７２をエッチング加工した。このときｉ
−ＩｎＧａＰ層６２が下部へのエッチングのストッパ層
として働いている（図４の（ｄ））。その後電極用の金
属層５８（オーミック電極）を、蒸着技術あるいはスパ
ッタ技術を用いて形成した。それぞれの電極では露出し
ている側面においてオーミックコンタクトが形成されて
いる（図４の（ｅ））。
【００１７】［実施例２］図５に第二の実施例の縦断面
図を示す。この実施例では第一の半導体としてｎ＋Ａｌ
ＧａＡｓ層を用い、第二の半導体層としてｎ＋ＧａＡｓ
層を用い、第一の絶縁層としてＧａＡｓと格子整合する
絶縁体として（ＣａxＳｒ1-x）Ｆ2層を用いている。さ
らにこの電極組み合わせの場合のエッチング液ＡとＢ
は、エッチングＡ液としてフッ酸（ＨＦ）を、エッチン
グＢ液としてクエン酸＋過酸化水素水を用いている。
図を示す。この実施例では第一の半導体としてｎ＋Ａｌ
ＧａＡｓ層を用い、第二の半導体層としてｎ＋ＧａＡｓ
層を用い、第一の絶縁層としてＧａＡｓと格子整合する
絶縁体として（ＣａxＳｒ1-x）Ｆ2層を用いている。さ
らにこの電極組み合わせの場合のエッチング液ＡとＢ
は、エッチングＡ液としてフッ酸（ＨＦ）を、エッチン
グＢ液としてクエン酸＋過酸化水素水を用いている。
【００１８】本実施例では第一の絶縁層を熱酸化させる
必要がないので、工程の簡略が可能である。
必要がないので、工程の簡略が可能である。
【００１９】
【発明の効果】本発明の積層コンデンサはエピ成長によ
ってキャパシタ絶縁層（第一の絶縁層）を形成している
ので、精度良くコンデンサが形成できる。
ってキャパシタ絶縁層（第一の絶縁層）を形成している
ので、精度良くコンデンサが形成できる。
【００２０】本発明の積層コンデンサは積層電極を側面
からコンタクトさせているので、少ない面積で大きな容
量を形成できる。
からコンタクトさせているので、少ない面積で大きな容
量を形成できる。
【図１】本発明の半導体積層コンデンサの縦断面図であ
る。
る。
【図２】本発明の半導体積層コンデンサの製造工程を、
（ａ）から（ｅ）の順に示す図である。
（ａ）から（ｅ）の順に示す図である。
【図３】本発明の半導体積層コンデンサの実施例の構造
を示し、（ａ）は平面図、 （ｂ）は（ａ）のＡ−Ａ’縦
断面図である。
を示し、（ａ）は平面図、 （ｂ）は（ａ）のＡ−Ａ’縦
断面図である。
【図４】本発明の半導体積層コンデンサの実施例の製造
工程を、（ａ）から（ｅ）の順に示す図である。
工程を、（ａ）から（ｅ）の順に示す図である。
【図５】本発明の半導体積層コンデンサの別の実施例の
構造を示す縦断面図である。
構造を示す縦断面図である。
【図６】従来の半導体コンデンサの構造を示す縦断面図
である。
である。
【図７】従来の（ａ）、（ｂ）二つの半導体コンデンサ
の構造を示す縦断面図である。
の構造を示す縦断面図である。
１、５１、８１、１００、２０１ 半導体基板 ２、５２、８２ 第一の半導体層 ３、５３、８３ 第二の半導体層 ４、５４、８４ 第二の絶縁層 ５、６、７、５５、５６、５７ ＰＲ ８、５８、８８ 導体層（金属層） １０、６０、９０ 第一の絶縁層 １１、６１、９１ 第三の半導体層 １２、６２、９２ 第四の半導体層 １３、６３、９３ 隙間（サイドエッ
チ領域） ２１、２２、７１、７２ 配線形成部 ５９ ＡｌＡｓ層 １０１ 下部電極 １０２ 誘電体層 １０３ 上部電極 １０４ エアブリッジ ２０２ 第一のＧａＡｓ
層 ２０３ Ａｌ２Ｏ３層 ２０４ 第二のＧａＡｓ
層 ２０６ オーミックメタ
ル ２０７ 絶縁膜 ２０９ 配線メタル ２２６ 第二のＡｌ２Ｏ
３層 ２２７ 第四のＧａＡｓ
層
チ領域） ２１、２２、７１、７２ 配線形成部 ５９ ＡｌＡｓ層 １０１ 下部電極 １０２ 誘電体層 １０３ 上部電極 １０４ エアブリッジ ２０２ 第一のＧａＡｓ
層 ２０３ Ａｌ２Ｏ３層 ２０４ 第二のＧａＡｓ
層 ２０６ オーミックメタ
ル ２０７ 絶縁膜 ２０９ 配線メタル ２２６ 第二のＡｌ２Ｏ
３層 ２２７ 第四のＧａＡｓ
層
Claims (6)
- 【請求項１】 半導体積層コンデンサの製造方法であっ
て、すくなくとも、基板上にエッチング液Ｂに対してス
トッパ層としての働きをする半導体層を形成する第一工
程と；該半導体層上にエッチング液Ａに対してストッパ
層としての働きをする半導体層を形成する第二工程と；
該半導体層上にエッチング液Ａにはエッチングされやす
く、エッチング液Ｂにはエッチングされにくい第一の半
導体層を形成し、 該第一の半導体層上に絶縁層を形成
し、 該絶縁層上にエッチング液Ａにはエッチングされに
くく、エッチング液Ｂにはエッチングされやすい第二の
半導体層を形成し、該第二の半導体層上に再び絶縁層を
形成し、該絶縁層上に前記第一の半導体層を形成し、該
第一の半導体層上に再び絶縁層を形成し、該絶縁層上に
前記第二の半導体層を形成し、以下この絶縁層と第一も
しくは第二の半導体層の形成を繰り返すことによって第
一の半導体層と第二の半導体層との間に絶縁層が形成さ
れた積層体を形成する第三工程と；該積層体の基板の反
対の側から、電極形成面を形成するために、相異なる二
個所をドライエッチング技術により所望のキャパシタン
ス面積になるようにエッチング加工して二つの電極形成
部を形成する第四工程と；一方の電極形成部をカバーし
ておいて、他方の電極形成部をエッチング液Ａを用いて
エッチング加工して電極面を形成する第五工程と；該電
極面を形成した電極形成部をカバーしておいて、前記一
方の電極形成部をエッチング液Ｂを用いてエッチング加
工して電極面を形成する第六工程と；電極用の金属層を
これら形成された二つの電極面に電極用の金属層を蒸着
あるいはスパッタにより形成する第七工程よりなること
を特徴とする半導体積層コンデンサの製造方法。 - 【請求項２】 前記第一及び第二の半導体層が高濃度に
ドーピングされたものである、請求項１に記載の製造方
法。 - 【請求項３】 前記絶縁層がエピ成長によって形成され
た所望の形成層を製造工程中に熱酸化させて形成した酸
化物であることを特徴とする、請求項１に記載の製造方
法。 - 【請求項４】 請求項１に記載の製造方法によって製造
された半導体積層コンデンサ。 - 【請求項５】 請求項２に記載の製造方法によって製造
された半導体積層コンデンサ。 - 【請求項６】 請求項３に記載の製造方法によって製造
された半導体積層コンデンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35013298A JP3148191B2 (ja) | 1998-12-09 | 1998-12-09 | 半導体積層コンデンサとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35013298A JP3148191B2 (ja) | 1998-12-09 | 1998-12-09 | 半導体積層コンデンサとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000174212A true JP2000174212A (ja) | 2000-06-23 |
| JP3148191B2 JP3148191B2 (ja) | 2001-03-19 |
Family
ID=18408452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35013298A Expired - Fee Related JP3148191B2 (ja) | 1998-12-09 | 1998-12-09 | 半導体積層コンデンサとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3148191B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10260352A1 (de) * | 2002-12-20 | 2004-07-15 | Infineon Technologies Ag | Verfahren zum Herstellen einer Kondensatoranordnung und Kondensatoranordnung |
| DE102006007331A1 (de) * | 2006-02-16 | 2007-08-23 | Infineon Technologies Ag | Mehrlagen-Kapazitäts-Anordnung und Verfahren zum Herstellen derselben |
| JP2017123452A (ja) * | 2016-01-04 | 2017-07-13 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | 電子部品及びその製造方法 |
| US10460877B2 (en) | 2016-05-27 | 2019-10-29 | Tdk Corporation | Thin-film capacitor including groove portions |
-
1998
- 1998-12-09 JP JP35013298A patent/JP3148191B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10260352A1 (de) * | 2002-12-20 | 2004-07-15 | Infineon Technologies Ag | Verfahren zum Herstellen einer Kondensatoranordnung und Kondensatoranordnung |
| US8008161B2 (en) | 2002-12-20 | 2011-08-30 | Infineon Technologies Ag | Capacitor assemblies |
| DE102006007331A1 (de) * | 2006-02-16 | 2007-08-23 | Infineon Technologies Ag | Mehrlagen-Kapazitäts-Anordnung und Verfahren zum Herstellen derselben |
| JP2017123452A (ja) * | 2016-01-04 | 2017-07-13 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | 電子部品及びその製造方法 |
| US10460877B2 (en) | 2016-05-27 | 2019-10-29 | Tdk Corporation | Thin-film capacitor including groove portions |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3148191B2 (ja) | 2001-03-19 |
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