TWI582926B - 連接結構及其製作方法 - Google Patents

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連接結構及其製作方法
本揭露係有關於一種連接結構及其製作方法。本揭露更特別是有關於一種用於三維記憶體元件的連接結構及其製作法。
近來,記憶體元件已逐漸朝向具有高儲存密度的三維(3D)記憶體元件發展,例如是具有多層疊層結構的環繞式閘極垂直通道(Surrounding-Gate Vertical-Channel,SGVC)立體反及閘(3D NAND)記憶體元件。此類三維記憶體元件可達到更高的儲存容量,具有更優異的電子特性,例如是具有良好的資料保存可靠性和操作速度。
三維記憶體通常包括一多層堆疊的結構以及縱向穿過堆疊結構的多條記憶胞串列。在堆疊結構之上,一般需要製作多個連接結構,將記憶胞串列電性連接於其他電路。目前,傳統的連接結構仍需要較繁複的製備過程,且所製作出的連接結構恐 仍具備功能上的缺陷,例如是電容值過高。
因此,有需要提出一種改善的連接結構及其製作方法以解決習知技術所面臨的問題。
在本揭露中,提供一種連接結構及其製作方法,以解決至少一部分上述問題。
根據本發明之一實施例,提供一種連接結構用以與位於一基板上的一導電層電性接觸。連接結構包括位於基板上的一導電連結構件。導電連結構件包括一連接部以及一延伸部。連接部具有一底部與導電層電性接觸。延伸部由連接部的一頂部橫向向外延伸,且延伸部與連接部分別由不同的材料所形成。
根據本發明之一實施例,提供一種連接結構的製作方法。方法包括下列步驟。首先,提供一基板使其具有至少一導電層位於基板上。接著,於基板上形成至少一導電連結構件,使導電連結構件具有一連接部和一延伸部;其中連接部的一底部與導電層電性接觸;延伸部由連接部的一頂部橫向向外延伸,且延伸部與連接部分別由不同的材料所形成。
為了對本發明之上述及其他方面有更佳的瞭解,下文特舉實施例,並配合所附圖式,作詳細說明如下。然而,本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10、30、40‧‧‧連接結構
102、302、402‧‧‧基板
104、404‧‧‧導電層
104a‧‧‧導體
106、306、406‧‧‧介電層
106a‧‧‧介電間隙壁
108、308、408‧‧‧導電連結構件
108a、308a、408a‧‧‧連接部
108b、308b、408b‧‧‧延伸部
118a‧‧‧頂部
118b‧‧‧下方表面
128a‧‧‧底部
138a‧‧‧側壁
208b‧‧‧薄膜層
220‧‧‧開口
338a‧‧‧側表面
438a‧‧‧上表面
C1、C2‧‧‧電容值
ML3、ML4‧‧‧金屬層
W1、W2‧‧‧寬度
第1A至第1G圖繪示根據本揭露之一實施例之連接結構的製作過程的截面圖。
第2圖繪示根據本揭露之一實施例之連接結構的側視圖。
第3圖繪示根據一比較例之連接結構的剖面圖。
第4圖繪示根據一比較例之連接結構的剖面圖。
在下文的詳細描述中,為了便於解釋,係提供各種的特定細節以整體理解本揭露之實施例。然而,應理解的是,一或多個實施例能夠在不採用這些特定細節的情況下實現。在其他情況下,為了簡化圖式,已知的結構及元件係以示意圖表示。
以下將說明所述連接結構及其製作方法。本發明之連接結構及其製作方法可應用於三維記憶體元件(例如是三維垂直通道記憶體元件)。然而,本發明並不受限於此,舉例來說,所述連接結構及其製作方法可應用於其他非揮發性記憶體、一般的記憶體、或一般的記憶體元件。
第1A至第1G圖繪示根據本揭露之一實施例之連接結構10的製作過程的截面圖。在此實施例中,係繪示為縱向截面,例如是由x軸及z軸所構成的平面(垂直於x軸及y軸所構成的平面)。
請參照第1A圖,係提供一基板102,並形成位於基板102上的導電層104以及覆蓋於導電層104上的介電層106。
在一些實施例中,基板102可由介電材料所形成,例如是氧化物。
在一些實施例中,導電層104係一金屬導線或一多晶矽通道層。在一些實施例中,導電層104的厚度可以是10奈米(nm)。
在一些實施例中,介電層106可是由矽氧化物或氮化矽所形成的單層或多層結構。在本實施例之中,介電層106可以是二氧化矽層。
請參照第1B圖,係形成至少一開口220,以穿過介電層106,並將至少一部分導電層104暴露於外。在一些實施例中,開口220之寬度可以是30奈米。
請參照第1C圖,填充一導電材料於開口220中,藉以形成連接部108a。在一些實施例中,連接部108a可藉由一沉積製程(deposition process)所形成。在一些實施例中,連接部108a之寬度可以是30奈米(nm)。
在一些實施例中,連接部108a的材料係金屬、金屬氧化物、金屬矽化物(silicide)、或半導體或由兩種或多種上述材料之組合物所構成。
在一些實施例中,連接部108a係一導電材料,例如是鋁(Al)、鎢(W)、氮化鈦(TiN)、重摻雜矽的半導體(矽的摻雜濃度例如是大於1020cm3)。
在一些實施例中,連接部108a可以是一種柱狀結構。連接部108a具有一橫向截面(例如是由x軸與y軸所形成的平面),橫向截面的形狀可以是圓形、多邊形或橢圓形。
另外,連接部108a可以是一種長條脊狀結構。例如在另一些實施例中,連接部108a係藉由導電材料填充溝渠狀的開 口220所形成的長條狀立壁(long narrow standing wall)。
接著請參照第1D圖,移除部分介電層106以暴露連接部108a的一頂部118a。連接部108a還包括一底部128a,其中連接部108a的底部128a係與導電層104電性接觸。
在一些實施例中,部分介電層106係藉由一回蝕製程(etching back process)所移除。例如在本發明的一些實施例中,可以使用濕式蝕刻劑來移除靠近連接部108a之頂部118a的一部分介電層106。在一些實施例中,蝕刻的深度可能是連接部108a之寬度的2倍,例如是60奈米(nm)。在一些實施例中,部分介電層106的移除並不需另外設置蝕刻罩幕,透過連接部108a作為蝕刻罩幕,即可以自行對準(self-aligned)的方式移除部分介電層106。在一些實施例中,頂部118a的高度可能是連接部108a之寬度的2倍,例如是60奈米(nm)。
在一些實施例中,介電層106之蝕刻深度可藉由設置一停止層(stopping layer)進行控制,或者藉由蝕刻時間(速率)進行控制,亦可採用終點測法(end point detection)來進行控制。
請參照第1E圖,形成一薄膜層208b覆蓋剩餘的介電層106及頂部118a。
在一些實施例中,薄膜層208b的材料可以是金屬、金屬氧化物、金屬矽化物、半導體或由兩種或多種上述材料之組合物所構成。在一些實施例中,構成薄膜層208b的材料可包括一介電材料,例如是氮化矽(SiN)。
在一些實施例中,薄膜層208b可藉由一沉積製程所形成。在一些實施例中,薄膜層208b之厚度可以是連接部108a 之寬度的1/3,例如是10奈米。
請參照第1F圖,移除一部分薄膜層208b,於頂部118a的側壁138a形成一自對準間隙壁(self-aligned spacer),但不以此為限,以於連接部108a的頂部118a的側壁138a上形成延伸部108b。延伸部108b係由連接部108a的頂部118a橫向(例如是沿x軸之方向)向外延伸。連接部108a及延伸部108b係共同構成導電連結構件108。在本發明的一些實施例中,自對準間隙壁係藉由一回蝕製程移除部分薄膜層208b所形成。在一些實施例中,也可以採用光阻蝕刻製程來移除部分薄膜層208b。
其中,延伸部108b與連接部108a係分別由不同的材料所形成。在一些實施例中,延伸部108b的材料係金屬、金屬氧化物、金屬矽化物或半導體或由兩種或多種上述材料之組合物所構成。在一些實施例中,延伸部108b係一導電材料,例如是氮化鈦(TiN)、氮化鉭(TaN)、或摻雜矽的半導體材料。
在一些實施例中,構成延伸部108b的材料可包括一介電材料,例如是氮化矽(SiN)。
在一些實施例中,延伸部108b具有一上部寬度W1及一下部寬度W2,且上部寬度W1係等於或小於下部寬度W2。
在一些實施例中,連接部108a係穿過位於基板102上方的介電層106,而與導電層104電性接觸。
在一些實施例中,導電連結構件108具有實質為T型的一縱向截面。
請參照第1G圖,以導電連結構件108為一蝕刻罩幕,移除一部分介電層106,以形成一介電間隙壁106a。介電間 隙壁106a鄰接於延伸部108b的下方表面118b以及連接部108a的側壁138a。在一些實施例中,一部分導電層104亦可在此移除步驟中,與部分介電層106同時被移除。在本實施例中,移除部分介電層106及部份導電層104的步驟可以是一種蝕刻製程,例如是一種非等向性蝕刻製程(anisotropic etching process)。在移除部分介電層106及部份導電層104的過程中,並不需要使用額外的蝕刻罩幕,而是直接以延伸部108b為蝕刻罩幕,以自對準的方式進行蝕刻。如此一來,能夠減少蝕刻罩幕的使用,以降低成本,並可降低由於另外設置蝕刻罩幕而導致蝕刻對準改變的情形。
值得注意的是,在一些實施例中,介電層106及導電層104中位於連接部108a及延伸部108b之外的其他區域,亦可使用其他方式進行移除,並不限制於上述之以延伸部108b為蝕刻罩幕的方式。
第2圖繪示根據本揭露之一實施例之連接結構的側視圖。
請參照第2圖,連接結構10係用以與位於一基板102上的一導電層104電性接觸。連接結構10包括位於基板102上的一導電連結構件108。導電連結構件108包括一連接部108a及一延伸部108b。連接部108a具有一底部128a,且底部128a與導電層104電性接觸。延伸部係108b由連接部108a的一頂部118a橫向(例如是沿x軸之方向)向外延伸,且延伸部108b與連接部108a分別由不同的材料所形成。
在一些實施例中,連接結構10可應用於三維記憶體 元件,例如是將連接結構10設置於SGVC 3D NAND的垂直通道上。例如,基板102之中可形成導體104a,以電性連接於連接結構10以及三維記憶體元件的通道層(未繪示)。
第3圖繪示根據一比較例之連接結構的剖面圖。
在一比較例中,請參照第3圖,連接結構30包括位於基板302上的一導電連結構件308。導電連結構件308包括一連接部308a及一延伸部308b。連接部308a與導電層304電性接觸。連接部308a與延伸部308b穿過介電層306。延伸部308b係覆蓋連接部308a的整個側表面338a,且延伸部308b係由介電材料所形成。在連接結構30之上,更形成一金屬層ML3,以電性連接於其他電路(未繪示)。由於延伸部308b覆蓋連接部308a的整個側表面338a,可能會產生一較大的電容值C1,造成記憶體元件之功率消耗(power consumption)上升以及操作速率變慢的問題。在本發明之一實施例中,由於延伸部係由連接部的一頂部橫向向外延伸,延伸部並沒有覆蓋連接部的整個側表面,即使當延伸部包括介電材料時,所產生的電容值仍相對較小。
第4圖繪示根據一比較例之連接結構的剖面圖。在一比較例中,請參照第4圖,連接結構40包括位於基板402上的一導電連結構件408。導電連結構件408包括一連接部408a及一延伸部408b。連接部408a與導電層404電性接觸,且連接部408a穿過介電層406。延伸部408b係延伸於介電層406與連接部408a之上,以覆蓋介電層406及連接部408a的整個上表面438a,且延伸部408b係由介電材料所形成。在連接結構40之上,更形成一金屬層ML4,穿透延伸部408b以電性連接於其他電路(未繪 示)。由於延伸部408b係延伸於連接部408a之上以覆蓋連接部408a的整個上表面438a,可能會產生一較大的電容值C2,造成記憶體元件之功率消耗(power consumption)上升以及操作速率變慢的問題。在本發明之一實施例中,由於延伸部係由連接部的一頂部橫向向外延伸,延伸部並沒有覆蓋介電層及連接部的整個上表面,即使當延伸部包括介電材料時,所產生的電容值仍相對較小。
根據上述實施例,本發明提供一種連接結構及其製作方法。連接結構係用以與位於一基板上的一導電層電性接觸。連接結構包括位於基板上的一導電連結構件。導電連結構件包括一連接部及一延伸部。連接部具有一底部,且底部與導電層電性接觸。延伸部係由連接部的一頂部橫向(例如是沿x軸之方向)向外延伸,且延伸部與連接部分別由不同的材料所形成。由於延伸部能夠作為後續製程中的蝕刻罩幕,而能夠以自行對準的方式進行蝕刻製程(例如是蝕刻介電層及導電層),並不需另外設置蝕刻罩幕。如此一來,能夠減少蝕刻罩幕的使用,以降低成本,並可降低由於另外設置蝕刻罩幕而導致蝕刻對準改變的情形。
此外,由於延伸部係由連接部的一頂部橫向向外延伸,延伸部並沒有覆蓋連接部的整個側表面,或是覆蓋介電層及連接部的整個上表面。在一些實施例中,設置於連接部的頂部上的延伸部可包括介電材料,相較於延伸部覆蓋連接部的整個側表面或是覆蓋介電層及連接部的整個上表面的比較例,能夠降低所產生的電容值,因此能夠解決上述之記憶體元件之功率消耗上升以及操作速率變慢的問題。並且,由於延伸部可包括介電材料, 在連接結構之上形成金屬層以電性連接於其他電路時,能夠防止過蝕刻(over etching)的情形。
綜上所述,雖然本發明已以實施例揭露如上,然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者,在不脫離本發明之精神和範圍內,當可作各種之更動與潤飾。因此,本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧連接結構
102‧‧‧基板
104‧‧‧導電層
106a‧‧‧介電間隙壁
108‧‧‧導電連結構件
108a‧‧‧連接部
108b‧‧‧延伸部
118a‧‧‧頂部
118b‧‧‧下方表面
128a‧‧‧底部
138a‧‧‧側壁
W1、W2‧‧‧寬度

Claims (10)

  1. 一種連接結構用以與位於一基板上的一導電層電性接觸,包括:一導電連結構件,位於該基板上,且該導電連結構件包括:一連接部,具有一底部與該導電層電性接觸;以及一延伸部,由該連接部的一頂部橫向向外延伸,且該延伸部與該連接部分別由不同的材料所形成,其中該延伸部環繞該連接部。
  2. 如申請專利範圍第1項所述之連接結構,其中該延伸部具有一上部寬度及一下部寬度,該上部寬度係等於或小於該下部寬度。
  3. 如申請專利範圍第1項所述之連接結構,其中構成該延伸部的材料係一介電材料或者係選自於由金屬、金屬氧化物、金屬矽化物、半導體和上述之任意組合所組成之一族群。
  4. 如申請專利範圍第1項所述之連接結構,其中該導電連結構件具有實質為T型的一縱向截面。
  5. 如申請專利範圍第1項所述之連接結構,更包括一介電間隙壁(dielectric spacer),鄰接於該延伸部的一下方表面以及該連接部的至少一側壁。
  6. 一種連接結構的製作方法,包括:提供一基板使其具有至少一導電層位於該基板上;於該基板上形成至少一導電連結構件,使該導電連結構件具有一連接部和一延伸部;其中該連接部的一底部與該導電層電性接觸;該延伸部由該連接部的一頂部橫向向外延伸,且該延伸部與該連接部分別由不同的材料所形成。
  7. 如申請專利範圍第6項所述之連接結構的製作方法,其中形成該導電連結構件步驟更包括:形成一介電層覆蓋於該導電層上;形成至少一開口穿過該介電層,並將至少一部分該導電層暴露於外;填充一導電材料於該開口中,藉以形成該連接部;以及;於該連接部的該頂部的至少一側壁上形成該延伸部。
  8. 如申請專利範圍第7項所述之連接結構的製作方法,其中形成該延伸部的步驟包括:移除部分該介電層以暴露該頂部;形成一薄膜層覆蓋該介電層及該頂部;以及移除一部分該薄膜層,於該頂部的該至少一側壁形成至少一自對準間隙壁(self-aligned spacer)。
  9. 如申請專利範圍第8項所述之連接結構的製作方法,其中構成該薄膜層的材料係一介電材料或係選自於由金屬、金 屬氧化物、金屬矽化物、半導體和上述之任意組合所組成之一族群。
  10. 如申請專利範圍第7項所述之連接結構的製作方法,其中形成該延伸部之後更包括:以該延伸部為一蝕刻罩幕,移除一部分該介電層,以形成至少一介電間隙壁。
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US20100244272A1 (en) * 2008-06-10 2010-09-30 Micron Technology, Inc. Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
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