KR20110046921A - 도전 패턴 구조물 및 그 제조 방법 - Google Patents

도전 패턴 구조물 및 그 제조 방법 Download PDF

Info

Publication number
KR20110046921A
KR20110046921A KR1020090103634A KR20090103634A KR20110046921A KR 20110046921 A KR20110046921 A KR 20110046921A KR 1020090103634 A KR1020090103634 A KR 1020090103634A KR 20090103634 A KR20090103634 A KR 20090103634A KR 20110046921 A KR20110046921 A KR 20110046921A
Authority
KR
South Korea
Prior art keywords
conductive
line
trenches
width
lines
Prior art date
Application number
KR1020090103634A
Other languages
English (en)
Other versions
KR101585491B1 (ko
Inventor
권병호
윤보언
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090103634A priority Critical patent/KR101585491B1/ko
Priority to US12/910,356 priority patent/US8736058B2/en
Priority to CN201010529467.7A priority patent/CN102082138B/zh
Publication of KR20110046921A publication Critical patent/KR20110046921A/ko
Application granted granted Critical
Publication of KR101585491B1 publication Critical patent/KR101585491B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

도전 패턴 구조물 및 그 제조 방법에서, 도전 패턴 구조물은, 기판 상에 콘택 플러그가 구비된다. 상기 콘택 플러그 상부면과 접촉하고 제1 선폭을 갖는 제1 도전 라인이 구비된다. 상기 제1 도전 라인과 평행하게 배치되고, 상기 제1 도전 라인과 동일한 높이를 갖고, 상기 제1 선폭과 동일하거나 상기 제1 선폭보다 더 큰 제2 선폭을 갖는 제2 도전 라인들이 구비된다. 상기 제1 도전 라인 및 제2 도전 라인들이 하나의 도선으로 작용하도록 상기 제1 및 제2 도전 라인의 측벽을 전기적으로 연결시키는 패턴 형상을 갖는 연결 라인들이 구비된다. 상기 도전 패턴 구조물은 간단한 공정을 통해 형성할 수 있으며, 상기 형성 공정 시에 불량 발생이 감소된다.

Description

도전 패턴 구조물 및 그 제조 방법{Electrical pattern structure and method of manufacturing the same}
본 발명은 도전 패턴 구조물 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 금속 물질을 포함하는 도전 패턴 구조물 및 그 제조 방법에 관한 것이다.
반도체 소자가 고집적화되면서, 반도체 소자에 포함되는 배선은 미세한 폭을 가지면서도 낮은 저항을 가져야한다. 그러므로, 상기 배선은 저저항을 갖는 금속 물질로 형성되고 있다. 상기 금속 배선의 경우, 직접적인 사진 식각 공정을 통해 패터닝하기가 어려워서, 다마신 공정을 이용하여 형성된다.
상기 다마신 공정을 통해 넓은 선폭을 갖는 배선을 형성하는 경우, 상기 배선 형성을 위하여 형성된 개구부를 완전하게 채우도록 금속막을 증착하여야 한다. 또한, 상기 개구부 이외에 형성되어 있는 금속막을 제거하여야 한다. 그러므로, 상기 개구부를 채우기 위하여 필요한 금속막의 증착 두께가 증가될 뿐 아니라, 제거하여야 할 금속막의 두께도 증가하게 되어 공정 비용이 증가된다. 또한, 상기 개구부 내에 금속막이 충분히 채워지지 않는 불량이 빈번하게 발생하게 된다.
본 발명의 목적은 공정 불량이 감소되고 간단한 공정을 통해 제조될 수 있는 도전 패턴 구조물을 제공하는데 있다.
본 발명의 다른 목적은 상기한 도전 패턴 구조물의 형성 방법을 제공하는데 있다.
본 발명의 다른 목적은 상기 도전 패턴 구조물을 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 또 다른 목적은 상기 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 도전 패턴 구조물은, 기판 상에 콘택 플러그가 구비된다. 상기 콘택 플러그 상부면과 접촉하고 제1 선폭을 갖는 제1 도전 라인이 구비된다. 상기 제1 도전 라인과 평행하게 배치되고, 상기 제1 도전 라인과 동일한 높이를 갖고, 상기 제1 선폭과 동일하거나 상기 제1 선폭보다 더 큰 제2 선폭을 갖는 제2 도전 라인들이 구비된다. 상기 제1 도전 라인 및 제2 도전 라인들이 하나의 도선으로 작용하도록 상기 제1 및 제2 도전 라인의 측벽을 전기적으로 연결시키는 패턴 형상을 갖는 연결 라인들이 구비된다.
본 발명의 일 실시예로, 상기 콘택 플러그, 제1 및 제2 도전 라인과 연결 라인은 몰드막 패턴 내에 구비되고, 상기 몰드막 패턴에는 콘택홀, 상기 콘택홀과 연통하는 제1 트렌치들, 상기 제1 트렌치들과 평행하게 배치되는 제2 트렌치들 및 상 기 제1 트렌치들 및 제2 트렌치들의 일부 측벽을 관통하는 제3 트렌치들이 포함될 수 있다.
본 발명의 일 실시예로, 상기 제1 도전 라인, 제2 도전 라인 및 연결 라인은 동일한 금속 물질을 포함할 수 있다. 상기 제1 도전 라인, 제2 도전 라인 및 연결 라인은 텅스텐을 포함할 수 있다.
본 발명의 일 실시예로, 상기 제2 폭은 상기 제2 도전 라인의 높이의 2배보다 작을 수 있다. 상기 제2 폭은 3500Å보다 좁을 수 있다.
본 발명의 일 실시예로, 상기 연결 라인의 선폭은 상기 제2 선폭과 동일하거나 상기 제2 선폭보다 좁을 수 있다.
본 발명의 일 실시예로, 상기 연결 라인은 서로 평행하는 2개의 상기 도전 라인들에 적어도 2개 이상이 일렬로 배치될 수 있다.
본 발명의 일 실시예로, 상기 제2 도전 라인 주변에서 상기 제2 도전 라인과 평행하게 배치되고, 각각이 하나의 도선으로써 제공되고, 상기 제2 폭과 동일하거나 상기 제2 폭보다 좁은 제3 폭을 갖는 제3 도전 라인들이 더 구비될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 도전 패턴 구조물의 형성 방법으로, 기판 상에, 콘택홀, 상기 콘택홀과 연통하는 제1 트렌치들, 상기 제1 트렌치들과 평행하게 배치되는 제2 트렌치들 및 상기 제1 트렌치들 및 제2 트렌치들의 일부 측벽을 관통하는 관통부들이 포함되는 몰드막 패턴을 형성한다. 상기 콘택홀, 제1 트렌치 및 제2 트렌치 내부를 채우는 도전막을 형성한다. 다음에, 상기 몰드막 패턴 상부면이 노출되도록 도전막을 연마하여, 상기 몰드막 패턴 내에 콘택 플러그, 상기 콘택 플러그 상부면과 접촉하고 제1 폭을 갖는 제1 도전 라인, 상기 제1 도전 라인과 동일한 높이를 갖고, 상기 제1 폭과 동일하거나 상기 제1 폭보다 더 큰 제2 폭을 갖는 제2 도전 라인들, 및 상기 제1 도전 라인 및 제2 도전 라인들이 하나의 도선으로 작용하도록 상기 제1 및 제2 도전 라인의 측벽을 전기적으로 연결시키는 패턴 형상을 갖는 연결 라인들을 각각 형성한다.
본 발명의 일 실시예로, 상기 콘택홀, 제1 트렌치 및 제2 트렌치의 각각의 폭은 임계 증착 두께만큼 도전막을 증착하였을 때 상기 콘택홀, 제1 트렌치 및 제2 트렌치 내부가 상기 도전막에 의해 채워질 수 있도록 설정되어야 한다. 상기 임계 증착 두께는 2500Å보다 얇은 것이 바람직하다.
본 발명의 일 실시예로, 상기 도전막은 금속 물질을 포함할 수 있다. 상기 도전막은 텅스텐을 포함할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 셀 트랜지스터들이 구비된다. 상기 셀 트랜지스터들을 덮는 층간 절연막이 구비된다. 상기 층간 절연막을 관통하는 콘택 플러그가 구비된다. 상기 콘택 플러그 상부면과 접촉하고 제1 선폭을 갖는 제1 도전 라인이 구비된다. 상기 제1 도전 라인과 평행하게 배치되고, 상기 제1 도전 라인과 동일한 높이를 갖고, 상기 제1 선폭과 동일하거나 상기 제1 선폭보다 더 큰 제2 선폭을 갖는 제2 도전 라인들이 구비된다. 상기 제1 도전 라인 및 제2 도전 라인들이 하나의 도선으로 작용하도록 상기 제1 및 제2 도전 라인의 측벽을 전기적으로 연결시키는 패턴 형상을 갖는 연결 라인들이 구비된다.
본 발명의 일 실시예로, 상기 제1 및 제2 도전 라인과 연결 라인은 플래시 메모리 소자의 공통 소오스 라인으로 제공될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판 상에 셀 트랜지스터들을 형성한다. 상기 셀 트랜지스터들을 덮는 층간 절연막을 형성한다. 상기 층간 절연막의 일부를 식각하여, 콘택홀, 상기 콘택홀과 연통하는 제1 트렌치들, 상기 제1 트렌치들과 평행하게 배치되는 제2 트렌치들 및 상기 제1 트렌치들 및 제2 트렌치들의 일부 측벽을 관통하는 제3 트렌치들이 포함되는 층간 절연막 패턴을 형성한다. 상기 콘택홀, 제1 내지 제3 트렌치 내부를 채우는 도전막을 형성한다. 상기 층간 절연막 패턴 상부면이 노출되도록 도전막을 연마하여, 상기 몰드막 패턴 내에 콘택 플러그, 상기 콘택 플러그 상부면과 접촉하고 제1 폭을 갖는 제1 도전 라인, 상기 제1 도전 라인과 동일한 높이를 갖고, 상기 제1 폭과 동일하거나 상기 제1 폭보다 더 큰 제2 폭을 갖는 제2 도전 라인들 및 상기 제1 도전 라인 및 제2 도전 라인들이 하나의 도선으로 작용하도록 상기 제1 및 제2 도전 라인의 측벽을 전기적으로 연결시키는 패턴 형상을 갖는 연결 라인들을 각각 형성한다.
설명한 것과 같이, 본 발명에 따른 도전 패턴 구조물은 제조 시에 도전막의 증착 두께가 감소될 뿐 아니라, 상기 도전막의 연마 두께도 감소된다. 때문에, 상기 도전 패턴 구조물을 제조할 때, 공정 불량이 감소되며, 공정 비용도 감소된다. 따라서, 상기 도전 패턴 구조물을 채용하는 반도체 소자는 높은 제조 수율을 가지 며, 높은 신뢰성을 갖는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의 미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 도전 패턴 구조물의 평면도이다. 도 2는 도 1에 도시된 도전 패턴 구조물의 사시도이다. 도 3은 도 1에 도시된 도전 패턴 구조물에서 다른 부위의 단면이 보여지는 사시도이다.
도 2의 사시도의 단면은 연결 라인이 보여지고, 도 3의 사시도의 단면은 연결 라인이 보여지지 않는다.
도 1 내지 도 3을 참조하면, 기판(100) 상에, 절연 물질로 이루어지는 몰드막(102)이 구비된다. 상기 몰드막(102)에는 서로 평행하게 배치되는 복수의 제1 트 렌치(104)가 생성되어 있다. 또한, 상기 복수의 제1 트렌치(104)의 일부 측벽을 서로 관통하는 제2 트렌치들(106)이 생성되어 있다. 각각의 상기 제2 트렌치(106)는 서로 이웃하는 2개의 제1 트렌치(104)들의 일부 측벽을 관통한다.
상기 제1 트렌치(104)들 내부에는 서로 이격되면서 평행하게 배치되는 복수의 미세 도전 라인(110)이 구비된다. 상기 미세 도전 라인(110)들은 제1 방향으로 연장되는 형상을 갖는다. 상기 미세 도전 라인(110)들은 금속을 포함한다. 특히, 상기 미세 도전 라인(110)에 포함되는 금속은 패턴의 프로파일을 따라 증착되는 특성을 가질 수 있다. 일 예로, 상기 미세 도전 라인(110)은 텅스텐으로 이루어질 수 있다. 이와는 달리, 상기 미세 도전 라인(110)은 구리, 알루미늄 등으로 이루어질 수도 있다.
상기 제2 트렌치(106)들 내부에는 상기 미세 도전 라인(110)들을 전기적으로 연결시키는 연결 라인(112)들이 구비된다. 상기 연결 라인들에 의해 서로 평행하는 미세 도전 라인(110)들이 모두 전기적으로 연결된다. 상기 연결 라인(112)들은 상기 미세 도전 라인(110)과 동일한 물질로 이루어진다.
상기 하나의 연결 라인(112)은 이웃하는 2개의 미세 도전 라인(110)들의 측벽을 서로 연결하는 형상을 갖는다. 상기 연결 라인(112)들에 의해 전기적으로 연결되어 있는 미세 도전 라인(110)들은 넓은 선폭을 갖는 하나의 도전 라인과 동일한 기능을 하게된다.
상기 각 연결 라인(112)들은 상기 제1 방향과 수직한 제2 방향으로 연장된 형상을 갖는다. 또한, 이웃하는 2개의 미세 도전 라인(110)들에는 복수개의 연결 라인(112)이 상기 제1 방향으로 나란하게 배치된다. 따라서, 도시된 것과 같이, 이웃하는 2개의 미세 도전 라인(110)들 및 상기 미세 도전 라인(110)들과 연결되는 연결 라인(112)들은 사다리 형상을 갖게된다.
이와같이, 상기 이웃하는 2개의 미세 도전 라인(110)들에 복수개의 연결 라인(112)이 상기 제1 방향으로 나란하게 배치되면, 상기 연결 라인(112)들 중 일부가 끊어지더라도 나머지 정상적으로 연결된 다른 연결 라인(112)들에 의해 상기 2개의 미세 도전 라인(110)들이 전기적으로 연결된 상태가 된다. 그러므로, 상기 연결 라인(112)들을 형성하는 중에 공정 불량이 발생되더라도 하나의 도선으로 제공되는 도전 패턴 구조물(116)에는 동작 불량이 발생되지 않는다.
상기 각 미세 도전 라인(110) 및 연결 라인(112)들은 설정된 임계 선폭보다 좁은 선폭을 갖는다.
상기 임계 선폭이 상기 미세 도전 라인(110)의 높이의 2배보다 큰 경우에는, 상기 미세 도전 라인(110) 및 연결 라인(112)들을 형성하기 위한 도전막의 증착 두께가 크게 증가되어 바람직하지 않다. 또한, 상기 임계 선폭이 3500Å보다 큰 경우에는 상기 미세 도전 라인(110) 및 연결 라인(112)을 형성하기 위한 도전막의 두께가 2000Å 이상으로 두꺼워지므로, 상기 도전막의 증착 및 연마에 소요되는 공정 비용이 증가된다. 그러므로, 상기 임계 선폭은 상기 각 미세 도전 라인(110)의 높이의 2 배보다는 작은 것이 바람직하다. 또한, 상기 임계 선폭은 3500Å보다 좁은 것이 바람직하다.
그러나, 상기 미세 도전 라인(110)들의 임계 선폭은 상기 미세 도전 라 인(110)들을 이루는 금속 물질의 증착 특성 및 연마 특성에 따라 달라질 수 있다.
상기 연결 라인(112)들에 의해 전기적으로 연결되어 있는 미세 도전 라인(110)의 개수를 변경함으로써, 원하는 수준의 저항을 갖는 도전 패턴 구조물을 구현할 수 있다.
도 4는 도 1에 도시된 도전 패턴 구조물을 설계하는 방법을 나타내는 흐름도이다.
본 실시예에 따른 도전 패턴 구조물(116)을 형성하기 위하여, 먼저 미세 도전 라인(110)들의 임계 선폭을 설정하여야 한다.(S10)
상기 임계 선폭은 트렌치 내에 도전막을 보이드 없이 채워넣을 수 있으면서, 단시간 내에 상기 도전막이 연마될 수 있도록 하는 두께로 설정되어야 한다. 상기 미세 도전 라인(110)들의 임계 선폭은 상기 미세 도전 라인(110)들을 이루는 금속 물질의 증착 특성 및 연마 특성에 따라 달라지게 된다.
상기에서 설명한 것과 같이, 미세 도전 라인(110)들의 임계 선폭은 상기 각 미세 도전 라인(110)의 높이의 2 배보다는 작은 것이 바람직하다. 또한, 상기 임계 선폭은 3500Å보다 좁은 것이 바람직하다.
한편, 상기 미세 도전 라인(110)들의 임계 선폭이 커질수록 상기 미세 도전 라인(110)을 형성하기 위한 도전막의 증착 두께가 증가되고, 도전막을 연마 두께도 증가하게 된다. 그러므로, 상기 미세 도전 라인(110)의 임계 선폭이 감소되는 것이 바람직하다. 그러나, 상기 미세 도전 라인(110)의 임계 선폭이 지나치게 감소되면 상기 미세 도전 라인(110)을 형성하기 위한 트렌치 형성 공정 및 도전막의 증착 공정이 용이하지 않을 뿐 아니라, 미세 도전 라인(110)의 개수가 증가하게 된다.
상기 미세 도전 라인(110)들의 임계 선폭이 상기 각 미세 도전 라인(110)의 높이의 2 배보다는 작게 되도록 하면, 트렌치 측벽에 증착되는 도전막이 서로 맞붙어서 상기 트렌치 내부가 채워진다. 때문에, 상기 도전막 증착 두께의 약 1.5 내지 2배의 선폭을 갖는 상기 미세 도전 라인이 형성된다. 구체적으로, 2000Å 정도의 도전막을 증착시켜 미세 도전 라인을 형성하는 경우, 상기 미세 도전 라인(110)은 약 3500Å의 선폭을 갖는다.
상기 미세 도전 라인은 상기 임계 선폭 보다 작은 선폭을 가져야 한다.
상기 미세 도전 라인(110)의 임계 선폭이 설정되면, 목표한 저항을 갖는 도전 패턴 구조물을 형성하기 위하여 제공되어야 하는 미세 도전 라인(110)의 개수를 산출한다. 일 예로, 하나의 패턴으로 도전 라인을 형성할 때 목표한 저항을 갖기 위한 도전 라인의 선폭이 약 10000Å인 경우에는, 3500Å의 폭을 갖는 미세 도전 라인을 3개 정도 배치시킬 수 있다. 또는, 2000Å의 폭을 갖는 미세 도전 라인(110)을 5개 정도 배치시킬 수 있다.
또한, 상기 미세 도전 라인(110)들을 전기적으로 연결시키는 복수의 연결 라인들을 배치시킨다.
상기 설명한 것과 같이, 도 1에 도시된 도전 패턴 구조물(116)을 설계하는 경우, 금속의 증착 두께 및 금속의 연마 두께를 감소시키면서 원하는 저항을 갖도록 할 수 있다. 또한, 넓은 선폭을 갖는 도전 라인을 형성할 때 금속이 충분하게 증착이 이루어지지 않아서 발생되는 불량 및 금속이 과도하게 연마되거나 또는 금속이 충분히 연마되지 않아서 발생되는 불량 등을 감소시킬 수 있다.
도 5 및 도 6은 도 2 및 도 3에 도시된 도전 패턴 구조물의 형성 방법을 나타내는 사시도들이다.
도 5를 참조하면, 기판(100) 상에 몰드막(102)을 형성한다. 상기 기판에는 반도체 소자를 구성하는 트랜지스터와 같은 소자들(도시안됨)이 형성되어 있을 수 있다. 상기 몰드막(102)은 실리콘 산화물과 같은 절연 물질로 이루어진다. 상기 몰드막(102)은 평탄한 상부면을 갖도록 형성한다.
상기 몰드막(102)의 일부 영역을 사진 식각 공정을 통해 식각하여 제1 방향으로 연장되는 형상을 갖는 제1 트렌치들(104) 및 이웃하는 상기 제1 트렌치들(104)의 일부 측벽을 관통하는 제2 트렌치들(106)을 각각 형성한다. 상기 제1 및 제2 트렌치들(104, 106)은 1회의 사진공정 및 1회의 식각 공정을 통해 형성될 수 있다. 이와는 달리, 상기 제1 및 제2 트렌치들(104, 106)은 제1 트렌치들(104)을 형성하기 위한 사진 공정과, 제2 트렌치들(106)을 형성하기 위한 사진 공정을 각각 수행한 후에, 1회의 식각 공정을 통해 형성될 수도 있다.
상기 제1 트렌치들(104)은 서로 평행하게 배치된다. 후속 공정에서, 상기 제1 트렌치들(104) 내부에 각각 미세 도전 라인이 형성된다. 그러므로, 상기 제1 트렌치들(104)은 설계된 미세 도전 라인들의 선폭과 동일한 폭을 갖고, 설계된 미세 도전 라인들의 개수와 동일한 개수만큼 형성되어야 한다.
상기 제2 트렌치들(106)은 서로 이웃하는 2개의 제1 트렌치들의 일부 측벽을 관통하도록 형성된다. 상기 제2 트렌치들(106)은 상기 제1 방향과 수직한 제2 방향으로 서로 나란하게 배치되지 않고, 서로 어긋나게 배치된다. 또한, 상기 이웃하는 2개의 제1 트렌치들(104)에는 복수개의 제2 트렌치들(106)이 배치되도록 한다. 상기 제2 트렌치들의 상기 제1 방향으로의 폭(W2)은 상기 제1 트렌치들의 제2 방향으로의 폭(W1)과 동일하거나 제1 트렌치의 폭(W1)보다 작을 수 있다.
상기 제1 및 제2 트렌치들(104, 106) 각각의 폭(W1, W2)은 후속 공정에서 임계 증착 두께만큼 도전막을 증착하였을 때 상기 제1 및 제2 트렌치들(104, 106) 내부가 상기 도전막으로 채워질 수 있도록 설정된다. 상기 임계 증착 두께는 상기 도전막의 증착 특성 및 연마 특성을 고려하여 결정되지만, 2500Å보다 얇은 것이 바람직하다. 그러므로, 상기 도전막을 2500Å을 증착하였을 때 상기 제1 및 제2 트렌치들(104, 106) 내부가 상기 도전막으로 완전하게 채워지도록, 상기 제1 및 제2 트렌치들(104, 106)의 폭은 3500Å보다 좁은 것이 바람직하다.
또한, 상기 제1 트렌치(104)의 폭은 상기 제1 트렌치(104)의 깊이의 2배보다 작다.
도 6을 참조하면, 상기 제1 및 제2 트렌치들(104, 106) 내부를 채우도록 도전막(108)을 형성한다. 상기 도전막(108)은 금속을 포함한다. 상기 도전막(108)은 패턴의 프로파일을 따라 증착되는 특성을 갖는 금속일 수 있다. 일 예로, 상기 도전막(108)은 텅스텐을 포함한다. 이와는 다른 예로, 상기 도전막(108)은 알루미늄, 구리 등을 포함할 수도 있다.
보다 구체적으로, 상기 제1 및 제2 트렌치들(104, 106)의 측벽을 따라 베리어 금속막(도시안됨)을 형성하고, 상기 베리어 금속막 상에 상기 제1 및 제2 트렌치들(104, 106) 내부를 채우도록 금속막을 형성한다.
상기 텅스텐과 같이 컨포멀한 증착 특성을 갖는 물질로써 도전막(108)을 형성하는 경우에는, 상기 제1 트렌치(104)의 폭에 따라 상기 제1 트렌치(104) 내부를 채우기 위하여 요구되는 도전막(108)의 두께가 달라진다.
일 예로, 상기 제1 트렌치(104)의 폭이 상기 제1 트렌치(104) 깊이의 2배보다 큰 경우에는 상기 제1 트렌치(104)의 높이만큼 도전막(108)을 증착하여야만 상기 제1 트렌치(104) 내부를 채울 수 있다. 그러므로, 상기 도전막(108)의 증착 두께가 매우 증가된다.
반면에, 상기 제1 트렌치(104)의 폭이 상기 제1 트렌치(104)의 깊이의 2배보다 작은 경우에는 상기 제1 트렌치(104)의 양 측벽에 형성되는 도전막(108)이 서로 맞붙으면서 상기 제1 트렌치(104) 내부가 상기 도전막으(108)로 채워진다. 따라서, 상기 도전막(108)은 상기 제1 트렌치의 폭의 1/2 이상의 두께로 증착함으로써 상기 제1 트렌치 내부를 채울 수 있다. 그러므로, 상기 도전막(108)의 증착 두께가 감소된다. 그러므로, 상기 제1 트렌치(104)의 폭이 상기 제1 트렌치(104)의 깊이의 2배보다 작게 형성하는 것이다.
설명한 것과 같이, 상기 제1 트렌치들(104)은 설계된 미세 도전 라인들의 선폭과 동일한 폭을 가지므로, 상기 제1 트렌치(104)의 폭의 1/2 이상의 두께로 도전막(108)을 증착함으로써, 상기 제1 및 제2 트렌치(104, 106) 내부를 채울 수 있다. 이와같이, 상기 도전막(108)의 증착 두께가 감소되므로, 상기 몰드막(102) 상부면에 증착되는 도전막(108)의 두께도 감소된다.
다시, 도 2 및 3을 참조하면, 상기 몰드막(102) 상부면에 증착된 도전막(108)을 연마함으로써, 제1 트렌치(104) 내부에 미세 도전 라인(110)들을 형성하고, 상기 제2 트렌치(106) 내부에 연결 라인(112)들을 형성한다. 설명한 것과 같이, 상기 연결 라인(112)들은 서로 평행하게 배치되어 있는 각 미세 도전 라인(110)들을 모두 전기적으로 연결시킨다.
상기 연결 라인(112)들로 연결되어 있는 미세 도전 라인(110)들은 넓은 선폭을 갖는 하나의 도전 라인과 동일한 저항을 갖고, 상기 하나의 도전 라인으로써의 역할을 한다.
도 7은 실시예 1과 비교하기 위한 일반적인 형태의 도전 라인을 나타낸다.
도 8은 도 7에 도시된 도전 라인을 형성하는 과정을 나타낸다.
도 7에 도시된 도전 라인(120)은 도 1에 도시된 실시예 1의 도전 패턴 구조물(116)과 동일한 저항을 갖는다.
도 8을 참조하면, 도전 라인(120)이 하나의 넓은 선폭을 갖는 단일의 패턴으로 이루어지는 경우, 이를 형성하기 위하여 몰드막(122) 내에 넓은 선폭의 트렌치(124)가 형성되어야 한다.
상기 트렌치(124)의 선폭이 넓어지는 경우, 상기 트렌치(124) 내부를 도전막(126)으로 채우기 위해서 증착되는 도전막(126)의 두께(h)가 매우 두꺼워진다. 그러므로, 상기 트렌치(124) 내부에 도전막(126)이 충분하게 채워지지 않아서 불량이 빈번하게 발생하게 된다. 더구나, 상기 몰드막(122) 상에 형성되는 도전막(126)의 두께(h)가 두꺼워지게 되므로, 연마하여야할 도전막(126)의 두께(h)가 두꺼워진다.
그러나, 본 실시예에서와 같이 미세 도전 라인 및 연결 라인으로 도전 패턴 구조물을 구성함으로써, 증착 및 연마 두께를 감소시키면서도 동일한 기능을 하도록 할 수 있다.
실시예 2
도 9는 본 발명의 실시예 2에 따른 도전 패턴 구조물을 나타내는 평면도이다.
도 9를 참조하면, 기판 상에 절연 물질로 이루어지는 몰드막(150)이 구비된다.
상기 몰드막(150)에는 서로 평행하게 배치되고 상기 제2 방향으로 제1 폭(W1)을 갖는 복수의 제1 트렌치(152)들이 생성되어 있다. 상기 제1 트렌치(152)들의 일부 측벽을 서로 관통하는 제2 트렌치(154)들이 생성되어 있다. 각각의 상기 제2 트렌치(154)는 서로 이웃하는 2개의 제1 트렌치(152)들과 관통된다. 상기 제2 트렌치(154)의 상기 제1 방향으로의 제2 폭(W2)은 상기 제1 폭(W1)과 동일하거나 더 좁다. 상기 제1 및 제2 트렌치(152, 154)는 동일한 깊이를 가질 수 있다.
또한, 상기 몰드막(150)에는 서로 평행하게 배치되고 제3 폭을 갖는 적어도 하나의 제3 트렌치(156)들이 생성되어 있다.
상기 제1 내지 제3 폭(W1, W2, W3)은 도전 라인들을 이루는 금속 물질의 증착 특성 및 연마 특성에 의해 결정된 임계 선폭보다 작은 폭을 갖는다. 상기 임계 선폭은 상기 제1 트렌치(152)의 깊이의 2배 보다는 작다. 또한, 상기 임계 선폭은 3500Å보다 좁은 것이 바람직하다. 상기 제1 내지 제3 폭(W1, W2, W3)은 동일할 수도 있고, 서로 다를 수도 있다.
상기 제1 트렌치(152)들 내부에는 미세 도전 라인(160)들이 구비된다. 또한, 상기 제2 트렌치(154)들 내부에는 상기 미세 도전 라인(160)들을 전기적으로 연결시키는 연결 라인(162)들이 구비된다. 상기 연결 라인(162)에 의해 전기적으로 연결된 일 군(group)의 미세 도전 라인(160)들은 하나의 도전 라인(164)으로써 기능하게 된다. 상기 미세 도전 라인(160)들 및 연결 라인(162)들은 저저항을 갖는 제1 도전 라인(164)으로 제공된다. 상기 제1 도전 라인(164)은 실시예 1의 도전 패턴 구조물(116)과 동일한 구조를 갖는다.
상기 제3 트렌치(156) 내부에는 서로 이격되면서 평행하게 배치되는 제2 도전 라인(166)이 구비된다. 상기 제2 도전 라인(166)에는 연결 라인들이 구비되지 않으므로, 각각의 제2 도전 라인(166)이 하나의 도전 라인으로써 기능하게 된다. 따라서, 상기 제2 도전 라인(166)은 상기 미세 도전 라인(160)들이 연결된 제1 도전 라인(164)에 비해 높은 저항을 갖는다.
상기 제1 도전 라인(164) 및 제2 도전 라인(166)은 동일한 물질로 이루어질 수 있다.
설명한 것과 같이, 본 실시예에 따른 미세 도전 라인, 연결 라인 및 제2 도전 라인은 모두 상기 임계 선폭보다 작은 선폭을 갖는다.
도시하지는 않았지만, 회로를 구성하기 위하여 다양한 저항을 갖는 도전 라인들이 추가적으로 더 구비될 수 있다. 상기 저항이 다른 각 도전 라인들은 상기 임계 선폭보다 작은 선폭을 갖는 미세 도전 패턴들이 전기적으로 연결된 형상을 갖는다. 때문에, 회로를 구성하는 모든 도전 라인의 선폭은 상기 임계 선폭보다 작다.
도 10 내지 도 12는 도 9에 도시된 도전 패턴 구조물을 형성하는 방법을 나타내는 단면도들이다.
도 10 내지 도 12의 단면도는 도 9의 I-I'부위를 절단한 것이다.
도 10을 참조하면, 기판(100) 상에 몰드막(150)을 형성한다. 상기 기판(100)에는 반도체 소자를 구성하는 트랜지스터와 같은 소자들이 형성되어 있을 수 있다. 상기 몰드막(150)은 실리콘 산화물과 같은 절연 물질로 이루어진다. 상기 몰드막(150)은 평탄한 상부면을 갖도록 형성한다.
상기 몰드막(150)의 일부 영역을 사진 식각 공정을 통해 식각하여, 제1 폭(W1)을 갖는 라인 형상의 제1 트렌치(152)들과, 제3 폭(W3)을 갖는 라인 형상의 제3 트렌치(156)들을 형성한다. 도시된 것과 같이, 상기 제1 및 제3 폭(W1, W3)은 서로 동일할 수 있다. 그러나, 이와는 달리, 상기 제1 및 제3 폭(W1, W3)은 서로 다를 수도 있다.
상기 제1 및 제3 폭(W1, W3)은 도전 라인들을 이루는 금속 물질의 증착 특성 및 연마 특성에 의해 결정된 임계 선폭 이하가 되도록 한다. 이와같이, 상기 제1 및 제3 폭(W1, W3)이 특정한 임계 선폭 이하이므로, 상기 제1 및 제3 폭(W1, W3) 간의 차이가 크지 않다.
상기 제1 트렌치(152)들은 제1 방향으로 연장되는 형상을 가지며, 서로 인접하면서 평행하게 배치된다. 또한, 상기 제3 트렌치(156)들은 상기 제1 방향으로 연장되는 형상을 가지며, 서로 평행하게 배치된다.
상기 제1 트렌치(152)들의 일부 측벽을 관통하고, 제2 폭(W2)을 갖는 제2 트렌치(154)들을 형성한다. 상기 제2 트렌치(154)들은 상기 제1 및 제3 트렌치(152, 156)를 형성하기 위한 식각 공정을 통해 형성될 수 있다. 이와는 달리, 상기 제2 트렌치(154)는 별도의 사진 식각 공정을 통해 형성할 수도 있다.
도 11을 참조하면, 상기 제1 내지 제3 트렌치(152, 154, 156)들 내부를 채우도록 도전막(158)을 형성한다. 상기 도전막(158)은 금속을 포함한다. 상기 도전막(158)은 패턴의 프로파일을 따라 증착되는 특성을 갖는 금속일 수 있다. 일 예로, 상기 도전막(158)은 텅스텐을 포함한다. 이와는 달리, 상기 도전막(158)은 알루미늄, 구리 등을 포함할 수도 있다.
보다 구체적으로, 상기 제1 내지 제3 트렌치(152, 154, 156)의 측벽을 따라 베리어 금속막을 형성하고, 상기 베리어 금속막 상에 상기 제1 내지 제3 트렌치(152, 154, 156) 내부를 채우도록 금속막을 형성한다.
도 12를 참조하면, 상기 몰드막(150) 상부면에 증착된 도전막(158)을 연마함 으로써, 상기 제1 및 제2 트렌치(152, 154) 내부에 미세 도전 라인(160)들 및 연결 라인(162)들을 포함하는 제1 도전 라인(164)을 형성한다. 또한, 상기 제3 트렌치(156) 내부에는 제2 도전 라인(166)을 형성한다.
상기 공정을 수행하면, 낮은 저항을 갖고 복수의 미세 도전 라인(160)을 포함하는 제1 도전 라인(164)과, 상대적으로 높은 저항을 가지면서 미세한 선폭을 갖는 제2 도전 라인(166)을 구현할 수 있다. 또한, 상기 제1 및 제2 도전 라인(166, 164)을 형성할 때 발생하는 공정 불량을 감소시킬 수 있다.
실시예 3
도 13은 본 발명의 실시예 3에 따른 도전 패턴 구조물을 나타내는 평면도이다. 도 14는 본 발명의 실시예 3에 따른 도전 패턴 구조물을 나타내는 사시도이다.
도 13을 참조하면, 기판(200) 상에, 절연 물질로 이루어지는 몰드막(202)이 구비된다. 상기 몰드막(202)은 실리콘 산화막(202a), 식각 저지막(202b) 및 실리콘 산화막(202c)이 적층된 형상을 가질 수 있다. 상기 몰드막(202)에는 콘택홀(204)들 및 트렌치들(206, 208, 210)이 형성되어 있다.
구체적으로, 상기 몰드막(202)에는 상기 기판(200) 표면을 노출하는 콘택홀(204)들이 형성되어 있다. 상기 콘택홀(204)들은 제1 방향으로 나란하게 배치된다.
상기 콘택홀(204)들 상에는 상기 콘택홀(204)들과 연통하면서 상기 제1 방향으로 연장되는 제1 트렌치(206)가 구비된다. 상기 제1 트렌치(206)는 제1 폭(W1)을 갖는다.
상기 제1 트렌치(206)와 평행하게 배치되고, 상기 제1 트렌치(206)와 동일한 높이를 갖는 복수의 제2 트렌치(208)가 구비된다. 상기 제2 트렌치(208)는 상기 제1 폭(W1)과 동일하거나 또는 상기 제1 폭(W1)보다 넓은 제2 폭(W2)을 갖는다. 본 실시예에서, 상기 제2 폭(W2)은 상기 제1 폭(W1)보다 더 넓다. 상기 제2 폭(W2)이 제1 폭(W1)보다 넓게 되도록 하면, 도전 패턴 구조물에 포함되는 제2 미세 도전 라인(214)의 수를 감소시킬 수 있다.
또한, 상기 제1 및 제2 트렌치(206, 208)들의 일부 측벽을 서로 관통하는 제3 트렌치(210)들이 구비된다. 이웃하는 2개의 트렌치들의 측벽을 관통하는 상기 제3 트렌치(210)들은 상기 제1 방향으로 나란하게 복수개가 구비될 수 있다.
상기 제1 및 제2 폭(W1, W2)은 도전 라인들을 이루는 금속 물질의 증착 특성 및 연마 특성에 의해 결정된 임계 선폭보다 작은 폭을 갖는다. 상기 임계 선폭은 상기 제2 트렌치(208)의 깊이의 2배 보다는 작다. 또한, 상기 임계 선폭은 3500Å보다 좁은 것이 바람직하다.
상기 콘택홀(204)들 내부에는 콘택 플러그(216)들이 구비된다. 상기 제1 트렌치(206) 내부에는 상기 콘택홀(204)들의 상부면과 전기적으로 접촉하고 상기 제1 선폭(W1)을 갖는 제1 미세 도전 라인(212)들이 구비된다. 또한, 상기 제2 선폭(W2)을 갖는 제2 미세 도전 라인(214)들이 구비된다. 상기 제1 및 제2 미세 도전 라인(212, 214)은 동일한 높이를 갖는다.
제1 및 제2 미세 도전 라인(212, 214)들을 전기적으로 연결시키는 연결 라 인(218)들이 구비된다. 상기 연결 라인(218)에 의해 전기적으로 연결된 일 군(group)의 제1 및 제2 미세 도전 라인(212, 214)들은 하나의 도전 라인으로써 기능하게 된다. 또한, 상기 도전 라인은 상기 하부의 콘택 플러그들과 전기적으로 연결되어 있다.
상기 제1, 제2 미세 도전 라인(212, 214) 및 상기 연결 라인(218)들은 동일한 물질로 이루어질 수 있다.
도 15 내지 도 17은 도 13 및 14에 도시된 도전 패턴 구조물을 형성하는 방법을 나타내는 단면도들이다.
도 15 내지 도 17은 도 13의 I-I'부위를 절단한 단면도이다.
도 15를 참조하면, 기판(200) 상에 절연 물질로 이루어지는 몰드막(202)을 형성한다. 상기 기판에는 반도체 소자를 구성하는 트랜지스터와 같은 소자들이 형성되어 있을 수 있다. 상기 몰드막(202)은 실리콘 산화막(202a), 식각 저지막(202b) 및 실리콘 산화막(202c)을 적층시켜 형성할 수 있다. 상기 몰드막(202)은 평탄한 상부면을 갖도록 형성한다.
상기 몰드막(202)의 일부 영역을 사진 식각 공정을 통해 식각하여, 상기 기판(200) 표면을 노출시키는 콘택홀(204)들을 형성한다. 이와는 다른 예로, 상기 콘택홀(204)들은 하부에 위치하는 도전 패턴을 노출시킬 수도 있다.
또한, 사진 식각 공정을 통해, 상기 콘택홀(204)들 상부와 연통하는 라인 형상을 갖고 제1 폭(W1)을 갖는 제1 트렌치(206)를 형성한다. 또한, 상기 제1 트렌 치(206)와 이웃하여 상기 제1 폭(W1)과 동일하거나 또는 상기 제1 폭보다 넓은 제2 폭(W2)을 갖는 제2 트렌치(208)를 형성한다. 그리고, 상기 제1 및 제2 트렌치(206, 208)의 일부 측벽을 관통하는 제3 트렌치(210)들을 형성한다.
상기 콘택홀(204)들 및 트렌치들(206, 208, 210)을 형성하기 위한 공정 순서는 서로 뒤바뀔 수 있다. 즉, 상기 제1 내지 제3 트렌치(206, 208, 210)를 먼저 형성하고 난 후, 상기 제1 트렌치(206) 내부에 콘택홀(204)들을 형성할 수도 있다.
상기 제1 및 제2 폭(W1, W2)은 도전 라인들을 이루는 금속 물질의 증착 특성 및 연마 특성에 의해 결정된 임계 선폭보다 작은 폭을 갖도록 형성한다.
도 16을 참조하면, 상기 제1 내지 제3 트렌치들(206, 208, 210) 및 상기 콘택홀(204)들 내부를 채우도록 도전막(211)을 형성한다. 상기 도전막(211)은 금속을 포함한다. 상기 도전막(211)은 패턴의 프로파일을 따라 증착되는 특성을 갖는 금속을 포함할 수 있다. 일 예로, 상기 도전막(211)은 텅스텐을 포함한다. 이와는 달리, 상기 도전막(211)은 알루미늄, 구리 등을 포함할 수도 있다. 이 때, 임계 증착 두께 이하도 도전막(211)을 증착하면, 상기 제1 내지 제3 트렌치(206, 208, 210) 및 상기 콘택홀(204) 내부가 도전막으로 채워지게 된다. 상기 임계 증착 두께는 2500Å보다 얇은 것이 바람직하다.
도시된 것과 같이, 상기 제1 트렌치(206) 하부와 연통하여 콘택홀(204)들이 형성되어 있다. 그러므로, 상기 제1 트렌치(206) 및 콘택홀(204) 내부에까지 도전막(211)이 채워져야 하기 때문에, 상기 제1 트렌치(206)와 제2 트렌치(208)가 동일한 폭을 갖고 있다면 상기 제1 트렌치(206) 내부를 채우는데 필요한 도전막의 두께 가 상기 제2 트렌치(206) 내부를 채우는 데 필요한 도전막(211)의 두께보다 더 두꺼워진다.
그러므로, 상기 제1 트렌치(206)에 비해 상기 제2 트렌치(206)의 폭이 다소 넓어지더라도, 상기 제1 트렌치(206) 내부를 채우도록 상기 도전막(211)을 증착하면 상기 제2 트렌치(208)의 내부도 모두 상기 도전막(211)으로 채울 수 있다. 이러한 이유로, 상기 제2 트렌치(208)의 폭(W2)은 상기 제1 트렌치(206)의 폭(W1)보다 더 넓게 되거나 또는 제1 트렌치의 폭(W1)과 동일하게 되도록 형성할 수 있다.
도 17을 참조하면, 상기 몰드막(202) 상부면에 증착된 도전막(211)을 연마함으로써, 제1 미세 도전 라인(212), 제2 미세 도전 라인(214), 콘택 플러그(216) 및 연결 라인(218)을 각각 형성한다. 상기 제1 미세 도전 라인(212), 제2 미세 도전 라인(214) 및 연결 라인(218)은 하나의 도전 라인의 기능을 하며, 상기 콘택 플러그(216)는 상기 제1 미세 도전 라인(212), 제2 미세 도전 라인(214) 및 연결 라인(218)과 전기적으로 연결된다.
그런데, 상기 도전막(211)이 증착되는 두께가 얇기 때문에, 연마하여야 할 도전막의 두께도 얇아지게 된다. 때문에, 상기 도전막(211)의 연마 공정이 용이해지며, 연마 공정에 소요되는 시간 및 비용도 감소된다.
본 실시예에 의하면, 기판(200) 표면과 전기적으로 연결되고, 낮은 저항을 갖는 도전 패턴 구조물을 형성할 수 있다. 또한, 상기 도전 패턴 구조물을 형성할 때 공정 비용 및 공정 불량이 감소된다.
실시예 4
도 18은 본 발명의 실시예 4에 따른 도전 패턴 구조물을 나타내는 평면도이다.
도 18에 도시된 것과 같이, 실시예 4에 따른 도전 패턴 구조물은 콘택 플러그(216)와 연결되는 제1 미세 도전 라인(212)이 제1 방향으로 2 열로 배열되는 것을 제외하고는 실시예 3의 도전 패턴 구조물과 동일하다.
이와같이, 상기 제1 미세 도전 라인(212)이 제1 방향으로 2 열로 배열되도록 하면, 상기 콘택 플러그(216)와 접촉하는 부위의 수평면적이 넓어지더라도 상기 콘택 플러그(216)의 폭을 증가시키지 않을 수 있다. 이와같이, 상기 콘택 플러그(216)와 접촉하는 부위의 수평 면적에 따라, 상기 콘택 플러그(216) 및 제1 미세 도전 라인(212)을 복수의 열로 배치할 수 있다.
도 18에 도시된 도전 패턴 구조물은 몰드막에 제1 트렌치 및 콘택홀을 추가적으로 더 형성하는 것을 제외하고는, 도 15 내지 도 17을 참조로 설명한 것과 동일한 공정을 수행하여 형성할 수 있다.
실시예 5
도 19는 본 발명의 실시예 5에 따른 도전 패턴 구조물을 나타내는 평면도이다.
도 19에 도시된 것과 같이, 실시예 5에 따른 도전 패턴 구조물에는 실시예 3의 도전 패턴 구조물과 동일한 구조의 제1 도전 라인(230)이 포함되어 있다.
또한, 본 실시예에 따른 도전 패턴 구조물에는 임계 선폭보다 좁은 선폭을 갖고 연결 라인 없이 하나의 도전 라인으로 이루어지는 제2 도전 라인(190)이 구비된다.
이에 더하여, 제2 도전 라인(190)의 선폭과 동일하거나 상기 제2 도전 라인 보다 더 좁은 선폭을 갖고, 연결 라인 없이 하나의 도전 라인으로 이루어지는 제3 도전 라인(192)이 구비된다. 상기 제3 도전 라인(192)의 저면 아래에는 기판과 접촉하는 제2 콘택 플러그(194)들이 구비된다.
도 19에 도시된 도전 패턴 구조물을 형성하기 위해서는, 몰드막에 제1 내지 제3 트렌치 및 제1 콘택홀을 형성하고, 추가적으로 제4 및 제5 트렌치와 제2 콘택홀을 형성하는 공정을 수행하는 것을 제외하고는, 도 15 내지 도 17을 참조로 설명한 것과 동일한 공정을 수행하여 형성할 수 있다.
상기 제4 및 제5 트렌치 내에는 상기 제2 도전 라인(190) 및 제3 도전 라인(192)이 형성되고, 상기 제2 콘택홀 내에는 상기 제2 콘택 플러그(194)가 형성된다. 상기 제4 및 제5 트렌치는 제1 내지 제3 트렌치를 형성하기 위한 사진 식각 공정을 통해 함께 형성될 수 있다. 또한, 상기 제2 콘택홀은 상기 제1 트렌치 아래에 콘택홀을 형성하기 위한 사진 식각 공정을 통해 함께 형성될 수 있다.
실시예 6
도 20은 본 발명의 실시예 6에 따른 NAND 플래시 메모리 소자를 나타낸다.
도 21은 NAND 플래시 메모리 소자의 회로도이다.
도 20에 도시된 NAND 플래시 메모리 소자에서, 공통 소오스 라인 및 콘택 플러그는 도 13 및 도 14에 도시된 것과 같은 도전 패턴 구조물과 동일한 구성을 갖는다.
도 20 및 도 21을 참조하면, NAND 플래시 메모리 소자의 셀 영역에는 트랜지스터들이 스트링 단위로 형성된다. 상기 셀 스트링은 16 또는 32개의 셀 트랜지스터(302)가 직렬로 연결되고, 상기 셀 트랜지스터(302)들 양 측에는 셀 선택 트랜지스터(SSL) 및 그라운드 선택 트랜지스터(GSL, 304)가 각각 직렬로 연결되는 구조를 갖는다. 또한, 상기 그라운드 선택 트랜지스터(304)의 불순물 영역은 공통 소오스 영역(324)이 된다. 상기 공통 소오스 영역(324)에는 공통 소오스 라인(CSL)이 연결된다.
상기 공통 소오스 라인(CSL)은 상기 셀 트랜지스터(302)의 워드 라인들이 연장되는 방향과 동일한 제1 방향으로 연장되는 라인 형상을 갖는다. 또한, 하나의 공통 소오스 라인(CSL)은 상기 제1 방향과 수직하는 제2 방향으로 이웃하는 다른 셀 스트링들과도 공통으로 사용된다.
이하에서는, 기판 상에 구현된 NAND 플래시 메모리 소자를 설명한다.
기판(300) 상에는 상기 제2 방향으로 연장되는 라인 형상의 액티브 영역이 구비된다. 상기 기판(300) 상에는 셀 트랜지스터(302)들, 셀 선택 트랜지스터 및 그라운드 선택 트랜지스터(304)가 각각 구비된다.
상기 셀 트랜지스터(302)는 터널 산화막 패턴(306), 전하 저장막 패턴(308), 유전막 패턴(310), 콘트롤 게이트 패턴(312)이 적층된 제1 게이트 구조물(314)을 포함한다.
상기 셀 선택 트랜지스터 및 그라운드 선택 트랜지스터(304)는 게이트 산화막 패턴(316) 및 게이트 전극(318)이 적층된 제2 게이트 구조물(320)을 포함한다.
상기 제1 및 제2 게이트 구조물(314, 320) 양 측의 기판에는 불순물 영역들이 구비된다. 상기 그라운드 선택 트랜지스터(304)의 단부의 불순물 영역은 공통 소오스 영역(324)이 된다.
상기 셀 트랜지스터(302) 및 선택 트랜지스터들(304)을 덮는 제1 층간 절연막(322a)이 구비된다. 상기 제1 층간 절연막(322a) 상에는 식각 저지막(322b)이 구비된다. 상기 제1 층간 절연막(322a)은 실리콘 산화물로 이루어지고, 상기 식각 저지막(322b)은 실리콘 질화물로 이루어질 수 있다.
상기 제1 층간 절연막(322a) 및 식각 저지막(322b)을 관통하여 상기 공통 소오스 영역(324)의 기판(300) 부위를 노출하는 콘택홀(326)들이 형성되어 있다. 상기 콘택홀(326)들 내부에는 콘택 플러그(334)들이 구비된다. 상기 콘택 플러그(334)들은 상기 제1 방향으로 배치된 각각의 셀 스트링들에 포함된 공통 소오스 영역(324)들과 각각 접촉하는 형상을 갖는다. 그러므로, 상기 콘택 플러그(334)들은 상기 제1 방향으로 나란하게 배치되어 있다.
상기 식각 저지막(322b) 상에는 제2 층간 절연막(322c)이 구비된다. 상기 제2 층간 절연막(322c)에는 제1 내지 제3 트렌치(328, 330, 332)가 포함된다.
구체적으로, 제1 트렌치(328)는 상기 콘택 플러그(334)들을 저면에 노출시키면서 상기 제1 방향으로 연장되는 형상을 갖는다. 상기 제1 트렌치(328)는 제1 폭(W1)을 갖는다.
상기 제1 트렌치(328)와 인접하여 배치되고, 상기 제1 방향으로 연장되는 라인 형상을 갖는 제2 트렌치(330)들이 구비된다. 상기 제2 트렌치(330)들은 상기 제1 폭(W1)과 동일하거나 또는 상기 제1 폭(W1)보다 더 넓은 제2 폭(W2)을 갖는다.
상기 제1 및 제2 트렌치(328, 330)의 측벽을 관통하도록 제3 트렌치(332)가 구비된다.
상기 제1 및 제2 트렌치(328, 330) 내에는 제1 미세 도전 라인(336) 및 제2 미세 도전 라인(338)이 각각 구비된다. 또한, 상기 제3 트렌치(332) 내에는 연결 라인(340)이 구비된다.
상기 제1 및 제2 미세 도전 라인(336, 338), 연결 라인(340) 및 콘택 플러그(334)는 도 13 및 도 14를 참조로 설명한 도전 패턴 구조물과 동일한 구조를 갖는다. 즉, 상기 제1 미세 도전 라인(336)은 제1 선폭(W1)을 갖고, 상기 제2 미세 도전 라인(338)은 상기 제1 선폭(W1)보다 넓거나 상기 제1 선폭(W1)과 동일한 제2 선폭(W2)을 갖는다. 상기 제2 선폭(W2)은 상기 제2 미세 도전 라인(338)의 높이의 2배보다 작다. 또한, 상기 제2 선폭(W2)은 3500Å보다 좁은 것이 바람직하다.
상기 콘택 플러그(334)들, 제1 및 제2 미세 도전 라인(336, 338) 및 연결 라인(340)은 동일한 금속 물질로 이루어진다. 상기 금속 물질은 텅스텐을 포함할 수 있다. 이와는 달리, 상기 금속 물질은 구리 또는 알루미늄을 포함할 수도 있다.
상기 제1 및 제2 미세 도전 라인(336, 338) 및 연결 라인(340)은 전기적으로 연결되어 있어, 공통 소오스 라인의 기능을 한다. 상기 공통 소오스 라인은 콘택 플러그(334)들을 통해 상기 공통 소오스 영역과 접속하게 된다.
도 22 내지 도 24는 도 20에 도시된 NAND 플래시 메모리 소자의 제조 방법을 나타내는 단면도들이다.
도 22 내지 도 24는 도 20의 I-I'를 절단한 단면도이다.
도 22를 참조하면, 반도체 물질로 이루어지는 기판(300)이 마련된다. 상기 기판(300)은 단결정 실리콘을 포함할 수 있다. 상기 기판에 소자 분리 공정을 수행하여, 소자 분리막 패턴(도 20, 301)을 형성한다. 상기 기판 상에 셀 트랜지스터(302) 및 선택 트랜지스터(304)들을 형성한다. 상기 셀 트랜지스터(302) 및 선택 트랜지스터(304)들을 형성하는 방법에 대해 간단히 설명한다.
상기 기판(100) 표면을 산화시켜 터널 산화막 및 게이트 산화막을 각각 형성한다. 상기 터널 산화막 및 게이트 산화막 상에 예비 전하 저장막 패턴을 형성한다. 상기 예비 전하 저장막 패턴은 폴리실리콘으로 형성할 수 있다. 또는, 상기 예비 전하 저장막은 전하를 트랩핑할 수 있는 실리콘 질화물로 형성할 수 있다. 상기 예비 전하 저장막 상에 유전막을 형성한다. 그리고, 선택 트랜지스터(304)들이 형성될 부위에는 상기 유전막을 제거한다. 상기 유전막 상에 도전막을 형성하고, 상기 도전막, 유전막, 예비 전하 저장막 패턴 및 터널 산화막을 차례로 패터닝한다.
이로써, 터널 산화막 패턴(306), 전하 저장막 패턴(308), 유전막 패턴(310) 및 콘트롤 게이트 패턴(312)이 적층된 제1 게이트 구조물(314)을 형성한다. 또한, 상기 도전막 형성 및 패터닝 공정을 통해 상기 선택 트랜지스터(304)들이 형성될 부위에는 게이트 산화막 패턴(316) 및 게이트 전극(318)이 적층된 제2 게이트 구조물(320)을 형성한다. 이 후, 상기 제1 및 제2 게이트 구조물(318, 320) 양 측의 기판 표면 아래로 불순물을 주입하여 제1 게이트 구조물(318)의 양 측에 불순물 영역(321)들을 형성한다. 이 때, 그라운드 선택 트랜지스터의 단부의 불순물 영역은 공통 소오스 영역(324)이 된다.
도 23을 참조하면, 상기 기판(300) 상에 상기 셀 트랜지스터(302)들 및 선택 트랜지스터(304)들을 덮는 제1 층간 절연막(322a)을 형성한다. 상기 제1 층간 절연막(322a) 상에는 식각 저지막(322b)을 형성한다. 상기 식각 저지막(322b) 상에는 제2 층간 절연막(322c)을 형성한다.
상기 제2 층간 절연막(322c), 식각 저지막(322b) 및 제1 층간 절연막(322a)의 일부를 차례로 식각하여 상기 공통 소오스 영역(324)을 노출하는 콘택홀(326)들을 형성한다.
또한, 상기 제2 층간 절연막(322c)의 일부 영역을 식각하여, 상기 콘택홀(326) 상부와 연통하는 라인 형상을 갖고 제1 폭(W1)을 갖는 적어도 하나의 제1 트렌치(328)와 상기 제1 트렌치(328)와 이웃하여 상기 제1 폭(W1)과 동일하거나 또는 상기 제1 폭(W1)보다 넓은 제2 폭(W2)을 갖는 제2 트렌치(330)를 형성한다. 그리고, 상기 제1 및 제2 트렌치(328, 330)의 측벽을 관통하는 제3 트렌치(332)를 형성한다.
상기 콘택홀(326), 제1 내지 제3 트렌치들(328, 330, 332)을 형성하기 위한 공정 순서는 서로 뒤바뀔 수 있다. 즉, 상기 제1 내지 제3 트렌치(328, 330, 332) 를 먼저 형성하고 난 후, 상기 제1 트렌치(328) 내부에 콘택홀(326)들을 형성할 수도 있다.
도 24를 참조하면, 상기 제1 내지 제3 트렌치들(328, 330, 332) 및 상기 콘택홀(326)들 내부를 채우도록 도전막을 형성한다. 상기 도전막은 금속을 포함한다.
이 때, 임계 증착 두께 이하도 도전막을 증착한다. 상기 두께로 도전막을 증착하면, 상기 제1 내지 제3 트렌치(328, 330, 332) 및 상기 콘택홀 (326)내부가 도전막으로 채워지게 되도록 하여야 한다. 상기 임계 증착 두께는 2500Å보다 얇은 것이 바람직하다.
상기 제2 층간 절연막(322c) 상부면에 증착된 도전막을 연마함으로써, 제1 미세 도전 라인(336), 제2 미세 도전 라인(338), 콘택 플러그(334) 및 연결 라인(340)을 각각 형성한다. 상기 제1 미세 도전 라인(336), 제2 미세 도전 라인(338) 및 연결 라인(340)은 하나의 도전 라인의 기능을 하며, 상기 콘택 플러그(334)는 상기 제1 미세 도전 라인(336), 제2 미세 도전 라인(338) 및 연결 라인(340)과 전기적으로 연결된다.
상기 공정을 통해, 상기 제1 미세 도전 라인(336), 제2 미세 도전 라인(338) 및 연결 라인(340)을 포함하는 공통 소오스 라인을 형성할 수 있다. 상기 공통 소오스 라인은 상기 콘택 플러그(334)를 통해 공통 소오스 영역과 전기적으로 연결된다.
도 25는 본 발명의 NAND 플래시 메모리를 포함하는 시스템을 도시한 블록 다 이어그램이다.
도 25를 참조하면, 시스템(350)은 CPU(central processing unit, 352) 및 메모리(354)를 내장한다. 상기 메모리(354)는 본 발명의 일 실시예에 따른 NAND 플래시 메모리를 포함할 수 있다. 상기 메모리(354)는 바로 CPU와 연결될 수 있고 버스(BUS) 등을 통해서 연결될 수 있다.
본 발명은 배선을 포함하는 반도체 소자에 모두 적용이 가능하다. 특히, 저저항을 갖는 배선을 포함하는 반도체 소자에 적용될 수 있다.
도 1은 본 발명의 실시예 1에 따른 도전 패턴 구조물의 평면도이다.
도 2는 도 1에 도시된 도전 패턴 구조물의 사시도이다.
도 3은 도 1에 도시된 도전 패턴 구조물에서 다른 부위의 단면이 보여지는 사시도이다.
도 4는 도 1에 도시된 도전 패턴 구조물을 설계하는 방법을 나타내는 흐름도이다.
도 5 및 도 6은 도 2 및 도 3에 도시된 도전 패턴 구조물의 형성 방법을 나타내는 사시도들이다.
도 7은 실시예 1과 비교하기 위한 일반적인 형태의 도전 라인을 나타낸다.
도 8은 도 7에 도시된 도전 라인을 형성하는 과정을 나타낸다.
도 9는 본 발명의 실시예 2에 따른 도전 패턴 구조물을 나타내는 평면도이다.
도 10 내지 도 12는 도 9에 도시된 도전 패턴 구조물을 형성하는 방법을 나타내는 단면도들이다.
도 13은 본 발명의 실시예 3에 따른 도전 패턴 구조물을 나타내는 평면도이다.
도 14는 본 발명의 실시예 3에 따른 도전 패턴 구조물을 나타내는 사시도이다.
도 15 내지 도 17은 도 13 및 14에 도시된 도전 패턴 구조물을 형성하는 방 법을 나타내는 단면도들이다.
도 18은 본 발명의 실시예 4에 따른 도전 패턴 구조물을 나타내는 평면도이다.
도 19는 본 발명의 실시예 5에 따른 도전 패턴 구조물을 나타내는 평면도이다.
도 20은 본 발명의 실시예 6에 따른 NAND 플래시 메모리 소자를 나타낸다.
도 21은 NAND 플래시 메모리 소자의 회로도이다.
도 22 내지 도 24는 도 20에 도시된 NAND 플래시 메모리 소자의 제조 방법을 나타내는 단면도들이다.
도 25는 본 발명의 NAND 플래시 메모리를 포함하는 시스템을 도시한 블록 다이어그램이다.

Claims (10)

  1. 기판 상에 구비되는 콘택 플러그;
    상기 콘택 플러그 상부면과 접촉하고 제1 선폭을 갖는 제1 도전 라인;
    상기 제1 도전 라인과 평행하게 배치되고, 상기 제1 도전 라인과 동일한 높이를 갖고, 상기 제1 선폭과 동일하거나 상기 제1 선폭보다 더 큰 제2 선폭을 갖는 제2 도전 라인들; 및
    상기 제1 도전 라인 및 제2 도전 라인들이 하나의 도선으로 작용하도록 상기 제1 및 제2 도전 라인의 측벽을 전기적으로 연결시키는 패턴 형상을 갖는 연결 라인들을 포함하는 것을 특징으로 하는 반도체 소자의 반도체 소자의 도전 패턴 구조물.
  2. 제1항에 있어서, 상기 콘택 플러그, 제1 및 제2 도전 라인과 연결 라인은 몰드막 패턴 내에 구비되고,
    상기 몰드막 패턴에는 콘택홀, 상기 콘택홀과 연통하는 제1 트렌치들, 상기 제1 트렌치들과 평행하게 배치되는 제2 트렌치들 및 상기 제1 트렌치들 및 제2 트렌치들의 일부 측벽을 관통하는 제3 트렌치들이 포함되는 것을 특징으로 하는 반도체 소자의 도전 패턴 구조물.
  3. 제1항에 있어서, 상기 제1 도전 라인, 제2 도전 라인 및 연결 라인은 동일한 금속 물질을 포함하는 것을 특징으로 하는 반도체 소자의 도전 패턴 구조물.
  4. 제1항에 있어서, 상기 제2 폭은 상기 제2 도전 라인의 높이의 2배보다 작은 것을 특징으로 하는 반도체 소자의 도전 패턴 구조물.
  5. 제1항에 있어서, 상기 제2 폭은 3500Å보다 좁은 것을 특징으로 하는 반도체 소자의 도전 패턴 구조물.
  6. 제1항에 있어서, 상기 연결 라인의 선폭은 상기 제2 선폭과 동일하거나 상기 제2 선폭보다 좁은 것을 특징으로 하는 반도체 소자의 도전 패턴 구조물.
  7. 제1항에 있어서, 상기 연결 라인은 서로 평행하는 2개의 상기 도전 라인들에 적어도 2개 이상이 일렬로 배치되는 것을 특징으로 하는 반도체 소자의 패턴 구조물.
  8. 기판 상에, 콘택홀, 상기 콘택홀과 연통하는 제1 트렌치들, 상기 제1 트렌치들과 평행하게 배치되는 제2 트렌치들 및 상기 제1 트렌치들 및 제2 트렌치들의 일부 측벽을 관통하는 제3 트렌치들이 포함되는 몰드막 패턴을 형성하는 단계;
    상기 콘택홀, 제1 내지 제3 트렌치 내부를 채우는 도전막을 형성하는 단계; 및
    상기 몰드막 패턴 상부면이 노출되도록 도전막을 연마하여, 상기 몰드막 패턴 내에 콘택 플러그, 상기 콘택 플러그 상부면과 접촉하고 제1 폭을 갖는 제1 도전 라인, 상기 제1 도전 라인과 동일한 높이를 갖고, 상기 제1 폭과 동일하거나 상기 제1 폭보다 더 큰 제2 폭을 갖는 제2 도전 라인들 및 상기 제1 도전 라인 및 제2 도전 라인들이 하나의 도선으로 작용하도록 상기 제1 및 제2 도전 라인의 측벽을 전기적으로 연결시키는 패턴 형상을 갖는 연결 라인들을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 도전 패턴 구조물 형성 방법.
  9. 제8항에 있어서, 상기 콘택홀, 제1 트렌치 및 제2 트렌치의 각각의 폭은 임계 증착 두께만큼 도전막을 증착하였을 때 상기 콘택홀, 제1 트렌치 및 제2 트렌치 내부가 상기 도전막에 의해 채워질 수 있도록 설정되는 것을 특징으로 하는 반도체 소자의 도전 패턴 구조물 형성 방법.
  10. 제9항에 있어서, 상기 임계 증착 두께는 2500Å보다 얇은 것을 특징으로 하는 반도체 소자의 도전 패턴 구조물 형성 방법.
KR1020090103634A 2009-10-29 2009-10-29 도전 패턴 구조물 및 그 제조 방법 KR101585491B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020090103634A KR101585491B1 (ko) 2009-10-29 2009-10-29 도전 패턴 구조물 및 그 제조 방법
US12/910,356 US8736058B2 (en) 2009-10-29 2010-10-22 Low-resistance conductive pattern structures and methods of fabricating the same
CN201010529467.7A CN102082138B (zh) 2009-10-29 2010-10-29 导电结构和集成电路器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090103634A KR101585491B1 (ko) 2009-10-29 2009-10-29 도전 패턴 구조물 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20110046921A true KR20110046921A (ko) 2011-05-06
KR101585491B1 KR101585491B1 (ko) 2016-01-15

Family

ID=43924191

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090103634A KR101585491B1 (ko) 2009-10-29 2009-10-29 도전 패턴 구조물 및 그 제조 방법

Country Status (3)

Country Link
US (1) US8736058B2 (ko)
KR (1) KR101585491B1 (ko)
CN (1) CN102082138B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120123889A (ko) * 2011-05-02 2012-11-12 삼성전자주식회사 도전 패턴 구조물 및 이의 형성 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11158515B2 (en) * 2016-09-30 2021-10-26 Intel Corporation Selective metal removal for conductive interconnects in integrated circuitry
KR102335107B1 (ko) * 2017-10-16 2021-12-03 삼성전자 주식회사 로우 디코더를 포함하는 비휘발성 메모리 장치
KR102665246B1 (ko) 2018-07-03 2024-05-09 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030219967A1 (en) * 2001-06-12 2003-11-27 Oki Electric Industry Co., Ltd. Semiconductor device with elongated interconnecting member and fabrication method thereof
US20050191844A1 (en) * 2000-08-15 2005-09-01 Farrar Paul A. Low capacitance wiring layout and method for making same
US20090146313A1 (en) * 2007-12-05 2009-06-11 Renesas Technology Corp. Semiconductor device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100571259B1 (ko) 1999-12-23 2006-04-13 주식회사 하이닉스반도체 반도체 소자의 다마신 패턴 형성방법
JP4497791B2 (ja) * 2002-05-09 2010-07-07 株式会社ルネサステクノロジ 半導体集積回路
KR20050108144A (ko) 2004-05-11 2005-11-16 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성 방법
JP5094019B2 (ja) 2005-01-21 2012-12-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20090242955A1 (en) * 2008-03-31 2009-10-01 Qimonda Ag Integrated Circuit, Memory Device and Methods of Manufacturing the Same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050191844A1 (en) * 2000-08-15 2005-09-01 Farrar Paul A. Low capacitance wiring layout and method for making same
US20030219967A1 (en) * 2001-06-12 2003-11-27 Oki Electric Industry Co., Ltd. Semiconductor device with elongated interconnecting member and fabrication method thereof
US20090146313A1 (en) * 2007-12-05 2009-06-11 Renesas Technology Corp. Semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120123889A (ko) * 2011-05-02 2012-11-12 삼성전자주식회사 도전 패턴 구조물 및 이의 형성 방법
KR101881861B1 (ko) * 2011-05-02 2018-07-25 삼성전자주식회사 도전 패턴 구조물 및 이의 형성 방법

Also Published As

Publication number Publication date
CN102082138B (zh) 2014-12-10
CN102082138A (zh) 2011-06-01
US8736058B2 (en) 2014-05-27
KR101585491B1 (ko) 2016-01-15
US20110100693A1 (en) 2011-05-05

Similar Documents

Publication Publication Date Title
CN110970441B (zh) 垂直存储器装置
JP7478512B2 (ja) 垂直型メモリ装置及びその製造方法
US10797076B2 (en) Methods for forming three-dimensional memory devices
US11081524B2 (en) Three-dimensional memory devices
CN108701649B (zh) 导电结构、包括导电结构的系统及装置以及相关方法
KR102184449B1 (ko) 반도체 소자
US10622304B2 (en) Storage device including multiple wiring and electrode layers
US8058734B2 (en) Semiconductor device and method of manufacturing the same
KR20080026509A (ko) 반도체 장치 및 그 제조 방법
US20120241978A1 (en) Semiconductor device and method of manufacturing the same
US8592978B2 (en) Method of fabricating semiconductor device and the semiconductor device
KR101762657B1 (ko) 도전 패턴 구조물 및 이의 형성 방법
US8264083B2 (en) Semiconductor device and semiconductor device manufacturing method
KR20040000018A (ko) 다마신 배선을 이용한 반도체 소자의 제조방법
US7928494B2 (en) Semiconductor device
KR101585491B1 (ko) 도전 패턴 구조물 및 그 제조 방법
KR20160109988A (ko) 반도체 소자 및 이의 제조 방법
EP3754708A1 (en) Vertical memory devices
KR101406225B1 (ko) 반도체 소자의 제조방법
KR100824630B1 (ko) 게이트 패턴 측벽에 스페이서 패턴을 갖는 반도체 장치 및그 제조 방법
US20060081909A1 (en) Semiconductor device and manufacturing method therefor
JP2021027332A (ja) 垂直型半導体素子
KR100660552B1 (ko) 반도체 장치의 배선 구조체 및 그 형성 방법
CN111341783B (zh) 内存组件及其制造方法
KR20240047679A (ko) 수직형 메모리 소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20191226

Year of fee payment: 5