KR20120123889A - 도전 패턴 구조물 및 이의 형성 방법 - Google Patents

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Abstract

도전 패턴 구조물 및 이의 형성 방법에서, 도전 패턴 구조물은 셀 영역 및 주변 영역으로 구분된 기판 상에 제1 층간 절연막이 구비된다. 제1 층간 절연막 상에 금속 배선이 구비된다. 금속 배선 상에 셀 영역과 주변 영역에서 금속 배선과 각각 접촉되는 제1 금속 콘택들 및 제2 금속 콘택들을 갖는 제2 층간 절연막이 구비된다. 제3 층간 절연막이 구비된 후, 셀 영역의 제3 층간 절연막을 관통하여 제1 금속 콘택들 일부와 접촉되는 제1 도전 패턴들이 구비된다. 주변 영역의 제3 층간 절연막을 관통하여 제2 금속 콘택과 접촉되는 금속 도금을 위한 전류 배출용 도전 패턴이 구비된다. 주변 영역에 전류 배출용 도전 패턴을 형성함으로써, 전체 칩들 내부로 전류가 충분히 공급되어 균일한 도금 두께를 갖는 구리 배선을 형성할 수 있다.

Description

도전 패턴 구조물 및 이의 형성 방법{Electrical pattern structure and method of manufacturing the same}
본 발명은 도전 패턴 구조물 및 이의 형성 방법에 관한 것이다. 보다 상세하게는, 전기 도금법에 의해 형성된 구리 배선을 포함하는 도전 패턴 구조물 및 이의 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따른 금속 배선의 저항 증가 및 배선 간의 캐패시턴스 증가를 해소하기 위하여, 반도체 소자 내 배선으로는 저저항성을 갖는 구리 배선이 사용되고 있다. 상기 구리 배선은 홈 내에 전기도금을 통해 구리를 채워넣음으로써 형성된다. 그러나, 기판의 가장자리로부터 전기 도금을 위한 전류가 인가되면, 셀 내의 포텐셜 차이를 감소시키기 위하여 전류가 재분배되므로 상기 전류가 인가되는 소오스와 셀 간의 이격 거리에 따라 도금 전류가 부족한 부분이 생기게 된다. 따라서, 상기 도금 전류가 부족한 부분에는 구리 배선의 두께가 얇아지거나, 내부에 보이드가 발생되고 있다.
이에 따라, 본 발명의 일 목적은 기판의 가장자리 부위와 가까운 칩들 내에 위치한 배선에서도 도금 전류가 충분하여 균일하게 도금될 수 있는 도전 패턴 구조물을 제공하는데 있다.
본 발명의 다른 목적은 상기 도전 패턴 구조물의 형성 방법을 제공하는데 있다.
상술한 본 발명의 일 목적을 달성하기 위한 실시예들에 따른 도전 패턴 구조물은, 셀 영역 및 주변 영역으로 구분된 기판 상에 구비되는 제1 층간 절연막, 상기 제1 층간 절연막 상에 구비되는 금속 배선, 상기 금속 배선 상에 상기 셀 영역 및 주변 영역에서 상기 금속 배선과 각각 접촉되는 제1 금속 콘택들 및 제2 금속 콘택을 갖는 제2 층간 절연막, 상기 제2 층간 절연막 및 상기 제1 및 제2 금속 콘택들 상에 구비되는 제3 층간 절연막, 상기 셀 영역의 상기 제3 층간 절연막을 관통하며, 상기 제1 금속 콘택들의 일부와 접촉되도록 구비되는 제1 도전 패턴들 및 상기 주변 영역의 상기 제3 층간 절연막을 관통하며, 상기 제2 금속 콘택과 접촉되도록 구비되는 금속 도금을 위한 전류 배출용 도전 패턴을 포함한다.
예시적인 실시예들에 있어서, 상기 금속 도금을 위한 전류 배출용 도전 패턴은 상기 셀 영역을 둘러싸고 있는 Y축 방향으로의 주변 영역에 한 쌍을 이루도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 금속 도금을 위한 전류 배출용 도전 패턴은 인가된 도금 전류를 아래에 구비된 상기 제2 금속 콘택을 통해 상기 기판의 셀 영역 상부에 형성된 제1 도전 패턴들로 배출하므로, 상기 금속 도금을 위한 전류 배출용 도전 패턴의 두께는 상기 제1 도전 패턴들의 두께보다 얇을 수 있다.
예시적인 실시예들에 있어서, 상기 셀 영역의 상기 제3 층간 절연막을 관통하며, 상기 금속 콘택들과 접촉되지 않도록 구비되는 제2 도전 패턴들을 더 포함할 수 있다.
본 발명의 다른 목적을 달성하기 위한 실시예들에 따른 도전 패턴 구조물의 형성 방법은, 셀 영역 및 주변 영역으로 구분된 기판 상에 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막 상에 금속 배선을 형성한다. 상기 금속 배선 상에 상기 셀 영역 및 주변 영역에서 상기 금속 배선과 각각 접촉되는 제1 금속 콘택들 및 제2 금속 콘택을 갖는 제2 층간 절연막을 형성한다. 상기 제2 층간 절연막 상에 제3 층간 절연막을 형성한다. 상기 제3 층간 절연막의 일부를 식각하여, 상기 제1 및 제2 금속 콘택들을 각각 노출시키는 제1 트렌치들 및 제2 트렌치를 형성한 후, 상기 제1 및 제2 트렌치들 내부를 구리 도금하여 상기 기판의 셀 영역의 상기 제1 트렌치들 내부에 제1 도전 패턴들 및 상기 기판의 주변 영역의 상기 제2 트렌치 내부에 금속 도금을 위한 전류 배출용 도전 패턴을 각각 형성한다.
예시적인 실시예들에 있어서, 상기 제1 도전 패턴들과 상기 금속 도금을 위한 전류 배출용 도전 패턴은 상기 제1 및 제2 트렌치들과 상기 제3 층간 절연막의 표면에 시드 구리막을 형성하고, 상기 제1 및 제2 트렌치들 내부를 채우며 상기 시드 구리막 상에 구리막을 전기 도금한 후, 상기 제3 층간 절연막의 상부면이 노출되도록 상기 구리막 및 상기 시드 구리막을 연마하여 형성할 수 있다.
이때, 상기 구리막은 상기 기판을 구리를 포함하는 용액에 인입한 다음, 상기 기판 가장자리에 전압을 인가하여 상기 시드 구리막 및 상기 금속 콘택들을 통해 전류를 도통시키는 전기 도금으로 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 구리막을 전기 도금하는 것은, 상기 기판의 주변 영역에 형성된 제2 트렌치의 내부에 형성된 시드 구리막 및 상기 제2 트렌치 아래에 접촉된 상기 제2 금속 콘택을 통해 상기 금속 배선으로 도금 전류가 인가되어 상기 기판의 셀 영역에 형성된 제1 트렌치들 내부로 상기 제1 금속 콘택들을 통해 도금 전류가 전달되는 것이다.
또한, 상기 구리막을 전기 도금하는 것은, 상기 기판의 주변 영역에 형성된 제2 트렌치 내부에 형성된 상기 시드 구리막에 인가된 도금 전류의 일부가 다시 상기 제2 금속 콘택을 통해 도금 전류가 부족한 상기 기판의 셀 영역에 형성된 제1 트렌치들 내부로 배출되는 것이다.
예시적인 실시예들에 있어서, 상기 시드 구리막을 형성하기 전에, 상기 제1 및 제2 트렌치들과 상기 층간 절연막의 표면 상에 베리어 금속막을 더 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 트렌치는 상기 제1 트렌치들과 실질적으로 동일한 선폭을 갖도록 형성될 수 있다. 혹은, 상기 제1 트렌치들은 제1 선폭을 갖도록 형성되고, 상기 제2 트렌치는 상기 제1 트렌치들 보다 넓은 제2 선폭을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 층간 절연막의 식각 시 상기 기판의 셀 영역 상부에 상기 금속 콘택들을 노출시키지 않으며, 상기 제1 트렌치들과 다른 폭을 갖는 제3 트렌치들을 더 형성할 수 있다.
이때, 상기 제3 트렌치들은 상기 제1 선폭보다 좁은 제3 선폭을 갖도록 형성될 수 있다. 또한, 상기 제1 트렌치와 상기 제3 트렌치 사이의 간격은 실질적으로 동일할 수 있다.
본 발명의 실시예들에 따른 도전 패턴 구조물은 기판 상의 칩들 내 주변 영역에 금속 도금을 위한 전류 배출용 도전 패턴이 구비되므로, 기판의 가장자리 부위와 가까운 칩들 내 도전 패턴으로부터의 전류 배출이 상기 전류 배출용 도전 패턴으로부터 이루어질 수 있다. 따라서, 전체 칩들 내부에 형성된 도전 패턴에는 전류가 충분히 공급되어 균일한 도금 두께를 갖는 구리 배선을 형성할 수 있다. 그러므로, 구리 배선의 불량에 따른 반도체 소자의 동작 특성 저하를 감소시킬 수 있다.
도 1은 본 발명의 실시예 1에 따른 도전 패턴 구조물을 나타내는 단면도이다.
도 2는 도 1에 도시된 도전 패턴 구조물의 평면도이다.
도 3, 도 4 및 도 6 내지 도 8은 도 1 및 도 2에 도시된 도전 패턴 구조물의 형성 방법을 나타내는 단면도들이다.
도 5는 도 1 및 도 2에 도시된 도전 패턴 구조물의 형성 방법을 나타내는 평면도이다.
도 9는 본 발명의 실시예 2에 따른 NAND 플래시 메모리 소자를 나타내는 단면도이다.
도 10은 NAND 플래시 메모리 소자에서 구리 배선을 나타내는 평면도이다.
도 11 내지 도 18은 도 9에 도시된 NAND 플래시 메모리 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 19 내지 도 24는 도 10에 도시된 NAND 플래시 메모리 소자에 포함되는 구리 배선의 형성 방법을 설명하기 위한 평면도들이다.
도 25는 본 발명의 실시예 3에 따른 정보처리 시스템을 도시한 블록 다이어그램이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 도전 패턴 구조물을 나타내는 단면도이다. 도 2는 도 1에 도시된 도전 패턴 구조물의 평면도이다.
도 1 및 도 2를 참조하면, 상기 도전 패턴 구조물은 셀 영역 및 주변 영역을 포함하는 기판(100) 상에 형성된 제1 내지 제3 층간 절연막(110, 114, 120), 상기 셀 영역의 제3 층간 절연막(120) 내에 셀 블록 양 단부까지 제1 방향으로 연장되는 제1 도전 패턴들(130), 제1 도전 패턴들(130) 사이에 구비되는 제2 도전 패턴(132), 상기 주변 영역의 제1 층간 절연막(110) 내에 제2 도전 패턴(130)과 동일 선상에 위치되는 금속 도금을 위한 전류 배출용 도전 패턴(140)을 포함한다. 또한, 제1 및 제2 층간 절연막들(110, 114) 사이에 구비되는 라인 형상을 갖는 제1 금속 배선(112)과, 제2 층간 절연막(114)을 관통하면서 제1 금속 배선(112)과 접촉하는 금속 콘택들(116)을 더 포함할 수 있다.
기판(100)에는 복수의 칩 영역들이 배치되며, 상기 칩 영역들 내부에는 셀 영역 및 주변 영역을 포함할 수 있다.
기판(100)의 상기 셀 영역 상에는 트랜지스터와 같은 스위칭 소자들이 형성되어 있다.
제1 층간 절연막(110)은 기판(100) 상에 형성된 상기 스위칭 소자들을 덮도록 형성되어 있다. 제1 층간 절연막(110)은 실리콘 산화물, 실리콘 산질화물 등을 포함할 수 있다. 제1 층간 절연막(110)의 내부에는 제1 층간 절연막(110)을 관통하여 기판(100)과 전기적으로 연결되는 콘택 플러그(도시되지 않음)가 구비되어 있다.
제1 금속 배선(112)은 제1 층간 절연막(110) 상에 상기 콘택 플러그와 전기적으로 접촉하도록 형성되고 있다. 제1 금속 배선(112)은 제1 방향으로 연장되는 라인 형상을 가지며, 텅스텐, 구리와 같은 금속 물질을 사용하여 형성할 수 있다.
제2 층간 절연막(114)은 제1 금속 배선(112)을 덮도록 형성되고 있다. 제2 층간 절연막(114)의 내부에는 제2 층간 절연막(114)을 관통하여 제1 금속 배선(112)을 이루는 도전 라인과 접촉하는 금속 콘택들(116)이 구비되어 있다.
제3 층간 절연막(120)은 제2 층간 절연막(114) 상에 형성되고 있다. 제3 층간 절연막(120)의 내부에는 제1 도전 패턴들(130), 제2 도전 패턴(132) 및 희생 도전 패턴(140)이 형성되어 있다. 상기 제1 및 제2 도전 패턴들(130, 132)은 상기 셀 영역 상에 위치하고, 상기 희생 도전 패턴(140)은 상기 주변 영역 상에 위치한다.
제1 및 제2 도전 패턴들(130, 132)은 구리를 포함하여 형성되며, 반도체 소자에서 실질적인 도선으로 사용될 수 있다.
제1 및 제2 도전 패턴들(130, 132)은 베리어 금속막 패턴(134a), 시드 구리막 패턴(136a) 및 구리막 패턴(138a)이 적층된 형상을 갖는다.
제1 도전 패턴들(130)은 제1 선폭(d1)을 갖고, 제2 도전 패턴(132)은 상기 제1 선폭(d1)보다 넓은 제2 선폭(d2)을 갖도록 형성되어 있다.
일 예로, 제1 도전 패턴들(130)은 제1 방향으로 연장되는 라인 형상을 가지며 제1 선폭(d1)을 갖는 패턴들이 동일한 간격으로 복수 개가 배치될 수 있다.
제2 도전 패턴(132)은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 일 예로, 제2 선폭(d2)은 제1 선폭(d1)의 3배 이상의 폭을 가질 수 있다.
제2 도전 패턴(132)은 제1 도전 패턴들(130)과 인접하게 배치된다. 예를 들어, 제2 도전 패턴(132)과 제1 도전 패턴들(130) 사이의 간격은 제1 선폭(d1)과 동일한 폭을 가질 수 있다.
금속 도금을 위한 전류 배출용 도전 패턴(140)은 제1 도전 패턴들(130)과 인접하며, 제2 도전 패턴(132)과 동일 선상의 상기 주변 영역 상에 배치된다. 즉, 금속 도금을 위한 전류 배출용 도전 패턴(140)은 복수의 칩들 내부에 형성된 제2 도전 패턴(132)이 상기 제1 방향과 수직한 제2 방향으로 배치되는 동일 선상에 배치되고 있다. 금속 도금을 위한 전류 배출용 도전 패턴(140)은 제1 도전 패턴들(130)의 일측에 인접하게 구비될 수 있다.
금속 도금을 위한 전류 배출용 도전 패턴(140)도 도전 패턴들(130, 132)과 동일하게, 베리어 금속막 패턴(144a), 시드 구리막 패턴(146a) 및 구리막 패턴(148a)이 적층된 형상을 갖는다.
금속 도금을 위한 전류 배출용 도전 패턴(140)과 제2 도전 패턴들(132)은 하부에 각각 금속 콘택들(116)이 접촉되어 있다. 또한, 각각의 금속 콘택들(116)은 하부의 제1 금속 배선들(112)과 연결되어 있다.
금속 도금을 위한 전류 배출용 도전 패턴(140)은 주변 영역에 구비되므로, 상기 셀 영역에 구비되는 제1 및 제2 도전 패턴들(130, 132)보다 기판(100)에 공급되는 도금 전류의 소오스들과 가깝게 위치한다. 따라서, 기판(100)에 도금 전류가 인가될 때 전류가 금속 도금을 위한 전류 배출용 도전 패턴(140)을 통해 처음으로 인가되고, 금속 콘택들(116)을 통해 금속 도금을 위한 전류 배출용 도전 패턴(140)으로부터 제2 도전 패턴들(132)로 이동되며 제공될 수 있다. 따라서, 금속 도금을 위한 전류 배출용 도전패턴(140)에서의 구리막 패턴(148a)의 두께는 제2 도전 패턴들(132)에서의 구리막 패턴(138a)의 두께보다 얇게 형성되나, 셀 영역 내의 제2 도전 패턴들(132)에서는 전류가 충분하게 공급됨으로써 충분한 도금 두께를 갖도록 형성될 수 있다.
금속 도금을 위한 전류 배출용 도전 패턴(140)은 상기 제2 선폭(d2)과 동일한 제3 선폭(d3)을 가질 수 있다. 다른 예에 따르면, 금속 도금을 위한 전류 배출용 도전 패턴(140)은 상기 제2 선폭(d2) 보다 큰 제3 선폭(d3)을 가질 수도 있다. 이때, 제3 선폭(d3)이 제2 선폭(d2)보다 클 경우, 금속 도금을 위한 전류 배출용 도전 패턴(140)으로부터 전류가 부족한 제2 도전 패턴(132)으로 전류가 빠져나가는 이동이 더 용이하게 나타날 수 있다. 따라서, 금속 도금을 위한 전류 배출용 도전 패턴(140)의 제3 선폭(d3)이 제2 선폭(d2)과 동일하거나 보다 클 경우에 셀 영역 내의 제2 도전 패턴들(132)에는 도금 전류가 충분하게 제공될 수 있다.
금속 도금을 위한 전류 배출용 도전 패턴(140)은 제2 도전 패턴(132)이 보이드없이 목표한 높이로 형성될 수 있도록 충분한 전류를 공급하기 위한 도전 라인으로 사용된다. 즉, 금속 도금을 위한 전류 배출용 도전 패턴(140)은 소자를 동작시키기 위한 실질적인 배선으로써의 기능을 하지 않는 희생 패턴이다. 그러므로, 금속 도금을 위한 전류 배출용 도전 패턴(140)의 두께가 얇더라도 동작 불량이 발생하지 않을 수 있다.
도 3 내지 도 8은 도 1 및 도 2에 도시된 도전 패턴 구조물의 형성 방법을 나타내는 도면들이다. 이때, 도 3, 도 4 및 도 6 내지 도 8은 단면도들이고, 도 5는 평면도이다.
도 3을 참조하면, 셀 영역 및 주변 영역을 포함하는 기판(100) 상에 제1 층간 절연막(110), 제1 금속 배선(112) 및 내부에 금속 콘택들(116)을 갖는 제2 층간 절연막(114)을 순차적으로 형성한다.
기판(100)의 상기 셀 영역은 반도체 소자에서 실질적인 도선으로 사용되고, 제1 선폭(d1)을 갖는 제1 도전 패턴(130) 및 제1 선폭(d1)보다 큰 제2 선폭(d2)을 갖는 제2 도전 패턴(132)이 형성되는 영역이다. 기판(100)의 상기 주변 영역은 제1 도전 패턴(130)과 인접하게 금속 도금을 위한 전류 배출용 도전 패턴(140)이 형성되는 영역이다. 기판(100)에는 반도체 소자를 구성하는 트랜지스터와 같은 소자들(도시되지 않음)이 형성될 수 있다.
상기 트랜지스터들을 덮는 제1 층간 절연막(110)을 형성한다. 제1 층간 절연막(110)은 실리콘 산화물, 실리콘 산질화물, 불순물이 도핑된 실리콘 산화물 등을 사용하여 형성할 수 있다. 제1 층간 절연막(110)은 평탄한 상부면을 갖도록 형성할 수 있다.
제1 층간 절연막(110)을 관통하여 기판(100)과 전기적으로 연결되는 콘택 플러그(도시되지 않음)를 형성한다. 상기 콘택 플러그는 폴리실리콘 또는 금속 물질로 형성할 수 있다.
제1 층간 절연막(110) 상에는 상기 콘택 플러그와 전기적으로 접촉하는 제1 금속 배선(112)을 형성한다. 제1 금속 배선(112)은 제1 방향으로 연장되는 라인 형상을 갖는다. 제1 금속 배선(112)은 텅스텐, 구리와 같은 금속 물질을 사용하여 형성할 수 있다. 제1 금속 배선(112)은 증착되는 금속 물질에 따라, 증착 및 패터닝 공정을 통해 형성할 수 있다. 혹은 다마신 공정을 통해 형성할 수도 있다.
제1 금속 배선(112)을 덮는 제2 층간 절연막(114)을 형성한다. 제2 층간 절연막(114)의 일부분을 식각하여 콘택홀을 형성하고, 상기 콘택홀 내부에 금속 물질을 채워넣어 금속 콘택들(116)을 형성한다.
도 4 및 도 5를 참조하면, 제2 층간 절연막(114) 상에 내부에 트렌치들(122a~122c)을 포함하는 제3 층간 절연막(120)을 형성한다. 트렌치들(122a~122c)은 제3 층간 절연막(120) 내에 도전 패턴들(130, 132) 및 금속 도금을 위한 전류 배출용 도전 패턴(140)이 형성될 부위를 사진 식각 공정을 통해 식각하여 형성할 수 있다.
트렌치들(122a~122c)은 제3 층간 절연막(120) 부위에 상기 셀 영역에 형성되는 제1 트렌치들(122a), 제2 트렌치(122b) 및 상기 주변 영역에 형성되는 제3 트렌치(122c)를 포함한다.
제1 트렌치들(122a)은 상기 셀 영역에 해당하는 제3 층간 절연막(120) 부위에 제1 선폭(d1)을 가지면서 제1 방향으로 연장되도록 형성할 수 있다. 제1 트렌치들(122a)은 제1 선폭(d1)만큼의 간격을 가지고 배치될 수 있다.
제2 트렌치(122b)는 상기 셀 영역에서 제1 트렌치들(122a)과 인접하는 부위의 제3 층간 절연막(120)에 제1 선폭(d1)보다 넓은 제2 선폭(d2)을 가지면서 제1 방향으로 길게 형성할 수 있다. 제2 트렌치(122b)는 제1 트렌치들(122a) 사이에 배치될 수 있다.
제3 트렌치(122c)는 상기 주변 영역에 해당하는 제3 층간 절연막(120) 부위에 제1 트렌치들(122a)의 일측과 인접하게 상기 제1 방향으로 연장되도록 형성할 수 있다. 제3 트렌치(122c)는 제2 트렌치(122b)가 상기 제1 방향과 수직한 제2 방향으로 반복되는 동일 선상에 형성될 수 있다. 제3 트렌치(122c)는 상기 제2 방향으로 나열된 칩 어레이들마다 하나씩 형성될 수 있다. 제3 트렌치(122c)는 제2 트렌치(122b)의 제2 선폭(d2)보다 동일하거나 혹은 더 넓은 제3 선폭(d3)을 가질 수 있다.
도 6을 참조하면, 트렌치들(122a~122c)의 내벽 및 제3 층간 절연막(120)의 상면 상에 베리어 금속막(134)을 형성하고, 베리어 금속막(134) 상에 시드 구리막(136)을 형성한다.
예시적인 실시예들에 따르면, 베리어 금속막(134)은 물리기상 증착 공정 또는 화학기상 증착 공정에 의해 형성될 수 있다. 베리어 금속막(134)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 사용하여 형성될 수 있다. 이들은 단독으로 형성되거나 둘 이상이 적층되어 형성될 수 있다.
예시적인 실시예들에 따르면, 시드 구리막(136)은 물리기상 증착 공정에 의해 형성된다.
도 7을 참조하면, 시드 구리막(136) 내벽의 트렌치들(122a~122c)을 채우는 구리막(138)을 형성한다.
예시적인 실시예들에 따르면, 구리막(138)은 전기 도금법에 의해 형성될 수 있다. 구체적으로, 시드 구리막(136)이 형성되어 있는 기판(100)을 전기 도금 장치에 로딩시킨다. 기판(100)의 이면에 캐소드 전극을 접하도록 하고, 기판(100)의 맞은편에 애노드 전극이 제공되도록 한다. 전기 도금 장치 내로 도금액을 유입하여 기판(100)을 도금액에 잠기게 한다. 상기 애노드 및 캐소드 전극으로 전압을 가하여 기판(100)의 시드 구리막(136)을 통해 도금 전류를 인가한다. 이에 따라, 상기 도금액으로부터 전기분해되어 도출된 구리가 시드 구리막(136) 상에 도금되어 구리막(138)으로 형성된다. 상기 도금 전류는 도 7의 화살표 방향으로 인가된다.
이하에서, 구리막(138)의 형성 공정을 도 4에 도시된 트렌치들(122a~122c)의 형상을 참조하면서 설명한다.
제3 트렌치(122c)는 상기 반도체 소자의 주변 영역에 형성되며, 전압 제공부와 바로 연결된다. 또한, 제3 트렌치(122c)는 제1 트렌치들(122a)과 나란하게 위치된다. 그러므로, 기판(100) 이면의 가장자리에 적용되는 캐소드 전극에 전압이 공급되면, 먼저 제3 트렌치(122c) 내부에 형성된 시드 구리막(136)에 도금 전류가 흐르고, 하부의 제1 금속 배선(112) 및 금속 콘택들(116)을 통해 연결된 제2 트렌치(122b) 내부의 시드 구리막(136)에 도금 전류가 흐르게 된다. 따라서, 기판(100)에 전압이 공급되어 소자의 셀 영역 내 위치에 따른 셀 포텐셜 차이가 발생되면, 전압 제공부와 가장 가까운 제3 트렌치(122c) 내의 시드 구리막(136)을 통해 상기 셀 포텐셜 차이를 줄이기 위한 전류 배출 현상이 발생되므로, 제3 트렌치(122c) 내에 위치하는 구리막(138)은 두께가 얇아지고, 구리막(138) 내에는 보이드도 발생된다. 그 대신, 제3 트렌치(114c)와 인접한 제2 트렌치(122b) 내의 구리막(138)은 전류 배출이 거의 없어 정상적인 두께로 형성된다.
도 8 및 도 2를 참조하면, 제3 층간 절연막(120)의 상부면이 노출되도록 구리막(138), 시드 구리막(136) 및 베리어 금속막(134)을 화학기계적 연마 공정을 통해 연마한다. 이로써, 제1 트렌치들(122a) 내부에는 제1 도전 패턴(130), 제2 트렌치(122b) 내부에는 제2 도전 패턴(132), 제3 트렌치(122c) 내부에는 금속 도금을 위한 전류 배출용 도전 패턴(140)을 각각 형성한다. 또한, 트렌치들(122a~122c) 내부에는 베리어 금속막 패턴(134a) 및 시드 구리막 패턴(136a)이 형성된다. 이때, 금속 도금을 위한 전류 배출용 도전 패턴(140)은 기판(100)의 에지 부위에서 전압 제공부와 가장 가깝게 형성되어 셀 블록 내부의 제2 도전 패턴(132)으로부터의 전류 재분배를 대신함으로써, 기판(100)의 에지 부위에 가까운 반도체 칩 내부에서 도금 전류가 충분하지 못하여 발생하는 패턴 불량을 감소시킬 수 있다.
실시예 2
도 9는 본 발명의 실시예 2에 따른 NAND 플래시 메모리 소자를 나타내는 단면도이다. 도 10은 NAND 플래시 메모리 소자에서 구리 배선을 나타내는 평면도이다.
도 9를 참조하면, 상기 NAND 플래시 메모리 소자는 액티브 영역 및 필드 영역을 포함하는 기판(200) 상에 각 셀을 이루는 트랜지스터들이 스트링 단위를 갖도록 배치된다. 이때, 각 셀 스트링을 이루는 트랜지스터들은 셀 트랜지스터(202)들, 셀 선택 트랜지스터 및 그라운드 선택 트랜지스터(204)를 포함하고 있다. 상기 각 셀 스트링은 16 또는 32개의 셀 트랜지스터(202)들이 직렬로 연결되며, 셀 트랜지스터(202)들 양 측에 셀 선택 트랜지스터 및 그라운드 선택 트랜지스터(204)가 직렬로 연결되는 구조를 갖는다.
셀 트랜지스터(202)는 터널 산화막 패턴(206), 전하 저장막 패턴(208), 유전막 패턴(210), 콘트롤 게이트 패턴(212)이 적층된 제1 게이트 구조물(214)과, 제1 게이트 구조물(214) 양측의 기판(200)에 구비되는 제1 불순물 영역(222)을 포함한다.
상기 셀 선택 트랜지스터 및 그라운드 선택 트랜지스터(204)는 각각 게이트 산화막 패턴(216) 및 게이트 전극(218)이 적층된 제2 게이트 구조물(220)과, 제2 게이트 구조물(220) 양측의 기판(200)에 구비되는 제2 불순물 영역(224)을 포함한다. 이때, 그라운드 선택 트랜지스터(204) 일측의 제2 불순물 영역(224)은 공통 소스 영역(224)으로 작용되어, 공통 소스 라인과 연결된다.
상기 NAND 플래시 메모리 소자는 셀 트랜지스터(202) 및 선택 트랜지스터들(204)을 덮도록 형성된 제1 층간 절연막(230), 제1 층간 절연막(230) 상에 제1 방향으로 연장되는 제1 금속 배선(240), 제1 금속 배선(240)을 덮도록 형성된 제2 층간 절연막(250), 제2 층간 절연막(250)을 관통하여 제1 금속 배선(240)과 접촉하도록 형성된 금속 콘택들(252), 제2 층간 절연막(250) 및 금속 콘택들(252) 상에 형성된 제3 층간 절연막 패턴(260a)을 포함한다. 또한, 제1 층간 절연막(230) 내에는 제1 층간 절연막(230)을 관통하여 공통 소스 영역(224)의 기판(200) 부위와 연결되는 콘택 플러그(도시되지 않음)들을 더 포함할 수 있다.
제3 층간 절연막 패턴(260a) 내에는 구리를 포함하는 배선이 구비된다. 제3 층간 절연막 패턴(260a)은 제1 내지 제3 트렌치들(270a~270c)을 포함하며, 트렌치들(270a~270c) 내에는 각각 제1 및 제2 도전 패턴들(280, 282)과, 금속 도금을 위한 전류 배출용 도전 패턴(290)이 구비된다.
이때, 제1 도전 패턴들(280) 및 제2 도전 패턴(282)은 전원 공급 라인으로 제공될 수 있다. 이때, 제2 도전 패턴(282)은 하부의 제1 금속 배선(252)과 전기적으로 연결되어 있다.
제1 도전 패턴들(280) 사이에 제2 도전 패턴(282)이 배치된다. 이때, 제2 도전 패턴(282)은 제1 도전 패턴(280)에 비해 넓은 선폭을 갖는다. 또한, 제1 도전 패턴(280)은 제2 도전 패턴(282)의 연장 방향과 동일한 방향으로 연장되는 라인 형상을 갖는다. 제1 도전 패턴(280)의 대부분은 반도체 소자에서 각 셀 블록의 일단부로부터 타단부까지 연결되도록 상기 제1 방향으로 길게 연장되어 있다. 그러나, 제2 도전 패턴(282)과 일렬로 배치된 제1 도전 패턴(280)의 나머지는 상대적으로 짧아 각 셀 블록의 일단부로부터 타단부까지 연결되지 않는다.
금속 도금을 위한 전류 배출용 도전 패턴(290)은 제1 도전 패턴(280)과 인접하게 형성되며, 칩 내부에 복수의 셀 블록의 배치가 시작되고, 끝나는 주변 영역에 각각 1개씩 배치된다. 금속 도금을 위한 전류 배출용 도전 패턴(290)은 셀들 내부에 배치된 제2 도전 패턴(282)과 상기 제1 방향과 수직한 제2 방향으로 나란하게 배치된다. 또한, 금속 도금을 위한 전류 배출용 도전 패턴(290)은 제2 도전 패턴(282)과 함께 하부의 제1 금속 배선(240)과 전기적으로 연결되어 있다. 금속 도금을 위한 전류 배출용 도전 패턴(290)은 제2 도전 패턴(282)의 선폭과 실질적으로 동일하거나 더 큰 선폭을 갖도록 형성된다.
상기와 같이, 기판(200) 상에 전류를 제2 도전 패턴(282)들에 인가하는 제1 금속 배선(240)이 형성되고, 제1 금속 배선(240)과 연결되도록 기판(200)의 주변 영역에 금속 도금을 위한 전류 배출용 도전 패턴(290)이 배치됨으로써, 기판(100)의 에지 부위와 가까운 셀 블록으로부터 전류가 부족한 중심 부위의 셀 블록으로 패턴 내 도금 전류가 빠져나가는 현상이 감소될 수 있다. 즉, 금속 도금을 위한 전류 배출용 도전 패턴(290)에 공급된 도금 전류가 제1 금속 배선(240)을 통해 전류가 부족한 부위로 먼저 공급되므로, 기판(200)의 에지 부위와 가까운 제2 도전 패턴(282)을 통한 전류 배출 흐름이 거의 없어 도전 패턴들 내부에 보이드의 발생이 감소될 수 있다.
도 11 내지 도 18은 도 9에 도시된 NAND 플래시 메모리 소자를 제조하는 방법을 설명하기 위한 단면도들이고, 도 19 내지 도 24는 도 10에 도시된 NAND 플래시 메모리 소자에 포함되는 구리 배선의 형성 방법을 설명하기 위한 평면도들이다.
도 11을 참조하면, 기판(200)의 셀 영역 상에 셀 트랜지스터(202) 및 선택 트랜지스터(204)들을 형성하고, 셀 트랜지스터(202)들 및 선택 트랜지스터(204)들을 덮는 제1 층간 절연막(230)을 형성한다. 제1 층간 절연막(230) 상에 상기 제2 방향으로 연장되는 라인 형상의 제1 금속 배선(240)을 형성하고, 제1 금속 배선들(240)을 덮는 제2 층간 절연막(250)을 형성한다.
기판(200)은 단결정 실리콘, 실리콘-게르마늄 등의 반도체 물질을 포함할 수 있다. 기판(200)에는 소자 분리 공정을 통해 액티브 영역을 한정하기 위한 소자 분리막 패턴(도시되지 않음)을 형성된다.
셀 트랜지스터(202) 및 선택 트랜지스터(204)들은 각각 터널 산화막 패턴(206), 전하 저장막 패턴(208), 유전막 패턴(210) 및 콘트롤 게이트 패턴(212)이 적층된 제1 게이트 구조물(214)과, 게이트 산화막 패턴(216) 및 게이트 전극(218)이 적층된 제2 게이트 구조물(220)을 포함하도록 형성할 수 있다.
터널 절연막(206) 및 게이트 산화막(216)은 실리콘 산화물, 실리콘 산질화물, 불순물이 도핑된 실리콘 산화물 등을 사용하여 형성할 수 있다. 예시적인 실시예들에 따르면, 터널 산화막(206) 및 게이트 산화막(216)은 기판(200)의 상면을 열산화함으로써 형성할 수 있다.
전하 저장막 패턴(208)은 폴리실리콘, 혹은 전하를 트랩할 수 있는 실리콘 질화물을 사용하여 형성할 수 있다.
예시적인 실시예들에 따르면, 전하 저장막 패턴(208), 유전막 패턴(210) 및 콘트롤 게이트 패턴(212)은 예비 전하 저장막을 증착하고, 상기 예비 전하 저장막 상에 유전막을 형성한 후, 선택 트랜지스터(204)들이 형성될 부위의 상기 유전막을 제거한다. 일부가 제거된 유전막 및 예비 전하 저장막 상에 도전막을 형성한 다음, 상기 도전막, 유전막, 예비 전하 저장막 패턴 및 터널 산화막을 차례로 패터닝하여 형성할 수 있다.
제1 및 제2 게이트 구조물(214, 220)의 양 측에는 기판(200) 표면 아래로 불순물을 주입하여 불순물 영역들(222, 224)을 형성할 수 있다. 이 때, 그라운드 선택 트랜지스터의 단부의 불순물 영역은 공통 소스 영역(224)이 된다.
제1 층간 절연막(230)은 내부에 콘택 플러그들(도시되지 않음)을 포함하여 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 콘택 플러그들은 제1 층간 절연막(230)의 일부를 식각하여 제1 콘택홀들(도시되지 않음)을 형성한 후, 상기 제1 콘택홀에 도전 물질을 채워 넣어 형성할 수 있다.
제1 금속 배선(240)은 금속막의 증착 및 패터닝 공정을 통해 형성할 수 있다. 이와는 달리, 제1 금속 배선(240)은 다마신 공정을 통해 형성할 수 있다. 제1 금속 배선(240)은 베리어 금속막 패턴 및 텅스텐 패턴이 적층된 형상을 가질 수 있다. 이와는 달리, 제1 금속 배선(240)은 베리어 금속막 패턴 및 구리 패턴이 적층된 형상을 가질 수도 있다.
제2 층간 절연막(250)은 내부에 금속 콘택들(252)을 포함하여 형성할 수 있다. 예시적인 실시예들에 따르면, 금속 콘택들(252)은 제2 층간 절연막(250)의 일부를 식각하여 제1 금속 배선(240)의 상부면을 노출하는 제2 콘택홀들을 형성한 후, 상기 제2 콘택홀들 내부에 금속 물질을 채워넣어 형성할 수 있다. 이때, 상기 제2 콘택홀들은 셀 영역의 중심 부위와, 기판(200)의 주변 영역에 각각 형성하여 상기 주변 영역에서도 금속 콘택(252)이 형성될 수 있다.
도 12를 참조하면, 제2 층간 절연막(250) 상에 제3 층간 절연막(260)및 마스크막(262)을 순차적으로 형성한다. 일 예로서, 마스크막(262)은 폴리실리콘막으로 형성할 수 있다.
도 13 및 도 29를 참조하면, 마스크막(262) 상에 제1 내지 제3 스핀온 마스크 패턴들(264a~264c)을 형성하고, 스핀온 마스크 패턴들(264a~264c)은 제1 선폭(1F)을 갖는다.
구체적으로, 상기 셀 영역 내 양측 부위에는 제1 방향으로 연장되는 제1 스핀온 마스크 패턴들(264a)을 형성한다. 제1 스핀온 마스크 패턴들(264a) 사이의 간격은 상기 제1 선폭의 3배(3F)가 되도록 한다. 제1 스핀온 마스크 패턴들(264a)의 일부는 반도체 소자의 셀 블록의 일 측 가장자리로부터 타측 가장자리까지 연장되는 형상을 갖도록 한다. 제1 스핀온 마스크 패턴들(264a)의 나머지는 제2 스핀온 마스크 패턴(264b)과 인접하여 상기 제1 방향으로 연장되나 짧게 형성된다.
상기 셀 영역의 중심 부위에는 제1 스핀온 마스크 패턴들(264a) 사이에 제1 스핀온 마스크 패턴들(264a)의 일부와 연결되는 제2 스핀온 마스크 패턴(264b)을 형성한다. 제1 스핀온 마스크 패턴(264a)과 제2 스핀온 마스크 패턴(264b) 사이는 3F의 간격으로 이격되고, 제2 스핀온 마스크 패턴들(264b) 사이는 3F 보다 더 넓은 간격으로 이격된다. 제2 스핀온 마스크 패턴들(264b) 사이는 수평 방향으로 연결용 스핀온 마스크 패턴(265)에 의해 연결된다.
연결용 스핀온 마스크 패턴(265)이 형성되는 부위는 제2 도전 패턴(282)의 일단부가 위치하는 영역이 된다. 연결용 스핀온 마스크 패턴(265)은 제1 내지 제3 스핀온 마스크 패턴들(264a~264c)의 폭보다 넓은 폭을 갖는다.
상기 주변 영역에는 제3 스핀온 마스크 패턴들(264c)을 형성한다. 제3 스핀온 마스크 패턴들(264c)은 금속 도금을 위한 전류 배출용 도전 패턴(290)이 형성될 부위를 노출시키는 형상을 갖는다. 따라서, 제3 스핀온 마스크 패턴들(264c) 사이는 3F보다 더 넓은 간격으로 이격되고, 제2 스핀온 마스크 패턴들(264b)의 간격보다 더 넓은 간격으로 이격될 수 있다.
도 14 및 도 20을 참조하면, 스핀온 마스크 패턴들(264a~264c)과 연결용 스핀온 마스크 패턴(265)과 마스크막(262)의 표면을 따라 스페이서막을 형성한다. 상기 스페이서막은 제1 및 제2 스핀온 마스크 패턴들(264a~264b)의 선폭과 동일한 두께로 형성할 수 있다.
상기 스페이서막을 이방성 식각함으로써, 스핀온 마스크 패턴들(264a~264c)과 연결용 스핀온 마스크 패턴(265)에 스페이서(266)를 형성한다. 스페이서(266)는 제1 내지 제3 스핀온 마스크 패턴들(264a~264c)과 동일한 선폭을 가질 수 있다.
도 15 및 도 21을 참조하면, 스핀온 마스크 패턴들(264a~264c)과 연결용 스핀온 마스크 패턴(265)을 제거하여, 마스크막(262) 상에 스페이서(266)만 잔류시킨다. 스페이서(266)는 후속 공정에서 식각 마스크로 사용된다.
마스크막(262) 상에 스페이서(266)를 덮는 포토레지스트막을 형성하고, 이를 패터닝하여 포토레지스트 패턴(268)을 형성한다. 포토레지스트 패턴(268) 부위 및 스페이서(266) 부위가 마스크 패턴을 형성하기 위한 식각 마스크로 사용된다. 포토레지스트 패턴(268)은 상기 셀 영역 내에 제2 도전 패턴(282)과 제1 도전 패턴들(280)을 구분하기 위해 형성된다.
도 16 및 도 22를 참조하면, 포토레지스트 패턴(268) 및 스페이서(266)를 식각 마스크로 사용하여 마스크막(262)을 식각함으로써, 마스크 패턴(262a)을 형성한다.
도 17 및 도 23을 참조하면, 마스크 패턴(262a)을 사용하여 제3 층간 절연막(260)을 식각함으로써, 제1 내지 제3 트렌치들(270a~270c)을 포함하는 제3 층간 절연막 패턴(260a)을 형성한다. 트렌치들(270a~270c)은 금속 배선들이 형성되는 부위이다.
구체적으로, 상기 셀 영역 내 양측 부위에는 제1 방향으로 연장되고 제1 폭을 갖는 제1 트렌치들(270a)이 형성된다. 상기 셀 영역의 중심 부위에는 상기 제1 폭보다 넓은 제2 폭을 가지는 제2 트렌치(270b)가 형성된다. 상기 셀 영역의 중심 부위에 해당하는 또 다른 일부에는 제2 트렌치(270b)와 일렬로 배치되는 제1 트렌치들(270a)이 형성된다. 또한, 상기 주변영역에서는 제2 트렌치(270b)가 반복되는 동일 선상에 제3 트렌치(270c)가 형성된다.
도 18 및 도 24를 참조하면, 트렌치들(270a~270c)과 제3 층간 절연막 패턴(260a)을 따라 베리어 금속막(도시되지 않음) 및 시드 구리막(도시되지 않음)을 순차적으로 형성한다. 또한, 상기 시드 구리막 상에 트렌치들(270a~270c) 내부를 채우도록 구리막(도시되지 않음)을 형성한다.
상기 베리어 금속막은 물리기상 증착법 또는 화학기상 증착법을 통해 형성할 수 있다. 상기 시드 구리막은 물리기상 증착법을 통해 형성할 수 있다. 상기 구리막은 전기 도금법에 의해 형성한다.
기판(200)의 상부 및 하부의 경우, 상기 전압이 공급되는 방향과, 상기 각 트렌치들(270a~270c)이 연장되는 제1 방향이 서로 수직하게 된다. 즉, 기판(200)의 상, 하부 영역에서는 기판(200)의 좌우 영역에 비해 상기 도금 전류가 흐르는 경로가 길어지게 되어 구리 배선이 형성되기 위한 도금 전류들이 불균일하면서 작게 흐를 수 있다. 또한, 기판(200)의 상, 하부에 형성된 칩 내에서는 각 셀 중심부에 제공되는 도금 전류가 하부에 연결된 금속 콘택들(252)을 통해 전류가 부족한 영역으로 빠져나가게 되어, 칩 내 각 셀 중심부의 제2 트렌치(270b)를 채우는 구리막에서 보이드가 발생될 수 있다. 그러나, 제2 트렌치(270b)와 동일선상에 제3 트렌치(270c)가 형성되므로, 제3 트렌치(270c)에 형성된 시드 구리막을 통해 도금 전류가 주변의 전류가 부족한 영역으로 전류 재분배가 이루어지게 된다. 때문에, 제2 트렌치(270b)로부터 전류가 빠져나가는 흐름은 사라지게 된다. 따라서, 칩 내부의 제2 트렌치(270b) 내부를 충분하게 채우는 구리막을 형성할 수 있으므로, 상기 구리막 내에 보이드가 거의 발생되지 않는다. 또한, 제3 트렌치(270c)가 칩 내 셀 영역의 상, 하부에 각각 형성됨으로써, 전류 재분배가 대신 발생되므로 기판(200)의 상, 하부의 칩들에서 상기 구리막이 정상적으로 형성된다.
따라서, 상기 전기 도금 방식으로 트렌치들(270a~270c) 내부에 정상적인 구리막을 형성할 수 있다.
계속하여, 제3 층간 절연막 패턴(260a)의 상부면이 노출되도록 상기 구리막을 화학기계적 연마 공정을 통해 연마한다. 이로써, 제1 트렌치들(270a) 내부에는 제1 도전 패턴(280), 제2 트렌치(270b) 내부에는 제2 도전 패턴(282), 제3 트렌치(270c) 내부에는 금속 도금을 위한 전류 배출용 도전 패턴(290)이 각각 형성된다.
예를 들어, 제1 도전 패턴(280)은 비트 라인에 전압을 인가하는 도선으로 사용되고, 제2 도전 패턴(282)은 공통 소스 라인에 전압을 인가하는 도선으로 사용될 수 있다. 금속 도금을 위한 전류 배출용 도전 패턴(290)은 반도체 소자에서 실질적인 연결 배선으로 사용되는 것이 아니라, 연결 배선인 제1 및 제2 도전 패턴(280, 282)을 정상적인 두께로 형성하기 위하여 제공되는 것이다.
실시예 3
도 25는 본 발명의 실시예 3에 따른 정보처리 시스템을 도시한 블록 다이어그램이다.
도 25를 참조하면, 정보 처리 시스템(1100)은, 본 발명의 실시예에 따른 도전 패턴 구조물을 포함하는 메모리 소자(1111)를 구비할 수 있다. 일 예로, 상기 메모리 소자는 플래시 메모리 소자일 수 있다. 상기 메모리 소자 및 메모리 콘트롤러는 메모리 시스템으로 제공된다.
정보 처리 시스템(1100)은 메모리 시스템(1110)과 각각 시스템 버스(1160)에 전기적으로 연결된 모뎀(1120), 중앙처리장치(1130), 램(1140), 유저 인터페이스(1150)를 포함한다. 상기 메모리 시스템(1110)에는 중앙처리장치(1130)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 메모리 시스템(1110)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1100)은 대용량의 데이터를 메모리 시스템(1110)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 메모리 시스템(1110)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1100)에 제공할 것이다.
도시되지 않았지만, 본 발명의 실시예에 따른 정보 처리 시스템(1100)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 모바일 디램(DRAM), 또는 입출력 장치 등이 더 제공될 수 있다.
상기 설명한 것과 같이, 본 발명에 따른 도전 패턴 구조물은 기판 상의 칩들 내 주변 영역에 금속 도금을 위한 전류 배출용 도전 패턴이 구비되므로, 기판의 가장자리 부위와 가까운 칩들 내 도전 패턴으로부터의 전류 배출이 상기 전류 배출용 도전 패턴으로부터 이루어질 수 있다. 따라서, 전체 칩들 내부에 형성된 도전 패턴에는 전류가 충분히 공급되어 균일한 도금 두께를 갖는 구리 배선을 형성할 수 있다. 그러므로, 구리 배선의 불량에 따른 반도체 소자의 동작 특성 저하를 감소시킬 수 있다.
100, 200 : 기판 110, 230 : 제1 층간 절연막
112, 240 : 제1 금속 배선 114, 250 : 제2 층간 절연막
116, 252 : 금속 콘택 120, 260 : 제3 층간 절연막
122a, 270a : 제1 트렌치 122b, 270b : 제2 트렌치
122c, 270c : 제3 트렌치 130, 280 : 제1 도전 패턴
132, 282 : 제2 도전 패턴
140, 290 : 금속 도금을 위한 전류 배출용 도전 패턴
134a, 144a : 베리어 금속막 패턴 136a, 146a : 시드 구리막 패턴
138a, 148a : 구리막 패턴 202 : 셀 트랜지스터
204 : 선택 트랜지스터 206 : 터널 산화막 패턴
208 : 전하 저장막 패턴 210 : 유전막 패턴
212 : 콘트롤 게이트 패턴 214 : 제1 게이트 구조물
216 : 게이트 산화막 패턴 218 : 게이트 전극
220 : 제2 게이트 구조물 222 : 제1 불순물 영역
224 : 제2 불순물 영역 260a : 제3 층간 절연막 패턴
262 : 마스크막 262a : 마스크 패턴
264a~264c : 제1 내지 제3 스핀온 마스크 패턴
265 : 연결용 스핀온 마스크 패턴 266 : 스페이서

Claims (10)

  1. 셀 영역 및 주변 영역으로 구분된 기판 상에 구비되는 제1 층간 절연막;
    상기 제1 층간 절연막 상에 구비되는 금속 배선;
    상기 금속 배선 상에 상기 셀 영역 및 주변 영역에서 상기 금속 배선과 각각 접촉되는 제1 금속 콘택들 및 제2 금속 콘택을 갖는 제2 층간 절연막;
    상기 제2 층간 절연막 및 상기 제1 및 제2 금속 콘택들 상에 구비되는 제3 층간 절연막;
    상기 셀 영역의 상기 제3 층간 절연막을 관통하며, 상기 제1 금속 콘택들의 일부와 접촉되도록 구비되는 제1 도전 패턴들; 및
    상기 주변 영역의 상기 제3 층간 절연막을 관통하며, 상기 제2 금속 콘택과 접촉되도록 구비되는 금속 도금을 위한 전류 배출용 도전 패턴을 포함하는 도전 패턴 구조물.
  2. 제1항에 있어서, 상기 금속 도금을 위한 전류 배출용 도전 패턴은 상기 셀 영역을 둘러싸고 있는 Y축 방향으로의 주변 영역에 한 쌍을 이루도록 형성되는 것을 특징으로 하는 도전 패턴 구조물.
  3. 제1항에 있어서, 상기 금속 도금을 위한 전류 배출용 도전 패턴은 인가된 도금 전류를 아래에 구비된 상기 제2 금속 콘택을 통해 상기 기판의 셀 영역 상부에 형성된 제1 도전 패턴들로 배출하므로, 상기 금속 도금을 위한 전류 배출용 도전 패턴의 두께는 상기 제1 도전 패턴들의 두께보다 얇은 것을 특징으로 하는 도전 패턴 구조물.
  4. 셀 영역 및 주변 영역으로 구분된 기판 상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 상에 금속 배선을 형성하는 단계;
    상기 금속 배선 상에 상기 셀 영역 및 주변 영역에서 상기 금속 배선과 각각 접촉되는 제1 금속 콘택들 및 제2 금속 콘택을 갖는 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막 상에 제3 층간 절연막을 형성하는 단계;
    상기 제3 층간 절연막의 일부를 식각하여, 상기 제1 및 제2 금속 콘택들을 각각 노출시키는 제1 트렌치들 및 제2 트렌치를 형성하는 단계; 및
    상기 제1 및 제2 트렌치들 내부를 구리 도금하여 상기 기판의 셀 영역의 상기 제1 트렌치들 내부에 제1 도전 패턴들 및 상기 기판의 주변 영역의 상기 제2 트렌치 내부에 금속 도금을 위한 전류 배출용 도전 패턴을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 도전 패턴 구조물 형성 방법.
  5. 제5항에 있어서, 상기 제1 도전 패턴들과 상기 금속 도금을 위한 전류 배출용 도전 패턴을 형성하는 단계는,
    상기 제1 및 제2 트렌치들과 상기 제3 층간 절연막의 표면에 시드 구리막을 형성하는 단계;
    상기 제1 및 제2 트렌치들 내부를 채우며 상기 시드 구리막 상에 구리막을 전기 도금하는 단계; 및
    상기 제3 층간 절연막의 상부면이 노출되도록 상기 구리막 및 상기 시드 구리막을 연마하는 단계를 포함하는 것을 특징으로 하는 도전 패턴 구조물 형성 방법.
  6. 제6항에 있어서, 상기 구리막을 전기도금하는 단계는,
    상기 기판을 구리를 포함하는 용액에 인입하는 단계; 및
    상기 기판 가장자리에 전압을 인가하여 상기 시드 구리막 및 상기 금속 콘택들을 통해 전류를 도통시켜 구리막을 형성하는 단계를 포함하는 것을 특징으로 하는 도전 패턴 구조물 형성 방법.
  7. 제7항에 있어서, 상기 구리막을 전기 도금하는 단계에서, 상기 기판의 주변 영역에 형성된 제2 트렌치의 내부에 형성된 시드 구리막 및 상기 제2 트렌치 아래에 접촉된 상기 제2 금속 콘택을 통해 상기 금속 배선으로 도금 전류가 인가되어 상기 기판의 셀 영역에 형성된 제1 트렌치들 내부로 상기 제1 금속 콘택들을 통해 도금 전류가 전달되는 것을 특징으로 하는 도전 패턴 구조물 형성 방법.
  8. 제6항에 있어서, 상기 시드 구리막을 형성하는 단계 이전에,
    상기 제1 및 제2 트렌치들과 상기 층간 절연막의 표면 상에 베리어 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 도전 패턴 구조물 형성 방법.
  9. 제5항에 있어서, 상기 제2 트렌치는 상기 제1 트렌치들과 실질적으로 동일한 선폭을 갖도록 형성되는 것을 특징으로 하는 도전 패턴 구조물 형성 방법.
  10. 제5항에 있어서, 상기 제1 트렌치들은 제1 선폭을 갖도록 형성되고, 상기 제2 트렌치는 상기 제1 트렌치들 보다 넓은 제2 선폭을 갖도록 형성되는 것을 특징으로 하는 도전 패턴 구조물 형성 방법.
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