KR20090080465A - 비휘발성 메모리 소자의 금속 배선 형성 방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 소자의 금속 배선 형성 방법에 관한 것으로, 서로 교차하는 라인 형태의 콘택 플러그(예를 들어, 소오스 콘택 플러그)와 층간 절연막 상에 형성되는 금속 배선(예를 들어, 비트라인)을 형성함에 있어서, 하나의 층간 절연막만을 사용하더라도 서로 교차하는 콘택 플러그와 금속 배선을 물리적/전기적으로 격리시켜 형성할 수 있는 비휘발성 메모리 소자의 금속 배선 형성 방법을 제공한다.
콘택 플러그, 금속 배선, 플래시 메모리, 비트라인, 소오스 라인
Description
본 발명은 비휘발성 메모리 소자의 금속 배선 형성 방법에 관한 것으로, 특히 NAND 플래시 메모리 소자에 적용할 수 있는 비휘발성 메모리 소자의 금속 배선 형성 방법에 관한 것이다.
플래시 메모리 소자는 비휘발성 메모리 소자의 일종으로써, 프로그램(program) 및 소거(erase)가 가능한 이피롬(EPROM: Erasable Programmable Read Only Memory)과 이러한 프로그램 및 소거가 전기적으로 가능한 이이피롬(EEPROM: Electrically Erasable Programmable Read Only Memory)의 장점을 조합하여 개발된 고집적 메모리 소자이다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록(write)하는 동작을 의미하며, 소거란 메모리 셀에 기록된 데이터를 삭제(erase)하는 동작을 의미한다.
이러한 플래시 메모리 소자는 셀의 구조 및 동작 조건에 따라 노아(NOR) 플 래시 메모리와 낸드(NAND) 플래시 메모리 소자로 구분할 수 있는데, 이 중에서 낸드 플래시 메모리 소자는 집적도를 높이기가 용이하기 때문에 고용량 데이터 보관을 요구하는 응용 분야에서 널리 사용된다.
이러한 낸드 플래시 메모리 소자의 셀 영역에는 공통 소스 라인과 연결된 소스 선택 라인 및 비트 라인과 연결된 드레인 선택 라인 사이에 복수의 메모리 셀 트랜지스터가 직렬로 연결되어 형성된 워드 라인이 형성된다. 그리고, 인접한 소스 선택 라인들 사이의 반도체 기판에는 소스 영역이 형성되고 인접한 드레인 선택 라인들 사이의 반도체 기판에는 드레인 영역이 형성된다. 또한, 낸드 플래시 메모리 소자의 주변 회로 영역에는 셀 영역에 형성된 게이트 라인들을 콘트롤하기 위한 전압을 인가하는 다수의 주변 회로 트랜지스터들이 형성된다.
이러한 소스 영역, 드레인 영역 및 주변 회로 트랜지스터 등은 콘택 플러그를 통해 상부에 형성된 금속 배선과 전기적으로 연결된다. 그런데, 통상적으로 각각의 소스 영역, 드레인 영역 및 주변 회로 트랜지스터와 연결되는 각각의 콘택 플러그들은 별도의 공정을 통해 개별적으로 형성되기 때문에, 다수의 증착 또는 식각 공정을 반복적으로 실시하여야 한다. 이에 따라, 콘택 플러그를 형성하는 공정에서 결함이 발생될 확률이 높아질 수 있다.
이를 구체적으로 설명하면, 통상적으로 접합 영역 및 게이트 라인이 형성된 반도체 기판상에 제1 절연막을 증착하고, 제1 절연막을 식각하여 소스 영역을 노출시키는 소스 콘택홀을 형성한 뒤, 소스 콘택홀을 도전 물질로 갭필하고 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 방법과 같은 평탄화 공정을 실시하 여 소스 콘택 플러그를 먼저 형성한다.
이후에, 소스 콘택 플러그를 포함하는 제1 절연막 상에 제2 절연막을 증착하고, 제1 절연막 및 제2 절연막을 식각하여 드레인 영역을 노출시키는 드레인 콘택홀을 형성한 뒤, 드레인 콘택홀을 도전 물질로 갭필하고 화학 기계적 연막 방법과 같은 평탄화 공정을 실시하여 드레인 콘택 플러그를 형성한다.
도 1은 종래 기술에 따라 형성된 드레인 콘택 플러그에 발생된 결함을 나타낸 SEM(Scanning Electron Microscope) 사진이다.
도 1을 참조하면, 앞서 설명한 바와 같이 드레인 콘택 플러그를 형성하기까지 다수의 증착 및 식각 공정을 실시하기 때문에, 도 1과 같이 드레인 콘택 플러그(도면부호 A) 사이에 잔류물과이 발생하는 결함(도면부호 B)이 발생할 수 있다. 이러한 결함(도면부호 B)은 인접한 드레인 콘택 플러그(도면부호 A)를 연결(bridge)시켜 반도체 소자의 특성을 열화시킬 수 있다.
본 발명은 서로 교차하는 라인 형태의 콘택 플러그(예를 들어, 소오스 콘택 플러그)와 층간 절연막 상에 형성되는 금속 배선(예를 들어, 비트라인)을 형성함에 있어서, 하나의 층간 절연막만을 사용하더라도 서로 교차하는 콘택 플러그와 금속 배선을 물리적/전기적으로 격리시켜 형성할 수 있는 비휘발성 메모리 소자의 금속 배선 형성 방법을 제공한다.
본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 금속 배선 형성 방법은 제1 접합 영역 및 제2 접합 영역을 포함하는 반도체 기판 상에 제1 절연막을 형성하는 단계와, 제1 절연막에 제1 및 제2 접합 영역을 각각 노출시키는 제1 및 제2 콘택홀을 형성하는 단계와, 제1 및 제2 콘택홀 내부에 제1 및 제2 콘택 플러그를 형성하는 단계와, 제2 콘택 플러그의 일부를 식각하여 리세스를 형성하는 단계와, 리세스를 채우기 위하여 제2 절연막을 형성하는 단계와, 제1 및 제2 절연막을 포함하는 반도체 기판 상에 제3 절연막을 형성하는 단계와, 제3 절연막을 식각하여 제1 콘택 플러그를 노출시키는 제1 트렌치와 제2 콘택 플러그를 노출시키는 제2 트렌치를 형성하는 단계, 및 제1 및 제2 트렌치 내부에 제1 및 제2 금속 배선을 형성하는 단계를 포함한다.
본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 금속 배선 형성 방법 은 제1 접합 영역 및 제2 접합 영역을 포함하는 반도체 기판 상에 제1 절연막을 형성하는 단계와, 제1 절연막에 제1 및 제2 접합 영역을 각각 노출시키는 제1 및 제2 콘택홀을 형성하는 단계와, 제1 및 제2 콘택홀 내부에 제1 및 제2 콘택 플러그를 형성하는 단계와, 제2 콘택 플러그의 일부를 식각하여 리세스를 형성하는 단계와, 리세스를 채우기 위하여 제2 절연막을 형성하는 단계, 및 제1 및 제2 절연막을 포함하는 반도체 기판 상에 제1 콘택 플러그와 연결되는 제1 금속 배선 및 제2 콘택 플러그와 연결되는 제2 금속 배선을 형성하는 단계를 포함한다.
본 발명의 제3 실시예에 따른 비휘발성 메모리 소자의 금속 배선 형성 방법은 제1 접합 영역 및 제2 접합 영역을 포함하는 반도체 기판 상에 제1 절연막을 형성하는 단계와, 제1 절연막에 제1 및 제2 접합 영역을 각각 노출시키는 제1 및 제2 콘택홀을 형성하는 단계와, 제1 및 제2 콘택홀 내부에 제1 및 제2 콘택 플러그를 형성하는 단계와, 제2 콘택 플러그의 일부를 식각하여 리세스를 형성하는 단계와, 리세스가 채워지도록 제1 절연막 상에 제2 절연막을 형성하는 단계와, 제1 절연막 상부의 제2 절연막을 식각하여 제1 콘택 플러그를 노출시키는 제1 트렌치와 제2 콘택 플러그를 노출시키는 제2 트렌치를 형성하는 단계, 및 제1 및 제2 트렌치 내부에 제1 및 제2 금속 배선을 형성하는 단계를 포함한다.
본 발명의 제4 실시예에 따른 비휘발성 메모리 소자의 금속 배선 형성 방법은 셀 영역에 드레인 셀렉트 라인들, 워드라인들 및 소오스 셀렉트 라인들이 형성되고, 주변 회로 영역에 트랜지스터가 형성된 반도체 기판 상에 제1 절연막을 형성하는 단계와, 드레인 셀렉트 라인들 사이의 제1 접합 영역과, 소오스 셀렉트 라인 들 사이의 제2 접합 영역과, 트렌지스터의 제3 접합 영역과, 트랜지스터의 게이트를 각각 노출시키는 제1 내지 제4 콘택홀을 제1 절연막에 형성하는 단계와, 제1 내지 제4 콘택홀 내에 제1 내지 제4 콘택 플러그를 형성하는 단계와, 제2 콘택 플러그의 일부를 식각하여 리세스를 형성하는 단계와, 리세스를 채우기 위하여 제2 절연막을 형성하는 단계와, 제1 및 제2 절연막을 포함하는 반도체 기판 상에 제3 절연막을 형성하는 단계와, 제3 절연막을 식각하여 제1 내지 제4 콘택 플러그를 각각 노출시키는 제1 내지 제4 트렌치를 형성하는 단계, 및 제1 내지 제4 트렌치 내부에 제1 내지 제4 금속 배선을 형성하는 단계를 포함한다.
본 발명의 제5 실시예에 따른 비휘발성 메모리 소자의 금속 배선 형성 방법은 셀 영역에 드레인 셀렉트 라인들, 워드라인들 및 소오스 셀렉트 라인들이 형성되고, 주변 회로 영역에 트랜지스터가 형성된 반도체 기판 상에 제1 절연막을 형성하는 단계와, 드레인 셀렉트 라인들 사이의 제1 접합 영역과, 소오스 셀렉트 라인들 사이의 제2 접합 영역과, 트렌지스터의 제3 접합 영역과, 트랜지스터의 게이트를 각각 노출시키는 제1 내지 제4 콘택홀을 제1 절연막에 형성하는 단계와, 제1 내지 제4 콘택홀 내에 제1 내지 제4 콘택 플러그를 형성하는 단계와, 제2 콘택 플러그의 일부를 식각하여 리세스를 형성하는 단계와, 리세스를 채우기 위하여 제2 절연막을 형성하는 단계, 및 제1 및 제2 절연막을 포함하는 반도체 기판 상에 제1 내지 제4 콘택 플러그와 각각 연결되는 제1 내지 제4 금속 배선을 형성하는 단계를 포함한다.
본 발명의 제6 실시예에 따른 비휘발성 메모리 소자의 금속 배선 형성 방법 은 셀 영역에 드레인 셀렉트 라인들, 워드라인들 및 소오스 셀렉트 라인들이 형성되고, 주변 회로 영역에 트랜지스터가 형성된 반도체 기판 상에 제1 절연막을 형성하는 단계와, 드레인 셀렉트 라인들 사이의 제1 접합 영역과, 소오스 셀렉트 라인들 사이의 제2 접합 영역과, 트렌지스터의 제3 접합 영역과, 트랜지스터의 게이트를 각각 노출시키는 제1 내지 제4 콘택홀을 제1 절연막에 형성하는 단계와, 제1 내지 제4 콘택홀 내에 제1 내지 제4 콘택 플러그를 형성하는 단계와, 제2 콘택 플러그의 일부를 식각하여 리세스를 형성하는 단계와, 리세스가 채워지도록 제1 절연막 상에 제2 절연막을 형성하는 단계와, 제1 절연막 상부의 제2 절연막을 식각하여 제1 내지 제4 콘택 플러그를 각각 노출시키는 제1 내지 제4 트렌치를 형성하는 단계, 및 제1 내지 제4 트렌치 내부에 제1 내지 제4 금속 배선을 형성하는 단계를 포함한다.
상기의 실시예들에서 절연막을 형성하기 전에 식각 정지막이 더 형성될 수 있으며, 절연막을 식각한 후에는 노출된 식각 정지막도 식각될 수 있다.
상기의 실시예들 중에서, 제1 트렌치가 제2 콘택 플러그가 형성된 영역과 교차하도록 연장되는 경우, 제1 트렌치를 통해 제1 콘택 플러그와 제2 절연막이 노출될 수 있다.
상기의 실시예들 중에서, 제1 트렌치가 제2 콘택 플러그가 형성된 영역과 교차하도록 연장되는 경우, 제1 트렌치를 통해 제1 콘택 플러그와 제1 콘택 플러그 상에 잔류하는 제2 절연막이 노출될 수 있다.
상기의 실시예들 중에서, 제1 금속 배선이 제2 콘택 플러그가 형성된 영역과 교차하도록 연장되는 경우, 제2 절연막에 의해 제2 콘택 플러그와 격리될 수 있다.
상기의 실시예들 중에서, 제2 콘택 플러그가 라인 형태로 형성되어 서로 다른 영역에 형성된 제2 접합 영역들을 전기적으로 연결시킬 수 있다.
상기의 실시예들 중에서, 리세스는 제2 콘택 플러그의 중앙 상부가 식각되어 형성될 수 있으며, 제2 콘택 플러그의 양쪽 가장자리가 서로 다른 제2 트렌치들에 의해 각각 노출되고, 제2 트렌치들에는 제2 금속 배선들이 각각 형성될 수 있다.
상기의 실시예들 중에서, 리세스는 제2 콘택 플러그의 중앙 상부가 식각되어 형성될 수 있으며, 제2 콘택 플러그의 양쪽 가장자리 상부가 서로 다른 제2 금속 배선들과 연결될 수 있다.
상기의 실시예들 중에서, 리세스는 제2 콘택 플러그의 중앙 상부와 한쪽 가장자리 상부가 식각되어 형성될 수 있으며, 제2 트렌치는 제2 콘택 플러그의 다른쪽 가장자리가 노출되도록 형성될 수 있다.
상기의 실시예들 중에서, 리세스는 제2 콘택 플러그의 중앙 상부와 한쪽 가장자리 상부가 식각되어 형성될 수 있으며, 제2 금속 배선은 제2 콘택 플러그의 다른쪽 가장자리 상부와 연결되도록 형성될 수 있다.
상기의 실시예들 중에서, 리세스를 채우는 절연막을 형성하는 단계는, 리세스가 채워지도록 반도체 기판 상에 절연막을 형성하는 단계, 및 절연막이 리세스에만 잔류되도록 식각 공정을 실시하는 단계를 포함한다. 절연막을 형성하기 전에, 리세스를 포함한 전체 구조의 표면에 식각 정지막을 형성하는 단계를 더 포함할 수 있다.
상기의 실시예들 중에서, 서로 다른 영역에 형성된 제1 접합 영역들과 각각 연결되는 제1 금속 배선들이 제2 금속 배선들 사이에 평행하게 배열될 수 있다. 제2 금속 배선들 사이에서 100개 내지 2000개의 제1 금속 배선들이 서로 다른 제1 접합 영역들과 각각 연결되면서 제2 콘택 플러그들과 격리된다.
상기의 실시예들 중에서, 반도체 기판에 형성된 웰과 연결되는 웰 픽업 플러그가 서로 다른 제2 콘택 플러그들 사이에 더 형성될 수 있다. 제2 금속 배선들 사이에 웰 픽업 플러그와 연결되는 웰 픽업 라인이 더 형성될 수 있다.
본 발명은 하나의 층간 절연막만을 사용하더라도 서로 교차하는 콘택 플러그와 금속 배선을 선택적으로 격리시켜 형성할 수 있어 설계상으로 유리한 효과를 얻을 수 있다.
또한, 서로 교차하는 콘택 플러그와 금속 배선을 서로 격리시키기 위해서는 2개의 층간 절연막이 사용되었으나, 본 발명에서는 하나의 층간 절연막을 사용하므로 공정 단계를 줄일 수 있을뿐만 아니라, 전체적인 높이도 낮출 수 있다.
또한, 콘택 플러그의 높이가 낮아지므로 집적도가 높아지더라도 콘택홀이 완전히 형성되지 않거나 콘택홀 내부가 콘택 플러그를 형성하기 위한 물질로 채워지지 않는 문제점을 해결할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.
도 2a 내지 도 2h는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 금속 배선 형성 방법을 설명하기 위한 도면들이다.
도 2a를 참조하면, 반도체 기판(102)의 셀 영역에는 드레인 선택 라인(104d)과 소스 선택 라인(104s) 사이에 다수의 워드 라인(104c)들이 형성되고, 반도체 기판(102)의 주변 회로 영역에는 다수의 게이트(104g)들이 형성된다.
도면에는 도시하지 않았지만, 드레인 선택 라인(104d) 또는 소스 선택 라인(104s)은 다수의 선택 트랜지스터들의 게이트들이 서로 연결되어 형성되며, 워드 라인(104c)은 다수의 메모리 셀 트랜지스터들의 게이트가 서로 연결되어 형성된다. 드레인 선택 라인(104d)과 소스 선택 라인(104s) 및 워드 라인(104c)은 터널 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트를 포함하여 형성되며, 드레인 선택 라인(104d)과 소스 선택 라인(104s)은 워드 라인(104c)의 플로팅 게이트와 콘트롤 게이트가 전기적으로 연결된다.
한편, 각각의 드레인 선택 라인(104d), 소스 선택 라인(104s), 워드 라인(104c) 및 게이트(104g) 사이의 반도체 기판(102)에는 접합 영역(도면부호 D)이 형성된다. 소스 선택 라인(104s)들 사이의 접합 영역(D)은 소스 영역이고, 드레인 선택 라인(104d)들 사이의 접합 영역(D)은 드레인 영역이다. 도면에는 도시하지 않았지만 드레인 영역은 각각 고립된 다수의 드레인 영역이 일렬로 배열되어 형성되며 소스 영역은 단일한 라인 형태로 형성될 수 있다.
각각의 드레인 선택 라인(104d)과 소스 선택 라인(104s), 워드 라인(104c) 및 게이트(104g)의 측면에는 스페이서가 형성되며, 이들의 상부에는 SAC(Self Align Contact) 질화막과 같은 보호막이 형성되어 후속하는 콘택홀 형성 공정에서 게이트 라인의 측면을 보호한다. 이후에, 반도체 기판(102) 상에는 절연층(106)이 형성된다.
도 2b를 참조하면, 절연층(106)을 식각하여 제1 콘택홀(108s) 내지 제4 콘택홀(108j)를 형성한다. 제1 콘택홀(108s)은 소스 영역상에 형성되며, 도면에는 도시되지 않았지만 소스 영역을 따라 라인 형태로 형성된다. 제2 콘택홀(108d)은 드레인 영역 상에 형성되며, 도면에는 도시하지 않았지만 각각이 드레인 영역 상에 고 립되어 형성되어 일렬로 배열된다. 또한, 제3 콘택홀(108g)은 게이트(104g) 상부에 형성되며 제4 콘택홀(108j)은 게이트(104g)의 접합 영역(D) 상에 형성된다.
도 2c를 참조하면, 제1 콘택홀(108s) 내지 제4 콘택홀(108j)을 포함하는 절연층(106) 상에 도전 물질을 형성하여 제1 콘택홀(108s) 내지 제4 콘택홀(108j)을 도전 물질로 채운다. 이러한 도전 물질은 CVD(Chemical Vapor Deposition)로 형성되는 텅스텐, TiSix, TiN, Cu 및 Al 중 어느 하나 또는 두 개 이상을 포함할 수 있다. 한편, 도전 물질로 텅스텐 등을 사용하는 경우 도전 물질 하부에 확산 방지막으로써 PVD(Physical Vapor Deposition) 또는 CVD로 형성되는 Ti/Tin막 또는 WN을 더욱 형성할 수 있다.
그리고, 절연층(106) 상에 형성된 도전 물질에 대해 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 방법과 같은 평탄화 공정을 실시하여 제1 콘택홀(108s) 내지 제4 콘택홀(108j)에 도전 물질을 잔류시킨다. 이로써 절연층(106)에 다수의 제1 콘택 플러그(110s) 내지 제4 콘택 플러그(110j)들을 동시에 형성한다. 이때, 제1 콘택 플러그(110s)는 소스 영역과 연결되고, 제2 콘택 플러그(110d)는 드레인 영역과 연결되고, 제3 콘택 플러그는 게이트(104g) 상부와 연결되고, 제4 콘택 플러그(110j)는 게이트(104g)의 접합 영역과 연결된다. 한편, 콘택 플러그들은 콘택홀의 형상을 따라 형성되기 때문에, 도면에는 도시되지 않았지만 제1 콘택 플러그(110s)는 라인 형태로 형성되고 제2 콘택 플러그(110d)는 다수의 고립된 제2 콘택 플러그(110d)들이 일렬로 배열되어 형성된다.
종래의 공정에서는 소스 영역과 연결되는 소스 콘택 플러그들을 먼저 형성한 뒤, 드레인 영역과 연결되는 드레인 콘택 플러그들 및 주변 회로 영역의 콘택 플러그들을 형성하였다. 이와 같이 소스 콘택 플러그와 다른 콘택 플러그를 나누어 형성하게 되면 콘택 플러그를 형성하는 절연층 형성 공정, 콘택홀 식각 공정을 위한 정렬 공정, 마스크 패턴 형성 공정, 콘택홀 식각 공정 등이 추가로 실시되어야 하기 때문에 공정 단계가 많아지게 된다. 이에 따라, 공정 과정에서 잔류물이 발생하거나 정렬 오차가 발생하는 등의 결함이 발생할 수 있고 공정 시간이 오래 걸리며 공정 단가가 증가할 수 있다.
하지만, 본 발명은 소스 콘택 플러그를 포함하는 콘택 플러그들을 한번에 형성하기 때문에 공정 단계를 대폭 줄일 수 있어 결함을 대폭 줄일 수 있으며 공정 시간을 단축할 수 있고 공정 단가를 낮출 수 있다.
도 2d를 참조하면, 제1 콘택 플러그(110s) 상부를 부분적으로 오픈시키는 마스크막(111)을 형성한다. 이를 구체적으로 설명하면, 마스크막(111)은 제1 콘택 플러그(110s)를 제외한 다른 콘택 플러그 상에 형성하되 제1 콘택 플러그(110s) 상부는 부분적으로 오픈하여 후속하는 공정에서 제1 콘택 플러그(110s) 상부만 식각되도록 한다. 또한, 제1 콘택 플러그(110s) 상부 중에서 제1 콘택 플러그(110s)와 연결되는 금속 배선, 예를 들면 공통 소스 라인이 지나는 제1 영역과 만나는 영역 중 일부(도면부호 C)는 오픈되지 않도록 마스크막(111)을 형성한다.
이러한 제1 영역은 반도체 기판(102)에 형성된 워드 라인(104c)과 교차하는 방향으로 형성되며 제2 콘택 플러그(110d)와 연결되는 금속 배선, 예를 들면 비트 라인이 형성되는 제2 영역 사이에 형성된다. 공통 소스 라인 및 비트 라인을 포함 하는 금속 배선을 형성하는 공정은 이하에서 설명한다.
도 2e를 참조하면, 마스크막(111)을 이용한 식각 공정으로 노출된 제1 콘택 플러그(110s)의 상부 일부를 식각하여 높이를 낮춘다. 제1 콘택 플러그(110s)가 낮아지는 높이는 1000∼3000Å가 바람직하다. 이때, 제1 콘택 플러그(110s)의 상부 중 공통 소스 라인이 지나는 상기 제1 영역과 만나는 영역 중 일부(도면부호 C)는 마스크막(111)으로 인하여 식각되지 않고 잔류하여 돌출부(도면부호 C)가 형성된다. 이러한 돌출부(도면부호 C)의 높이는 1000∼3000Å으로 형성될 수 있다. 이후에 마스크막(111)을 제거한다.
도 2f를 참조하면, 제1 콘택 플러그(110s) 상부를 포함하는 절연층(106) 상에 절연 물질을 형성하여 제1 콘택 플러그(110s)의 상부를 절연 물질로 채운다. 그리고 절연층(106) 상에 형성된 절연 물질에 대해 화학 기계 연마(Chemical Mechanical Polishing; CMP) 방법과 같은 평탄화 공정 또는 에치백(etch back) 공정을 실시하여 제1 콘택 플러그(110s) 상부에 절연부(112)를 형성한다. 이때, 제1 콘택 플러그(110s)의 돌출부(도면부호 C)는 절연부(112) 상부로 노출된다. 라인 형태로 형성된 제1 콘택 플러그(110s)의 특성상, 공통 소스 라인을 제외한 금속 배선, 예를 들면 비트 라인이 형성되는 제2 영역과 제1 콘택 플러그(110s) 상부가 중첩되는 부분에서 비트 라인과 제1 콘택 플러그(110s)가 단락될 수 있다. 따라서 절연부(112)는 돌출부(도면부호 C)를 제외한 제1 콘택 플러그(110s) 상부를 절연시켜 이러한 단락을 발생하는 것을 방지할 수 있다.
도 2g를 참조하면, 제1 콘택 플러그(110s) 및 제4 콘택 플러그(110j)와 연결 되는 금속 배선을 형성하기 위한 공정을 제1 실시예로 설명한다. RIE(Reactive Ion Etching) 방법으로 금속 배선을 형성하기 위하여, 먼저 절연층(106) 상에 확산 방지막(114)과 금속막(116) 및 하드 마스크막(118)의 적층막을 형성한다.
도 2h를 참조하면, 하드 마스크막(118)을 이용한 RIE 방법으로 패터닝 공정을 실시하여 셀 영역의 제1 영역 및 제2 영역에 각각 제1 금속 배선(120s) 및 제2 금속 배선(120d)를 형성하고 주변 회로 영역에 제3 금속 배선(120g) 및 제4 금속 배선(120j)을 형성한다. 제1 금속 배선(120s)은 제1 콘택 플러그(110s)과 돌출부(도면부호 C)를 통해 연결되어 하부의 소스 영역과 연결되며, 예를 들면 공통 소스 라인이 될 수 있다. 제2 금속 배선(120d)은 제2 콘택 플러그(110d)와 연결되어 하부의 드레인 영역과 연결되며, 예를 들면 비트 라인이 될 수 있다. 제3 금속 배선(120g)은 제3 콘택 플러그(110g)와 연결되어 하부의 게이트(104g)와 연결된다. 제4 금속 배선(120j)은 제4 콘택 플러그(120g)와 연결되며 하부의 접합 영역(도면부호 D)와 연결된다.
한편, 도 3a 및 도 3b는 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 금속 배선 형성 방법을 설명하기 위한 도면들이다.
도 3a를 참조하면, 전술한 도 2f 단계의 공정 후에 다마신(damascene) 방법으로 금속 배선을 형성하기 위하여 절연층(106) 상에 트렌치 절연막(202)을 형성한다. 그리고, 제1 콘택 플러그(110s) 및 제4 콘택 플러그(110j)와 연결될 금속 배선이 형성되는 영역을 식각하여 트렌치를 형성한다.
도 3b를 참조하면, 상기 트렌치 하부에 확산 방지막(204)을 형성하고 상기 트렌치를 포함하는 트렌치 절연막(202) 상에 금속막(206)을 형성한다. 그리고, 트렌치 절연막(202) 상의 금속막(206)에 대해 평탄화 공정이나 에치백 공정을 실시하여, 트렌치에 셀 영역의 제1 영역 및 제2 영역에 각각 제1 금속 배선(210s) 및 제2 금속 배선(210d)를 형성하고 주변 회로 영역에 제3 금속 배선(210g) 및 제4 금속 배선(210j)을 형성한다. 제1 금속 배선(210s)은 제1 콘택 플러그(110s)과 돌출부(도면부호 C)를 통해 연결되어 하부의 소스 영역과 연결되며, 예를 들면 공통 소스 라인이 될 수 있다. 제2 금속 배선(210d)은 제2 콘택 플러그(110d)와 연결되어 하부의 드레인 영역과 연결되며, 예를 들면 비트 라인이 될 수 있다. 제3 금속 배선(210g)은 제3 콘택 플러그(110g)와 연결되어 하부의 게이트(104g)와 연결된다. 제4 금속 배선(210j)은 제4 콘택 플러그(120g)와 연결되며 하부의 접합 영역(도면부호 D)와 연결된다.
도 4a 내지 도 4e는 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자의 금속 배선 형성 방법을 설명하기 위한 평면도들이다. 도 5a 내지 도 5f는 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자의 금속 배선 형성 방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 반도체 기판(501)은 셀 영역과 주변회로 영역을 포함한다. 셀 영역에는 워드라인들(WL0 내지 WLn)과 셀렉트 라인(드레인 셀렉트 트랜지스터 및 소오스 셀렉트 트랜지스)(DSL, SSL)이 형성된다. 주변회로 영역에는 프로그램/소거/리드 동작에 필요한 전압들을 생성 또는 셀 영역으로 인가하기 위한 소자(예를 들어, 트랜지스터; TR)가 형성된다. 구체적으로 설명하면 다음과 같다.
셀 영역에는 터널 절연막(503), 플로팅 게이트(505), 유전체막(507), 콘트롤 게이트(509) 및 하드 마스크(511)를 포함하는 워드라인들(WL0 내지 WLn)과 셀렉트 라인들(DSL 및 SSL)이 형성된다. 드레인 셀렉트 라인(DSL)과 소오스 셀렉트 라인(SSL) 사이에는 16개, 32개, 64개 또는 그 이상의 워드라인들(WL0 내지 WLn)이 형성된다. 워드라인들(WL0 내지 WLn)과 셀렉트 라인들(DSL 및 SSL) 사이의 반도체 기판(501)에는 접합 영역들(515j, 515s, 515d)이 형성된다. 드레인 셀렉트 라인들(DSL) 사이의 접합 영역은 드레인(515d)이 되고, 소오스 셀렉트 라인들(SSL) 사이의 접합 영역은 소오스(515s)가 된다. 워드라인들(WL0 내지 WLn) 사이는 절연막(517)에 의해 채워지고, 서로 마주보는 셀렉트 라인들(DSL 및 SSL)의 측벽에는 절연막에 의해 스페이서(517)가 형성된다.
주변 회로 영역에는 게이트 절연막(503), 플로팅 게이트(505), 유전체막(5607), 콘트롤 게이트(509) 및 하드 마스크(511)를 포함하는 게이트와 게이트 가장자리의 반도체 기판(501)에 형성된 접합 영역(515c)을 포함하는 트랜지스터(TR)가 형성된다. 게이트의 측벽에는 절연막에 의해 스페이서(517)가 형성된다.
한편, 셀 영역의 셀렉트 라인(DSL, SSL) 및 주변 회로 영역의 게이트에 포함된 유전체막(507)에는 콘택홀이 형성되어 콘트롤 게이트(509)와 플로팅 게이트(505)가 전기적으로 연결된다.
셀 영역의 워드라인들(WL0 내지 WLn), 셀렉트 라인들(DSL 및 SSL) 및 주변 회로 영역의 게이트는 동일한 공정에 의해 동시에 형성된다. 이들이 형성된 후에는 반도체 기판(501)의 전체 구조 상에 SAC(self aligned contact) 질화막(519)이 형 성된다.
도 4a 및 도 5b를 참조하면, 반도체 기판(501) 상에 제1 층간 절연막(521)을 형성한다. 이어서, 제1 층간 절연막(521)에 콘택홀들을 형성한 후 콘택홀들 내부에 콘택 플러그들(523d, 523s, 523c, 523g)을 각각 형성한다. 예를 들어, 셀 영역의 드레인 셀렉트 라인들(DSL) 사이에서는 드레인(515d)이 노출되도록 제1 층간 절연막(521), SAC 질화막(519) 및 터널 절연막(503)이 식각되어 콘택홀이 형성된 후, 콘택홀 내부에 드레인 콘택 플러그(523d)가 형성된다. 셀 영역의 소오스 셀렉트 라인들(SSL) 사이에서는 소오스(515s)이 노출되도록 제1 층간 절연막(521), SAC 질화막(519) 및 터널 절연막(503)이 식각되어 콘택홀이 형성된 후, 콘택홀 내부에 소오스 콘택 플러그(523s)가 형성된다. 주변 회로 영역에서는 접합 영역(515c)가 노출되도록 제1 층간 절연막(521), SAC 질화막(519) 및 터널 절연막(503)이 식각되어 콘택홀이 형성된 후, 콘택홀 내부에 접합 플러그(523c)가 형성된다. 또한, 트렌지스터(TR)에 포함된 게이트(513)의 콘트롤 게이트용 도전막(509)이 노출되도록 제1 층간 절연막(521), SAC 질화막(519) 및 하드 마스크(511)이 식각되어 콘택홀이 형성된 후, 콘택홀 내부에 게이트 콘택 플러그(523g)가 형성된다. 상기에서, 콘택 플러그들(523d, 523s, 523c, 523g)은 동일한 공정에 의해 동시에 형성된다.
한편, 드레인 콘택 플러그(523d)은 드레인 셀렉트 라인들(DSL) 사이에 형성되며 소자 분리막(미도시)에 의해 격리되는 다수의 드레인들(515d) 상부마다 형성되며, 일렬로 형성될 수 있다. 소오스 콘택 플러그(523s)는 소오스 셀렉트 라인들(SSL) 사이에서 라인 형태로 형성되어, 소오스 셀렉트 라인들(SSL) 사이에 형성 되며 소자 분리막(미도시)에 의해 격리된 소오스들(515s)을 전기적으로 연결한다. 하나의 소오스 셀렉트 라인(SSL)은 100개 내지 2000개의 소오스들(515s) 상부에 라인 형태로 형성되며, 하나의 소오스 셀렉트 라인들(SSL)에 의해 100개 내지 2000개의 소오스들(515s)이 전기적으로 연결된다.
드레인 콘택 플러그들(523d)과 같이 소오스 콘택 플러그들(523s)도 소오스 셀렉트 라인들(SSL) 사이에 일렬로 형성된다. 그리고, 소오스 콘택 플러그들(523s) 사이마다 반도체 기판(501)의 P웰(미도시)에 소정의 전압(예를 들어, 소거 전압)을 전달하기 위한 웰 픽업 플러그(523p)가 형성될 수 있다.
플러그들(523d, 523s, 523c, 523g, 523P)을 위한 콘택홀을 형성하기 위하여 하나의 제1 층간 절연막(521)만을 식각하므로 식각 깊이가 낮아진다. 즉, 목표 식각 두께가 낮아진다. 따라서, 제1 층간 절연막이 완전히 식각되지 않아 접합 영역이 노출되지 않는 현상을 방지할 수 있다. 또한, 플러그들을 위한 도전물질의 매립 특성을 향상시킬 수 있다.
도 4b 및 도 5c를 참조하면, 제1 층간 절연막(521) 상에 소오스 콘택 플러그(523s)의 일부를 노출시키는 식각 마스크(525)를 형성한다. 예를 들어, 식각 마스크(525)는 소오스 콘택 플러그(523s)의 한쪽 가장자리가 노출되거나 양쪽 가장자리가 노출되도록 형성된다. 이때, 식각 마스크(525)는 소오스 콘택 플러그(523s)의 폭보다 넓은 영역이 개방되도록 형성하는 것이 바람직하다. 그에 따라, 소오스 콘택 플러그(523s)와 인접한 제1 층간 절연막(521)의 일부가 함께 노출된다.
이어서, 노출된 소오스 콘택 플러그(523s)의 상부를 식각한다. 이로써, 소오 스 콘택 플러그(523s)의 중앙 상부에 리세스(527)가 형성된다. 즉, 소오스 콘택 플러그(523s)의 가장자리가 중앙보다 높은 형태로 소오스 콘택 플러그(523s)식각된다. 또는, 소오스 콘택 플러그(523s)의 한쪽 가장자리가 나머지 부분보다 높은 형태로 소오스 콘택 플러그(523s)식각된다. 소오스 콘택 플러그(523s)의 높은 부분은 제1 층간 절연막(521)의 표면 높이와 동일한 높이를 유지한다. 여기서, 리세스(527)는 소오스 콘택 플러그(523s)의 양측 가장자리 상부에 형성될 수도 있고 한쪽 가장자리 상부에만 형성될 수도 있다.
도 5d 및 도 4c를 참조하면, 식각 마스크를 제거한 후, 소오스 콘택 플러그(523s) 상부의 리세스(527)에 절연막(529)을 형성한다. 절연막(529)은 산화막, 질화막 또는 이들의 혼합막으로 형성할 수 있으며, 질화막을 포함하는 것이 바람직하다. 리세스(527)가 채워지도록 절연막(529)을 형성한 후에는 절연막(529)이 리세스(527)에만 잔류되도록 평탄화 공정을 실시하는 것이 바람직하다. 한편, 식각 마스크를 제거하기 전에 리세스(527)가 채워지도록 절연막(529)을 형성한 후, 제1 층간 절연막(521)이 노출될 때까지 평탄화 공정을 실시하여 식각 마스크를 함께 제거할 수도 있다. 이로써, 소오스 콘택 플러그(523s)는 한쪽 가장자리 또는 양쪽 가장자리의 상부 표면만이 노출된다. 이때, 소오스 콘택 플러그(523s)의 노출된 부분이 소오스 콘택 플러그(523s)가 형성된 방향과 수직 방향으로 연장되는 경우 드레인 콘택 플러그(523d)와 교차하지 않도록 소오스 콘택 플러그(523s)의 길이와 노출되는 영역을 조절하는 것이 중요하다.
도 4d 및 도 5e를 참조하면, 절연막(529)이 형성된 반도체 기판(501) 상에 제2 층간 절연막(533)을 형성한다. 제2 층간 절연막(533) 형성 전에 식각 정지막(531)을 형성할 수도 있다. 이어서, 제2 층간 절연막(533)을 식각한 후 노출된 식각 정지막(521)을 식각하여 다마신 패턴들(535s, 535b, 535p, 535c, 535g)을 형성한다.
제1 다마신 패턴들(535b)은 비트라인이 형성될 영역을 정의하기 위하여 형성되며, 드레인 콘택 플러그들(523d)을 각각 노출시킨다. 또한, 제1 다마신 패턴들(535b)은 드레인 콘택 플러그들(523d)이 배열된 방향과 교차하는 방향(즉, 드레인 셀렉트 라인들과 교차하는 방향)으로 평행하게 형성된다. 이때, 제1 다마신 패턴들(535b)이 소오스 콘택 플러그(523s)가 형성된 영역과 교차하도록 연장되어 형성된다. 하지만, 제1 다마신 패턴들(535b)과 소오스 콘택 플러그(523s)이 교차하는 영역에서는 소오스 콘택 플러그(523s) 상부에 절연막(529)가 형성되어 있기 때문에, 소오스 콘택 플러그(523s)가 아니라 절연막(529)이 제1 다마신 패턴들(535b)을 통해 노출된다.
제2 다마신 패턴들(535s)은 소오스 라인이 형성될 영역을 정의하기 위하여 형성되며, 소오스 콘택 플러그들(523s)의 한쪽 가장자리 또는 양쪽 가장자리를 각각 노출시킨다. 또한, 제2 다마신 패턴들(535s)은 소오스 콘택 플러그들(523s)들이 배열된 방향과 교차하는 방향(즉, 소오스 셀렉트 라인들과 교차하는 방향)으로 평행하게 형성된다. 이때, 제2 다마신 패턴(535s)에 의해 드레인 콘택 플러그(523d)이 노출되면 안된다. 따라서, 도 4c에서 소오스 콘택 플러그(523s)의 노출된 부분이 소오스 콘택 플러그(523s)가 형성된 방향과 수직 방향으로 연장되는 경우 드레 인 콘택 플러그(523d)와 교차하지 않도록 소오스 콘택 플러그(523s)의 길이와 노출되는 영역을 조절하는 것이 중요하다. 한편, 제2 다마신 패턴들(535s) 사이에는 100개 내지 2000개의 제1 다마신 패턴들(535b)이 형성된다.
제3 다마신 패턴들(535p)은 웰 픽업 라인이 형성될 영역을 정의하기 위하여 형성되며, 웰 픽업 플러그(523p)를 노출시킨다. 또한, 제3 다마신 패턴들(535p)은 제2 다마신 패턴들(535s) 사이에 평행하게 형성된다.
한편, 주변 회로 영역에서는 접합 플러그(523c)과 게이트 플러그(523g)를 각각 노출시키는 제4 및 제5 다마신 패턴들(535c 및 335g)이 각각 형성된다.
도 4e 및 도 5f를 참조하면, 다마신 패턴들(535s, 535b, 535p, 535c, 535g)을 전도성 물질로 채워 배선들(537b, 537s, 537b, 537c, 537g)을 형성한다. 제1 배선들(537b)은 드레인 콘택 플러그들(523d)과 각각 연결되는 비트라인이 되며, 제2 배선들(537s)은 소오스 콘택 플러그들(523s)과 각각 연결되는 소오스 라인이 되며, 제3 배선들(537p)는 웰 픽업 플러그들(523p)과 각각 연결되는 웰 픽업 라인이 된다. 주변 회로 영역에서 제4 및 제5 배선들(537c 및 537g)는 접합 플러그(523c) 및 게이트 플러그(523g)와 각각 연결된다.
도 6a 및 도 6b는 본 발명의 제4 실시예를 설명하기 위한 단면도들이다.
도 6a를 참조하면, 도 4a 및 도 4b와 도 5a 내지 도 5c에 설명한 방법을 적용하여 소오스 콘택 플러그(523s) 상에 리세스를 형성한다. 이어서, 리세스를 포함한 소오스 콘택 플러그(523s) 및 제1 층간 절연막(521)의 표면을 따라 식각 정지막(531)을 형성한다. 이어서, 리세스가 채워지도록 식각 정지막(531) 상에 제2 층 간 절연막(533)을 형성한다. 제2 층간 절연막(533)을 형성한 후에는 평탄화 공정을 실시할 수도 있다.
도 6b를 참조하면, 제2 층간 절연막(533)을 식각한 후 노출된 식각 정지막(521)을 식각하여 도 4b에서와 같은 다마신 패턴들(535s, 535b, 535p, 535c, 535g)을 형성한다. 이때, 제2 층간 절연막(533)이 소오스 콘택 플러그(523s) 상부의 리레스에 잔류되도록 제2 층간 절연막(533)을 식각한다. 이렇게 리세스에 잔류하는 제2 층간 절연막(533)이 도 5d에 도시된 절연막(529)과 같은 역할을 한다. 즉, 리세스에 잔류하는 제2 층간 절연막(533)이 소오스 콘택 플러그(523s)의 중앙부가 노출되는 것을 방지하여 비트라인용 배선과 소오스 콘택 플러그(523s)가 연결되는 것을 방지한다.
이후, 도 4e에 도시된 것처럼, 배선들(537s, 537b, 537p, 537c, 537g)을 형성한다.
도 7a 및 도 7b는 본 발명의 제5 실시예를 설명하기 위한 단면도들이다.
도 7a를 참조하면, 도 4a 및 도 4b와 도 5a 내지 도 5c에 설명한 방법을 적용하여 소오스 콘택 플러그(523s) 상에 리세스를 형성한다. 이어서, 리세스를 포함한 소오스 콘택 플러그(523s) 및 제1 층간 절연막(521)의 표면을 따라 제1 식각 정지막(530a)을 형성한다. 이어서, 리세스가 채워지도록 제1 식각 정지막(530a) 상에 절연막(530b)을 형성한 후 제1 식각 정지막(530a) 및 절연막(530b)이 리세스에만 잔류되도록 식각 공정을 실시한다. 이때, 식각 공정은 화학적 기계적 연마 공정으로 실시할 수 있다. 이로써, 소오스 콘택 플러그(523s) 상부의 리세스가 절연 막(530)으로 채워진다.
도 7b를 참조하면, 리세스를 채우는 절연막(530)을 포함한 제1 층간 절연막(521) 상에 제2 식각 정지막(531) 및 제2 층간 절연막(533)을 형성한다. 이어서, 제2 층간 절연막(533)을 식각한 후 노출된 식각 정지막(521)을 식각하여 도 4b에서와 같은 다마신 패턴들(535s, 535b, 535p, 535c, 535g)을 형성한다. 이때, 절연막(530)이 소오스 콘택 플러그(523s) 상부의 리세스에 잔류되도록 제2 층간 절연막(533)을 식각한다. 이렇게 리세스에 잔류하는 절연막(530)이 도 5d에 도시된 절연막(529)과 같은 역할을 한다. 즉, 리세스에 잔류하는 절연막(530)이 소오스 콘택 플러그(523s)의 중앙부가 노출되는 것을 방지하여 비트라인용 배선과 소오스 콘택 플러그(523s)가 연결되는 것을 방지한다.
이후, 도 4e에 도시된 것처럼, 배선들(537s, 537b, 537p, 537c, 537g)을 형성한다.
상기의 제3 내지 제5 실시예에서는 배선들을 다마신 방식으로 형성하였으나, 소오스 콘택 플러그(523s) 상부의 리세스를 절연막(529)으로 채우고 절연막(529)을 포함한 제1 층간 절연막(521) 상에 도전막을 형성한 후 패터닝 공정을 통해 배선들을 형성할 수도 있다.
한편, 하나의 실시예에서 적용된 방식이나 물질들이 다른 실시에에서도 동일하게 적용될 수 있음은 이 기술이 속하는 분야의 당업자에게는 자명한 사실이다.
상기에서와 같이, 본 발명은 콘택 플러그와 배선이 교차하지만 전기적으로 분리시켜야 할 경우 콘택 플러그 상부에 리세스를 형성하고 리세스에 절연막을 형 성한 후 금속 배선을 형성함으로써, 하나의 층간 절연막을 사용하면서 서로 교차하는 콘택 플러그와 배선을 선택적으로 격리시킬 수 있다. 여기서, 제2 층간 절연막은 배선들을 다마신 방식으로 형성하기 위하여 사용되는 절연막이므로 배선들과 콘택 플러그를 격리시키는 구조와는 상관이 없다. 따라서, 제1 층간 절연막을 사용하면서 서로 교차하는 콘택 플러그와 배선을 선택적으로 격리시킬 수 있다.
도 1은 종래 기술에 따라 형성된 드레인 콘택 플러그에 발생된 결함을 나타낸 SEM(Scanning Electron Microscope) 사진이다.
도 2a 내지 도 2h는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 금속 배선 형성 방법을 설명하기 위하여 도면들이다.
도 3a 및 도 3b는 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 금속 배선 형성 방법을 설명하기 위하여 도면들이다.
도 4a 및 도 4e는 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자의 금속 배선 형성 방법을 설명하기 위하여 평면도들이다.
도 5a 내지 도 5f는 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자의 금속 배선 형성 방법을 설명하기 위한 단면도들이다.
도 6a 및 도 6b는 본 발명의 제4 실시예에 따른 비휘발성 메모리 소자의 금속 배선 형성 방법을 설명하기 위한 단면도들이다.
도 7a 내지 도 7b는 본 발명의 제5 실시예에 따른 비휘발성 메모리 소자의 금속 배선 형성 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104d : 드레인 선택 라인
104s : 소스 선택 라인 104c : 워드 라인
104g : 다수의 게이트 106 : 절연층
108s : 제1 콘택홀 108d : 제2 콘택홀
108g : 제3 콘택홀 108j : 제4 콘택홀
110s : 제1 콘택 플러그 110d : 제2 콘택 플러그
104g : 제3 콘택 플러그 110j : 제4 콘택 플러그
112 : 절연부 114 : 확산 방지막
116 : 금속막 118 : 하드 마스크막
Claims (31)
- 제1 접합 영역 및 제2 접합 영역을 포함하는 반도체 기판 상에 제1 절연막을 형성하는 단계;상기 제1 절연막에 상기 제1 및 제2 접합 영역을 각각 노출시키는 제1 및 제2 콘택홀을 형성하는 단계;상기 제1 및 제2 콘택홀 내부에 제1 및 제2 콘택 플러그를 형성하는 단계;상기 제2 콘택 플러그의 일부를 식각하여 리세스를 형성하는 단계;상기 리세스를 채우기 위하여 제2 절연막을 형성하는 단계;상기 제1 및 제2 절연막을 포함하는 상기 반도체 기판 상에 제3 절연막을 형성하는 단계;상기 제3 절연막을 식각하여 상기 제1 콘택 플러그를 노출시키는 제1 트렌치와 상기 제2 콘택 플러그를 노출시키는 제2 트렌치를 형성하는 단계; 및상기 제1 및 제2 트렌치 내부에 제1 및 제2 금속 배선을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 금속 배선 형성 방법.
- 제1 접합 영역 및 제2 접합 영역을 포함하는 반도체 기판 상에 제1 절연막을 형성하는 단계;상기 제1 절연막에 상기 제1 및 제2 접합 영역을 각각 노출시키는 제1 및 제 2 콘택홀을 형성하는 단계;상기 제1 및 제2 콘택홀 내부에 제1 및 제2 콘택 플러그를 형성하는 단계;상기 제2 콘택 플러그의 일부를 식각하여 리세스를 형성하는 단계;상기 리세스를 채우기 위하여 제2 절연막을 형성하는 단계; 및상기 제1 및 제2 절연막을 포함하는 상기 반도체 기판 상에 상기 제1 콘택 플러그와 연결되는 제1 금속 배선 및 상기 제2 콘택 플러그와 연결되는 제2 금속 배선을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 금속 배선 형성 방법.
- 제1 접합 영역 및 제2 접합 영역을 포함하는 반도체 기판 상에 제1 절연막을 형성하는 단계;상기 제1 절연막에 상기 제1 및 제2 접합 영역을 각각 노출시키는 제1 및 제2 콘택홀을 형성하는 단계;상기 제1 및 제2 콘택홀 내부에 제1 및 제2 콘택 플러그를 형성하는 단계;상기 제2 콘택 플러그의 일부를 식각하여 리세스를 형성하는 단계;상기 리세스가 채워지도록 상기 제1 절연막 상에 제2 절연막을 형성하는 단계;상기 제1 절연막 상부의 상기 제2 절연막을 식각하여 상기 제1 콘택 플러그를 노출시키는 제1 트렌치와 상기 제2 콘택 플러그를 노출시키는 제2 트렌치를 형성하는 단계; 및상기 제1 및 제2 트렌치 내부에 제1 및 제2 금속 배선을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 금속 배선 형성 방법.
- 셀 영역에 드레인 셀렉트 라인들, 워드라인들 및 소오스 셀렉트 라인들이 형성되고, 주변 회로 영역에 트랜지스터가 형성된 반도체 기판 상에 제1 절연막을 형성하는 단계;상기 드레인 셀렉트 라인들 사이의 제1 접합 영역과, 상기 소오스 셀렉트 라인들 사이의 제2 접합 영역과, 상기 트렌지스터의 제3 접합 영역과, 상기 트랜지스터의 게이트를 각각 노출시키는 제1 내지 제4 콘택홀을 상기 제1 절연막에 형성하는 단계;상기 제1 내지 제4 콘택홀 내에 제1 내지 제4 콘택 플러그를 형성하는 단계;상기 제2 콘택 플러그의 일부를 식각하여 리세스를 형성하는 단계;상기 리세스를 채우기 위하여 제2 절연막을 형성하는 단계;상기 제1 및 제2 절연막을 포함하는 상기 반도체 기판 상에 제3 절연막을 형성하는 단계;상기 제3 절연막을 식각하여 상기 제1 내지 제4 콘택 플러그를 각각 노출시키는 제1 내지 제4 트렌치를 형성하는 단계; 및상기 제1 내지 제4 트렌치 내부에 제1 내지 제4 금속 배선을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 금속 배선 형성 방법.
- 셀 영역에 드레인 셀렉트 라인들, 워드라인들 및 소오스 셀렉트 라인들이 형성되고, 주변 회로 영역에 트랜지스터가 형성된 반도체 기판 상에 제1 절연막을 형성하는 단계;상기 드레인 셀렉트 라인들 사이의 제1 접합 영역과, 상기 소오스 셀렉트 라인들 사이의 제2 접합 영역과, 상기 트렌지스터의 제3 접합 영역과, 상기 트랜지스터의 게이트를 각각 노출시키는 제1 내지 제4 콘택홀을 상기 제1 절연막에 형성하는 단계;상기 제1 내지 제4 콘택홀 내에 제1 내지 제4 콘택 플러그를 형성하는 단계;상기 제2 콘택 플러그의 일부를 식각하여 리세스를 형성하는 단계;상기 리세스를 채우기 위하여 제2 절연막을 형성하는 단계; 및상기 제1 및 제2 절연막을 포함하는 상기 반도체 기판 상에 상기 제1 내지 제4 콘택 플러그와 각각 연결되는 제1 내지 제4 금속 배선을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 금속 배선 형성 방법.
- 셀 영역에 드레인 셀렉트 라인들, 워드라인들 및 소오스 셀렉트 라인들이 형성되고, 주변 회로 영역에 트랜지스터가 형성된 반도체 기판 상에 제1 절연막을 형성하는 단계;상기 드레인 셀렉트 라인들 사이의 제1 접합 영역과, 상기 소오스 셀렉트 라인들 사이의 제2 접합 영역과, 상기 트렌지스터의 제3 접합 영역과, 상기 트랜지스터의 게이트를 각각 노출시키는 제1 내지 제4 콘택홀을 상기 제1 절연막에 형성하는 단계;상기 제1 내지 제4 콘택홀 내에 제1 내지 제4 콘택 플러그를 형성하는 단계;상기 제2 콘택 플러그의 일부를 식각하여 리세스를 형성하는 단계;상기 리세스가 채워지도록 상기 제1 절연막 상에 제2 절연막을 형성하는 단계;상기 제1 절연막 상부의 상기 제2 절연막을 식각하여 상기 제1 내지 제4 콘택 플러그를 각각 노출시키는 제1 내지 제4 트렌치를 형성하는 단계; 및상기 제1 내지 제4 트렌치 내부에 제1 내지 제4 금속 배선을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 금속 배선 형성 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 제1 접합 영역이 플래시 메모리 소자에서 드레인 셀렉트 라인들 사이의 상기 반도체 기판에 형성되고, 상기 제2 접합 영역이 소오스 셀렉트 라인들 사이의 상기 반도체 기판에 형성되는 비휘발성 메모리 소자의 금속 배선 형성 방법.
- 제 1 항 또는 제 4 항에 있어서, 상기 제3 절연막을 형성하기 전에,상기 제1 절연막을 포함한 상기 반도체 기판 상에 식각 정지막을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 금속 배선 형성 방법.
- 제 8 항에 있어서,상기 제3 절연막을 식각한 후 상기 식각 정지막도 식각되는 비휘발성 메모리 소자의 금속 배선 형성 방법.
- 제 3 항 또는 제 6 항에 있어서, 상기 제2 절연막을 형성하기 전에,상기 제1 절연막을 포함한 상기 반도체 기판 상에 식각 정지막을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 금속 배선 형성 방법.
- 제 10 항에 있어서,상기 제2 절연막을 식각한 후 상기 식각 정지막도 식각되는 비휘발성 메모리 소자의 금속 배선 형성 방법.
- 제 1 항 또는 제 4 항에 있어서,상기 제1 트렌치는 상기 제2 콘택 플러그가 형성된 영역과 교차하도록 연장되며, 상기 제1 트렌치를 통해 상기 제1 콘택 플러그와 상기 제2 절연막이 노출되는 비휘발성 메모리 소자의 금속 배선 형성 방법.
- 제 3 항 또는 제 6 항에 있어서,상기 제1 트렌치는 상기 제2 콘택 플러그가 형성된 영역과 교차하도록 연장되며, 상기 제1 트렌치를 통해 상기 제1 콘택 플러그와 상기 제1 콘택 플러그 상에 잔류하는 상기 제2 절연막이 노출되는 비휘발성 메모리 소자의 금속 배선 형성 방법.
- 제 2 항 또는 제 5 항에 있어서,상기 제1 금속 배선은 상기 제2 콘택 플러그가 형성된 영역과 교차하도록 연장되며, 상기 제2 절연막에 의해 상기 제2 콘택 플러그와 격리되는 비휘발성 메모리 소자의 금속 배선 형성 방법.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,상기 제2 콘택 플러그가 라인 형태로 형성되어 서로 다른 영역에 형성된 상기 제2 접합 영역들을 전기적으로 연결시키는 비휘발성 메모리 소자의 금속 배선 형성 방법.
- 제 1 항, 제 3 항, 제 4 항 또는 제 6 항 중 어느 한 항에 있어서,상기 리세스는 상기 제2 콘택 플러그의 중앙 상부가 식각되어 형성되는 비휘발성 메모리 소자의 금속 배선 형성 방법.
- 제 16 항에 있어서,상기 제2 콘택 플러그의 양쪽 가장자리는 서로 다른 제2 트렌치들에 의해 각각 노출되고, 상기 제2 트렌치들에는 제2 금속 배선들이 각각 형성되는 비휘발성 메모리 소자의 금속 배선 형성 방법.
- 제 2 항 또는 제 5 항 중 어느 한 항에 있어서,상기 리세스는 상기 제2 콘택 플러그의 중앙 상부가 식각되어 형성되는 비휘발성 메모리 소자의 금속 배선 형성 방법.
- 제 18 항에 있어서,상기 제2 콘택 플러그의 양쪽 가장자리 상부가 서로 다른 제2 금속 배선들과 연결되는 비휘발성 메모리 소자의 금속 배선 형성 방법.
- 제 1 항, 제 3 항, 제 4 항 또는 제 6 항 중 어느 한 항에 있어서,상기 리세스는 상기 제2 콘택 플러그의 중앙 상부와 한쪽 가장자리 상부가 식각되어 형성되는 비휘발성 메모리 소자의 금속 배선 형성 방법.
- 제 20 항에 있어서,상기 제2 트렌치는 상기 제2 콘택 플러그의 다른쪽 가장자리가 노출되도록 형성되는 비휘발성 메모리 소자의 금속 배선 형성 방법.
- 제 2 항 또는 제 5 항에 있어서,상기 리세스는 상기 제2 콘택 플러그의 중앙 상부와 한쪽 가장자리 상부가 식각되어 형성되는 비휘발성 메모리 소자의 금속 배선 형성 방법.
- 제 22 항에 있어서,상기 제2 금속 배선은 상기 제2 콘택 플러그의 다른쪽 가장자리 상부와 연결되도록 형성되는 비휘발성 메모리 소자의 금속 배선 형성 방법.
- 제 1 항, 제 2 항, 제 4 항 또는 제 5 항 중 어느 한 항에 있어서, 상기 제2 절연막을 형성하는 단계는,상기 리세스가 채워지도록 상기 반도체 기판 상에 상기 제2 절연막을 형성하는 단계; 및상기 제2 절연막이 상기 리세스에만 잔류되도록 식각 공정을 실시하는 단계를 포함하는 비휘발성 메모리 소자의 금속 배선 형성 방법.
- 제 24 항에 있어서, 상기 제2 절연막을 형성하기 전에,상기 리세스를 포함한 상기 제1 절연막의 표면에 식각 정지막을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 금속 배선 형성 방법.
- 제 24 항에 있어서,상기 제2 절연막이 질화막으로 형성되는 비휘발성 메모리 소자의 금속 배선 형성 방법.
- 제 24 항에 있어서,상기 식각 공정은 화학적 기계적 연마 공정으로 실시되는 비휘발성 메모리 소자의 금속 배선 형성 방법.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,서로 다른 영역에 형성된 제1 접합 영역들과 각각 연결되는 제1 금속 배선들이 제2 금속 배선들 사이에 평행하게 배열되는 비휘발성 메모리 소자의 금속 배선 형성 방법.
- 제 28 항에 있어서,상기 제2 금속 배선들 사이에서 100개 내지 2000개의 제1 금속 배선들이 서로 다른 제1 접합 영역들과 각각 연결되면서 상기 제2 절연막과 교차하는 비휘발성 메모리 소자의 금속 배선 형성 방법.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,상기 반도체 기판에 형성된 웰과 연결되는 웰 픽업 플러그가 서로 다른 제2 콘택 플러그들 사이에 더 형성되는 비휘발성 메모리 소자의 금속 배선 형성 방법.
- 제 30 항에 있어서,상기 제2 금속 배선들 사이에 상기 웰 픽업 플러그와 연결되는 웰 픽업 라인이 더 형성되는 비휘발성 메모리 소자의 금속 배선 형성 방법.
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