CN111341783B - 内存组件及其制造方法 - Google Patents
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Abstract
本发明公开一种内存组件及其制造方法。其中该内存组件包括基底、第一与第二字符线、第一与第二电荷捕捉层、第一漏极区与第一源极区。基底具有沿第一方向延伸的第一与第二凹陷。第一字符线与第一电荷捕捉层设置于第一凹陷中，且第二字符线与第二电荷捕捉层设置于第二凹陷中。第一电荷捕捉层位于第一字符线与第一凹陷的侧壁之间，且第二电荷捕捉层位于第二字符线与第二凹陷的侧壁之间。第一漏极区与第一源极区设置于基底中且分别沿第二方向延伸于第一与第二电荷捕捉层之间。
Description
技术领域
本发明涉及一种内存组件及其制造方法，且特别是涉及一种非挥发性内存组件及其制造方法。
背景技术
用于存储数据的内存组件可分为挥发性(volatile)内存组件与非挥发性(non-volatile)内存组件。电源供应中断时，挥发性内存组件所存储的数据会消失，而非挥发性内存组件可保留其所存储的数据。因此，非挥发性内存能应用于电源经常中断或低工作电压的电子装置，例如是移动电话、存储卡等。
闪存(flash memory)与硅-氧化硅-氮化硅-氧化硅-硅(SONOS)内存均属于非挥发性内存组件。相较于闪存，SONOS内存将电荷存储于绝缘的电荷捕捉层内，且此电荷捕捉层位于两层隧穿介电层之间。如此一来，即便隧穿介电层中形成有漏电路径，SONOS内存仍可保持良好的电荷保存能力。然而，目前SONOS内存的单一结构单元仅能包含两个存储单元。随着高存储容量的需求日渐增加，如何提高SONOS内存的存储密度成为本领域的发展课题之一。
发明内容
本发明提供一种内存组件及其制造方法，可提高存储密度。
本发明实施例的内存组件包括基底、第一字符线与第二字符线、第一电荷捕捉层与第二电荷捕捉层以及第一漏极区与第一源极区。基底具有沿第一方向延伸的第一凹陷与第二凹陷。第一方向平行于基底的表面。第一字符线与第二字符线分别设置于第一凹陷与第二凹陷中，且均沿第一方向延伸。第一电荷捕捉层与第二电荷捕捉层分别设置于第一凹陷与第二凹陷中。第一电荷捕捉层位于第一字符线与第一凹陷的侧壁之间，且第二电荷捕捉层位于第二字符线与第二凹陷的侧壁之间。第一漏极区与第一源极区设置于基底中且分别沿第二方向延伸于第一电荷捕捉层与第二电荷捕捉层之间。第二方向平行于基底的表面并交错于第一方向，且第一漏极区与第一源极区彼此分离。
在一些实施例中，内存组件还包括第一绝缘结构以及第二绝缘结构。第一绝缘结构设置于第一凹陷的底面上。第一字符线与第一电荷捕捉层通过第一绝缘结构而与第一凹陷的底面隔开。第二绝缘结构设置于第二凹陷的底面上。第二字符线与第二电荷捕捉层通过第二绝缘结构而与第二凹陷的底面隔开。
在一些实施例中，内存组件还包括第二漏极区与第二源极区。第二漏极区与第二源极区设置于基底中且相对于第一字符线或第二字符线而分别镜像对称于第一漏极区与第一源极区。
在一些实施例中，内存组件还包括信号线。信号线包括设置于基底上且沿第二方向延伸的第一漏极线、第二漏极线、第一源极线与第二源极线。第一漏极线、第二漏极线、第一源极线与第二源极线依序沿第一方向排列。第一漏极区与第一源极区分别电连接至第一漏极线与第一源极线，且第二漏极区与第二源极区分别电连接至第二漏极线与第二源极线。
在一些实施例中，第一漏极线垂直地交叠于第一漏极区与第二漏极区。第一源极线垂直地交叠于第一源极区与第二源极区。
在一些实施例中，第二漏极区与第二源极区分别经由内联机而电连接于第二漏极线与第二源极线，且内联机沿平行于基底的表面的方向延伸并位于基底与信号线之间。
在一些实施例中，第一字符线的顶面低于基底的表面，且第二字符线的顶面低于基底的表面。
本发明实施例的内存组件的制造方法包括：在基底的表面形成第一凹陷与第二凹陷，其中第一凹陷与地二凹陷沿第一方向延伸，且第一方向平行于基底的表面；分别在第一凹陷与第二凹陷的侧壁上形成第一电荷捕捉层与第二电荷捕捉层；分别在第一凹陷与第二凹陷中形成第一字符线与第二字符线，其中第一字符线与第二字符线分别位于第一凹陷与第二凹陷的底面上，且分别覆盖第一电荷捕捉层与第二电荷捕捉层的表面；在基底的位于第一凹陷与第二凹陷之间的部分中形成第一漏极区与第一源极区，其中第一漏极区与第一源极区分别沿第二方向延伸于第一电荷捕捉层与第二电荷捕捉层之间，第二方向平行于基底的表面并交错于第一方向，且第一漏极区与第一源极区彼此分离。
在一些实施例的内存组件的制造方法中，在形成第一电荷捕捉层与第二电荷捕捉层之前，还包括分别在第一凹陷与第二凹陷中形成第一绝缘结构与第二绝缘结构。
在一些实施例的内存组件的制造方法中，在形成第一字符线与第二字符线之后，还包括移除第一字符线与第二字符线的顶部，以使第一字符线的顶面低于基底的表面，且第二字符线的顶面低于基底的所述表面。
在一些实施例中，内存组件的制造方法还包括在基底中形成第二漏极区与第二源极区，其中第二漏极区与第二源极区相对于第一字符线或第二字符线而分别镜像对称于第一漏极区与第一源极区。
在一些实施例中，内存组件的制造方法还包括在基底上形成信号线，其中信号线包括沿第二方向延伸且沿第一方向依序排列的第一漏极线、第二漏极线、第一源极线与第二源极线，第一漏极区与第一源极区分别电连接至第一漏极线与第一源极线，且第二漏极区与第二源极区分别电连接至第二漏极线与第二源极线。
在一些实施例中，内存组件的制造方法还包括在基底上形成内联机，其中内联机沿平行于基底的表面的方向延伸并位于基底与信号线之间，且第二漏极区与第二源极区分别经由内联机而电连接于第二漏极线与第二源极线。
基于上述，在本发明实施例的内存组件中，每一结构单元的漏极区与源极区设置于两相邻的字符线之间。通过此配置方式，每一结构单元可具有至少4个存储单元。相较于每一结构单元仅能包括两个存储单元的内存组件，本发明实施例的内存组件还能够实现高存储密度的目标。在一些实施例中，还可通过调整驱动方式来电性隔绝相邻的结构单元，或电性隔绝同一结构单元中不同的存储单元组。如此一来，可省略设置隔离结构。因此，可进一步地提高内存组件的存储密度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1是本发明一些实施例的内存组件的制造方法的流程图；
图2A至图2F是图1所示的内存组件的制造方法中各阶段的结构的剖视示意图以及上视示意图；
图3是本发明一些实施例的内存组件的上视示意图；
图3A是沿着图3的线A-A’的剖视示意图；
图3B是沿着图3的线B-B’的剖视示意图。
符号说明
10、20：内存组件
100：基底
102：绝缘材料层
102a：第一绝缘结构
102b：第二绝缘结构
104a：第一电荷捕捉层
104b：第二电荷捕捉层
106a：第一字符线
106b：第二字符线
C1、C2、C3、C4、C5、C6、C7、C8：存储单元
D：深度
DA1：第一漏极区
DA2：第二漏极区
DL1：第一漏极线
DL2：第二漏极线
D1：第一方向
D2：第二方向
L：间隔
M：内联机
RS1：第一凹陷
RS2：第二凹陷
RS3：第三凹陷
RS4：第四凹陷
S100、S102、S104、S106、S108、S110、S112、S114：步骤
SA1：第一源极区
SA2：第二源极区
SL：信号线
SL1：第一源极线
SL2：第二源极线
SU1、SU2：结构单元
T：厚度
V1a、V1b、V1c、V1d、V2a、V2b、V2c、V2d：导电通孔
W：宽度
W1a、W1b：第一走线
W2a、W2b：第二走线
具体实施方式
图1是依照本发明一些实施例的内存组件10(如图2F所示)的制造方法的流程图。图2A至图2F是图1所示的内存组件10的制造方法中各阶段的结构的剖视示意图以及上视示意图。在图2A至图2F中，上视示意图绘示于虚线所围区域中。
请参照图1与图2A，进行步骤S100，以提供基底100。在一些实施例中，基底100可为半导体基底或半导体上覆绝缘体(semiconductor on insulator；SOI)基底。半导体基底与SOI基底中的半导体材料可包括元素半导体、合金半导体或化合物半导体。举例而言，元素半导体可包括Si或Ge。合金半导体可包括SiGe、SiC、SiGeC等。化合物半导体可包括III-V族半导体材料或II-VI族半导体材料。在一些实施例中，基底100可经掺杂为第一导电型或与第一导电型互补的第二导电型。举例而言，第一导电型可为N型，而第二导电型则可为P型。
进行步骤S102，以在基底100的表面形成第一凹陷RS1与第二凹陷RS2。在一些实施例中，第一凹陷RS1与第二凹陷RS2可具有实质上相同的深度D与宽度W。举例而言，深度D可在50nm至200nm的范围内，而宽度W可在60nm至100nm的范围内。此外，在一些实施例中，第一凹陷RS1与第二凹陷RS2之间的间隔L可为60nm至100nm。形成第一凹陷RS1与第二凹陷RS2的方法可包括在基底100上形成光致抗蚀剂图案(未绘示)。光致抗蚀剂图案的开口定义出第一凹陷RS1与第二凹陷RS2的位置与形状。接着，通过例如是各向异性蚀刻的方法且以光致抗蚀剂图案为屏蔽对基底100的暴露部分进行蚀刻，以形成第一凹陷RS1与第二凹陷RS2。最后，移除光致抗蚀剂图案。如图2A中虚线区域的上视图所示，第一凹陷RS1与第二凹陷RS2可分别为沟槽(trench)。具体而言，第一凹陷RS1与第二凹陷RS2均沿平行于基底100的表面的第一方向D1延伸。此外，第一凹陷RS1与第二凹陷RS2沿第二方向D2排列。第二方向D2平行于基底100的表面，且交错于第一方向D1。在一些实施例中，第一方向D1实质上正交于第二方向D2。
请参照图1与图2B，进行步骤S104，以在基底100上形成绝缘材料层102。绝缘材料层102可实质上全面地披覆于基底100上。在一些实施例中，绝缘材料层102可填满第一凹陷RS1与第二凹陷RS2，且可延伸至基底100的第一凹陷RS1与第二凹陷RS2以外的部分上。在一些实施例中，对应于第一凹陷RS1与第二凹陷RS2的形状，绝缘材料层102的顶面也可具有凹陷RS3与凹陷RS4。在此些实施例中，凹陷RS3与凹陷RS4的深度可分别小于第一凹陷RS1或第二凹陷RS2的深度D。以简洁起见，在图2B中虚线区域的上视图并未绘示出凹陷RS3与凹陷RS4。此外，在一些实施例中，绝缘材料层102的材料包括氧化硅、氮化硅、其他绝缘材料或其组合。形成绝缘材料层102的方法可包括化学气相沉积法或旋转涂布法。
请参照图1与图2C，进行步骤S106，以移除部分的绝缘材料层102而形成第一绝缘结构102a与第二绝缘结构102b。第一绝缘结构102a位于基底100的第一凹陷RS1的底部，而第二绝缘结构102b位于基底100的第二凹陷RS2的底部。在一些实施例中，第一绝缘结构102a与第二绝缘结构102b具有相同的厚度T。第一绝缘结构102a或第二绝缘结构102b的厚度T小于第一凹陷RS1或第二凹陷RS2的深度D。举例而言，第一绝缘结构102a或第二绝缘结构102b的厚度T可在20nm至40nm的范围内。在一些实施例中，移除部分的绝缘材料层102以形成第一绝缘结构102a与第二绝缘结构102b的方法可包括对绝缘材料层102进行平坦化制作工艺，而使绝缘材料层102的位于第一凹陷RS1与第二凹陷RS2中的残留部分之顶面实质上齐平于基底100的顶面。接着，可对绝缘材料层102的残留部分进行回蚀刻(etchingback)制作工艺，以形成第一绝缘结构102a与第二绝缘结构102b。举例而言，平坦化制作工艺可为化学机械研磨制作工艺，而回蚀刻制作工艺可为各向异性蚀刻制作工艺或等向性蚀刻制作工艺。
请参照图1与图2D，进行步骤S108，以分别在第一凹陷RS1与第二凹陷RS2的侧壁上形成第一电荷捕捉层104a与第二电荷捕捉层104b。在一些实施例中，第一电荷捕捉层104a形成于第一隔离结构102a上方，且覆盖第一凹陷RS1的侧壁。相似地，第二电荷捕捉层104b形成于第二隔离结构102b上方，且覆盖第二凹陷RS2的侧壁。如图2C中虚线区域的上视图所示，第一电荷捕捉层104a的至少一些部分沿第一方向D1延伸。相似地，第二电荷捕捉层104b的至少一些部分也沿第一方向D1延伸。尽管图2C将第一电荷捕捉层104a与第二电荷捕捉层104b分别绘示为单层结构，第一电荷捕捉层104a与第二电荷捕捉层104b实际上可为多层结构。举例而言，第一电荷捕捉层104a与第二电荷捕捉层104b可分别包括至少一氮化硅层以及位于每一氮化硅层上方与下方的氧化硅层，而可分别为氧化硅-氮化硅-氧化硅(ONO)多层结构。在一些实施例中，可通过热氧化法、化学气相沉积法或其组合来形成第一电荷捕捉层104a与第二电荷捕捉层104b。在一些实施例中，首先形成全面披覆的电荷捕捉材料层(未绘示)，接着利用各向异性蚀刻去除电荷捕捉材料层的位于基底100顶面上的部分，而留下分别位于第一凹陷RS1与第二凹陷RS2侧壁上的第一电荷捕捉层104a与第二电荷捕捉层104b。
请参照图1与图2E，进行步骤S110，以分别在第一凹陷RS1与第二凹陷RS2中形成第一字符线106a与第二字符线106b。如此一来，第一字符线106a与第二字符线106b沿第一方向D1延伸。此外，第一电荷捕捉层104a位于第一字符线106a与第一凹陷RS1的侧壁之间，且第二电荷捕捉层104b位于第二字符线106b与第二凹线RS2的侧壁之间。在一些实施例中，第一字符线106a设置于第一绝缘结构102a上，且覆盖第一电荷捕捉层104a的表面。在此些实施例中，第一字符线106a与第一电荷捕捉层104a通过第一绝缘结构102a而与第一凹陷RS1的底面隔开。相似地，在一些实施例中，第二字符线106b设置于第二绝缘结构102b上，且覆盖第二电荷捕捉层104b的表面。换言之，第二字符线106b与第二电荷捕捉层104b通过第二绝缘结构102b而与第二凹陷RS2的底面隔开。在一些实施例中，第一字符线106a与第二字符线106b的材料包括多晶硅或其他导体材料。形成第一字符线106a与第二字符线106b的方法可包括形成全面披覆于图2D所示结构上的导体材料(未绘示)。随后，进行平坦化制作工艺而移除此导体材料的位于第一凹陷RS1与第二凹陷RS2外的部分，而形成第一字符线106a与第二字符线106b。举例而言，形成上述导体材料的方法可包括物理气相沉积法或化学气相沉积法。此外，平坦化制作工艺可包括化学机械研磨制作工艺、回蚀刻制作工艺或其组合。
在一些实施例中，在形成第一字符线106a与第二字符线106b之后，更可分别移除第一字符线106a与第二字符线106b的顶部。如此一来，第一字符线106a的顶面可低于基底100的第一凹陷RS1以外部分的顶面，且可低于第一电荷捕捉层104a的顶面。相似地，第二字符线106b的顶面可低于基底100的第二凹陷RS1以外部分的顶面，且可低于第二电荷捕捉层104b的顶面。举例而言，移除第一字符线106a与第二字符线106b的顶部的方法可为回蚀刻制作工艺。在移除第一字符线106a与第二字符线106b的顶部的过程中，可一并移除残留在基底100的位于第一字符线106a与第二字符线106b之间的部分上的导电材料。如此一来，可确保第一字符线106a与第二字符线106b之间不会有短路或互相干扰的问题。
请参照图1与图2F，进行步骤S112，在基底100的位于第一凹陷RS1与第二凹陷RS2之间的部分中形成第一漏极区DA1与第一源极区SA1。如图2F中虚线区域的上视图所示，第一漏极区DA1与第一源极区SA1分别沿第二方向D2延伸于第一电荷捕捉层104a与第二电荷捕捉层104b之间，且彼此分离。需注意的是，图2F仅绘示出第一漏极区DA1与第一源极区SA1的一种配置方式。在其他实施例中，第一漏极区DA1与第一源极区SA1的位置也可相互调换，本发明实施例并不以此为限。此外，第一漏极区DA1与第一源极区SA1可具有相同的导电型，例如是N型或P型。
在一些实施例中，形成第一漏极区DA1与第一源极区SA1的方法可包括在图2E所示的结构上形成光致抗蚀剂图案(未绘示)。此光致抗蚀剂图案可具有沿第二方向D1延伸的开口，以定义出第一漏极区DA1与第一源极区SA1的位置。接着，以此光致抗蚀剂图案作为屏蔽进行离子掺杂，而在基底100的暴露部分中形成第一漏极区DA1与第一源极区SA1。在一些实施例中，上述光致抗蚀剂图案的开口除了暴露出基底100的一些部分之外，还可暴露出第一字符线106a、第二字符线106b、第一电荷捕捉层104a以及第二电荷捕捉层104b的一些部分。由于第一字符线106a与第二字符线106b由导体材料构成且第一电荷捕捉层104a与第二电荷捕捉层104b由绝缘材料构成，故在离子掺杂期间可实质上不影响第一字符线106a、第二字符线106b、第一电荷捕捉层104a以及第二电荷捕捉层104b的导电性。
至此，已完成一些实施例的内存组件10。在内存组件10中，第一字符线106a、第二字符线106b、第一漏极区DA1与第一源极区SA1所围的区域可视为一结构单元SU1。结构单元SU1可包括4个存储单元。举例而言，结构单元SU1可包括存储单元C1、存储单元C2、存储单元C3与存储单元C4。存储单元C1与存储单元C2位于第一电荷捕捉层104a中。存储单元C1位于第一电荷捕捉层104a的靠近第一漏极区DA1的部分中，而存储单元C2位于第一电荷捕捉层104a的靠近第一源极区SA1的另一部分中。另一方面，存储单元C3与存储单元C4位于第二电荷捕捉层104b中。存储单元C3位于第二电荷捕捉层104b的靠近第一漏极区DA1的部分中，而存储单元C4位于第二电荷捕捉层104b的靠近第一源极区SA1的另一部分中。
在内存组件10的操作期间，可通过使第一漏极区DA1与第一字符线106a接收工作电压并使第一源极区SA1与第二字符线106b接收参考电压，而能够独立地控制包括存储单元C1、C2的存储单元组。相似地，可通过使第一漏极区DA1与第二字符线106b接收工作电压并使第一源极区SA1与第一字符线106a接收参考电压，而能够独立地控制包括存储单元C3、C4的存储单元组。换言之，可独立地控制存储单元C1、C2或存储单元C3、C4。此外，在内存组件10的操作期间，可使基底接收一参考电压。
尽管图2F仅绘示出一条第一字符线106a与一条第二字符线106b，然而本发明一些实施例的内存组件10可包括多条第一字符线106a与多条第二字符线106b。在此些实施例中，第一字符线106a与第二字符线106b可沿第二方向D2交替排列。对应地，基底100可具有多个第一凹陷RS1与多个第二凹陷RS2，以容纳多条第一字符线106a与多条第二字符线106b。此外，多个第一电荷捕捉层104a分别设置于多条第一字符线106a与多个第一凹陷RS1的侧壁之间，且多个第二电荷捕捉层104b分别设置于多条第二字符线106b与多个第二凹陷RS2的侧壁之间。在一些实施例中，在形成第一漏极区DA1与第一源极区SA1的过程中，也会在基底100的暴露部分中形成第二漏极区DA2与第二源极区SA2。在此些实施例中，第一漏极区DA1、第一源极区SA1、第二漏极区DA2与第二源极区SA2可具有相同的导电型。内存组件10可包括多个成第一漏极区DA1、多个第一源极区SA1、多个第二漏极区DA2以及多个第二源极区SA2。第一漏极区DA1与第二漏极区DA2可沿第二方向D2交替排列，且一第二漏极区DA2相对于一第一字符线106a或一第二字符线106b而实质上镜像对称于一第一漏极区DA1。相似地，第一源极区SA1与第二源极区SA2可沿第二方向D2交替排列，且一第二源极区SA2相对于一第一字符线106a或一第二字符线106b而实质上镜像对称于一第一源极区SA1。
如此一来，在一些实施例的内存组件10中，相邻的第一字符线106a与第二字符线106b以及位于此两条字符线之间的第二漏极区DA2与第二源极区SA2所围区域可视为一结构单元SU2。相似于结构单元SU1，结构单元SU2也可包括4个存储单元。举例而言，结构单元SU1可包括存储单元C5、存储单元C6、存储单元C7与存储单元C8。存储单元C5与存储单元C6位于第一电荷捕捉层104a中。存储单元C5位于第一电荷捕捉层104a的靠近第二漏极区DA2的部分中，而存储单元C6位于第一电荷捕捉层104a的靠近第二源极区SA2的另一部分中。另一方面，存储单元C7与存储单元C8位于第二电荷捕捉层104b中。存储单元C7位于第二电荷捕捉层104b的靠近第二漏极区DA2的部分中，而存储单元C8位于第二电荷捕捉层104b的靠近第二源极区SA2的另一部分中。
基于上述，本发明实施例的内存组件的每一结构单元可包括至少4个存储单元。相较于每一结构单元仅能包括两个存储单元的内存组件，本发明实施例的内存组件还能够实现高存储密度的目标。再者，本发明实施例的内存组件可通过驱动方式的调整而能独立地控制每一结构单元的各存储单元组。
图3是依照本发明一些实施例的内存组件20的上视示意图。图3A是沿着图3的线A-A’的剖视示意图。图3B是沿着图3的线B-B’的剖视示意图。
图3所示的内存组件20相似于图2F所示的内存组件10。以下仅描述两者的差异处，相同或相似处则不再赘述。具体而言，图3所示的内存组件20包括多个结构单元SU1与多个结构单元SU2，且还包括内联机M与信号线SL。需注意的是，以简洁起见，图3省略绘示基底100、第一电荷捕捉层104a与第二电荷捕捉层104b，且仅标示出单一结构单元SU1以及单一结构单元SU2。
请参照图1、图3、图3A与图3B，在一些实施例中，在形成第一漏极区DA1、第一源极区SA1、第二漏极区DA2与第二源极区SA2之后更可进行步骤S114，以在基底100(未绘示)上依序形成内联机M与信号线SL。请参照图3，尽管图3仅绘示出一组信号线SL，内存组件20实际上可包括多组信号线SL。在一些实施例中，一组信号线SL包括沿第二方向D2延伸且沿第一方向D1排列的第一漏极线DL1、第二漏极线DL2、第一源极线SL1与第二源极线SL2。第一漏极线DL1、第二漏极线DL2、第一源极线SL1与第二源极线SL2可设置于一或多层介电层(未绘示)中，且可位于实质上相同的高度上。在此些实施例中，第一漏极线DL1、第二漏极线DL2、第一源极线SL1与第二源极线SL2的延伸方向(亦即第二方向D2)交错于第一字符线106a与第二字符线106b的延伸方向(亦即第一方向D1)。此外，第一漏极线DL1垂直地交叠于同一列的多个第一漏极区DA1与多个第二漏极区DA2，且第一源极线SL1垂直地交叠于同一列的多个第一源极区SA1与多个第二源极区SA2。另一方面，第二漏极线DL2设置于第一漏极线DL1与第一源极线SL1之间，且第二源极线SL2设置于第一源极线SL1的相对于第二漏极线DL2的一侧。由上可知，第二漏极线DL2与第二源极线SL2并未交叠于第一漏极区DA1、第一源极区SA1、第二漏极区DA2与第二源极区SA2。
请参照图3、图3A与图3B，内联机M设置于信号线SL与结构单元SU1/结构单元SU2之间，且沿实质上平行于基底100的表面的方向延伸。由此可知，内联机M的高度低于信号线SL的高度。此外，内联机M电连接于信号线SL与结构单元SU1/结构单元SU2之间。需注意的是，尽管图3仅绘示出一组内联机M，内存组件20实际上可包括多组内联机M。
在一些实施例中，一组内联机M包括第一走线W1a、第一走线W1b、第二走线W2a与第二走线W2b。第一走线W1a垂直地交叠于第一漏极区DA1与第一漏极线DL1，且第一走线W1b垂直地交叠于第一源极区SA1与第一源极线SL1。在一些实施例中，第一走线W1a分别通过导电通孔V1a与导电通孔V1b而电连接于于第一漏极区DA1与第一漏极线DL1，且第一走线W1b分别通过导电通孔V1c与导电通孔V1d而电连接于第一源极区SA1与第一源极线SL1。此外，第一走线W1a与第一走线W1b并未电连接至第二漏极线DL2与第二源极线SL2。另一方面，第二走线W2a电连接于第二漏极区DA2与第二漏极线DL2之间，且第二走线W2b电连接于第二源极区SA2与第二源极线SL2之间。在一些实施例中，第二走线W2a由第二漏极区DA2上方沿第一方向D1而延伸至第二漏极线DL2下方，且第二走线W2b由第二源极区SA2上方沿第一方向D1而延伸至第二源极线SL2下方。在一些实施例中，第二走线W2a分别通过导电通孔V2a与导电通孔V2b而电连接于于第二漏极区DA2与第二漏极线DL2，且第二走线W2b分别通过导电通孔V2c与导电通孔V2d而电连接于于第二源极区SA2与第二源极线SL2。此外，第二走线W2a与第二走线W2b分别交叠于第一漏极线DL1与第一源极线SL1，但并未电连接至第一漏极线DL1与第一源极线SL1。
由上可知，一组第一漏极线DL1与第一源极线SL1可独立地控制结构单元SU1，而一组第二漏极线DL2与第二源极线SL2可独立地控制结构单元SU2。换言之，在内存组件20的运作期间，可避免结构单元SU1与结构单元SU2之间的串扰(crosstalk)。此外，在一些实施例中，还可独立地控制结构单元SU1或结构单元SU2中靠近第一字符线106a或第二字符线106b的存储单元(例如是独立控制图2F所示的存储单元C1、C2或存储单元C3、C4)。举例而言，在对结构单元SU1中第一字符线104a两侧的存储单元C1、C2进行程序化时，可使第一漏极线DL1与第一字符线104a接收一工作电压(例如是5V)，且使第一源极线SL1、第二漏极线DL2、第二源极线SL2与第二字符线104b接收一参考电压(例如是0V)。相似地，在对结构单元SU1中第一字符线104a两侧的存储单元C1、C2进行抹除操作时，可使第一漏极线DL1与第一字符线104a接收一抹除电压(例如是-5V)，且使第一源极线SL1、第二漏极线DL2、第二源极线SL2电性浮置并使第二字符线104b接收一参考电压(例如是0V)。如此一来，在对结构单元SU1的存储单元C1、C2进行程序化或抹除操作时，可避免影响同一结构单元SUI1中的存储单元C3、C4以及结构单元SU2中的各存储单元。
基于上述信号线SL与内联机M的配置方式，本发明实施例的内存组件20可通过调整驱动方式来电性隔绝相邻的结构单元或同一结构单元中不同组的存储单元。如此一来，可省略在基底100中或基底100上设置隔离结构。因此，可进一步地提高内存组件20的存储密度。
综上所述，在本发明实施例的内存组件中，每一结构单元的漏极区与源极区设置于两相邻的字符线之间。通过此配置方式，每一结构单元可具有至少4个存储单元。相较于每一结构单元仅能包括两个存储单元的内存组件，本发明实施例的内存组件还能够实现高存储密度的目标。在一些实施例中，还可通过调整驱动方式来电性隔绝相邻的结构单元，或电性隔绝同一结构单元中不同的存储单元组。如此一来，可省略设置隔离结构。因此，可进一步地提高内存组件的存储密度。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。
Claims (9)
1.一种内存组件，其特征在于，包括：
基底，具有沿第一方向延伸的第一凹陷与第二凹陷，其中所述第一方向平行于所述基底的表面；
第一字符线与第二字符线，分别设置于所述第一凹陷与所述第二凹陷中，且均沿所述第一方向延伸；
第一电荷捕捉层与第二电荷捕捉层，分别设置于所述第一凹陷与所述第二凹陷中，其中所述第一电荷捕捉层位于所述第一字符线与所述第一凹陷的侧壁之间，且所述第二电荷捕捉层位于所述第二字符线与所述第二凹陷的侧壁之间；
第一漏极区与第一源极区，设置于所述基底中且分别沿第二方向延伸于所述第一电荷捕捉层与所述第二电荷捕捉层之间，其中所述第二方向平行于所述基底的所述表面并交错于所述第一方向，且所述第一漏极区与所述第一源极区彼此分离；
第二漏极区与第二源极区，设置于所述基底中且相对于所述第一字符线或所述第二字符线而分别镜像对称于所述第一漏极区与所述第一源极区；以及
信号线，包括设置于所述基底上且沿所述第二方向延伸的第一漏极线、第二漏极线、第一源极线与第二源极线，其中所述第一漏极线、所述第二漏极线、所述第一源极线与所述第二源极线依序沿所述第一方向排列，所述第一漏极区与所述第一源极区分别电连接至所述第一漏极线与所述第一源极线，且所述第二漏极区与所述第二源极区分别电连接至所述第二漏极线与所述第二源极线。
2.如权利要求1所述的内存组件，还包括：
第一绝缘结构，设置于所述第一凹陷的底面上，其中所述第一字符线与所述第一电荷捕捉层通过所述第一绝缘结构而与所述第一凹陷的所述底面隔开；以及
第二绝缘结构，设置于所述第二凹陷的底面上，其中所述第二字符线与所述第二电荷捕捉层通过所述第二绝缘结构而与所述第二凹陷的所述底面隔开。
3.如权利要求1所述的内存组件，其中所述第一漏极线垂直地交叠于所述第一漏极区与所述第二漏极区，所述第一源极线垂直地交叠于所述第一源极区与所述第二源极区。
4.如权利要求3所述的内存组件，其中所述第二漏极区与所述第二源极区分别经由内联机而电连接于所述第二漏极线与所述第二源极线，且所述内联机沿平行于所述基底的所述表面的方向延伸并位于所述基底与所述信号线之间。
5.如权利要求1所述的内存组件，其中所述第一字符线的顶面低于所述基底的所述表面，且所述第二字符线的顶面低于所述基底的所述表面。
6.一种内存组件的制造方法，包括：
在基底的表面形成第一凹陷与第二凹陷，其中所述第一凹陷与所述第 二凹陷沿第一方向延伸，且所述第一方向平行于所述基底的所述表面；
分别在所述第一凹陷与所述第二凹陷的侧壁上形成第一电荷捕捉层与第二电荷捕捉层；
分别在所述第一凹陷与所述第二凹陷中形成第一字符线与第二字符线，其中所述第一字符线与所述第二字符线分别位于所述第一凹陷与所述第二凹陷的底面上，且分别覆盖所述第一电荷捕捉层与所述第二电荷捕捉层的表面；
在所述基底的位于所述第一凹陷与所述第二凹陷之间的部分中形成第一漏极区与第一源极区，其中所述第一漏极区与所述第一源极区分别沿第二方向延伸于所述第一电荷捕捉层与所述第二电荷捕捉层之间，所述第二方向平行于所述基底的所述表面并交错于所述第一方向，且所述第一漏极区与所述第一源极区彼此分离；
在所述基底中形成第二漏极区与第二源极区，其中所述第二漏极区与所述第二源极区相对于所述第一字符线或所述第二字符线而分别镜像对称于所述第一漏极区与所述第一源极区；
在所述基底上形成信号线，其中所述信号线包括沿所述第二方向延伸且沿所述第一方向依序排列的第一漏极线、第二漏极线、第一源极线与第二源极线，所述第一漏极区与所述第一源极区分别电连接至所述第一漏极线与所述第一源极线，且所述第二漏极区与所述第二源极区分别电连接至所述第二漏极线与所述第二源极线。
7.如权利要求6所述的内存组件的制造方法，其中在形成所述第一电荷捕捉层与所述第二电荷捕捉层之前，所述制造方法还包括：
分别在所述第一凹陷与所述第二凹陷中形成第一绝缘结构与第二绝缘结构，其中所述第一字符线与所述第一电荷捕捉层通过所述第一绝缘结构而与所述第一凹陷的所述底面隔开，所述第二字符线与所述第二电荷捕捉层通过所述第二绝缘结构而与所述第二凹陷的所述底面隔开。
8.如权利要求6所述的内存组件的制造方法，在形成所述第一字符线与所述第二字符线之后，还包括移除所述第一字符线与所述第二字符线的顶部，以使所述第一字符线的顶面低于所述基底的所述表面，且所述第二字符线的顶面低于所述基底的所述表面。
9.如权利要求6所述的内存组件的制造方法，还包括：
在所述基底上形成内联机，其中所述内联机沿平行于所述基底的所述表面的方向延伸并位于所述基底与所述信号线之间，且所述第二漏极区与所述第二源极区分别经由所述内联机而电连接于所述第二漏极线与所述第二源极线。
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20221207 Address after: Hsinchu Science Industrial Park, Taiwan, China Applicant after: Powerchip Technology Corp. Address before: Hsinchu Science Industrial Park, Taiwan, China Applicant before: Powerchip Technology Corp. |
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| TA01 | Transfer of patent application right | ||
| GR01 | Patent grant | ||
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