TWI679752B - 記憶體元件及其製造方法 - Google Patents
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Abstract
本發明實施例提供一種記憶體元件及其製造方法。記憶體元件包括基底、第一與第二字元線、第一與第二電荷捕捉層、第一汲極區與第一源極區。基底具有沿第一方向延伸的第一與第二凹陷。第一字元線與第一電荷捕捉層設置於第一凹陷中，且第二字元線與第二電荷捕捉層設置於第二凹陷中。第一電荷捕捉層位於第一字元線與第一凹陷的側壁之間，且第二電荷捕捉層位於第二字元線與第二凹陷的側壁之間。第一汲極區與第一源極區設置於基底中且分別沿第二方向延伸於第一與第二電荷捕捉層之間。
Description
本發明是有關於一種記憶體元件及其製造方法，且特別是有關於一種非揮發性記憶體元件及其製造方法。
用於儲存資料的記憶體元件可分為揮發性（volatile）記憶體元件與非揮發性（non-volatile）記憶體元件。電源供應中斷時，揮發性記憶體元件所儲存的資料會消失，而非揮發性記憶體元件可保留其所儲存的資料。因此，非揮發性記憶體能應用於電源經常中斷或低工作電壓的電子裝置，例如是行動電話、記憶卡等。
快閃記憶體（flash memory）與矽-氧化矽-氮化矽-氧化矽-矽（SONOS）記憶體均屬於非揮發性記憶體元件。相較於快閃記憶體，SONOS記憶體將電荷儲存於絕緣的電荷捕捉層內，且此電荷捕捉層位於兩層穿隧介電層之間。如此一來，即便穿隧介電層中形成有漏電路徑，SONOS記憶體仍可保持良好的電荷保存能力。然而，目前SONOS記憶體的單一結構單元僅能包含兩個儲存單元。隨著高儲存容量的需求日漸增加，如何提高SONOS記憶體的儲存密度成為本領域的發展課題之一。
本發明提供一種記憶體元件及其製造方法，可提高儲存密度。
本發明實施例的記憶體元件包括基底、第一字元線與第二字元線、第一電荷捕捉層與第二電荷捕捉層以及第一汲極區與第一源極區。基底具有沿第一方向延伸的第一凹陷與第二凹陷。第一方向平行於基底的表面。第一字元線與第二字元線分別設置於第一凹陷與第二凹陷中，且均沿第一方向延伸。第一電荷捕捉層與第二電荷捕捉層分別設置於第一凹陷與第二凹陷中。第一電荷捕捉層位於第一字元線與第一凹陷的側壁之間，且第二電荷捕捉層位於第二字元線與第二凹陷的側壁之間。第一汲極區與第一源極區設置於基底中且分別沿第二方向延伸於第一電荷捕捉層與第二電荷捕捉層之間。第二方向平行於基底的表面並交錯於第一方向，且第一汲極區與第一源極區彼此分離。
在一些實施例中，記憶體元件更包括第一絕緣結構以及第二絕緣結構。第一絕緣結構設置於第一凹陷的底面上。第一字元線與第一電荷捕捉層藉由第一絕緣結構而與第一凹陷的底面隔開。第二絕緣結構設置於第二凹陷的底面上。第二字元線與第二電荷捕捉層藉由第二絕緣結構而與第二凹陷的底面隔開。
在一些實施例中，記憶體元件更包括第二汲極區與第二源極區。第二汲極區與第二源極區設置於基底中且相對於第一字元線或第二字元線而分別鏡像對稱於第一汲極區與第一源極區。
在一些實施例中，記憶體元件更包括訊號線。訊號線包括設置於基底上且沿第二方向延伸的第一汲極線、第二汲極線、第一源極線與第二源極線。第一汲極線、第二汲極線、第一源極線與第二源極線依序沿第一方向排列。第一汲極區與第一源極區分別電性連接至第一汲極線與第一源極線，且第二汲極區與第二源極區分別電性連接至第二汲極線與第二源極線。
在一些實施例中，第一汲極線垂直地交疊於第一汲極區與第二汲極區。第一源極線垂直地交疊於第一源極區與第二源極區。
在一些實施例中，第二汲極區與第二源極區分別經由內連線而電性連接於第二汲極線與第二源極線，且內連線沿平行於基底的表面的方向延伸並位於基底與訊號線之間。
在一些實施例中，第一字元線的頂面低於基底的表面，且第二字元線的頂面低於基底的表面。
本發明實施例的記憶體元件的製造方法包括：在基底的表面形成第一凹陷與第二凹陷，其中第一凹陷與地二凹陷沿第一方向延伸，且第一方向平行於基底的表面；分別在第一凹陷與第二凹陷的側壁上形成第一電荷捕捉層與第二電荷捕捉層；分別在第一凹陷與第二凹陷中形成第一字元線與第二字元線，其中第一字元線與第二字元線分別位於第一凹陷與第二凹陷的底面上，且分別覆蓋第一電荷捕捉層與第二電荷捕捉層的表面；在基底的位於第一凹陷與第二凹陷之間的部分中形成第一汲極區與第一源極區，其中第一汲極區與第一源極區分別沿第二方向延伸於第一電荷捕捉層與第二電荷捕捉層之間，第二方向平行於基底的表面並交錯於第一方向，且第一汲極區與第一源極區彼此分離。
在一些實施例的記憶體元件的製造方法中，在形成第一電荷捕捉層與第二電荷捕捉層之前，更包括分別在第一凹陷與第二凹陷中形成第一絕緣結構與第二絕緣結構。
在一些實施例的記憶體元件的製造方法中，在形成第一字元線與第二字元線之後，更包括移除第一字元線與第二字元線的頂部，以使第一字元線的頂面低於基底的表面，且第二字元線的頂面低於基底的所述表面。
在一些實施例中，記憶體元件的製造方法更包括在基底中形成第二汲極區與第二源極區，其中第二汲極區與第二源極區相對於第一字元線或第二字元線而分別鏡像對稱於第一汲極區與第一源極區。
在一些實施例中，記憶體元件的製造方法更包括在基底上形成訊號線，其中訊號線包括沿第二方向延伸且沿第一方向依序排列的第一汲極線、第二汲極線、第一源極線與第二源極線，第一汲極區與第一源極區分別電性連接至第一汲極線與第一源極線，且第二汲極區與第二源極區分別電性連接至第二汲極線與第二源極線。
在一些實施例中，記憶體元件的製造方法更包括在基底上形成內連線，其中內連線沿平行於基底的表面的方向延伸並位於基底與訊號線之間，且第二汲極區與第二源極區分別經由內連線而電性連接於第二汲極線與第二源極線。
基於上述，在本發明實施例的記憶體元件中，每一結構單元的汲極區與源極區設置於兩相鄰的字元線之間。藉由此配置方式，每一結構單元可具有至少4個儲存單元。相較於每一結構單元僅能包括兩個儲存單元的記憶體元件，本發明實施例的記憶體元件更能夠實現高儲存密度的目標。在一些實施例中，更可藉由調整驅動方式來電性隔絕相鄰的結構單元，或電性隔絕同一結構單元中不同的儲存單元組。如此一來，可省略設置隔離結構。因此，可進一步地提高記憶體元件的儲存密度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1是依照本發明一些實施例的記憶體元件10（如圖2F所示）的製造方法的流程圖。圖2A至圖2F是圖1所示的記憶體元件10的製造方法中各階段的結構的剖視示意圖以及上視示意圖。在圖2A至圖2F中，上視示意圖繪示於虛線所圍區域中。
請參照圖1與圖2A，進行步驟S100，以提供基底100。在一些實施例中，基底100可為半導體基底或半導體上覆絕緣體（semiconductor on insulator；SOI）基底。半導體基底與SOI基底中的半導體材料可包括元素半導體、合金半導體或化合物半導體。舉例而言，元素半導體可包括Si或Ge。合金半導體可包括SiGe、SiC、SiGeC等。化合物半導體可包括III-V族半導體材料或II-VI族半導體材料。在一些實施例中，基底100可經摻雜為第一導電型或與第一導電型互補的第二導電型。舉例而言，第一導電型可為N型，而第二導電型則可為P型。
進行步驟S102，以在基底100的表面形成第一凹陷RS1與第二凹陷RS2。在一些實施例中，第一凹陷RS1與第二凹陷RS2可具有實質上相同的深度D與寬度W。舉例而言，深度D可在50 nm至200 nm的範圍內，而寬度W可在60 nm至100 nm的範圍內。此外，在一些實施例中，第一凹陷RS1與第二凹陷RS2之間的間隔L可為60 nm至100 nm。形成第一凹陷RS1與第二凹陷RS2的方法可包括在基底100上形成光阻圖案（未繪示）。光阻圖案的開口定義出第一凹陷RS1與第二凹陷RS2的位置與形狀。接著，藉由例如是非等向性蝕刻的方法且以光阻圖案為遮罩對基底100的暴露部分進行蝕刻，以形成第一凹陷RS1與第二凹陷RS2。最後，移除光阻圖案。如圖2A中虛線區域的上視圖所示，第一凹陷RS1與第二凹陷RS2可分別為溝渠（trench）。具體而言，第一凹陷RS1與第二凹陷RS2均沿平行於基底100的表面的第一方向D1延伸。此外，第一凹陷RS1與第二凹陷RS2沿第二方向D2排列。第二方向D2平行於基底100的表面，且交錯於第一方向D1。在一些實施例中，第一方向D1實質上正交於第二方向D2。
請參照圖1與圖2B，進行步驟S104，以在基底100上形成絕緣材料層102。絕緣材料層102可實質上全面地披覆於基底100上。在一些實施例中，絕緣材料層102可填滿第一凹陷RS1與第二凹陷RS2，且可延伸至基底100的第一凹陷RS1與第二凹陷RS2以外的部分上。在一些實施例中，對應於第一凹陷RS1與第二凹陷RS2的形狀，絕緣材料層102的頂面也可具有凹陷RS3與凹陷RS4。在此些實施例中，凹陷RS3與凹陷RS4的深度可分別小於第一凹陷RS1或第二凹陷RS2的深度D。以簡潔起見，在圖2B中虛線區域的上視圖並未繪示出凹陷RS3與凹陷RS4。此外，在一些實施例中，絕緣材料層102的材料包括氧化矽、氮化矽、其他絕緣材料或其組合。形成絕緣材料層102的方法可包括化學氣相沈積法或旋轉塗佈法。
請參照圖1與圖2C，進行步驟S106，以移除部分的絕緣材料層102而形成第一絕緣結構102a與第二絕緣結構102b。第一絕緣結構102a位於基底100的第一凹陷RS1的底部，而第二絕緣結構102b位於基底100的第二凹陷RS2的底部。在一些實施例中，第一絕緣結構102a與第二絕緣結構102b具有相同的厚度T。第一絕緣結構102a或第二絕緣結構102b的厚度T小於第一凹陷RS1或第二凹陷RS2的深度D。舉例而言，第一絕緣結構102a或第二絕緣結構102b的厚度T可在20 nm至40 nm的範圍內。在一些實施例中，移除部分的絕緣材料層102以形成第一絕緣結構102a與第二絕緣結構102b的方法可包括對絕緣材料層102進行平坦化製程，而使絕緣材料層102的位於第一凹陷RS1與第二凹陷RS2中的殘留部分之頂面實質上齊平於基底100的頂面。接著，可對絕緣材料層102的殘留部分進行回蝕刻（etching back）製程，以形成第一絕緣結構102a與第二絕緣結構102b。舉例而言，平坦化製程可為化學機械研磨製程，而回蝕刻製程可為非等向性蝕刻製程或等向性蝕刻製程。
請參照圖1與圖2D，進行步驟S108，以分別在第一凹陷RS1與第二凹陷RS2的側壁上形成第一電荷捕捉層104a與第二電荷捕捉層104b。在一些實施例中，第一電荷捕捉層104a形成於第一隔離結構102a上方，且覆蓋第一凹陷RS1的側壁。相似地，第二電荷捕捉層104b形成於第二隔離結構102b上方，且覆蓋第二凹陷RS2的側壁。如圖2C中虛線區域的上視圖所示，第一電荷捕捉層104a的至少一些部分沿第一方向D1延伸。相似地，第二電荷捕捉層104b的至少一些部分亦沿第一方向D1延伸。儘管圖2C將第一電荷捕捉層104a與第二電荷捕捉層104b分別繪示為單層結構，第一電荷捕捉層104a與第二電荷捕捉層104b實際上可為多層結構。舉例而言，第一電荷捕捉層104a與第二電荷捕捉層104b可分別包括至少一氮化矽層以及位於每一氮化矽層上方與下方的氧化矽層，而可分別為氧化矽-氮化矽-氧化矽（ONO）多層結構。在一些實施例中，可藉由熱氧化法、化學氣相沈積法或其組合來形成第一電荷捕捉層104a與第二電荷捕捉層104b。在一些實施例中，首先形成全面披覆的電荷捕捉材料層（未繪示），接著利用非等向性蝕刻去除電荷捕捉材料層的位於基底100頂面上的部分，而留下分別位於第一凹陷RS1與第二凹陷RS2側壁上的第一電荷捕捉層104a與第二電荷捕捉層104b。
請參照圖1與圖2E，進行步驟S110，以分別在第一凹陷RS1與第二凹陷RS2中形成第一字元線106a與第二字元線106b。如此一來，第一字元線106a與第二字元線106b沿第一方向D1延伸。此外，第一電荷捕捉層104a位於第一字元線106a與第一凹陷RS1的側壁之間，且第二電荷捕捉層104b位於第二字元線106b與第二凹線RS2的側壁之間。在一些實施例中，第一字元線106a設置於第一絕緣結構102a上，且覆蓋第一電荷捕捉層104a的表面。在此些實施例中，第一字元線106a與第一電荷捕捉層104a藉由第一絕緣結構102a而與第一凹陷RS1的底面隔開。相似地，在一些實施例中，第二字元線106b設置於第二絕緣結構102b上，且覆蓋第二電荷捕捉層104b的表面。換言之，第二字元線106b與第二電荷捕捉層104b藉由第二絕緣結構102b而與第二凹陷RS2的底面隔開。在一些實施例中，第一字元線106a與第二字元線106b的材料包括多晶矽或其他導體材料。形成第一字元線106a與第二字元線106b的方法可包括形成全面披覆於圖2D所示結構上的導體材料（未繪示）。隨後，進行平坦化製程而移除此導體材料的位於第一凹陷RS1與第二凹陷RS2外的部分，而形成第一字元線106a與第二字元線106b。舉例而言，形成上述導體材料的方法可包括物理氣相沉積法或化學氣相沉積法。此外，平坦化製程可包括化學機械研磨製程、回蝕刻製程或其組合。
在一些實施例中，在形成第一字元線106a與第二字元線106b之後，更可分別移除第一字元線106a與第二字元線106b的頂部。如此一來，第一字元線106a的頂面可低於基底100的第一凹陷RS1以外部分的頂面，且可低於第一電荷捕捉層104a的頂面。相似地，第二字元線106b的頂面可低於基底100的第二凹陷RS1以外部分的頂面，且可低於第二電荷捕捉層104b的頂面。舉例而言，移除第一字元線106a與第二字元線106b的頂部的方法可為回蝕刻製程。在移除第一字元線106a與第二字元線106b的頂部的過程中，可一併移除殘留在基底100的位於第一字元線106a與第二字元線106b之間的部分上的導電材料。如此一來，可確保第一字元線106a與第二字元線106b之間不會有短路或互相干擾的問題。
請參照圖1與圖2F，進行步驟S112，在基底100的位於第一凹陷RS1與第二凹陷RS2之間的部分中形成第一汲極區DA1與第一源極區SA1。如圖2F中虛線區域的上視圖所示，第一汲極區DA1與第一源極區SA1分別沿第二方向D2延伸於第一電荷捕捉層104a與第二電荷捕捉層104b之間，且彼此分離。需注意的是，圖2F僅繪示出第一汲極區DA1與第一源極區SA1的一種配置方式。在其他實施例中，第一汲極區DA1與第一源極區SA1的位置也可相互調換，本發明實施例並不以此為限。此外，第一汲極區DA1與第一源極區SA1可具有相同的導電型，例如是N型或P型。
在一些實施例中，形成第一汲極區DA1與第一源極區SA1的方法可包括在圖2E所示的結構上形成光阻圖案（未繪示）。此光阻圖案可具有沿第二方向D1延伸的開口，以定義出第一汲極區DA1與第一源極區SA1的位置。接著，以此光阻圖案作為遮罩進行離子摻雜，而在基底100的暴露部分中形成第一汲極區DA1與第一源極區SA1。在一些實施例中，上述光阻圖案的開口除了暴露出基底100的一些部分之外，更可暴露出第一字元線106a、第二字元線106b、第一電荷捕捉層104a以及第二電荷捕捉層104b的一些部分。由於第一字元線106a與第二字元線106b由導體材料構成且第一電荷捕捉層104a與第二電荷捕捉層104b由絕緣材料構成，故在離子摻雜期間可實質上不影響第一字元線106a、第二字元線106b、第一電荷捕捉層104a以及第二電荷捕捉層104b的導電性。
至此，已完成一些實施例的記憶體元件10。在記憶體元件10中，第一字元線106a、第二字元線106b、第一汲極區DA1與第一源極區SA1所圍的區域可視為一結構單元SU1。結構單元SU1可包括4個儲存單元。舉例而言，結構單元SU1可包括儲存單元C1、儲存單元C2、儲存單元C3與儲存單元C4。儲存單元C1與儲存單元C2位於第一電荷捕捉層104a中。儲存單元C1位於第一電荷捕捉層104a的靠近第一汲極區DA1的部分中，而儲存單元C2位於第一電荷捕捉層104a的靠近第一源極區SA1的另一部分中。另一方面，儲存單元C3與儲存單元C4位於第二電荷捕捉層104b中。儲存單元C3位於第二電荷捕捉層104b的靠近第一汲極區DA1的部分中，而儲存單元C4位於第二電荷捕捉層104b的靠近第一源極區SA1的另一部分中。
在記憶體元件10的操作期間，可藉由使第一汲極區DA1與第一字元線106a接收工作電壓並使第一源極區SA1與第二字元線106b接收參考電壓，而能夠獨立地控制包括儲存單元C1、C2的儲存單元組。相似地，可藉由使第一汲極區DA1與第二字元線106b接收工作電壓並使第一源極區SA1與第一字元線106a接收參考電壓，而能夠獨立地控制包括儲存單元C3、C4的儲存單元組。換言之，可獨立地控制儲存單元C1、C2或儲存單元C3、C4。此外，在記憶體元件10的操作期間，可使基底接收一參考電壓。
儘管圖2F僅繪示出一條第一字元線106a與一條第二字元線106b，然而本發明一些實施例的記憶體元件10可包括多條第一字元線106a與多條第二字元線106b。在此些實施例中，第一字元線106a與第二字元線106b可沿第二方向D2交替排列。對應地，基底100可具有多個第一凹陷RS1與多個第二凹陷RS2，以容納多條第一字元線106a與多條第二字元線106b。此外，多個第一電荷捕捉層104a分別設置於多條第一字元線106a與多個第一凹陷RS1的側壁之間，且多個第二電荷捕捉層104b分別設置於多條第二字元線106b與多個第二凹陷RS2的側壁之間。在一些實施例中，在形成第一汲極區DA1與第一源極區SA1的過程中，也會在基底100的暴露部分中形成第二汲極區DA2與第二源極區SA2。在此些實施例中，第一汲極區DA1、第一源極區SA1、第二汲極區DA2與第二源極區SA2可具有相同的導電型。記憶體元件10可包括多個成第一汲極區DA1、多個第一源極區SA1、多個第二汲極區DA2以及多個第二源極區SA2。第一汲極區DA1與第二汲極區DA2可沿第二方向D2交替排列，且一第二汲極區DA2相對於一第一字元線106a或一第二字元線106b而實質上鏡像對稱於一第一汲極區DA1。相似地，第一源極區SA1與第二源極區SA2可沿第二方向D2交替排列，且一第二源極區SA2相對於一第一字元線106a或一第二字元線106b而實質上鏡像對稱於一第一源極區SA1。
如此一來，在一些實施例的記憶體元件10中，相鄰的第一字元線106a與第二字元線106b以及位於此兩條字元線之間的第二汲極區DA2與第二源極區SA2所圍區域可視為一結構單元SU2。相似於結構單元SU1，結構單元SU2亦可包括4個儲存單元。舉例而言，結構單元SU1可包括儲存單元C5、儲存單元C6、儲存單元C7與儲存單元C8。儲存單元C5與儲存單元C6位於第一電荷捕捉層104a中。儲存單元C5位於第一電荷捕捉層104a的靠近第二汲極區DA2的部分中，而儲存單元C6位於第一電荷捕捉層104a的靠近第二源極區SA2的另一部分中。另一方面，儲存單元C7與儲存單元C8位於第二電荷捕捉層104b中。儲存單元C7位於第二電荷捕捉層104b的靠近第二汲極區DA2的部分中，而儲存單元C8位於第二電荷捕捉層104b的靠近第二源極區SA2的另一部分中。
基於上述，本發明實施例的記憶體元件的每一結構單元可包括至少4個儲存單元。相較於每一結構單元僅能包括兩個儲存單元的記憶體元件，本發明實施例的記憶體元件更能夠實現高儲存密度的目標。再者，本發明實施例的記憶體元件可藉由驅動方式的調整而能獨立地控制每一結構單元的各儲存單元組。
圖3是依照本發明一些實施例的記憶體元件20的上視示意圖。圖3A是沿著圖3的線A-A’的剖視示意圖。圖3B是沿著圖3的線B-B’的剖視示意圖。
圖3所示的記憶體元件20相似於圖2F所示的記憶體元件10。以下僅描述兩者的差異處，相同或相似處則不再贅述。具體而言，圖3所示的記憶體元件20包括多個結構單元SU1與多個結構單元SU2，且更包括內連線M與訊號線SL。需注意的是，以簡潔起見，圖3省略繪示基底100、第一電荷捕捉層104a與第二電荷捕捉層104b，且僅標示出單一結構單元SU1以及單一結構單元SU2。
請參照圖1、圖3、圖3A與圖3B，在一些實施例中，在形成第一汲極區DA1、第一源極區SA1、第二汲極區DA2與第二源極區SA2之後更可進行步驟S114，以在基底100（未繪示）上依序形成內連線M與訊號線SL。請參照圖3，儘管圖3僅繪示出一組訊號線SL，記憶體元件20實際上可包括多組訊號線SL。在一些實施例中，一組訊號線SL包括沿第二方向D2延伸且沿第一方向D1排列的第一汲極線DL1、第二汲極線DL2、第一源極線SL1與第二源極線SL2。第一汲極線DL1、第二汲極線DL2、第一源極線SL1與第二源極線SL2可設置於一或多層介電層（未繪示）中，且可位於實質上相同的高度上。在此些實施例中，第一汲極線DL1、第二汲極線DL2、第一源極線SL1與第二源極線SL2的延伸方向（亦即第二方向D2）交錯於第一字元線106a與第二字元線106b的延伸方向（亦即第一方向D1）。此外，第一汲極線DL1垂直地交疊於同一列的多個第一汲極區DA1與多個第二汲極區DA2，且第一源極線SL1垂直地交疊於同一列的多個第一源極區SA1與多個第二源極區SA2。另一方面，第二汲極線DL2設置於第一汲極線DL1與第一源極線SL1之間，且第二源極線SL2設置於第一源極線SL1的相對於第二汲極線DL2的一側。由上可知，第二汲極線DL2與第二源極線SL2並未交疊於第一汲極區DA1、第一源極區SA1、第二汲極區DA2與第二源極區SA2。
請參照圖3、圖3A與圖3B，內連線M設置於訊號線SL與結構單元SU1/結構單元SU2之間，且沿實質上平行於基底100的表面的方向延伸。由此可知，內連線M的高度低於訊號線SL的高度。此外，內連線M電性連接於訊號線SL與結構單元SU1/結構單元SU2之間。需注意的是，儘管圖3僅繪示出一組內連線M，記憶體元件20實際上可包括多組內連線M。
在一些實施例中，一組內連線M包括第一走線W1a、第一走線W1b、第二走線W2a與第二走線W2b。第一走線W1a垂直地交疊於第一汲極區DA1與第一汲極線DL1，且第一走線W1b垂直地交疊於第一源極區SA1與第一源極線SL1。在一些實施例中，第一走線W1a分別藉由導電通孔V1a與導電通孔V1b而電性連接於於第一汲極區DA1與第一汲極線DL1，且第一走線W1b分別藉由導電通孔V1c與導電通孔V1d而電性連接於第一源極區SA1與第一源極線SL1。此外，第一走線W1a與第一走線W1b並未電性連接至第二汲極線DL2與第二源極線SL2。另一方面，第二走線W2a電性連接於第二汲極區DA2與第二汲極線DL2之間，且第二走線W2b電性連接於第二源極區SA2與第二源極線SL2之間。在一些實施例中，第二走線W2a由第二汲極區DA2上方沿第一方向D1而延伸至第二汲極線DL2下方，且第二走線W2b由第二源極區SA2上方沿第一方向D1而延伸至第二源極線SL2下方。在一些實施例中，第二走線W2a分別藉由導電通孔V2a與導電通孔V2b而電性連接於於第二汲極區DA2與第二汲極線DL2，且第二走線W2b分別藉由導電通孔V2c與導電通孔V2d而電性連接於於第二源極區SA2與第二源極線SL2。此外，第二走線W2a與第二走線W2b分別交疊於第一汲極線DL1與第一源極線SL1，但並未電性連接至第一汲極線DL1與第一源極線SL1。
由上可知，一組第一汲極線DL1與第一源極線SL1可獨立地控制結構單元SU1，而一組第二汲極線DL2與第二源極線SL2可獨立地控制結構單元SU2。換言之，在記憶體元件20的運作期間，可避免結構單元SU1與結構單元SU2之間的串擾（crosstalk）。此外，在一些實施例中，更可獨立地控制結構單元SU1或結構單元SU2中靠近第一字元線106a或第二字元線106b的儲存單元（例如是獨立控制圖2F所示的儲存單元C1、C2或儲存單元C3、C4）。舉例而言，在對結構單元SU1中第一字元線104a兩側的儲存單元C1、C2進行程式化時，可使第一汲極線DL1與第一字元線104a接收一工作電壓（例如是5 V），且使第一源極線SL1、第二汲極線DL2、第二源極線SL2與第二字元線104b接收一參考電壓（例如是0 V）。相似地，在對結構單元SU1中第一字元線104a兩側的儲存單元C1、C2進行抹除操作時，可使第一汲極線DL1與第一字元線104a接收一抹除電壓（例如是-5 V），且使第一源極線SL1、第二汲極線DL2、第二源極線SL2電性浮置並使第二字元線104b接收一參考電壓（例如是0 V）。如此一來，在對結構單元SU1的儲存單元C1、C2進行程式化或抹除操作時，可避免影響同一結構單元SUI1中的儲存單元C3、C4以及結構單元SU2中的各儲存單元。
基於上述訊號線SL與內連線M的配置方式，本發明實施例的記憶體元件20可藉由調整驅動方式來電性隔絕相鄰的結構單元或同一結構單元中不同組的儲存單元。如此一來，可省略在基底100中或基底100上設置隔離結構。因此，可進一步地提高記憶體元件20的儲存密度。
綜上所述，在本發明實施例的記憶體元件中，每一結構單元的汲極區與源極區設置於兩相鄰的字元線之間。藉由此配置方式，每一結構單元可具有至少4個儲存單元。相較於每一結構單元僅能包括兩個儲存單元的記憶體元件，本發明實施例的記憶體元件更能夠實現高儲存密度的目標。在一些實施例中，更可藉由調整驅動方式來電性隔絕相鄰的結構單元，或電性隔絕同一結構單元中不同的儲存單元組。如此一來，可省略設置隔離結構。因此，可進一步地提高記憶體元件的儲存密度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、20‧‧‧記憶體元件
100‧‧‧基底
102‧‧‧絕緣材料層
102a‧‧‧第一絕緣結構
102b‧‧‧第二絕緣結構
104a‧‧‧第一電荷捕捉層
104b‧‧‧第二電荷捕捉層
106a‧‧‧第一字元線
106b‧‧‧第二字元線
C1、C2、C3、C4、C5、C6、C7、C8‧‧‧儲存單元
D‧‧‧深度
DA1‧‧‧第一汲極區
DA2‧‧‧第二汲極區
DL1‧‧‧第一汲極線
DL2‧‧‧第二汲極線
D1‧‧‧第一方向
D2‧‧‧第二方向
L‧‧‧間隔
M‧‧‧內連線
RS1‧‧‧第一凹陷
RS2‧‧‧第二凹陷
RS3‧‧‧第三凹陷
RS4‧‧‧第四凹陷
S100、S102、S104、S106、S108、S110、S112、S114‧‧‧步驟
SA1‧‧‧第一源極區
SA2‧‧‧第二源極區
SL‧‧‧訊號線
SL1‧‧‧第一源極線
SL2‧‧‧第二源極線
SU1、SU2‧‧‧結構單元
T‧‧‧厚度
V1a、V1b、V1c、V1d、V2a、V2b、V2c、V2d‧‧‧導電通孔
W‧‧‧寬度
W1a、W1b‧‧‧第一走線
W2a、W2b‧‧‧第二走線
圖1是依照本發明一些實施例的記憶體元件的製造方法的流程圖。 圖2A至圖2F是圖1所示的記憶體元件的製造方法中各階段的結構的剖視示意圖以及上視示意圖。 圖3是依照本發明一些實施例的記憶體元件的上視示意圖。 圖3A是沿著圖3的線A-A’的剖視示意圖。 圖3B是沿著圖3的線B-B’的剖視示意圖。
Claims (13)
- 一種記憶體元件，包括：基底，具有沿第一方向延伸的第一凹陷與第二凹陷，其中所述第一方向平行於所述基底的表面；第一字元線與第二字元線，分別設置於所述第一凹陷與所述第二凹陷中，且均沿所述第一方向延伸；第一電荷捕捉層與第二電荷捕捉層，分別設置於所述第一凹陷與所述第二凹陷中，其中所述第一電荷捕捉層位於所述第一字元線與所述第一凹陷的側壁之間，且所述第二電荷捕捉層位於所述第二字元線與所述第二凹陷的側壁之間；以及第一汲極區與第一源極區，設置於所述基底中且分別沿第二方向延伸於所述第一電荷捕捉層與所述第二電荷捕捉層之間，其中所述第二方向平行於所述基底的所述表面並交錯於所述第一方向，且所述第一汲極區與所述第一源極區彼此分離，其中所述第一字元線與所述第二字元線與所述第一汲極區與所述第一源極區圍成一結構單元。
- 如申請專利範圍第1項所述的記憶體元件，更包括：第一絕緣結構，設置於所述第一凹陷的底面上，其中所述第一字元線與所述第一電荷捕捉層藉由所述第一絕緣結構而與所述第一凹陷的所述底面隔開；以及第二絕緣結構，設置於所述第二凹陷的底面上，其中所述第二字元線與所述第二電荷捕捉層藉由所述第二絕緣結構而與所述第二凹陷的所述底面隔開。
- 如申請專利範圍第1項所述的記憶體元件，更包括：第二汲極區與第二源極區，設置於所述基底中且相對於所述第一字元線或所述第二字元線而分別鏡像對稱於所述第一汲極區與所述第一源極區。
- 如申請專利範圍第3項所述的記憶體元件，更包括：訊號線，包括設置於所述基底上且沿所述第二方向延伸的第一汲極線、第二汲極線、第一源極線與第二源極線，其中所述第一汲極線、所述第二汲極線、所述第一源極線與所述第二源極線依序沿所述第一方向排列，所述第一汲極區與所述第一源極區分別電性連接至所述第一汲極線與所述第一源極線，且所述第二汲極區與所述第二源極區分別電性連接至所述第二汲極線與所述第二源極線。
- 如申請專利範圍第4項所述的記憶體元件，其中所述第一汲極線垂直地交疊於所述第一汲極區與所述第二汲極區，所述第一源極線垂直地交疊於所述第一源極區與所述第二源極區。
- 如申請專利範圍第5項所述的記憶體元件，其中所述第二汲極區與所述第二源極區分別經由內連線而電性連接於所述第二汲極線與所述第二源極線，且所述內連線沿平行於所述基底的所述表面的方向延伸並位於所述基底與所述訊號線之間。
- 如申請專利範圍第1項所述的記憶體元件，其中所述第一字元線的頂面低於所述基底的所述表面，且所述第二字元線的頂面低於所述基底的所述表面。
- 一種記憶體元件的製造方法，包括：在基底的表面形成第一凹陷與第二凹陷，其中所述第一凹陷與所述地二凹陷沿第一方向延伸，且所述第一方向平行於所述基底的所述表面；分別在所述第一凹陷與所述第二凹陷的側壁上形成第一電荷捕捉層與第二電荷捕捉層；分別在所述第一凹陷與所述第二凹陷中形成第一字元線與第二字元線，其中所述第一字元線與所述第二字元線分別位於所述第一凹陷與所述第二凹陷的底面上，且分別覆蓋所述第一電荷捕捉層與所述第二電荷捕捉層的表面；在所述基底的位於所述第一凹陷與所述第二凹陷之間的部分中形成第一汲極區與第一源極區，其中所述第一汲極區與所述第一源極區分別沿第二方向延伸於所述第一電荷捕捉層與所述第二電荷捕捉層之間，所述第二方向平行於所述基底的所述表面並交錯於所述第一方向，且所述第一汲極區與所述第一源極區彼此分離，其中所述第一字元線與所述第二字元線與所述第一汲極區與所述第一源極區圍成一結構單元。
- 如申請專利範圍第8項所述的記憶體元件的製造方法，在形成所述第一電荷捕捉層與所述第二電荷捕捉層之前，更包括：分別在所述第一凹陷與所述第二凹陷中形成第一絕緣結構與第二絕緣結構。
- 如申請專利範圍第8項所述的記憶體元件的製造方法，在形成所述第一字元線與所述第二字元線之後，更包括移除所述第一字元線與所述第二字元線的頂部，以使所述第一字元線的頂面低於所述基底的所述表面，且所述第二字元線的頂面低於所述基底的所述表面。
- 如申請專利範圍第8項所述的記憶體元件的製造方法，更包括：在所述基底中形成第二汲極區與第二源極區，其中所述第二汲極區與所述第二源極區相對於所述第一字元線或所述第二字元線而分別鏡像對稱於所述第一汲極區與所述第一源極區。
- 如申請專利範圍第11項所述的記憶體元件的製造方法，更包括：在所述基底上形成訊號線，其中所述訊號線包括沿所述第二方向延伸且沿所述第一方向依序排列的第一汲極線、第二汲極線、第一源極線與第二源極線，所述第一汲極區與所述第一源極區分別電性連接至所述第一汲極線與所述第一源極線，且所述第二汲極區與所述第二源極區分別電性連接至所述第二汲極線與所述第二源極線。
- 如申請專利範圍第12項所述的記憶體元件的製造方法，更包括：在所述基底上形成內連線，其中所述內連線沿平行於所述基底的所述表面的方向延伸並位於所述基底與所述訊號線之間，且所述第二汲極區與所述第二源極區分別經由所述內連線而電性連接於所述第二汲極線與所述第二源極線。
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