CN1855511A - 具有电荷捕获存储单元的半导体存储器及其制造方法 - Google Patents
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Abstract
具有电荷捕获存储单元的半导体存储器，其中存储晶体管的每个沟道区的电流方向横切于相关的字线，所述位线被布置在所述字线的顶侧上并以一种方式与后者电绝缘，而且设有源－漏区的导电局部互连，该局部互连被安排在所述字线之间的间隙中的部分内，并以一种方式与后者电绝缘和被连接到所述位线上，其中栅电极被布置在至少部分地形成在存储器衬底内的槽中。
Description
技术领域
本发明涉及电可写和可擦的非易失闪存的领域。其尤其讲述了一种具有电荷捕获单元的非易失存储器，所述电荷捕获单元包括尤其适用于虚接地NOR存储单元结构的捕获电介质。
背景技术
电荷捕获半导体存储器典型地具有按照列和行排列的电荷捕获存储单元的阵列，其中每个存储单元被构造为包括有栅极电介质的晶体管，所述栅极电介质典型地由夹在两个边界层之间的电荷捕获存储层组成。通常，存储层材料比边界层材料具有更小的能量带隙和更大的陷阱密度，使得在存储层中被捕获的载荷子保持局部化。典型地，氮化物被用作存储层材料，而氧化物被用作边界层材料。根据实际的结构，载荷子可以利用沟道热电子(CHE)或Fowler-Nordheim隧穿从沟道区被转移到存储层。擦除一个电荷捕获存储单元可以通过注入热空孔或通过Fowler-Nordheim隧穿来实现。
在典型的共源存储单元结构中，导电源线连接一个列的源区，与源线平行排列的导电字线连接一个列的栅电极，并用于选择单个的存储单元。导电位线被安排在与之正交对准的所述字线和源线的上方，并与漏区保持电接触。与之不同的是，在典型的虚接地结构中，位线与源区及漏区都保持电接触，其中每两个相邻的位线被用于编程和检测一个存储单元。
文献DE 10258194A1讲述过一种半导体存储器，其具有虚接地结构的电荷捕获存储单元，其中流过沟道区的电流方向与字线垂直，并且位线被排列在与之隔离的字线上方。局部互连(跳线连接)被设置在与之绝缘的、被连接到位线上的字线之间。就存储晶体管的连续编号而言，位于字线一侧的这些局部互连分别将偶数编号的存储晶体管的源/漏区导电地连接到连续奇数编号的存储晶体管的源/漏区，并且在该字线的相对侧，这些局部互连分别将奇数编号的存储晶体管的源/漏区导电地连接到连续偶数编号的存储晶体管的源/漏区。而且，字线可以与字线条接触以降低其电阻率。
上述文献DE 10258194A1的电荷捕获存储单元是以平面结构被结构化的，但在存储单元的进一步按比例缩小方面可能出现严重问题。更具体地说，按比例缩小存储单元将导致沟道区越来越短的长度、也即在源/漏区之间的区域间距，从而更可能导致存储单元的击穿。另外，使用实质上在存储单元存储层的漏极侧和源极侧上需要局部化的电荷分布的多位存储模式的存储单元可能会导致电荷分布的不利叠加，从而阻止逻辑态的明显区分。
发明内容
本发明提供一种具有电荷捕获单元的存储器和制造具有电荷捕获单元的存储器的方法。在一种实施例中，具有电荷捕获存储单元的存储器包括一个衬底、多个导电字线以及多个存储单元。所述存储单元包括多个浅槽隔离、由所述浅槽隔离所限定的多个源/漏区、由字线的相应部分构成且与相邻源/漏区之间的衬底相对以形成多个沟道区的多个栅电极，其中所述栅电极通过捕获电介质与所述源/漏区隔离。所述栅电极被布置在至少部分地形成在所述衬底内的槽中。
附图说明
附图被引入来对本发明提供进一步的理解，并被引入和构成本说明书的一部分。该附图示出了本发明的实施例，并与说明一起用于解释本发明的原理。本发明的其它实施例和本发明许多预定的优点将容易被理解，因为参考下面的详细说明能更好地理解它们。附图的元件没有必要相互定比例。类似的参考数字表示相似的部件。
图1简要地示出了存储器字线和位线的实施例。
图2用如图1的A-A线所示的沿着要被制造的位线的横截面示出了制造方法的中间产品的详细实施例。
图3A和3B用如图2的A、B线所示的沿着要被制造的字线的横截面示出了图2的中间产品的详细实施例。
图4用如图1的A-A线所示的沿着要被制造的位线的横截面示出了制造方法的另一中间产品的详细实施例。
图5用如图1的A-A线所示的沿着要被制造的位线的横截面示出了制造方法的另一中间产品的详细实施例。
图6用如图1的A-A线所示的沿着要被制造的位线的横截面示出了制造方法的用于构造掩模层的第一变型方案的另一中间产品的详细实施例。
图7用如图1的A-A线所示的沿着要被制造的位线的横截面示出了制造方法的用于构造掩模层的第一变型方案的另一中间产品的详细
实施例。
图8用如图1的A-A线所示的沿着要被制造的位线的横截面示出了制造方法的用于构造掩模层的第二变型方案的另一中间产品的详细
实施例。
图9用如图1的A-A线所示的沿着要被制造的位线的横截面示出了制造方法的用于构造掩模层的第二变型方案的另一中间产品的详细
实施例。
图10用如图1的A-A线所示的沿着要被制造的位线的横截面示出了根据制造方法的用于构造掩模层的第一变型方案的另一中间产品的详细实施例。
图11用如图1的A-A线所示的沿着要被制造的位线的横截面示出了根据制造方法的用于构造掩模层的第一变型方案的、按照淀积栅极导电材料的第一变型方案的另一中间产品的详细实施例。
图12用如图1的A-A线所示的沿着要被制造的位线的横截面示出了根据制造方法的用于构造掩模层的第一变型方案的、按照淀积栅极导电材料的第二变型方案的另一中间产品的详细实施例。
图13示出了根据图12的第二变型方案的另一中间产品的详细实施例。
图14示出了根据图13的第二变型方案的另一中间产品的详细实施例。
图15示出了根据图14的第二变型方案的另一中间产品的详细实施例。
图16示出了根据图11所示的用于淀积栅极导电材料的第一变型方案的另一中间产品的详细透视图实施例。
图17示出了根据图16的另一中间产品的详细透视图实施例。
具体实施方式
在下面的详述中请参考附图，该附图构成详述的一部分，并且通过示出本发明可以被付诸实践的具体实施例来说明。在这方面，方向性的术语，例如“顶部”、“底部”、“前部”、“后部”、“前面的”、“后面的”等等，在使用时是参考所述附图的方向。因为本发明实施例的部件可以置为若干不同方向，所以方向性的术语是用于解释的目的，而不是限制。应当理解可以使用其它实施例，而且可以进行结构或逻辑上的改变，而不脱离本发明的范围。因此以下的详述不是限制意义上的，本发明的范围由所附权利要求书来定义。
本发明提供了一种改善的电荷捕获存储器，其允许进一步按比例缩小而不会导致与缩小存储单元有关的问题，例如单元的击穿和多位模式下的逻辑态的区分。本发明还提供了用于制造这种电荷捕获存储器的改善方法。
根据本发明的一种实施例，给出了一种具有电荷捕获存储单元的半导体存储器，其包括一个在单元阵列区具有第一极性的衬底(或半导体本体)，所述单元阵列区包括基本连续地沿着第一方向(y)排列的多个浅槽隔离(STI)。另外，多个导电字线沿着横切于(典型地为正交对准)所述第一方向(y)的第二方向(x)排列并与所述衬底隔离。相邻字线之间的衬底区域被注入具有第二极性(若第一极性为正的则第二极性为负的，或者相反)的杂质，以由此在所述第二方向(x)上形成由所述浅槽隔离所限定的多个被注入的源/漏区。在源/漏区的高度优选的实现当中，这些源/漏区被横向地布置成邻近于所述字线。
在本发明半导体存储器的一种实施例中，提供了多个栅电极(典型地和优选地通过字线的相应部分构成)，这些栅电极与至少在相邻源/漏区之间的区域中的衬底相对以由此形成多个沟道区，从而允许电流在源/漏区之间流通。所述栅电极分别通过用于从其相应的沟道区捕获电荷(载荷子)的捕获电介质而与至少所述源/漏区隔离，这在电荷捕获存储器中是典型的。在该存储器的一种可能优选的可能实现中，所述栅电极通过所述存储层(或替换地为捕获电介质)与所述衬底基本完全地隔离。捕获电介质被设计为三层结构，其包括被夹在两个边界层之间的存储层，其中存储层材料在一种实施例中为氮化物、尤其是氮化硅，尤其在硅衬底的情况下，而且，该边界层材料在一种实施例中为氧化物、尤其是氧化硅，尤其在硅衬底的情况下。
在本发明的半导体存储器中，所述源/漏区沿着第一方向(y)被布置在交替的奇数和偶数编号的列中，以及沿着第二方向(x)被布置在交替的奇数和偶数编号的行中。另外，基本被提供在所述槽隔离上方的多个导电局部互连(或导电交叉连接或导电跳线连接)电连接所述源/漏区的相应的对，其中在连续编号中，偶数编号的行中的每对源/漏区连接偶数编号的列中的一个源/漏区和下一个奇数编号的列中的一个相邻源/漏区，而奇数编号的行中的每对源/漏区连接奇数编号的列中的一个源/漏区和下一个偶数编号的列中的一个相邻源/漏区。另外，多个导电位线在所述局部互连上方沿着所述第一方向(y)排列，其中每个位线连接偶数编号的或奇数编号的行中的多个局部互连。在引言部分已提到的DE 10258194A1中讲述了一种电荷捕获存储器，该文献的公开在此被引作参考。
根据本发明的特征部分的特征，所述栅电极被布置在至少部分地形成在所述衬底内的槽中。所述栅电极与衬底是隔离的，尤其是通过所述存储层(或替换地为优选地包括夹在两个边界层之间的存储层的捕获电介质)至少与所述源/漏区是隔离的。因此，捕获电介质典型地被布置在位于栅电极和衬底(的一个或多个部分)之间的槽内。该这些槽的高度优选的实现中，这些槽沿着它们的深度在平行于位线的方向上的截面基本上是U形的。
本发明的电荷捕获存储器优选地适于对称工作，其中“对称”被认为是允许漏/源区的对称工作，这在两(或多)位存储器中是通常的。
因此，能够有利地通过相对于通常情况放大沟道区长度而解决尤其在多位器件中的窄的源/漏间距的问题。换句话说，被凹进的沟道区被用来获得相对于如DE 10258194A1中所披露的平面情况要放大的栅长度。尤其是，这种电荷捕获存储器允许热载流子编程的多位器件的伸缩性延伸到120nm的源/漏间距范围，这等效于0.006μm2的单位比特尺寸或50nm基本规则的2.4F2。因此允许一个4F2/2bit交叉点器件的伸缩性延伸到至少50nm的范围。制造这种存储器与高性能CMOS工艺是兼容的，无需大的变化，这允许放入的产品没有特性损失。由于该方案的特征在于局部化的存储条使得它可以通过热空孔编程进行工作，所以可以实现低功率编程。这实现了快速、低功率的遵循NAND基准的数据闪存产品。
根据本发明的电荷捕获存储器的一种实施例，用于将槽中的每个栅电极与至少源/漏区隔离开的所述存储层(或替换地为捕获电介质)包括至少两个(单独布置的)部分，其第一部分至少使所述栅电极和所述源区隔离(而不和漏区隔离)，其第二部分至少使所述栅电极和所述漏区隔离(而不和源区隔离)。已经发现，尤其在长期使用存储单元时，载荷子可以长久地尤其蓄积在那些用于使所述栅电极和所述源/漏区隔离的区域之间，这可能严重地阻止了存储层的源极侧或漏极侧的载荷子分布的明显区分。因此，所述存储层(或替换地为捕获电介质)的上述结构有利地允许明显地区分存储层上的电荷分布。优选地通过去除位于所述槽的底部处的所述存储层的底部部分，来实现提供由多个部分(尤其是两个部分)组成的这种存储层。因此所述存储层(或替换地为捕获电介质)的第一和第二部分主要位于一个槽的壁上。
在本发明存储器的一种实施例中，所述存储层(或替换地为捕获电介质)的所述第一和第二部分被安排使得在源/漏区之间的每个沟道区的长度的至少30％、甚至更优选地至少20％是在所述存储层(或替换地为捕获电介质)之外，也就是说不与所述存储层相对(不与其交叠)。换句话说，每个沟道区的至少20％、或者更优选地至少30％没有通过所述存储层(或替换地为捕获电介质)与所述栅电极隔离，而是通过另外的电介质。这种结构对于上述在存储层上的载荷子分布的明显区分是非常有利的。
在本发明存储器的另一实施例中，面对其相应栅电极的每一个沟道区包括至少一个(凹入或向外方向的)弯曲区。因此，所述沟道区的宽度在与连接邻近于该沟道区的相应源/漏区的线相垂直的方向上被放大，从而导致径向方向的电场的非常均匀的分布，避免了在沟道区边缘处的不利场尖峰。
在一种实施例中，本发明的半导体存储器工作为虚接地存储单元阵列。尤其可以优选地匹配它使其工作为虚接地NOR存储单元阵列。本发明存储器也优选地被用作多位存储单元存储器，尤其是两位存储单元存储器。
根据本发明的另一实施例，提供上述具有电荷捕获单元的半导体存储器的一种制造方法。该方法包括：提供一个在单元阵列区具有第一极性的衬底；在所述衬底内以一个相互间隔形成平行对准的浅槽隔离；在衬底上方形成包含有牺牲掩模层、例如多晶硅的层结构；与所述浅槽隔离相正交地在所述牺牲掩模层和衬底中刻蚀字线槽；在所述字线槽中生长隧穿介电氧化物层，并在所述隧穿介电氧化物层上淀积一个电荷捕获存储层；在所述存储层的顶上淀积一个栅极电介质；在所述字线槽中淀积至少一个栅极导体材料，并回蚀该栅极导体材料以形成凹进部分；在所述栅极导体材料上淀积电绝缘材料；形成局部互连隔离；刻蚀局部互连开口；形成具有第二极性的源/漏区；用导电材料填充局部互连开口；以及形成与所述浅槽隔离平行对准的导电位线。
典型地通过改变刻蚀化学把字线槽的刻蚀实施为多步骤工艺。优选地，首先刻蚀所述的牺牲掩模层，然后在所述衬底内形成一个凹进，这允许非常精确地控制字线槽深度和/或形状。
另外所述存储层可以被构图，或者不被构图。构图所述存储层例如可以包括：淀积一个共形的掩模层；然后在所述掩模层上涂敷一个有机掩模抗蚀剂，接着使该有机掩模抗蚀剂凹进；以及去除所述掩模层的敞露部分以由所述掩模层形成侧壁隔离物。替换地，也可以执行：淀积一个共形的掩模层；接着仅仅刻蚀该掩模层以由该掩模层形成侧壁隔离物。
淀积栅极导体材料可以用两个变型方案实现：在第一变型方案中，在所述栅极电介质上淀积一第一栅极导体材料和一第二栅极导体材料，其中所述第一栅极导体材料被共形地淀积在所述栅极电介质上，以形成用于淀积所述第二栅极导体材料的凹槽。而在替换的第二变型方案中，在所述栅极电介质上淀积第一栅极导体材料，然后使其凹进以便在字线槽内形成一个用于淀积所述第二栅极导体材料的凹进。
半导体存储器及其制造方法的实施例将在下面参考附图被详细讲述，其中类似的名称表示相似的元件。为了避免不必要的重复，只解释附图之间的区别。
现在参考图1，其描述了本发明半导体存储器的字线和位线的排列方案(或布局)，该存储器具有虚接地NOR结构的电荷捕获存储单元。图1示出了一种方案的平面图，其揭示了字线3和施加在该字线3上方的位线2在第一极性的半导体衬底1(例如硅)上的位置以及要被相互导电连接的区域。显然，位线2和字线3是垂直交叉布置的。在图1中看不见的STI(浅槽隔离)12被布置成相互平行地在位线2和字线3的下方与位线2平行对齐。有源区(在图1中不可见)被布置在位线2和字线3下方。虽然在图1中不可见，但STI12和有源区两者可以被视为由位线2的边界33来限定，如图1所示。
在STI12之间提供了晶体管的沟道区，其分别具有平行于每个字线3下方的隔离槽的电流方向。字线3因此跨过与字线的纵向成横向布置的沟道区的电流方向。
晶体管的源/漏区(在图1中不可见)分别以横向地邻接字线的方式而存在。所述源/漏区通过局部互连4相互导电地连接，其中分别跨接相关隔离槽的一个小段。交叉连接源/漏区的局部互连4通过位线2在触点5处被接触连接。在图1中，被示出的符号线6通过连接触点5的位线2，只是为了更好地示出位线2和触点5之间的接触连接而已。
尽管在图1的平面图中未示出，也可以安排在字线3的顶侧被接触连接和被布置在位线2上方的字线条，其用于进一步降低字线3的体电阻。位线2与字线3及字线条两者均为电绝缘。
该半导体存储器的示例性实施例的更精确的结构将参考下面示出了优选制造方法及其变型的附图来解释。
图2用如图1的A-A线所示的沿着要被制造的位线的横截面示出了半导体存储器的中间产品的详图。开始时提供一种在单元阵列区具有第一极性(例如p)的衬底1、例如硅衬底，利用惯常技术形成浅槽隔离12(图2未示出)，这种惯常技术例如是在衬垫氧化物层的顶部上施加一个衬垫氧化物层和一个衬垫氮化物层，并构造该衬垫氮化物层使得其被用作用于刻蚀隔离槽的掩模。因此，在衬底1或半导体本体的顶侧制造出隔离槽，这些隔离槽以某个相互间隔并行地排列，并优选地填充有半导体材料的氧化物。但在隔离槽内也可以有不同的电介质。在填充隔离槽之后去除衬垫氧化物层和衬垫氮化物层。通常，利用合适的注入和退火步骤来制造阱。
接下来，在合适的清除步骤之后，紧跟着在衬底1或半导体本体的上侧的顶部淀积一个CMOS栅叠层11。该CMOS栅叠层被有利地设计用于需要利用惯常的CMOS工艺制造的存储器芯片周边的周边晶体管元件，这种CMOS栅叠层包括一个形成在衬底1顶部的氧化物层7(优选为被用作CMOS栅极氧化物的热氧化物层)、优选为例如通过化学蒸镀(CVD)被形成在氧化物层7顶部上的多晶硅的牺牲层8、例如通过CVD形成在多晶硅8上的由电绝缘材料(例如氧化物层)制成的第一硬掩模层9、例如通过CVD形成在第一硬掩模层9顶部上的由电绝缘材料(例如氮化物层或替换地为碳层)制成的第二硬掩模层10，该第二硬掩模层10适用于随后的化学-机械抛光(CMP)。虽然在图2未示出，也可以在第二硬掩模层的顶部上施加另一个由替换材料、例如碳制成的硬掩模层。正如上文已述，为代替可能采用的多晶硅金属硅化物(polycid)层，周边晶体管栅叠层11可以有利地被用作掩模或牺牲层来制造存储晶体管结构。然后，硬掩模10被构图为条带状，以便由此能将字线槽13构图为栅叠层的层结构和衬底。更具体说，字线槽13典型地以多阶段工艺被刻蚀，至少包括第一步骤和第二步骤，在第一步骤中，在栅极氧化物层7停止刻蚀，在第二步骤中，向衬底1内刻蚀一个凹槽，以便允许非常精确地控制字线槽13的深度和形状的刻蚀。
图3A和3B用如图2的A、B线所示的沿着要被制造的字线的横截面示出了图2的中间产品的详图，其中图3A对应于图2中的A线，图3B对应于图2中的B线。因此，在图3A中示出了沿着字线槽的剖面图，其中STI12被填充了电绝缘材料14，字线槽13被如此地刻蚀，使得每个槽隔离材料14从其槽13突出来以形成类似于“台阶15”的结构。作为替代方案，虽未示出但甚至更优选地，每个槽隔离材料14可以被凹进，使得其槽(向下的台阶或凹槽)典型地在STI12之间形成有源区(以后的沟道区)的非常有利的凹形弯曲(这是极小沟道区长度的结果)，从而允许更均匀的电场分布和在以后的沟道区边缘处避免不利的场尖峰。换句话说，在与一条连接邻近于沟道区的要被制造的相应源/漏区的线相垂直的方向上，沟道区的宽度通过凹形弯曲被放大。图3B示出了在相邻字线槽之间的剖面图，其中被填充有电绝缘材料14的STI12保持不变。
图4用如图1的A-A线所示的沿着要被制造的位线的横截面示出了制造方法的另一中间产品的详图。虽然在图4中未示出，但首先可以在槽13中生长一个用于消除刻蚀损伤的牺牲(热)氧化物层，从而产生一个非常均匀的无扰槽13表面，所述牺牲氧化物层可以被湿化学地刻蚀。然后生长一个以槽13为底侧的热氧化物层16，其适合被用作厚度例如约为4nm的隧穿电介质。在氧化物层16的顶上例如通过低压CVD淀积一个电荷捕获存储层17、如氮化物层。
图5用如图1的A-A线所示的沿着要被制造的位线的横截面示出了制造方法的另一中间产品的详图，而图6和7分别示出了用于构造图5所示的掩模层的第一变型方案的第四和第五中间产品的详图。因此在图5中，在存储层17上施加一个用于掩盖存储层17的被共形地淀积的掩模层18。所述掩模层18例如可以由多晶硅或碳制成，但只要在接下来刻蚀存储层时能掩盖该存储层，则可以采用各种其它材料。
接下来在图6中，例如通过旋涂技术在所述共形掩模层18上淀积一个有机掩模抗蚀剂层19(例如光刻胶)，在淀积之后例如采用反应离子刻蚀(RIE)使该掩模抗蚀剂层凹进。
然后在图7中，通过各向同性刻蚀、随后去除抗蚀剂层和各向异性的刻蚀步骤，掩模层18的没有被有机掩模抗蚀剂层19盖住的敞露部分被去除，以便能形成掩模层18材料的侧壁隔离物(Spacer)20。利用有机掩模抗蚀剂层19具有制造小尺寸侧壁隔离物20的优点，例如基本上位于形成在衬底1内的凹槽中。另外，这种有机掩模抗蚀剂层19有利地可能减小槽底刻蚀掩模层18的刻蚀损伤，因为掩模层的RIE被保持在最小值。
图8用如图1的A-A线所示的沿着要被制造的位线的横截面示出了用于构图图5的掩模层的第二变型方案的另一中间产品的详图。在图8中，仅仅利用掩模层18的RIE、也即不用施加有机掩模抗蚀剂层，已经形成了比图5C的侧壁隔离物20更大的侧壁隔离物20。
图9如图1的A-A线所示沿着要被制造的位线示出了用于构图掩模层的第二变型方案的另一中间产品的详图。针对图9和其它附图所描述的所有步骤也可以在构图掩模层的第一变型方案中起作用，以产生更小的侧壁隔离物。因此在图9中，电荷捕获存储层17的未保护部分被去除(例如通过用热磷酸刻蚀)，以产生存储层17的分开的第一和第二部分21，其中存储层17的位于槽13底部的一部分已被去除。此后去除任何剩余的掩模层，例如通过各向同性的干蚀或湿化学刻蚀。
图10用如图1的A-A线所示的沿着要被制造的位线的横截面示出了根据制造方法的用于构造掩模层的第一变型方案的另一中间产品的详图。在图10中，在存储层部分21的顶上淀积/生长一个顶部边界层(栅极电介质)22。该顶部边界层22优选地利用两步工艺，包括形成高温氧化物和形成热氧化物。利用氧化物在硅上比在氮化物上有高得多的生长速度，可以如期地在槽13底部的上方实现边界层的合适厚度，从而尤其在存储晶体管的写特性和数据保存方面导致非常有利的效果。
图11用如图1的A-A线所示的沿着要被制造的位线的横截面示出了根据制造方法的用于构造掩模层的第一变型方案的、按照淀积栅极导电材料的第一变型方案的另一中间产品的详图。在图11中，第一栅极导体23(导电材料)、例如多晶硅或非晶硅已经被淀积和凹进到字线槽13中，随后淀积和凹进第二栅极导体24(导电材料)、例如WSi、WN/W或TiN，以便减小第一栅极导体23的电阻，接着在第二栅极导体24上淀积电绝缘材料，该电绝缘材料被化学-机械地抛光以制成槽13的平表面。替代地，可以采用只有一个导体(例如TiN)的金属栅结构。
图12用如图1的A-A线所示的沿着要被制造的位线的横截面示出了根据制造方法的用于构造掩模层的第一变型方案的、按照淀积栅极导电材料的第二变型方案的另一中间产品的详图。在图12中，第一栅极导体23(导电材料)、例如多晶硅或非晶硅已经被共形地淀积在字线槽13中，从而形成沟槽26。
图13示出了根据图12的第二实施例的另一中间产品的详图，其中第二栅极导体24(导电材料)、例如WSi、WN/W或TiN已经例如通过CVD被淀积和例如通过各向异性RIE被凹进，以便减小第一栅极导体23的电阻。
图14示出了根据图13的第二实施例的另一中间产品的详图，其中第一栅极导体23已经例如通过各向同性RIE或湿化学刻蚀被回蚀。
图15示出了根据图14的第二实施例的另一中间产品的详图，其中隔离电介质25、例如二氧化硅已经被淀积到通过回蚀第一栅极导体23所产生的凹进部分中，随后是化学-机械抛光以平整所述的槽。
图16示出了根据图11所示的用于淀积栅极导电材料的第一实施例的另一中间产品的详细透视图。在图16中，利用诸如RIE的刻蚀工艺通过光刻术形成局部互连隔离开口29。而且还示出了属于与所述存储晶体管不同的周边晶体管的另一浅槽隔离30。
图17示出了根据图16的中间产品的另一中间产品的详细透视图。然后，局部互连隔离开口29已经被填充了电绝缘材料32、例如氧化物，随后平整所述的绝缘材料32。因此，通过选择性地去除绝缘结构之间的牺牲层8来获得局部互连开口。可以采用常规的光刻术来限制所述局部互连结构的刻蚀工艺。随后可以注入掺杂，以形成第二极性的源/漏区31。接下来，局部互连开口被填充导电材料以形成局部互连4。实现源/漏区31的注入，使得源/漏区沿着第一方向(y)被布置在交替的奇数和偶数编号的列中，以及沿着第二方向(x)被布置在交替的奇数和偶数编号的行中。而且形成导电的局部互连4，使得其分别连接源/漏区31的每个对，其中偶数编号的行中的每对源/漏区31连接偶数编号的列中的一个源/漏区和下一个奇数编号的列中的一个相邻源/漏区，奇数编号的行中的每对源/漏区31连接奇数编号的列中的一个源/漏区31和下一个偶数编号的列中的一个相邻源/漏区。从而，以自对准的方式对隔离32和字线叠层25、24、23形成局部互连。
在淀积另一硬掩模之后，可以进行周边结构、也即存储单元阵列和局部互连外部的所有CMOS器件的栅极构图。然后接着是高性能CMOS工艺的标准过程以便制造晶体管，这对于本领域技术人员是公知的，在此不必进一步详述。尤其是，可以制造自对准硅化的(salicided)栅和源/漏区。在电介质淀积和平整步骤之后，可以形成位线结构以定址局部互连，其中每个位线连接偶数或奇数编号的行中的多个局部互连4，以制造出虚接地阵列，这对于本领域技术人员是公知的(譬如在文献DE 10258194A1中被公开)。
尽管这里说明和讲述了具体的实施例，但本领域普通技术人员应当理解各种替换和/或等价实施可以替换所示和所述的具体实施例，而不会脱离本发明的范围。本申请将涵盖这里所讨论的具体实施例的任何改编或变化。因此本发明应只受权利要求书及其等同物的限制。
Claims (37)
1.具有电荷捕获存储单元的存储器，包括：
一个衬底；
多个导电字线；
多个存储单元，所述存储单元包括多个浅槽隔离、由所述浅槽隔离所限定的多个源/漏区、由字线的相应部分构成且与相邻源/漏区之间的衬底相对以形成多个沟道区的多个栅电极，所述栅电极通过捕获电介质与所述源/漏区隔离，且其中所述栅电极被布置在至少部分地形成在所述衬底内的槽中。
2.权利要求1的存储器，其中，所述捕获电介质包括一个夹在两个边界层之间的存储层。
3.权利要求2的存储器，其中，所述存储层是在一个槽中隔离一个栅电极的捕获电介质的一部分，该存储层包括至少两个部分，其第一部分隔离所述栅电极和所述源区，其第二部分隔离所述栅电极和所述漏区。
4.权利要求3的存储器，其中，所述第一和第二部分通过去除位于所述槽的底部处的所述存储层的底部部分而被形成。
5.权利要求3的存储器，其中，所述第一和第二部分被安排使得每个沟道区的长度的至少30％不与所述存储层相对。
6.权利要求3的存储器，其中，所述存储层的所述第一和第二部分被安排使得每个沟道区的长度的至少20％不与所述存储层相对。
7.权利要求1的存储器，其中，面对所述栅电极的每一个沟道区包括至少一个弯曲区，使得所述沟道区的宽度在与连接邻近于该沟道区的源/漏区的线相垂直的方向上被放大。
8.权利要求1的存储器，其中，所述槽被形成为一般U形。
9.权利要求1的存储器，其中，所述源/漏区被横向地布置成邻近于所述字线。
10.权利要求1的存储器，其中，所述栅电极通过所述捕获电介质层与所述衬底隔离。
11.具有电荷捕获存储单元的闪存，包括：
一个衬底；
多个导电字线；
多个闪存单元，所述闪存单元包括多个浅槽隔离、由所述浅槽隔离所限定的多个源/漏区、由字线的相应部分构成且与相邻源/漏区之间的衬底相对的多个栅电极，所述栅电极通过捕获电介质与所述源/漏区隔离，且其中所述栅电极被布置在至少部分地形成在所述衬底内的槽中。
12.权利要求11的闪存，其适于工作为虚接地NOR存储单元阵列。
13.半导体存储器，含有：
一个在存储单元阵列区具有第一极性的衬底，所述存储单元阵列区包括基本连续地沿着第一方向(y)排列的多个浅槽隔离、和沿着横切于所述第一方向的第二方向(x)排列并与所述衬底隔离的多个导电字线，其中相邻字线之间的衬底区域被注入具有第二极性的杂质，由此在所述第二方向(x)上形成由所述浅槽隔离所限定的多个源/漏区，其中多个栅电极由字线的相应部分构成且与相邻源/漏区之间的衬底相对以形成多个沟道区，所述栅电极通过捕获电介质与至少所述源/漏区隔离，所述源/漏区沿着第一方向(y)被布置在交替的奇数和偶数编号的列中，以及沿着第二方向(x)被布置在交替的奇数和偶数编号的行中；
基本在所述槽隔离上方的多个导电局部互连电连接所述源/漏区的每个对，其中偶数编号的行中的每对源/漏区连接偶数编号的列中的一个源/漏区和下一个奇数编号的列中的一个相邻源/漏区，而奇数编号的行中的每对源/漏区连接奇数编号的列中的一个源/漏区和下一个偶数编号的列中的一个相邻源/漏区；以及
多个导电位线在所述局部互连上方沿着所述第一方向(y)排列，其中每个位线连接偶数编号的或奇数编号的行中的多个局部互连，
其中所述栅电极被布置在至少部分地形成在所述衬底内的槽中。
14.权利要求13的半导体存储器，其中，所述捕获电介质由一个夹在两个边界层之间的存储层构成。
15.权利要求14的半导体存储器，其中，所述存储层是在一个槽中隔离一个栅电极的捕获电介质的一部分，该存储层包括至少两个部分，其第一部分隔离所述栅电极和所述源区，其第二部分隔离所述栅电极和所述漏区。
16.权利要求15的半导体存储器，其中，所述存储层的所述第一和第二部分通过去除位于所述槽的底部处的所述存储层的底部部分而被形成。
17.权利要求16的半导体存储器，其中，所述存储层的所述第一和第二部分被安排使得每个沟道区的长度的至少30％不与所述存储层相对。
18.权利要求16的半导体存储器，其中，所述存储层的所述第一和第二部分被安排使得每个沟道区的长度的至少20％不与所述存储层相对。
19.权利要求13的半导体存储器，其中，面对所述栅电极的每一个沟道区包括至少一个弯曲区，使得所述沟道区的宽度在与连接邻近于该沟道区的源/漏区的线相垂直的方向上被放大。
20.权利要求13的半导体存储器，其中，所述槽被形成为基本U形。
21.权利要求13的半导体存储器，其中，所述源/漏区被横向地布置成邻近于所述字线。
22.权利要求13的半导体存储器，其中，所述栅电极通过所述捕获电介质层与所述衬底基本完全地隔离。
23.权利要求13的半导体存储器，其适于工作为虚接地NOR存储单元阵列。
24.权利要求13的半导体存储器，其适于工作为多位存储单元存储器。
25.权利要求13的半导体存储器，其中，所述存储层是氮化物层，且所述边界层是氧化物层。
26.权利要求13的半导体存储器，其中，所述局部互连由导电材料而不是多晶硅制成。
27.权利要求13的半导体存储器，其适于工作为对称的电荷捕获存储器。
28.制造半导体存储器的方法，包括：
提供一个在存储单元阵列区具有第一极性的衬底；
在所述衬底内以一个相互间隔形成平行对准的浅槽隔离；
在衬底上方形成包含有牺牲掩模层的牺牲层结构；
与所述浅槽隔离相正交地在所述牺牲掩模层和衬底中刻蚀字线槽；
在所述字线槽中生长隧穿介电氧化物层，并在所述隧穿介电氧化物层上淀积一个电荷捕获存储层；
在所述存储层的顶上淀积一个栅极电介质；
在所述字线槽中淀积至少一个栅极导体材料，并回蚀该栅极导体材料以形成凹进部分；
在所述栅极导体材料上淀积电绝缘材料；
形成局部互连隔离；
刻蚀局部互连开口；
形成源/漏区；
用导电材料填充局部互连开口。
29.权利要求28的方法，其中所述的字线层是多晶硅。
30.权利要求28的方法，其中刻蚀字线槽是一种多步骤工艺。
31.权利要求28的方法，其中在所述字线槽中生长隧穿介电氧化物层之前，生长和去除一个牺牲氧化物层。
32.权利要求28的方法，其中包括构图所述存储层的进一步步骤。
33.权利要求32的方法，其中构图所述存储层包括：
淀积一个共形的掩模层；
在所述掩模层上涂敷一个有机掩模抗蚀剂，并使该有机掩模抗蚀剂凹进；以及
去除所述掩模层的敞露部分以由所述掩模层形成侧壁隔离物。
34.权利要求32的方法，其中构图所述存储层包括：
淀积一个共形的掩模层；
刻蚀该掩模层以形成该掩模层的侧壁隔离物。
35.权利要求28的方法，其中在所述栅极电介质上淀积一第一栅极导体材料和一第二栅极导体材料。
36.权利要求35的方法，其中所述第一栅极导体材料被共形地淀积在所述栅极电介质上，以形成用于淀积所述第二栅极导体材料的凹槽。
37.具有电荷捕获存储单元的存储器，包括：
多个字线和位线；
存储器衬底；和
多个具有沟道区的存储晶体管，其中所述存储晶体管的每个沟道区的电流方向横切于相关的字线，所述位线被布置在所述字线的顶侧上并以一种方式与后者电绝缘，而且设有源-漏区的导电局部互连，该局部互连被安排在所述字线之间的间隙中的部分内，并以一种方式与后者电绝缘和被连接到所述位线上，并且多个栅电极被布置在至少部分地形成在存储器衬底内的槽中。
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