CN109860281A - 半导体装置及其制造方法 - Google Patents

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Abstract

一种半导体装置及其制造方法。半导体装置包含半导体基板、控制栅极、选择栅极、电荷捕陷结构以及介电结构。半导体基板具有漏极区、源极区以及位于漏极区与源极区之间的通道区。控制栅极位于半导体基板的通道区上。选择栅极位于半导体基板的通道区上且与控制栅极分隔开来。电荷捕陷结构位于控制栅极以及半导体基板之间。介电结构位于选择栅极以及半导体基板之间。介电结构具有第一部分以及第二部分，第一部分位于电荷捕陷结构与第二部分之间，且第二部分厚于第一部分。

Description

半导体装置及其制造方法
技术领域
本揭露是关于用以半导体装置及其制造方法。
背景技术
在过去几十年，半导体集成电路产业经历了指数性的成长。在集成电路演 变过程中，功能密度(即每晶片面积的内连接装置的数量)大体上增加，而几 何尺寸(即制程所能产生的最小组件(或线))缩小。在一些集成电路设计 中，随着技术节点(technology node)缩小，技术的进展至使用金属栅极代替 多晶硅栅极，以通过缩小的特征尺寸来改善装置性能。
超快闪技术使设计者能够通过使用分栅快闪记忆体单元来创建低成本且 高性能的可编程晶片上系统(system on chip；SOC)方案。第三代嵌入式超快 闪记忆体(thirdgeneration embedded super-flash memory；ESF3)的缩小使得 能够设计快闪记忆体具有高记忆体阵列密度。
发明内容
本揭露的部分实施方式提供一种半导体装置。半导体装置包含半导体基 板、控制栅极、选择栅极、电荷捕陷结构以及介电结构。半导体基板具有漏极 区、源极区以及位于漏极区与源极区之间的通道区。控制栅极位于半导体基板 的通道区上。选择栅极位于半导体基板的通道区上且与控制栅极分隔开来。电 荷捕陷结构位于控制栅极以及半导体基板之间。介电结构位于选择栅极以及半 导体基板之间。介电结构具有第一部分以及第二部分，第一部分位于电荷捕陷 结构与第二部分之间，且第二部分厚于第一部分。
本揭露的部分实施方式提供一种半导体装置，半导体装置包含半导体基 板、控制栅极、选择栅极、电荷捕陷结构以及介电结构。半导体基板具有漏极 区、源极区以及位于漏极区与源极区之间的通道区。控制栅极位于半导体基板 的通道区上。选择栅极位于半导体基板的通道区上且与控制栅极分隔开来。电 荷捕陷结构位于控制栅极以及半导体基板之间。介电结构位于选择栅极以及半 导体基板之间。介电结构与选择栅极形成界面，界面相对于半导体基板的顶表 面倾斜。
本揭露的部分实施方式提供一种半导体装置，该方法包含在半导体基板上 形成栅极堆叠，其中栅极堆叠包含电荷捕陷结构以及位于电荷捕陷结构上的控 制栅极；沿着栅极堆叠的边缘，形成栅极间介电层；沿着栅极间介电层的边缘， 形成选择栅极；以及将选择栅极远离控制栅极的部分转化为介电部分。
附图说明
从以下详细叙述并搭配附图检阅，可理解本揭露的态样。应注意到，多种 特征并未以产业上实务标准的比例绘制。事实上，为了清楚讨论，多种特征的 尺寸可以任意地增加或减少。
图1A至图1C为根据本揭露的部分实施方式用于制造半导体装置的方法 的流程图；
图2至图30B为根据本揭露的部分实施方式用于制造半导体装置的方法 的各阶段的剖面图；
图31A为根据本揭露的部分实施方式的半导体装置的剖面图；
图31B为图31A的一部分的局部放大图；
图32A为根据本揭露的部分实施方式的半导体装置的剖面图；
图32B为图32A的一部分的局部放大图；
图33A为根据本揭露的部分实施方式的半导体装置的剖面图；
图33B为图33A的一部分的局部放大图；
图34A为根据本揭露的部分实施方式的半导体装置的剖面图；
图34B为图34A的一部分的局部放大图；
图35A为根据本揭露的部分实施方式的半导体装置的剖面图；
图35B为图35A的一部分的局部放大图。
具体实施方式
以下本揭露将提供许多个不同的实施方式或实施例以实现所提供的专利 标的的不同特征。许多元件与设置将以特定实施例在以下说明，以简化本揭露。 当然这些实施例仅用以示例而不应用以限制本揭露。举例而言，叙述“第一特 征形成于第二特征上”包含多种实施方式，其中涵盖第一特征与第二特征直接 接触，以及额外的特征形成于第一特征与第二特征之间而使两者不直接接触。 此外，于各式各样的实施例中，本揭露可能会重复标号以及/或标注字母。此 重复是为了简化并清楚说明，而非意图表明这些讨论的各种实施方式以及/或 配置之间的关系。
更甚者，空间相对的词汇，例如“下层的”、“低于”、“下方”、“之 下”、“上层的”、“上方”等相关词汇，于此用以简单描述元件或特征与另 一元件或特征的关系，如图所示。在使用或操作时，除了图中所绘示的转向之 外，这些空间相对的词汇涵盖装置的不同的转向。或者，这些装置可旋转(旋 转90度或其他角度)，且在此使用的空间相对的描述语可作对应的解读。
快闪记忆体可以在块状硅基板上形成，并使用各种偏压条件来读写数据 值。举例而言，第三代嵌入式超快闪记忆体(或称为third generation embedded super-flashmemory；ESF3)包含一对对称的分离栅记忆体单元，每一分离栅 记忆体单元包含一对源极/漏极区以及位于其中的通道区。在ESF3的技术中， 每一分离栅记忆体单元的源极/漏极区之一是共通源极/漏极区，其与相邻的单 元共享，而另一源极/漏极区是该单元独有的单个源极/漏极区。在每个分离栅 单元中，浮动栅极设置于单元的通道区上，且控制栅极设置于浮动栅极上。选 择栅设置于浮动栅极与控制栅极的一侧(例如位于ESF3单元的单个源极/漏极 区以及浮动栅极以及/或控制栅极的侧壁之间)。至少一个单元用于在其浮动 栅极上储存可变电荷量，此电荷量对应单元中储存的数据状态且以非挥发性方 式储存，如此一来，在没有电力的情况下，可使储存的电荷/数据存留。
通过改变浮动栅极上储存的电荷量，记忆体单元装置的阈值电压 (thresholdvoltage；Vth)可被对应地改变。举例而言，为了对单元进行写入 程序(例如写入逻辑“0”、写入是0、高Vth)，相较于施加于通道区的电压 以及/或施加于选择栅极的电压，以更高的电压(例如至少高出一个数量级) 对控制栅极施加偏压。此高偏压促使从通道区至控制栅极的载子的F-N穿隧 (Fowler-Nordheim tunneling)。在载子穿隧至控制栅极时，载子被浮动栅极 捕捉而改变单元的Vth。相反地，为了对单元进行抹除程序(例如写入逻辑“1”、 抹除是1、低Vth)，相较于施加于通道区的电压以及/或施加于控制栅极的电 压，以更高的电压(例如至少高出一个数量级)对抹除栅极施加偏压。此高偏 压促使从浮动栅极至抹除栅极的载子的F-N穿隧(Fowler-Nordheim tunneling)， 因此移除来自于浮动栅极的电荷，且以可预期的方式，再次改变单元的Vth。 接着，在读的程序中，将一电压施加于选择栅极上，以使部分的通道区导通。 此施加于选择栅极的电压吸引载子至通道区邻近选择栅的部分。当施加选择栅 电压时，大于Vth且小于Vth+ΔVth的电压施加于控制栅极上(其中ΔVth是 Vth中因浮动栅极上的捕捉电荷的变量)。如果记忆体单元装置开启(亦即， 允许电荷流通)，可以视为其具有第一数据状态(例如读到逻辑“1”)。如 果记忆体单元装置不开启，可以视为其具有第二数据状态(例如读到逻辑“0”)。
本揭露的部分实施方式是关于形成于基板的凹陷区域的快闪记忆体装置。 虽然以下描述的部分实施方式是关于分离栅快闪记忆体，但是应当理解，该概 念不限于分离栅快闪记忆体，而是还适用于其他类型的快闪记忆体以及其他类 型的半导体装置，例如金属氧化物半导体场效晶体管 (Metal-Oxide-Semiconductor Field-Effect Transistor；MOSFET)、鳍式场效晶 体管(Fin Field-Effect Transistor；FinFET)等。
图1A至图1C为根据本揭露的部分实施方式用于制造半导体装置的方法 100的各阶段的流程图。图2至图30B为根据本揭露的部分实施方式用于制造 半导体装置的方法100的各阶段的剖面图。应了解，在方法100之前、之中或 之后，可进行额外的步骤，且于此提到的部分步骤在方法100的其他实施方式 中可被取代或取消。
参照图1A与图2，方法100起始于步骤102，在基板210上形成凹槽210R。 在部分实施方式中，基板210可以是半导体基板，例如块状硅基板、锗基板、 化合物半导体基板或其他合适的基板。基板210可以包括覆盖块状半导体的磊 晶层、覆盖块状硅的硅锗层、覆盖块状硅锗的硅层或绝缘体上半导体 (semiconductor-on-insulator；SOI)结构。基板210包括单元区212、周边区 214和过渡区216。周边区214位于单元区212的边缘。举例而言，周边区214 围绕单元区212。过渡区216设置在单元区212和周边区214之间。
凹槽210R的形成可包括在周边区214和过渡区216的一部分上方形成图 案化衬垫层和图案化遮罩层(未示出)。在部分实施方式中，衬垫层可由介电 材料例如氧化层形成，遮罩层可由介电材料形成，例如氮化硅(SiN)或其他 合适的材料。然后，使用例如湿氧化法来氧化未被衬垫层覆盖的基板210的暴 露区域的表面层。此后，使用例如湿式蚀刻、干式蚀刻或湿式和干式蚀刻的组 合，从基板210移除氧化表面层。氧化表面层的移除导致单元区212中的凹槽 210R。举例而言，单元区212的顶表面212t低于周边区214的顶表面214t。 在部分实施方式中，凹槽210R的深度为约大50埃至大约2000埃。
参考图1A和图3，方法100前进到步骤104，在基板210上，依序共形 地形成衬垫层PA和遮罩层ML1。在部分实施方式中，衬垫层PA可以由介电 材料形成，例如氧化物层。遮罩层ML1可以由氮化硅或其他合适的材料制成。 遮罩层ML1可以包括单层或多层。在部分实施方式中，可以使用化学气相沉 积(chemical vapor deposition；CVD)、物理气相沉积(physical vapor deposition；PVD)、原子层沉积(atomic layer deposition；ALD)、臭氧氧化法、其他合适的制程或其组合来形成衬垫层PA和遮罩层ML1。在沉积遮 罩层ML1之后，可以进行可选的蚀刻制程，以在周边区214上回蚀遮罩层 ML1的一部分。在蚀刻制程期间，可以通过图案化的光阻来保护单元区212。
参考图1A和图4，方法100前进到步骤106，在基板210中形成隔离特 征IF1和IF2，且隔离特征IF1和IF2穿过衬垫层PA和遮罩层ML1。具体地， 在形成隔离特征IF1和IF2之前，在基板210中形成沟槽214T和216T。沟槽 214T和216T的形成通过下列步骤：在图3的结构上形成光阻，光阻覆盖遮罩 层ML1的部分而露出遮罩层ML1的其他部分，进行蚀刻制程以移除该遮罩层 ML1的露出部分而图案化遮罩层ML1，且进行蚀刻制程以移除该衬垫层PA 被经图案化的遮罩层ML1露出的部分以及其下方的基板210的对应部分。如 此一来，形成沟槽214T和216T。在部分实施方式中，沟槽214T形成于周边 区214，而沟槽216T形成于过渡区216。
接着，将介电材料填入沟槽214T和216T。在部分实施方式中，介电材料 包括氧化物和/或其他介电材料。选择性地，可以预先形成衬层氧化物(未示 出)。在部分实施方式中，衬层氧化物可以是热氧化物。在部分其他实施方式 中，可以使用原位蒸汽产生(in-situ steam generation；ISSG)法形成衬层氧 化物。在部分其他实施方式中，衬层氧化物可以使用选择性区域化学气相沉积 (selective area chemical vapor deposition；SACVD)或其他化学气相沉积方法 形成。衬层氧化物的形成降低了电场，因此改善了所得半导体装置的性能。然 后，进行化学机械研磨(chemical mechanical polish；CMP)，以使介电材料 的顶表面与经图案化的遮罩层ML1的顶表面实质齐平，以在沟槽214T和216T 中形成多个隔离特征IF1和IF2。应注意到，在其他部分实施方式中，隔离特 征IF1的数量可以是多个。隔离特征IF1设置在基板210的周边区214中，隔 离特征IF2至少设置在基板210的过渡区216中。
参考图1A和图5，方法100前进到步骤108，其中在基板210的周边区 214上形成保护层PL1。保护层PL1例如由氧化硅、氮化硅、其他合适的材料 或其组合所制成。举例而言，保护层PL1的形成包括在基板210上沉积保护 材料的毯覆层，然后图案化该毯覆层，以在周边区214上方而不在单元区212 上方形成保护层PL1。保护层PL1可以覆盖隔离特征IF2的顶表面的一部分。 然后，使用合适的蚀刻制程，移除图案化的保护层PL1露出的单元区212中的衬垫层PA和遮罩层ML1。
参见图1A和图6，方法100进入步骤110，在经图案化的保护层PL1露 出的基板210上，形成穿隧层220，并在穿隧层220上形成浮动栅极层230。 举例而言，穿隧层220可包括介电材料，例如二氧化硅(SiO2)、氮化硅(Si3N4)、 氮氧化硅(SiON)、高介电常数材料、其他非导电材料或其组合。穿隧层220 可以使用热氧化法、臭氧氧化法、其他合适的制程或其组合而形成。浮动栅极 层230可以包括多晶硅，举例而言，其可以通过低压化学气相沉积(lowpressure CVD；LPCVD)方法、化学气相沉积方法和采用合适的硅源材料的物理气相 沉积溅射方法形成。在部分实施方式中，浮动栅极层230可以是离子注入的。 在部分其他实施方式中，浮动栅极层230可以由金属、金属合金、单晶硅或其 组合制成。举例而言，在穿隧层220上共形地形成多晶硅层，然后进行化学机 械研磨法以移除多晶硅层的一部分，使得多晶硅层的剩余部分(即浮动栅极层 230)被平坦化直到露出保护层PL1。保护层PL1具有比浮动栅极层230更高 的平坦化阻抗。举例而言，保护层PL1可以用以作为化学机械研磨停止层。
参考图1A和图7，方法100前进到步骤112，进行回蚀制程。于此，针 对该回蚀制程，保护层PL1(参考图6)可以具有比浮动栅极层230和隔离特 征IF1和IF2更高的蚀刻阻抗。单元区212中的浮动栅极层230和隔离特征IF2 被蚀刻，而保护层PL1(参见图6)维持实质未变的。回蚀可以使隔离特征IF2 的一部分凹陷而不受保护层PL1的覆盖，从而导致隔离特征IF2上的缺口拐角。 于此，相较于隔离特征IF2，浮动栅极层230对于该回蚀制程可以具有较高的 蚀刻阻抗，使得在回蚀之后，浮动栅极层230的顶表面高于隔离特征IF2的凹 陷部分的顶表面。在回蚀之后，通过合适的蚀刻制程，移除保护层PL1(参考 图6)。
参照图1A与图8，方法100来到步骤114，在浮动栅极层230上，共形 地形成阻挡层240、控制栅极层250以及硬式遮罩层260形成于基板210上。 阻挡层240。在部分实施方式中，阻挡层240和穿隧层220可以具有相同的材 料。在其他实施方式中，阻挡层240和穿隧层220具有不同的材料。换句话说， 阻挡层240可以包括例如介电材料，例如二氧化硅(SiO2)、氮化硅(Si3N4)、 氮氧化物(SiON)、高介电材料、其他非导电材料或其组合。可以使用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(atomic layer deposition； ALD)、臭氧氧化法、其他合适的制程或其组合来形成阻挡层240。
控制栅极层250共形地形成在阻挡层240上。控制栅极层250可以包括多 晶硅，举例而言，多晶硅可通过例如低压化学气相沉积(LPCVD)、化学气 相沉积方法和采用合适的硅源材料的物理气相沉积溅射方法而形成。在部分实 施方式中，控制栅极层250可以是离子注入的。在部分其他实施方式中，控制 栅极层250可以由金属、金属合金、单晶硅或其组合制成。部分实施方式中， 控制栅极层250比浮动栅极层230厚。
硬式遮罩层260共形地形成在控制栅极层250上。硬式遮罩层260可以包 括单层或多层。在部分实施方式中，硬式遮罩层260包括SiN/SiO2/SiN堆叠层 或其他合适的材料。在部分实施方式中，可以使用化学气相沉积(CVD)、物 理气相沉积(PVD)、原子层沉积(ALD)、臭氧氧化法、其他合适的制程或 其组合来形成硬式遮罩层260。
参见图1A和图9，方法100进入步骤116，图案化硬式遮罩层260、控制 栅极层250、阻挡层240、浮动栅极层230和穿隧层220，以在基板210的单 元区212上方形成栅极堆叠MS1和MS2以及在周边区214和过渡区216上方 形成堆叠SS。在本实施方式中，栅极堆叠MS1和MS2均包括穿隧层222、浮 动栅极232、阻挡层242、控制栅极252和硬式遮罩262。堆叠SS包括阻挡层 244、阻挡层244上方的控制栅极254、以及控制栅极254上方的硬式遮罩264。
具体地，首先图案化硬式遮罩层260、控制栅极层250、阻挡层240，以 分别形成硬式遮罩262和264、控制栅极252和254以及阻挡层242和244。 随后，间隔物270设置在栅极堆叠MS1和堆叠SS的侧壁上。在部分实施方式 中，间隔物270由氧化硅、氮化硅或其组合制成。举例而言，间隔物270的形 成包括：在基板210上形成介电材料的毯覆层，然后进行蚀刻制程以移除毯覆 层的水平部分，同时保留毯覆层的垂直部分以形成间隔物270。然后，使用间隔物270和硬式遮罩262和264作为蚀刻遮罩，蚀刻浮动栅极层230和穿隧层 220，因此，浮动栅极层230和穿隧层220被图案化为浮动栅极232和穿隧层 222。通过上述操作，形成栅极堆叠MS1和MS2以及堆叠SS。在部分实施方 式中，至少一个栅极堆叠MS1和MS2包括在浮动栅极232上方的一对间隔物 270，且堆叠SS包括在隔离特征IF2上方的间隔物270。
参考图1A和图10，方法100前进到步骤118，在间隔物270的侧壁上， 形成栅极间介电层280。栅极间介电层280露出半导体基板210在栅极堆叠 MS1和MS2之间的一部分。在部分实施方式中，栅极间介电层280由氧化物、 氧化物、氮化物和氧化物(ONO)的组合和/或其他介电材料制成。在部分实 施方式中，举例而言，栅极间介电层280的形成包括在基板210上沉积介电材 料的毯覆层，然后进行蚀刻制程以移除毯覆层的水平部分，同时保留毯覆层的 垂直部分，以作为栅极间介电层280。
参考图1A和图11，方法100前进到步骤120，在栅极堆叠MS1和MS2 之间的半导体基板210的露出部分中形成共通源极区CS。举例而言，将离子 注入到半导体基板210的露出部分中，以形成共通源极区CS。栅极堆叠MS1 和MS2共享共通源极区CS。
在离子注入之后，可以对栅极堆叠MS1和MS2之间的介电层280进行移 除制程或薄化制程，使得栅极堆叠MS1和MS2之间的介电层280变薄或去除。 然后，举例而言，使用氧化法、化学气相沉积、其他合适的沉积法等在源极区 CS上形成共通源极介电层CSD。在部分实施方式中，共通源极介电层的形成 (例如氧化或沉积)包括沉积介电层和蚀刻不在栅极堆叠MS1和MS2之间的 介电层的一部分，使得介电层的剩余部分在共通源极区CS上形成共通源极介 电层CSD，并且在栅极叠层MS1和MS2侧边形成介电间隔物290。共通源极 介电层CSD和介电间隔物290可以由氧化硅制成。
参考图1B和图12，方法100前进到步骤122，形成选择栅极介电层300。 选择栅极介电层300可以是氧化物层或其他合适的介电层。举例而言，选择栅 极介电层300由氧化硅、氮化硅、氮氧化硅、其他非导电材料或其组合制成。 在部分实施方式中，进行热氧化制程，使得未被栅极堆叠MS1、MS2和共通 源极介电层CSD覆盖的部分基板210被氧化而形成选择栅极介电层300。选 择栅极介电层300的厚度可以在大约5埃至大约500埃的范围内，以在基板 210和稍后形成的选择栅极之间提供适当的电性隔离。在部分实施方式中，选 择栅极介电层300的厚度可以小于介电间隔物290和共通源极介电层CSD的 厚度。
参考图1B和图13，方法100前进到步骤124，在图12的结构上形成导 电层310。在部分实施方式中，导电层310由多晶硅、其他合适的导电材料或 其组合所形成。举例而言，导电层310可以包括掺杂的多晶硅或非晶硅。导电 层310可以通过化学气相沉积、电浆增强化学气相沉积(plasma-enhanced chemical vapor deposition；PECVD)、低压化学气相沉积或其他适当的制程 形成。
参考图1B和图14，方法100前进到步骤126，图案化导电层310(参考 图13)以在栅极堆叠MS1和MS2之间形成抹除栅极312、在栅极堆叠MS1 和MS2的侧面上形成选择栅极314以及在堆叠SS的侧面上形成虚设栅极316。 在部分实施例中，选择栅极314可以称为字线。举例而言，参照图13和图14， 首先回蚀导电层310，然后，在导电层310上形成多个硬式遮罩320，并且使 用硬式遮罩320作为蚀刻遮罩，进行蚀刻制程以图案化导电层310，进而以形成抹除栅极312、选择栅极314以及虚设栅极316。于此，在共通源极介电层 CSD上方形成抹除栅极312，在选择栅极介电层300上方形成选择栅极314和 虚设栅极316。选择栅极介电层300设置在选择栅极314和半导体基板210之 间，且提供电性隔离于其间。在部分实施方式中，虚设栅极316的配置可以改 善单元均匀性。
于此，抹除栅极312的顶表面312a、选择栅极314的顶表面314a和虚设 栅极316的顶表面316a被硬式遮罩320覆盖。硬式遮罩320露出选择栅极314 的侧表面314b和虚设栅极316的侧表面316b。
参考图1B和图15，方法100前进到步骤128，回蚀硬式遮罩262、264 和320，进而减小单元区212中的堆叠的高度。在部分实施方式中，在回蚀之 前，在图14的结构上形成可流动材料(即有机材料)。由于可流动材料的良 好流动性，未被硬式遮罩262、264和320覆盖的基板210被较厚的可流动材 料覆盖，进而使未被硬式遮罩262、264和320覆盖的基板210免于在回蚀制 程期间被损坏。此回蚀制程也可移除该可流动材料。
参考图1B和图16，方法100前进到步骤130，选择栅极314(参考图14) 的部分被氧化而形成氧化部分OP1，而选择栅极314(参见图14)的剩余部 分维持导电的。选择栅极314的剩余部分(参考图14)在下文中称为选择栅 极314'。具体地，对选择栅极314的露出的侧表面314b(参考图14)进行氧 化制程(例如湿氧化或热氧化)，使得至少一个选择栅极314(参照图14)邻 近外露的侧表面314b的部分转变为氧化部分OP1。在部分实施方式中，选择栅极314的图案化/蚀刻制程导致选择栅极314的下部区域中的缺陷多于选择 栅极314的上部区域中的缺陷。缺陷差异导致选择栅极314的上部区域和下部 区域之间的氧化速率不同，这导致氧化部分OP1的上部分UP1和下部分LP1 之间的轮廓不同。举例而言，因为选择栅极314的下部区域具有比选择栅极 314的上部区域更高的氧化速率，下氧化部分LP1比上氧化部分UP1厚。在 部分实施方式中，因为上述的氧化差异，氧化部分OP1的内表面可以是弯曲 的。氧化部分OP1与选择栅极314接触，而使氧化部分OP1和选择栅极314 形成弧形界面。
类似地，虚设栅极316(参考图14)邻近外露的侧表面316b的一部分可 以被氧化而形成氧化部分OP2，同时虚设栅极316的剩余部分(参见图14) 维持导电的。虚设栅极316的剩余部分(参考图14)在下文中称为虚设栅极 316'。类似于氧化部分OP1的形状，氧化部分OP2可以具有上部分UP2以及 比上部分UP2厚的下部分LP2，并且氧化部分OP2的内表面可以是弧形的。 在部分实施方式中，氧化部分OP1和OP2的下部分LP1和LP2的厚度可在大 约5埃至大约100埃的范围内。选择栅极314'和虚设栅极316'具有比氧化部分 OP1和OP2更高的导电率。在选择栅极314'和虚设栅极316'由多晶硅制成的 部分实施方式中，氧化部分OP1和OP2由氧化硅形成。
选择栅极介电层300和氧化部分OP1设置在选择栅极314'和半导体基板 210之间，且选择栅极介电层300和氧化部分OP1提供电性隔离于其中。氧 化部分OP1和选择栅极介电层300的材料可以不同。举例而言，氧化部分OP1 可以由氧化硅制成，选择栅极介电层300可以由氮氧化硅制成。在部分其他实 施方式中，氧化部分OP1和选择栅极介电层300的材料可以是相同的。举例 而言，氧化部分OP1和选择栅极介电层300可以由氧化硅制成。
参考图1B和图17，方法100前进到步骤132，在堆叠SS和栅极堆叠MS1 和MS2上形成保护层PL2。在部分实施方式中，举例而言，保护层PL2由非 晶硅、多晶硅、氧化硅、氮化硅、氮氧化硅、其他合适的材料或其组合制成。 保护层PL2可以通过合适的沉积方法形成，例如化学气相沉积等。在部分实 施方式中，在沉积保护层PL2之前，可以进行清洁制程以移除基板上的颗粒。 在部分实施方式中，此清洁工序可以薄化或甚至移除氧化部分OP1和OP2的上部分UP1和UP2。举例而言，氧化部分OP1和OP2可以变薄大约0埃至70 埃。
参考图1B和图18，方法100前进到步骤134，进行蚀刻制程，以移除周 边区214和过渡区216上的堆叠SS的一部分，堆叠SS的剩余部分在下文中 称为堆叠SS'。举例而言，在单元区212和过渡区216的一部分上的保护层PL2 上，形成光阻，且光阻层露出过渡区216和周边区214的另一部分上方的保护 层PL2的一部分。然后，进行蚀刻制程以移除保护层PL2的露出部分以及下 面的硬式遮罩264、控制栅极254和阻挡层244的部分。在蚀刻制程之后，堆叠SS'保留在过渡区216上方，并且保护层PL2的一部分保留在堆叠SS'上方。 在蚀刻制程之后，在基板210上毯覆地形成保护材料(例如非晶硅、多晶硅、 氧化硅、氮化硅、氮氧化硅、其他合适的材料或其组合)，并且对保护材料进 行回蚀制程，以形成保护层PL2'，其包含保护层PL2的剩余部分。保护层PL2' 可以具有逐渐变细的侧面并且覆盖堆叠SS'和栅极堆叠MS1和MS2以保护堆 叠SS'，且保护层PL2'露出过渡区216的部分和所有周边区214。
参照图1B和图19，方法100前进到步骤136，透过合适的蚀刻制程移除 周边区214上的遮罩层ML1(参考图18)，且因为由于保护层PL2'的保护， 堆叠SS'和栅极堆叠MS1和MS2保持实质未变的。举例而言，进行蚀刻制程， 且保护层PL2'具有比遮罩层ML1更高的蚀刻阻抗，使得遮罩层ML1被移除时， 保护层PL2'保持实质未变的。
参考图1B和图20，方法100前进到步骤138，形成栅极介电层330、栅 极电极层340和硬式遮罩层350。于此，首先进行一个或多个制程(例如，一 个或多个微影制程微影和蚀刻制程)以移除隔离特征IF1和IF2的突出部分， 使得在周边区214和过渡区216的部分中产生平坦表面S1。随后，在保护层 PL2'和平坦表面S1上依次形成栅极介电层330、栅极电极层340和硬式遮罩 层350。栅极介电层330可以由合适的高介电材料、其他非导电材料或其组合 制成。高介电材料的范例包括但不限于氧化铪(HfO2)、硅氧化铪(HfSiO)、 氧化铪钽(HfTaO)，氧化铪钛(HfTiO)、氧化锆铪(HfZrO)、氧化锆、 氧化钛、氧化铝、二氧化铪—氧化铝(HfO2—Al2O3)合金或其他适用的介电 材料。栅极电极层340可以由导电材料制成，例如多晶硅层。硬式遮罩层350 可以由氮化硅或其他合适的材料制成。
在部分实施方式中，在将要形成高电压装置的区域中，栅极介电层330 可以更厚，且在将要形成低电压装置的区域中，栅极介电层330可以更薄。因 此，栅极介电层300具有厚区域以及比厚区域薄的薄区域。实现此厚度差异的 示例方法可以包括共形地形成栅极介电层、遮蔽栅极介电层的第一区域且同时 露出栅极介电层的第二区域以及薄化(例如蚀刻)栅极介电层的第二区域。借 此，所得到的第二区域比第一区域薄。
参照图1B和图21，方法100前进到步骤140，图案化栅极电极层340而 形成栅极电极342、344和346，图案化硬式遮罩层350而形成硬式遮罩352、 354和356分别于栅极电极342、344和346上方，且图案化栅极介电层330 而形成栅极介电质332、334和336。举例而言，此图案化包含合适的微影制 程和蚀刻制程。
通过此设置，在露出的过渡区216上形成虚设栅极堆叠GS1，并且在周边 区214上形成高电压栅极堆叠GS2和逻辑栅极堆叠GS3。虚设栅极堆叠GS1 具有栅极介电质332、栅极介电质332上方的栅极电极342以及栅极电极342 上方的硬式遮罩352。高电压栅极堆叠GS2具有栅极介电质334、栅极介电质 334上方的栅极电极344以及栅极电极344上方的硬式遮罩354。逻辑栅极堆 叠GS3具有栅极介电质336、栅极介电质上方的栅极电极346以及栅极电极 346上方的硬式遮罩356。
在部分实施方式中，栅极介电层330可以具有厚区域和比厚区域薄的薄区 域。如先前关于栅极介电层330的描述所讨论的，在栅极介电层330中形成厚 和薄区域的示例方法包括合适的沉积、微影和蚀刻技术。在图案化栅极介电层330之后，栅极介电层330的厚区域保留并作为高电压栅极堆叠GS2的栅极介 电质334，栅极介电层330的薄区域保留作为逻辑栅极堆叠GS3的栅极介电质 336。据此，栅极介电质334比栅极介电质336厚。经由该设置，与在相对低 电压下操作的逻辑栅极堆叠GS3相比，栅极介电质334可以承受高电压栅极 堆叠GS2的高电压操作。
参见图1B和图22，密封层382形成在虚设栅极堆叠GS1、高压栅极堆叠 GS2和逻辑栅极堆叠GS3的相对侧壁上。举例而言，介电密封层可以共形地 形成在图21的结构上，进行蚀刻制程(例如各向异性蚀刻制程)以移除介电 密封层的水平部分，并且保留介电间隔层的垂直部分以形成密封层382。密封 层382可以由氮化硅或其他合适的材料制成。
参考图1B和图23，方法100前进到步骤142，其中移除单元区212和过 渡区216上的保护层PL2'，而露出栅极堆叠MS1和MS2以及堆叠SS'。于此， 进行一个或多个合适的蚀刻制程以移除保护层PL2'。在部分实施方式中，保护 层PL2'的一部分可以保留在堆叠SS'的一侧。在部分实施方式中，此蚀刻制程 还可以使氧化部分OP1和OP2变薄。举例而言，蚀刻工艺可以使氧化部分 OP1和OP2的下部分LP1/LP2变薄，并且移除氧化部分OP1和OP2的上部分UP1和UP2，而露出选择栅极314'和虚设栅极316’的侧壁。
参考图1B和图24，方法100前进到步骤144，其中形成间隔物362、364、 366、368和369。具体而言，间隔物362形成在选择栅极314'远离栅极堆叠 MS1和MS2的侧壁上。间隔物364形成在虚设栅极316'的远离堆叠SS'的侧壁 上。间隔物366形成在栅极堆叠GS1的相对侧壁上。间隔物368形成在栅极 堆叠GS2的相对侧壁上。间隔物369形成在栅极堆叠GS3的相对侧壁上。
举例而言，可以在图23的结构上共形地形成介电间隔层，并且进行蚀刻 制程(例如，各向异性蚀刻制程)以移除介电间隔层的水平部分，介电间隔层 的垂直部分留下而形成间隔物362、364、366、368和369。间隔物362、364、 366、368和369可以由氮化硅、氧化硅和/或其他介电材料或其组合制成。
参考图1B和图25，方法100前进到步骤146，其中在半导体基板210的 单元区212中形成漏极区DR，并且在周边区214中形成源极/漏极区SD1和 SD2。在部分实施方式中，透过对基板210进行离子注入制程来形成漏极区 DR和源极/漏极区SD1和SD2。在离子注入制程期间，选择栅极314'和虚设 栅极316'受到间隔物362和364的保护。在部分实施方式中，在漏极区DR和 源极/漏极区SD1和SD2上形成可选的硅化物层，其形成方式可使用例如使金属与漏极区DR和源极/漏极区SD1和SD2反应。
参考图1C和图26，方法100前进到步骤148，其中选择性地进行平坦化 制程以移除硬式遮罩262、264、365、354和356。举例而言，平坦化制程是 回蚀制程。在回蚀制程之后，露出抹除栅极312的顶表面312a、控制栅极252 和254的顶表面、选择栅极314'的顶表面314a、虚设栅极316'的顶表面316a 和栅极电极342、344和346的顶表面。
参照图1C和图27，方法100前进到步骤150，在栅极堆叠MS1、MS2、 堆叠SS'、虚设栅极堆叠GS1、高压栅极堆叠GS2以及逻辑栅极堆叠GS3上， 共形地形成蚀刻停止层510。在蚀刻停止层510上方，形成层间介电质 (interlayer dielectric；ILD)520。
举例而言，蚀刻停止层510例如是含氮层或含碳层，例如SiN、SiC或SiCN。 层间介电质520可以包含一或多个介电层，其可以通过化学气相沉积(chemical vapordeposition；CVD)制程、旋涂制程或可以形成任何介电材料的其他合适 制程形成。层间介电质520包括例如极低介电常数的介电质(即介电常数κ小 于2的介电质)。
参考图1C和图28，方法100前进到步骤152，进行平坦化制程和取代栅 极(replacement gate；RPG)制程。举例而言，平坦化制程包括化学机械研磨 (chemicalmechanical polish；CMP)制程。于此，化学机械研磨制程使层间 介电质520的顶表面实质上与栅极堆叠MS1和MS2、堆叠SS'、虚设栅极堆 叠GS1、高电压栅极堆叠GS2和逻辑栅极堆叠GS3的顶表面齐平。在化学机 械研磨制程之后，露出选择栅极314'的顶表面314a、虚设栅极316'的顶表面 316a和抹除栅极312的顶表面312a，并且可以露出栅极堆叠MS1和MS2、虚 设栅极堆叠GS1、高电压栅极堆叠GS2和逻辑栅极堆叠GS3的顶表面。
在部分实施方式中，对高电压栅极堆叠GS2和逻辑栅极堆叠GS3进行取 代栅极制程。举例而言，移除多晶硅栅极电极344和346(参见图27)，以在 间隔物368之间形成栅极沟槽，并且在间隔物369之间形成栅极沟槽。然后， 将金属层填满栅极沟槽，并进行化学机械研磨制程以移除栅极沟槽外的多余部 分金属层。经由此步骤，形成栅极金属372和374。
参考图1C和图29，方法100前进到步骤154，对选择栅极314'的露出的 顶表面314a、抹除栅极312的露出的顶表面312a、虚设栅极316'的露出的顶 表面316a进行硅化制程，而在邻近抹除栅极312、选择栅极314'和虚设栅极 316'的顶表面312a、314a和316a处，形成硅化物部分SP。于此，遮罩层ML2 可以形成在栅极堆叠MS1和MS2、堆叠SS'、虚设栅极堆叠GS1、高压栅极 堆叠GS2和逻辑栅极堆叠GS3的顶表面上，以便保护堆叠MS1、MS2、SS'、GS1、GS2和GS3免于硅化。
参考图1C、图30A和图30B，方法100前进到步骤156，形成漏极接触 400和源极/漏极接触C1和C2。在图29的结构上，形成层间介电层380和390， 然后进行蚀刻制程以形成孔洞，孔洞露出漏极区DR和源极/漏极区SD1和 SD2。金属层可以填充孔洞，并且透过适当的蚀刻或平坦化制程，去除孔洞之 外的金属层的多余部分，进而形成连接漏极区DR的漏极接触400以及连接源 极/漏极区SD1和SD2的源极/漏极接触C1和C2。
图30B是图30A中的部分B的局部放大图。形成记忆体单元MC。记忆 体单元MC包括通道区CR、源极区CS和两个漏极区DR、两个栅极堆叠MS1 和MS2、一个抹除栅极312和两个选择栅极314'。通道区CR、源极区CS和 两个漏极区DR位于基板210中，通道区CR位于源极区CS和漏极区DR之 间。栅极堆叠MS1/MS2和选择栅极314'设置在通道区CR上方。每个栅极堆 叠MS1和MS2可以包括控制栅极252和控制栅极252与半导体基板210之间 的电荷捕陷结构CT。电荷捕陷结构CT包括穿隧层222、浮动栅极232和阻挡 层242。记忆体单元MC还包括在选择栅极314'和半导体基板210之间的介电 结构DS，用于提供电性隔离。在部分实施方式中，选择栅极314'和半导体基 板210之间的介电结构DS包括氧化部分OP1和选择栅极介电层300。
于此，由于氧化部分OP1和选择栅极314'由相同的特征(例如图15的选 择栅极314)形成，所以选择栅极314'与氧化部分OP1接触。在部分实施方式 中，氧化部分OP1和选择栅极314'接触选择栅极介电层300的相同表面和间 隔物362的相同表面。类似地，回到图30A，由于氧化部分OP2和虚设栅极 316'由相同的特征(例如图15的虚设栅极316)形成，虚设栅极316'与氧化部 分OP2接触。在部分实施方式中，氧化部分OP2和虚设栅极316'接触选择栅 极介电层300的相同表面和间隔物364的相同表面。
在部分实施方式中，记忆体单元MC适用于嵌入式快闪记忆体。对于嵌入 式快闪记忆体，漏极区DR1和选择栅极314之间的VBL_SG在约1伏特至约 2伏特的范围内，而会在漏极区DR和选择栅极314'之间建立强电场。强电场 可能引起栅极引发漏极漏电流(gate-induced drain leakage；GIDL)。在本揭 露的部分实施方式中，通过氧化部分OP1的配置，选择栅极314'和漏极区DR 之间的介电结构DS变得更厚，使得栅极引发漏极漏电流减小。具体而言，介 电结构DS在选择栅极314'下方具有第一部分DS1和第二部分DS2，其中第一 部分DS1位于栅极堆叠MS1/MS2之间，第二部分DS2位于间隔物362与第 一部分DS1之间。第二部分DS2比第一部分DS1厚。更甚者，介电结构DS 的第一部分DS1包括选择栅极介电层300的第一部分。介电结构DS的第二部 分DS2包括选择栅极介电层300的第二部分和位于其上方的氧化部分OP1。 在部分实施方式中，氧化部分OP1/OP2有别于俱生氧化物(nativeoxides)。 举例而言，氧化部分OP1/OP2的顶表面向上弯曲，并且氧化部分OP1/OP2可 以具有大于5埃的宽度W1，这被认为可以与俱生氧化物区分开来。举例而言， 宽度W1可在大约5埃至大约100埃的范围内。
图31A是根据部分实施例的半导体装置的剖面图。图31B是图31A中部 分B的局部放大图。图31A和31B的实施方式类似于图30A和图30A的实施 方式。图31A和31B的实施方式与图30A和图30A的实施方式之间的差别至 少是：氧化部分OP1/OP2的上部分UP1/UP2未被图17中的清洁制程和/或图 23中的蚀刻制程移除。举例而言，在合适的条件下(例如较短的持续时间和/ 或较少的次数)进行清洁/蚀刻制程，以使得上部分UP1/UP2不被移除。如此一来，上部分UP1保留在间隔物362和选择栅极314'之间，并且上部分UP2 保留在间隔物364和虚设栅极316'之间。由于氧化部分OP1/OP2的上部分 UP1/UP2的存在，间隔物362/364不会直接接触选择栅极314'/虚设栅极316'。 本实施方式的其他细节与上述实施方式类似，在此不再赘述。
图32A是根据部分实施方是的半导体装置的剖面图。图32B是图32A中 部分B的局部放大图。图32A和32B的实施方式类似于图30A和图30A的实 施方式。图32A和32B的实施方式与图30A和图30A的实施方式之间的差别 至少是：以抹除栅极610取代至少一个抹除栅极312(参考图28)，且以选择 栅极620取代至少一个选择栅极314’(参考图28)，其中抹除栅极610具有 功函数金属层612和金属栅极614，选择栅极620具有功函数金属层622和金 属栅极624。在部分实施方式中，以虚设栅极630取代虚设栅极316'(参考图 28)，其中虚设栅极630具有功函数金属层632和金属栅极634。于此，氧化 部分OP1/OP2和选择栅极620/虚设栅极630接触选择栅极介电层300的相同 表面。且，氧化部分OP1/OP2和选择栅极620/虚设栅极630可以接触间隔物 362/364的相同表面。
于此，图28中的抹除栅极312、选择栅极314'和虚设栅极316'被移除，而 留下沟槽。此移除步骤可以使用氯作为反应气体来蚀刻多晶硅(例如图28中 的抹除栅极312、选择栅极314'和虚设栅极316')。然后，在沟槽上共形地形 成功函数金属层。随后，在功函数金属层上形成金属材料并填充沟槽。可以使 用化学机械研磨制程以移除沟槽外部的功函数金属层和金属材料的多余部分， 使得功函数金属层的剩余部分形成功函数金属层612、622和632，并且金属 材料的剩余部分形成金属栅极614、624和634。
功函数金属层(例如功函数金属层612、622和632)可以由p型金属或n 型金属制成。在部分实施方式中，p型金属包括氮化钛(TiN)或氮化钽(TaN)、 氮化钨(WN)、钛铝(TiAl)或其组合。在部分实施方式中，n型金属包括 Ta、TiAl、TiAlN、氮化钨(WN)、氮化钛(TiN)、氮化钽(TaN)或其组 合。功函数金属层可以通过合适的制程形成，例如化学气相沉积法。在部分实 施方式中，金属材料可以是任何合适的金属，金属合金或其组合。举例而言， 根据各种实施方式，金属材料(例如金属栅极614、624和634)包括铝(Al)、 钛(Ti)、钽(Ta)、钨(W)、铌(Nb)、钼(Mo)，铜(Cu)。形成金 属材料的方法可包括化学气相沉积法或物理气相沉积法。在部分实施方式中， 抹除栅极610、选择栅极620和虚设栅极630不包括功函数金属层，但是抹除 栅极610、选择栅极620和虚设栅极630由金属材料形成。本实施方式的其他 细节与上述实施方式类似，在此不再赘述。
图33A是根据部分实施方式的半导体装置的截面图。图33B是图33A中 部分B的局部放大图。图33A和33B的实施方式类似于图32A和32B的实施 方式。图33A和33B的实施方式与图32A和32B的实施方式之间的差别至少 是：氧化部分OP1在间隔物362和选择栅极620之间具有上部分UP1，并且 氧化物分OP2在间隔物364和虚设栅极630之间具有上部分UP2。经由此配 置，氧化部分OP1将选择栅极620与间隔物362分隔开来，并且氧化部分OP2 将虚设栅极630与间隔物364分隔开来。间隔物362/364不直接接触选择栅极 620/虚设栅极630。应注意，在前述的实施方式中，在形成间隔物362、364、 366、368和369之前，可以通过适当的蚀刻制程移除氧化部分OP1和OP2的 上部分，而未在图中示出。本实施方式的其他细节与上述实施方式类似，在此 不再赘述。
图34A是根据部分实施方式的半导体装置的截面图。图34B是图34A中 部分B的局部放大图。图34A和34B的实施方式类似于图32A和32B的实施 方式。图34A和34B的实施方式与图32A和32B的实施方式之间的差别至少 是：以栅极堆叠710取代选择栅极314'(参考图28)，其中栅极堆叠710具 有栅极介电层712和选择栅极714。在部分实施方式中，以虚设栅极堆叠720 取代虚设栅极316'(参考图28)，其中虚设栅极堆叠720包括栅极介电层722 和虚设栅极724。于此，氧化部分OP1/OP2和栅极介电层712/722接触选择栅 极介电层300的同一表面。此外，氧化部分OP1/OP2和栅极介电层712/722 可以接触间隔物362/364的相同表面。栅极介电层712/722可以由合适的高介 电材料、其他非导电材料或其组合制成。高介电材料的实例包括但不限于氧化 铪(HfO2)、氧化铪硅(HfSiO)、氧化铪铪(HfTaO)、氧化铪钛(HfTiO)、 氧化锆铪(HfZrO)、氧化锆、氧化钛、氧化铝、二氧化铪─氧化铝(HfO2─Al2O3)合金或其他适用的介电材料。在部分实施方式中，选择栅极714和 虚设栅极724可以包括如上所述的功函数金属层和金属栅极。本实施方式的其 他细节与前述实施方式类似，在此不再赘述。
图35A是根据部分实施方式的半导体装置的剖面图。图35B是图35A中 部分B的局部放大图。图35A和35B的实施方式类似于图34A和34B的实 施方式。图35A和35B的实施方式与图34A和34B的实施方式之间的差异至 少是：氧化部分OP1在间隔物362和栅极介电层712之间具有上部分UP1， 并且氧化部分OP2在间隔物364和栅极介电层722之间具有上部分UP2。经 由此配置，氧化部分OP1将栅极介电层712与间隔物362分开，并且氧化部 分OP2将栅极介电层722与间隔物364分开。间隔物362/364不直接接触栅极 介电层712/722。本实施方式的其他细节与上述实施方式类似，此处不再赘述。
本揭露适用于嵌入式快闪记忆体的制程，以提供低功耗的微电子制造。基 于以上讨论，可以看出本揭露提供了一些优点。然而，应该理解，其他实施方 式可以提供额外的优点，且在此并非所有优点都被揭露，也并非所有实施方式 都需要特定的优点。本案的优点之一是经由热氧化法在多晶硅选择栅极的边缘 处提供的氧化硅，构成较厚的栅极介电结构，其导致栅极引发漏极漏电流 (GIDL)衰减，从而降低功耗。本案的另一个优点是此较厚的栅极介电结构 (包含选择栅极边缘处的氧化硅)也减小了栅极─漏极重叠电容，这改善了鳍 式场效晶体管装置的高频性能。
根据本揭露的部分实施方式，半导体装置包含半导体基板、控制栅极、选 择栅极、电荷捕陷结构以及介电结构。半导体基板具有漏极区、源极区以及位 于漏极区与源极区之间的通道区。控制栅位于半导体基板的通道区上。选择栅 位于半导体基板的通道区上且与控制栅分隔开来。电荷捕陷结构位于控制栅以 及半导体基板之间。介电结构位于选择栅以及半导体基板之间。介电结构具有 第一部分以及第二部分，第一部分位于电荷捕陷结构与第二部分之间，且第二 部分厚于第一部分。
于本揭露的部分实施方式中，介电结构的第二部分包含氧化物。
于本揭露的部分实施方式中，介电结构的第二部分包含氧化硅，且选择栅 极包含多晶硅。
于本揭露的部分实施方式中，介电结构的第二部分接触选择栅极。
于本揭露的部分实施方式中，半导体装置还包含间隔物，其中选择栅极与 介电结构的第二部分位于间隔物与控制栅极之间。
于本揭露的部分实施方式中，介电结构的第二部分与选择栅极接触间隔物 的相同表面。
于本揭露的部分实施方式中，介电结构的第二部分包含第一介电层以及位 于第一介电层上的第二介电层，其中第二介电层包含氧化硅。
于本揭露的部分实施方式中，选择栅极与介电结构形成一弧形界面。
于本揭露的部分实施方式中，介电结构的第一部分与第二部分包含氧化 硅。
于本揭露的部分实施方式中，半导体装置还包含间隔物，其中选择栅极位 于间隔物与控制栅极之间，且介电结构的第二部分将选择栅极与间隔物分隔开 来。
于本揭露的部分实施方式中，半导体装置还包含栅极间介电层，位于控制 栅极与选择栅极之间，其中介电结构的第一部分位于栅极间介电层与介电结构 的第二部分之间。
本揭露的部分实施方式提供一种半导体装置，半导体装置包含半导体基 板、控制栅极、选择栅极、电荷捕陷结构以及介电结构。半导体基板具有漏极 区、源极区以及位于漏极区与源极区之间的通道区。控制栅极位于半导体基板 的通道区上。选择栅极位于半导体基板的通道区上且与控制栅极分隔开来。电 荷捕陷结构位于控制栅极以及半导体基板之间。介电结构位于选择栅极以及半 导体基板之间。介电结构与选择栅极形成界面，界面相对于半导体基板的顶表 面倾斜。
于本揭露的部分实施方式中，选择栅极包含多晶硅，且介电结构包含氧化 硅。
于本揭露的部分实施方式中，介电结构包含一第一介电层以及位于第一介 电层上的第二介电层，其中第二介电层包含氧化物。
于本揭露的部分实施方式中，介电结构的厚度随着离电荷捕陷结构的距离 增加而增加。
于本揭露的部分实施方式中，半导体装置还包含间隔物，其中选择栅极位 于间隔物与控制栅极之间，且介电结构与选择栅极之间的界面的一顶端接触间 隔物。
本揭露的部分实施方式提供一种半导体装置，该方法包含在半导体基板上 形成栅极堆叠，其中栅极堆叠包含电荷捕陷结构以及位于电荷捕陷结构上的控 制栅极；沿着栅极堆叠的边缘，形成栅极间介电层；沿着栅极间介电层的边缘， 形成选择栅极；以及将选择栅极远离控制栅极的部分转化为介电部分。
于本揭露的部分实施方式中，将选择栅极的部分转化为介电部分包含氧化 选择栅极的部分。
于本揭露的部分实施方式中，方法还包含在将选择栅极的部分转化为介电 部分之前，在选择栅极的顶表面上形成遮罩。
于本揭露的部分实施方式中，方法还包含在将选择栅极的部分转化为介电 部分之后，沿着选择栅极的边缘，形成间隔物。
以上概述多个实施方式的特征，该技术领域具有通常知识者可较佳地了解 本揭露的多个态样。该技术领域具有通常知识者应了解，可将本揭露作为设计 或修饰其他制程或结构的基础，以实行实施方式中提到的相同的目的以及/或 达到相同的好处。该技术领域具有通常知识者也应了解，这些相等的结构并未 超出本揭露的精神与范围，且可以进行各种改变、替换、转化，在此，本揭露 精神与范围涵盖这些改变、替换、转化。

Claims (10)

1.一种半导体装置，其特征在于，包含：
一半导体基板，具有一漏极区、一源极区以及位于该漏极区与该源极区之间的一通道区；
一控制栅极，位于该半导体基板的该通道区上；
一选择栅极，位于该半导体基板的该通道区上且与该控制栅极分隔开来；
一电荷捕陷结构，位于该控制栅极以及该半导体基板之间；以及
一介电结构，位于该选择栅极以及该半导体基板之间，其中该介电结构具有一第一部分以及一第二部分，该第一部分位于该电荷捕陷结构与该第二部分之间，且该第二部分厚于该第一部分。
2.根据权利要求1所述的半导体装置，其特征在于，其中该介电结构的该第二部分包含氧化硅，且该选择栅极包含多晶硅。
3.根据权利要求1所述的半导体装置，其特征在于，还包含：
一间隔物，其中该选择栅极与该介电结构的该第二部分位于该间隔物与该控制栅极之间，其中该介电结构的该第二部分与该选择栅极接触该间隔物的相同表面。
4.根据权利要求1所述的半导体装置，其特征在于，其中该选择栅极与该介电结构形成一弧形界面。
5.根据权利要求1所述的半导体装置，其特征在于，还包含：
一间隔物，其中该选择栅极位于该间隔物与该控制栅极之间，且该介电结构的该第二部分将该选择栅极与该间隔物分隔开来。
6.一种半导体装置，其特征在于，包含：
一半导体基板，具有一漏极区、一源极区以及位于该漏极区与该源极区之间的一通道区；
一控制栅极，位于该半导体基板的该通道区上；
一选择栅极，位于该半导体基板的该通道区上且与该控制栅极分隔开来；
一电荷捕陷结构，位于该控制栅极以及该半导体基板之间；以及
一介电结构，位于该选择栅极以及该半导体基板之间，其中该介电结构与该选择栅极形成一界面，该界面相对于该半导体基板的一顶表面倾斜。
7.根据权利要求6所述的半导体装置，其特征在于，其中该选择栅极包含多晶硅，且该介电结构包含氧化硅。
8.根据权利要求6所述的半导体装置，其特征在于，其中该介电结构的厚度随着离该电荷捕陷结构的距离增加而增加。
9.一种用于制造一半导体装置的方法，其特征在于，该方法包含：
在一半导体基板上形成一栅极堆叠，其中该栅极堆叠包含一电荷捕陷结构以及位于该电荷捕陷结构上的一控制栅极；
沿着该栅极堆叠的边缘，形成一栅极间介电层；
沿着该栅极间介电层的边缘，形成一选择栅极；以及
将该选择栅极远离该控制栅极的一部分转化为一介电部分。
10.根据权利要求9所述的方法，其特征在于，其中将该选择栅极的该部分转化为该介电部分包含：
氧化该选择栅极的该部分。
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