TW201926653A - 半導體裝置及其製造方法 - Google Patents

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Abstract

一種半導體裝置包含半導體基板、控制閘極、選擇閘極、電荷捕陷結構以及介電結構。半導體基板具有汲極區、源極區以及位於汲極區與源極區之間的通道區。控制閘極位於半導體基板的通道區上。選擇閘極位於半導體基板的通道區上且與控制閘極分隔開來。電荷捕陷結構位於控制閘極以及半導體基板之間。介電結構位於選擇閘極以及半導體基板之間。介電結構具有第一部分以及第二部分，第一部分位於電荷捕陷結構與第二部分之間，且第二部分厚於第一部分。

Description

半導體裝置及其製造方法
在過去幾十年，半導體積體電路產業經歷了指數性的成長。在積體電路演變過程中，功能密度(即每晶片面積的內連接裝置的數量)大體上增加，而幾何尺寸(即製程所能產生的最小組件(或線))縮小。在一些積體電路設計中，隨著技術節點(technology node)縮小，技術的進展至使用金屬閘極代替多晶矽閘極，以藉由縮小的特徵尺寸來改善裝置性能。
超快閃技術使設計者能夠通過使用分閘快閃記憶體單元來創建低成本且高性能的可編程晶片上系統(system on chip；SOC)方案。第三代嵌入式超快閃記憶體(third generation embedded super-flash memory；ESF3)的縮小使得能夠設計快閃記憶體具有高記憶體陣列密度。
100‧‧‧方法
102~156‧‧‧步驟
210‧‧‧基板
210R‧‧‧凹槽
212‧‧‧單元區
212t‧‧‧頂表面
214‧‧‧周邊區
214t‧‧‧頂表面
214T‧‧‧溝槽
216‧‧‧過渡區
216T‧‧‧溝槽
220‧‧‧穿隧層
222‧‧‧穿隧層
230‧‧‧浮動閘極層
232‧‧‧浮動閘極
240‧‧‧阻擋層
242、244‧‧‧阻擋層
250‧‧‧控制閘極層
252、254‧‧‧控制閘極
260‧‧‧硬式遮罩層
262、264‧‧‧硬式遮罩
270‧‧‧間隔物
510‧‧‧蝕刻停止層
520‧‧‧層間介電質
610‧‧‧抹除閘極
612‧‧‧功函數金屬層
614‧‧‧金屬閘極
620‧‧‧選擇閘極
622‧‧‧功函數金屬層
624‧‧‧金屬閘極
630‧‧‧虛設閘極
632‧‧‧功函數金屬層
634‧‧‧金屬閘極
710‧‧‧閘極堆疊
712‧‧‧閘極介電層
714‧‧‧選擇閘極
720‧‧‧虛設閘極堆疊
722‧‧‧閘極介電層
724‧‧‧虛設閘極
PA‧‧‧襯墊層
ML1‧‧‧遮罩層
ML2‧‧‧遮罩層
IF1‧‧‧隔離特徵
IF2‧‧‧隔離特徵
280‧‧‧閘極間介電層
290‧‧‧介電間隔物
300‧‧‧選擇閘極介電層
310‧‧‧導電層
312‧‧‧抹除閘極
312a‧‧‧頂表面
314‧‧‧選擇閘極
314’‧‧‧選擇閘極
314a‧‧‧頂表面
314b‧‧‧側表面
316‧‧‧虛設閘極
316’‧‧‧虛設閘極
316a‧‧‧頂表面
316b‧‧‧側表面
320‧‧‧硬式遮罩
330‧‧‧閘極介電層
332~336‧‧‧閘極介電質
340‧‧‧閘極電極層
342~346‧‧‧閘極電極
350‧‧‧硬式遮罩層
352~356‧‧‧硬式遮罩
362~369‧‧‧間隔物
372、374‧‧‧閘極金屬
380‧‧‧層間介電層
PL1‧‧‧保護層
PL2、PL2’‧‧‧保護層
MS1‧‧‧閘極堆疊
MS2‧‧‧閘極堆疊
SS、SS’‧‧‧堆疊
CS‧‧‧源極區
CSD‧‧‧共通源極介電層
OP1、OP2‧‧‧氧化部分
UP1、UP2‧‧‧上部分
LP1、LP2‧‧‧下部分
S1‧‧‧平坦表面
GS1‧‧‧虛設閘極堆疊
GS2‧‧‧高電壓閘極堆疊
GS3‧‧‧邏輯閘極堆疊
DR‧‧‧汲極區
SD1、SD2‧‧‧源極/汲極區
SP‧‧‧矽化物部分
C1、C2‧‧‧源極/汲極接觸
MC‧‧‧記憶體單元
CR‧‧‧通道區
CT‧‧‧電荷捕陷結構
DS‧‧‧介電結構
382‧‧‧密封層
390‧‧‧層間介電層
400‧‧‧汲極接觸
DS1‧‧‧第一部分
DS2‧‧‧第二部分
W1‧‧‧寬度
B‧‧‧部分
從以下詳細敘述並搭配圖式檢閱，可理解本揭露的態樣。應注意到，多種特徵並未以產業上實務標準的比例繪製。事實上，為了清楚討論，多種特徵的尺寸可以任意地增加或減少。
圖1A至圖1C為根據本揭露之部分實施方式用於製造半導體裝置的方法的流程圖。
圖2至圖30B為根據本揭露之部分實施方式用於製造半導體裝置的方法的各階段的剖面圖。
圖31A為根據本揭露之部分實施方式之半導體裝置的剖面圖。
圖31B為圖31A的一部分的局部放大圖。
圖32A為根據本揭露之部分實施方式之半導體裝置的剖面圖。
圖32B為圖32A的一部分的局部放大圖。
圖33A為根據本揭露之部分實施方式之半導體裝置的剖面圖。
圖33B為圖33A的一部分的局部放大圖。
圖34A為根據本揭露之部分實施方式之半導體裝置的剖面圖。
圖34B為圖34A的一部分的局部放大圖。
圖35A為根據本揭露之部分實施方式之半導體裝置的剖面圖。
圖35B為圖35A的一部分的局部放大圖。
以下本揭露將提供許多個不同的實施方式或實施例以實現所提供之專利標的之不同特徵。許多元件與設置將以特定實施例在以下說明，以簡化本揭露。當然這些實施例僅用 以示例而不應用以限制本揭露。舉例而言，敘述「第一特徵形成於第二特徵上」包含多種實施方式，其中涵蓋第一特徵與第二特徵直接接觸，以及額外的特徵形成於第一特徵與第二特徵之間而使兩者不直接接觸。此外，於各式各樣的實施例中，本揭露可能會重複標號以及/或標註字母。此重複是為了簡化並清楚說明，而非意圖表明這些討論的各種實施方式以及/或配置之間的關係。
更甚者，空間相對的詞彙，例如「下層的」、「低於」、「下方」、「之下」、「上層的」、「上方」等相關詞彙，於此用以簡單描述元件或特徵與另一元件或特徵的關係，如圖所示。在使用或操作時，除了圖中所繪示的轉向之外，這些空間相對的詞彙涵蓋裝置的不同的轉向。或者，這些裝置可旋轉(旋轉90度或其他角度)，且在此使用的空間相對的描述語可作對應的解讀。
快閃記憶體可以在塊狀矽基板上形成，並使用各種偏壓條件來讀寫數據值。舉例而言，第三代嵌入式超快閃記憶體(或稱為third generation embedded super-flash memory；ESF3)包含一對對稱的分離閘記憶體單元，每一分離閘記憶體單元包含一對源極/汲極區以及位於其中的通道區。在ESF3的技術中，每一分離閘記憶體單元的源極/汲極區之一是共通源極/汲極區，其與相鄰的單元共享，而另一源極/汲極區是該單元獨有的單個源極/汲極區。在每個分離閘單元中，浮動閘極設置於單元的通道區上，且控制閘極設置於浮動閘極上。選擇閘設置於浮動閘極與控制閘極的一側(例如位於 ESF3單元的單個源極/汲極區以及浮動閘極以及/或控制閘極的側壁之間)。至少一個單元用於在其浮動閘極上儲存可變電荷量，此電荷量對應單元中儲存的數據狀態且以非揮發性方式儲存，如此一來，在沒有電力的情況下，可使儲存的電荷/數據存留。
藉由改變浮動閘極上儲存的電荷量，記憶體單元裝置的閾值電壓(threshold voltage；Vth)可被對應地改變。舉例而言，為了對單元進行寫入程序(例如寫入邏輯「0」、寫入是0、高Vth)，相較於施加於通道區的電壓以及/或施加於選擇閘極的電壓，以更高的電壓(例如至少高出一個數量級)對控制閘極施加偏壓。此高偏壓促使從通道區至控制閘極的載子的F-N穿隧(Fowler-Nordheim tunneling)。在載子穿隧至控制閘極時，載子被浮動閘極捕捉而改變單元的Vth。相反地，為了對單元進行抹除程序(例如寫入邏輯「1」、抹除是1、低Vth)，相較於施加於通道區的電壓以及/或施加於控制閘極的電壓，以更高的電壓(例如至少高出一個數量級)對抹除閘極施加偏壓。此高偏壓促使從浮動閘極至抹除閘極的載子的F-N穿隧(Fowler-Nordheim tunneling)，因此移除來自於浮動閘極的電荷，且以可預期的方式，再次改變單元的Vth。接著，在讀的程序中，將一電壓施加於選擇閘極上，以使部分的通道區導通。此施加於選擇閘極的電壓吸引載子至通道區鄰近選擇閘的部分。當施加選擇閘電壓時，大於Vth且小於Vth+△Vth的電壓施加於控制閘極上(其中△Vth是Vth中因浮動閘極上的捕捉電荷的變量)。如果記憶體單元裝置開啟(亦即， 允許電荷流通)，可以視為其具有第一數據狀態(例如讀到邏輯「1」)。如果記憶體單元裝置不開啟，可以視為其具有第二數據狀態(例如讀到邏輯「0」)。
本揭露的部分實施方式是關於形成於基板的凹陷區域的快閃記憶體裝置。雖然以下描述的部分實施方式是關於分離閘快閃記憶體，但是應當理解，該概念不限於分離閘快閃記憶體，而是還適用於其他類型的快閃記憶體以及其他類型的半導體裝置，例如金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor；MOSFET)、鰭式場效電晶體(Fin Field-Effect Transistor；FinFET)等。
圖1A至圖1C為根據本揭露之部分實施方式用於製造半導體裝置的方法100的各階段的流程圖。圖2至圖30B為根據本揭露之部分實施方式用於製造半導體裝置的方法100的各階段的剖面圖。應了解，在方法100之前、之中或之後，可進行額外的步驟，且於此提到的部分步驟在方法100的其他實施方式中可被取代或取消。
參照圖1A與圖2，方法100起始於步驟102，在基板210上形成凹槽210R。在部分實施方式中，基板210可以是半導體基板，例如塊狀矽基板、鍺基板、化合物半導體基板或其他合適的基板。基板210可以包括覆蓋塊狀半導體的磊晶層、覆蓋塊狀矽的矽鍺層、覆蓋塊狀矽鍺的矽層或絕緣體上半導體(semiconductor-on-insulator；SOI)結構。基板210包括單元區212、周邊區214和過渡區216。周邊區214位於單 元區212的邊緣。舉例而言，周邊區214圍繞單元區212。過渡區216設置在單元區212和周邊區214之間。
凹槽210R的形成可包括在周邊區214和過渡區216的一部分上方形成圖案化襯墊層和圖案化遮罩層(未示出)。在部分實施方式中，襯墊層可由介電材料例如氧化層形成，遮罩層可由介電材料形成，例如氮化矽(SiN)或其他合適的材料。然後，使用例如濕氧化法來氧化未被襯墊層覆蓋的基板210的暴露區域的表面層。此後，使用例如濕式蝕刻、乾式蝕刻或濕式和乾式蝕刻的組合，從基板210移除氧化表面層。氧化表面層的移除導致單元區212中的凹槽210R。舉例而言，單元區212的頂表面212t低於周邊區214的頂表面214t。在部分實施方式中，凹槽210R的深度為約大50埃至大約2000埃。
參考圖1A和圖3，方法100前進到步驟104，在基板210上，依序共形地形成襯墊層PA和遮罩層ML1。在部分實施方式中，襯墊層PA可以由介電材料形成，例如氧化物層。遮罩層ML1可以由氮化矽或其他合適的材料製成。遮罩層ML1可以包括單層或多層。在部分實施方式中，可以使用化學氣相沉積(chemical vapor deposition；CVD)、物理氣相沉積(physical vapor deposition；PVD)、原子層沉積(atomic layer deposition；ALD)、臭氧氧化法、其他合適的製程或其組合來形成襯墊層PA和遮罩層ML1。在沉積遮罩層ML1之後，可以進行可選的蝕刻製程，以在周邊區214上回蝕遮罩層ML1的一部分。在蝕刻製程期間，可以通過圖案化 的光阻來保護單元區212。
參考圖1A和圖4，方法100前進到步驟106，在基板210中形成隔離特徵IF1和IF2，且隔離特徵IF1和IF2穿過襯墊層PA和遮罩層ML1。具體地，在形成隔離特徵IF1和IF2之前，在基板210中形成溝槽214T和216T。溝槽214T和216T的形成藉由下列步驟：在圖3的結構上形成光阻，光阻覆蓋遮罩層ML1的部分而露出遮罩層ML1的其他部份，進行蝕刻製程以移除該遮罩層ML1的露出部份而圖案化遮罩層ML1，且進行蝕刻製程以移除該襯墊層PA被經圖案化的遮罩層ML1露出的部份以及其下方的基板210的對應部分。如此一來，形成溝槽214T和216T。在部分實施方式中，溝槽214T形成於周邊區214，而溝槽216T形成於過渡區216。
接著，將介電材料填入溝槽214T和216T。在部分實施方式中，介電材料包括氧化物和/或其他介電材料。選擇性地，可以預先形成襯層氧化物(未示出)。在部分實施方式中，襯層氧化物可以是熱氧化物。在部分其他實施方式中，可以使用原位蒸汽產生(in-situ steam generation；ISSG)法形成襯層氧化物。在部分其他實施方式中，襯層氧化物可以使用選擇性區域化學氣相沉積(selective area chemical vapor deposition；SACVD)或其他化學氣相沉積方法形成。襯層氧化物的形成降低了電場，因此改善了所得半導體裝置的性能。然後，進行化學機械研磨(chemical mechanical polish；CMP)，以使介電材料的頂表面與經圖案化的遮罩層ML1的頂表面實質齊平，以在溝槽214T和216T中形成多個 隔離特徵IF1和IF2。應注意到，在其他部分實施方式中，隔離特徵IF1的數量可以是多個。隔離特徵IF1設置在基板210的周邊區214中，隔離特徵IF2至少設置在基板210的過渡區216中。
參考圖1A和圖5，方法100前進到步驟108，其中在基板210的周邊區214上形成保護層PL1。保護層PL1例如由氧化矽、氮化矽、其他合適的材料或其組合所製成。舉例而言，保護層PL1的形成包括在基板210上沉積保護材料的毯覆層，然後圖案化該毯覆層，以在周邊區214上方而不在單元區212上方形成保護層PL1。保護層PL1可以覆蓋隔離特徵IF2的頂表面的一部分。然後，使用合適的蝕刻製程，移除圖案化的保護層PL1露出的單元區212中的襯墊層PA和遮罩層ML1。
參見圖1A和圖6，方法100進入步驟110，在經圖案化的保護層PL1露出的基板210上，形成穿隧層220，並在穿隧層220上形成浮動閘極層230。舉例而言，穿隧層220可包括介電材料，例如二氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiON)、高介電常數材料、其他非導電材料或其組合。穿隧層220可以使用熱氧化法、臭氧氧化法、其他合適的製程或其組合而形成。浮動閘極層230可以包括多晶矽，舉例而言，其可以藉由低壓化學氣相沉積(low pressure CVD；LPCVD)方法、化學氣相沉積方法和採用合適的矽源材料的物理氣相沉積濺射方法形成。在部分實施方式中，浮動閘極層230可以是離子注入的。在部分其他實施方式中，浮動閘極層230可以由金屬、金屬合金、單晶矽或其組合製成。舉例而言，在穿隧層220上共形地形成多晶矽層，然後進行化學機械研磨法以移除 多晶矽層的一部分，使得多晶矽層的剩餘部分(即浮動閘極層230)被平坦化直到露出保護層PL1。保護層PL1具有比浮動閘極層230更高的平坦化阻抗。舉例而言，保護層PL1可以用以作為化學機械研磨停止層。
參考圖1A和圖7，方法100前進到步驟112，進行回蝕製程。於此，針對該回蝕製程，保護層PL1(參考圖6)可以具有比浮動閘極層230和隔離特徵IF1和IF2更高的蝕刻阻抗。單元區212中的浮動閘極層230和隔離特徵IF2被蝕刻，而保護層PL1(參見圖6)維持實質未變的。回蝕可以使隔離特徵IF2的一部分凹陷而不受保護層PL1的覆蓋，從而導致隔離特徵IF2上的缺口拐角。於此，相較於隔離特徵IF2，浮動閘極層230對於該回蝕製程可以具有較高的蝕刻阻抗，使得在回蝕之後，浮動閘極層230的頂表面高於隔離特徵IF2的凹陷部分的頂表面。在回蝕之後，通過合適的蝕刻製程，移除保護層PL1(參考圖6)。
參照圖1A與圖8，方法100來到步驟114，在浮動閘極層230上，共形地形成阻擋層240、控制閘極層250以及硬式遮罩層260形成於基板210上。阻擋層240。在部分實施方式中，阻擋層240和穿隧層220可以具有相同的材料。在其他實施方式中，阻擋層240和穿隧層220具有不同的材料。換句話說，阻擋層240可以包括例如介電材料，例如二氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化物(SiON)、高介電材料、其他非導電材料或其組合。可以使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(atomic layer deposition；ALD)、臭氧氧化法、其他合適的製程或其組合來形成阻擋層240。
控制閘極層250共形地形成在阻擋層240上。控制閘極層250可以包括多晶矽，舉例而言，多晶矽可通過例如低壓化學氣相沉積(LPCVD)、化學氣相沉積方法和採用合適的矽源材料的物理氣相沉積濺射方法而形成。在部分實施方式中，控制閘極層250可以是離子注入的。在部分其他實施方式中，控制閘極層250可以由金屬、金屬合金、單晶矽或其組合製成。部分實施方式中，控制閘極層250比浮動閘極層230厚。
硬式遮罩層260共形地形成在控制閘極層250上。硬式遮罩層260可以包括單層或多層。在部分實施方式中，硬式遮罩層260包括SiN/SiO2/SiN堆疊層或其他合適的材料。在部分實施方式中，可以使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、臭氧氧化法、其他合適的製程或其組合來形成硬式遮罩層260。
參見圖1A和圖9，方法100進入步驟116，圖案化硬式遮罩層260、控制閘極層250、阻擋層240、浮動閘極層230和穿隧層220，以在基板210的單元區212上方形成閘極堆疊MS1和MS2以及在周邊區214和過渡區216上方形成堆疊SS。在本實施方式中，閘極堆疊MS1和MS2均包括穿隧層222、浮動閘極232、阻擋層242、控制閘極252和硬式遮罩262。堆疊SS包括阻擋層244、阻擋層244上方的控制閘極254、以及控制閘極254上方的硬式遮罩264。
具體地，首先圖案化硬式遮罩層260、控制閘極 層250、阻擋層240，以分別形成硬式遮罩262和264、控制閘極252和254以及阻擋層242和244。隨後，間隔物270設置在閘極堆疊MS1和堆疊SS的側壁上。在部分實施方式中，間隔物270由氧化矽、氮化矽或其組合製成。舉例而言，間隔物270的形成包括：在基板210上形成介電材料的毯覆層，然後進行蝕刻製程以移除毯覆層的水平部分，同時保留毯覆層的垂直部分以形成間隔物270。然後，使用間隔物270和硬式遮罩262和264作為蝕刻遮罩，蝕刻浮動閘極層230和穿隧層220，因此，浮動閘極層230和穿隧層220被圖案化為浮動閘極232和穿隧層222。通過上述操作，形成閘極堆疊MS1和MS2以及堆疊SS。在部分實施方式中，至少一個閘極堆疊MS1和MS2包括在浮動閘極232上方的一對間隔物270，且堆疊SS包括在隔離特徵IF2上方的間隔物270。
參考圖1A和圖10，方法100前進到步驟118，在間隔物270的側壁上，形成閘極間介電層280。閘極間介電層280露出半導體基板210在閘極堆疊MS1和MS2之間的一部分。在部分實施方式中，閘極間介電層280由氧化物、氧化物、氮化物和氧化物(ONO)的組合和/或其他介電材料製成。在部分實施方式中，舉例而言，閘極間介電層280的形成包括在基板210上沉積介電材料的毯覆層，然後進行蝕刻製程以移除毯覆層的水平部分，同時保留毯覆層的垂直部分，以作為閘極間介電層280。
參考圖1A和圖11，方法100前進到步驟120，在閘極堆疊MS1和MS2之間的半導體基板210的露出部分中形 成共通源極區CS。舉例而言，將離子注入到半導體基板210的露出部分中，以形成共通源極區CS。閘極堆疊MS1和MS2共享共通源極區CS。
在離子注入之後，可以對閘極堆疊MS1和MS2之間的介電層280進行移除製程或薄化製程，使得閘極堆疊MS1和MS2之間的介電層280變薄或去除。然後，舉例而言，使用氧化法、化學氣相沉積、其他合適的沉積法等在源極區CS上形成共通源極介電層CSD。在部分實施方式中，共通源極介電層的形成(例如氧化或沉積)包括沉積介電層和蝕刻不在閘極堆疊MS1和MS2之間的介電層的一部分，使得介電層的剩餘部分在共通源極區CS上形成共通源極介電層CSD，並且在閘極疊層MS1和MS2側邊形成介電間隔物290。共通源極介電層CSD和介電間隔物290可以由氧化矽製成。
參考圖1B和圖12，方法100前進到步驟122，形成選擇閘極介電層300。選擇閘極介電層300可以是氧化物層或其他合適的介電層。舉例而言，選擇閘極介電層300由氧化矽、氮化矽、氮氧化矽、其他非導電材料或其組合製成。在部分實施方式中，進行熱氧化製程，使得未被閘極堆疊MS1、MS2和共通源極介電層CSD覆蓋的部分基板210被氧化而形成選擇閘極介電層300。選擇閘極介電層300的厚度可以在大約5埃至大約500埃的範圍內，以在基板210和稍後形成的選擇閘極之間提供適當的電性隔離。在部分實施方式中，選擇閘極介電層300的厚度可以小於介電間隔物290和共通源極介電層CSD的厚度。
參考圖1B和圖13，方法100前進到步驟124，在圖12的結構上形成導電層310。在部分實施方式中，導電層310由多晶矽、其他合適的導電材料或其組合所形成。舉例而言，導電層310可以包括摻雜的多晶矽或非晶矽。導電層310可以藉由化學氣相沉積、電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition；PECVD)、低壓化學氣相沉積或其他適當的製程形成。
參考圖1B和圖14，方法100前進到步驟126，圖案化導電層310(參考圖13)以在閘極堆疊MS1和MS2之間形成抹除閘極312、在閘極堆疊MS1和MS2的側面上形成選擇閘極314以及在堆疊SS的側面上形成虛設閘極316。在部分實施例中，選擇閘極314可以稱為字元線。舉例而言，參照圖13和圖14，首先回蝕導電層310，然後，在導電層310上形成多個硬式遮罩320，並且使用硬式遮罩320作為蝕刻遮罩，進行蝕刻製程以圖案化導電層310，進而以形成抹除閘極312、選擇閘極314以及虛設閘極316。於此，在共通源極介電層CSD上方形成抹除閘極312，在選擇閘極介電層300上方形成選擇閘極314和虛設閘極316。選擇閘極介電層300設置在選擇閘極314和半導體基板210之間，且提供電性隔離於其間。在部分實施方式中，虛設閘極316的配置可以改善單元均勻性。
於此，抹除閘極312的頂表面312a、選擇閘極314的頂表面314a和虛設閘極316的頂表面316a被硬式遮罩320覆蓋。硬式遮罩320露出選擇閘極314的側表面314b和虛設閘極316的側表面316b。
參考圖1B和圖15，方法100前進到步驟128，回蝕硬式遮罩262、264和320，進而減小單元區212中的堆疊的高度。在部分實施方式中，在回蝕之前，在圖14的結構上形成可流動材料(即有機材料)。由於可流動材料的良好流動性，未被硬式遮罩262、264和320覆蓋的基板210被較厚的可流動材料覆蓋，進而使未被硬式遮罩262、264和320覆蓋的基板210免於在回蝕製程期間被損壞。此回蝕製程也可移除該可流動材料。
參考圖1B和圖16，方法100前進到步驟130，選擇閘極314(參考圖14)的部分被氧化而形成氧化部分OP1，而選擇閘極314(參見圖14)的剩餘部分維持導電的。選擇閘極314的剩餘部分(參考圖14)在下文中稱為選擇閘極314'。具體地，對選擇閘極314的露出的側表面314b(參考圖14)進行氧化製程(例如濕氧化或熱氧化)，使得至少一個選擇閘極314(參照圖14)鄰近外露的側表面314b的部分轉變為氧化部分OP1。在部分實施方式中，選擇閘極314的圖案化/蝕刻製程導致選擇閘極314的下部區域中的缺陷多於選擇閘極314的上部區域中的缺陷。缺陷差異導致選擇閘極314的上部區域和下部區域之間的氧化速率不同，這導致氧化部分OP1的上部分UP1和下部分LP1之間的輪廓不同。舉例而言，因為選擇閘極314的下部區域具有比選擇閘極314的上部區域更高的氧化速率，下氧化部分LP1比上氧化部分UP1厚。在部分實施方式中，因為上述的氧化差異，氧化部分OP1的內表面可以是彎曲的。氧化部分OP1與選擇閘極314接觸，而使氧化部分OP1和 選擇閘極314形成弧形界面。
類似地，虛設閘極316(參考圖14)鄰近外露的側表面316b的一部分可以被氧化而形成氧化部分OP2，同時虛設閘極316的剩餘部分(參見圖14)維持導電的。虛設閘極316的剩餘部分(參考圖14)在下文中稱為虛設閘極316'。類似於氧化部分OP1的形狀，氧化部分OP2可以具有上部分UP2以及比上部分UP2厚的下部分LP2，並且氧化部分OP2的內表面可以是弧形的。在部分實施方式中，氧化部分OP1和OP2的下部分LP1和LP2的厚度可在大約5埃至大約100埃的範圍內。選擇閘極314'和虛設閘極316'具有比氧化部分OP1和OP2更高的導電率。在選擇閘極314'和虛設閘極316'由多晶矽製成的部分實施方式中，氧化部分OP1和OP2由氧化矽形成。
選擇閘極介電層300和氧化部分OP1設置在選擇閘極314'和半導體基板210之間，且選擇閘極介電層300和氧化部分OP1提供電性隔離於其中。氧化部分OP1和選擇閘極介電層300的材料可以不同。舉例而言，氧化部分OP1可以由氧化矽製成，選擇閘極介電層300可以由氮氧化矽製成。在部分其他實施方式中，氧化部分OP1和選擇閘極介電層300的材料可以是相同的。舉例而言，氧化部分OP1和選擇閘極介電層300可以由氧化矽製成。
參考圖1B和圖17，方法100前進到步驟132，在堆疊SS和閘極堆疊MS1和MS2上形成保護層PL2。在部分實施方式中，舉例而言，保護層PL2由非晶矽、多晶矽、氧化矽、氮化矽、氮氧化矽、其他合適的材料或其組合製成。保護層PL2 可以通過合適的沉積方法形成，例如化學氣相沉積等。在部分實施方式中，在沉積保護層PL2之前，可以進行清潔製程以移除基板上的顆粒。在部分實施方式中，此清潔工序可以薄化或甚至移除氧化部分OP1和OP2的上部分UP1和UP2。舉例而言，氧化部分OP1和OP2可以變薄大約0埃至70埃。
參考圖1B和圖18，方法100前進到步驟134，進行蝕刻製程，以移除周邊區214和過渡區216上的堆疊SS的一部分，堆疊SS的剩餘部分在下文中稱為堆疊SS'。舉例而言，在單元區212和過渡區216的一部分上的保護層PL2上，形成光阻，且光阻層露出過渡區216和周邊區214的另一部分上方的保護層PL2的一部分。然後，進行蝕刻製程以移除保護層PL2的露出部分以及下面的硬式遮罩264、控制閘極254和阻擋層244的部分。在蝕刻製程之後，堆疊SS'保留在過渡區216上方，並且保護層PL2的一部分保留在堆疊SS'上方。在蝕刻製程之後，在基板210上毯覆地形成保護材料(例如非晶矽、多晶矽、氧化矽、氮化矽、氮氧化矽、其他合適的材料或其組合)，並且對保護材料進行回蝕製程，以形成保護層PL2'，其包含保護層PL2的剩餘部分。保護層PL2'可以具有逐漸變細的側面並且覆蓋堆疊SS'和閘極堆疊MS1和MS2以保護堆疊SS'，且保護層PL2'露出過渡區216的部分和所有周邊區214。
參照圖1B和圖19，方法100前進到步驟136，透過合適的蝕刻製程移除周邊區214上的遮罩層ML1(參考圖18)，且因為由於保護層PL2'的保護，堆疊SS'和閘極堆疊MS1和MS2保持實質未變的。舉例而言，進行蝕刻製程，且保護層 PL2'具有比遮罩層ML1更高的蝕刻阻抗，使得遮罩層ML1被移除時，保護層PL2'保持實質未變的。
參考圖1B和圖20，方法100前進到步驟138，形成閘極介電層330、閘極電極層340和硬式遮罩層350。於此，首先進行一個或多個製程(例如，一個或多個微影製程微影和蝕刻製程)以移除隔離特徵IF1和IF2的突出部分，使得在周邊區214和過渡區216的部分中產生平坦表面S1。隨後，在保護層PL2'和平坦表面S1上依次形成閘極介電層330、閘極電極層340和硬式遮罩層350。閘極介電層330可以由合適的高介電材料、其他非導電材料或其組合製成。高介電材料的範例包括但不限於氧化鉿(HfO2)、矽氧化鉿(HfSiO)、氧化鉿鉭(HfTaO)，氧化鉿鈦(HfTiO)、氧化鋯鉿(HfZrO)、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金或其他適用的介電材料。閘極電極層340可以由導電材料製成，例如多晶矽層。硬式遮罩層350可以由氮化矽或其他合適的材料製成。
在部分實施方式中，在將要形成高電壓裝置的區域中，閘極介電層330可以更厚，且在將要形成低電壓裝置的區域中，閘極介電層330可以更薄。因此，閘極介電層300具有厚區域以及比厚區域薄的薄區域。實現此厚度差異的示例方法可以包括共形地形成閘極介電層、遮蔽閘極介電層的第一區域且同時露出閘極介電層的第二區域以及薄化(例如蝕刻)閘極介電層的第二區域。藉此，所得到的第二區域比第一區域薄。
參照圖1B和圖21，方法100前進到步驟140，圖 案化閘極電極層340而形成閘極電極342、344和346，圖案化硬式遮罩層350而形成硬式遮罩352、354和356分別於閘極電極342、344和346上方，且圖案化閘極介電層330而形成閘極介電質332、334和336。舉例而言，此圖案化包含合適的微影製程和蝕刻製程。
藉由此設置，在露出的過渡區216上形成虛設閘極堆疊GS1，並且在周邊區214上形成高電壓閘極堆疊GS2和邏輯閘極堆疊GS3。虛設閘極堆疊GS1具有閘極介電質332、閘極介電質332上方的閘極電極342以及閘極電極342上方的硬式遮罩352。高電壓閘極堆疊GS2具有閘極介電質334、閘極介電質334上方的閘極電極344以及閘極電極344上方的硬式遮罩354。邏輯閘極堆疊GS3具有閘極介電質336、閘極介電質上方的閘極電極346以及閘極電極346上方的硬式遮罩356。
在部分實施方式中，閘極介電層330可以具有厚區域和比厚區域薄的薄區域。如先前關於閘極介電層330的描述所討論的，在閘極介電層330中形成厚和薄區域的示例方法包括合適的沉積、微影和蝕刻技術。在圖案化閘極介電層330之後，閘極介電層330的厚區域保留並作為高電壓閘極堆疊GS2的閘極介電質334，閘極介電層330的薄區域保留作為邏輯閘極堆疊GS3的閘極介電質336。據此，閘極介電質334比閘極介電質336厚。經由該設置，與在相對低電壓下操作的邏輯閘極堆疊GS3相比，閘極介電質334可以承受高電壓閘極堆疊GS2的高電壓操作。
參見圖1B和圖22，密封層382形成在虛設閘極堆疊GS1、高壓閘極堆疊GS2和邏輯閘極堆疊GS3的相對側壁上。舉例而言，介電密封層可以共形地形成在圖21的結構上，進行蝕刻製程(例如各向異性蝕刻製程)以移除介電密封層的水平部分，並且保留介電間隔層的垂直部分以形成密封層382。密封層382可以由氮化矽或其他合適的材料製成。
參考圖1B和圖23，方法100前進到步驟142，其中移除單元區212和過渡區216上的保護層PL2'，而露出閘極堆疊MS1和MS2以及堆疊SS'。於此，進行一個或多個合適的蝕刻製程以移除保護層PL2'。在部分實施方式中，保護層PL2'的一部分可以保留在堆疊SS'的一側。在部分實施方式中，此蝕刻製程還可以使氧化部分OP1和OP2變薄。舉例而言，蝕刻工藝可以使氧化部分OP1和OP2的下部分LP1/LP2變薄，並且移除氧化部分OP1和OP2的上部分UP1和UP2，而露出選擇閘極314'和虛設閘極316'的側壁。
參考圖1B和圖24，方法100前進到步驟144，其中形成間隔物362、364、366、368和369。具體而言，間隔物362形成在選擇閘極314'遠離閘極堆疊MS1和MS2的側壁上。間隔物364形成在虛設閘極316'的遠離堆疊SS'的側壁上。間隔物366形成在閘極堆疊GS1的相對側壁上。間隔物368形成在閘極堆疊GS2的相對側壁上。間隔物369形成在閘極堆疊GS3的相對側壁上。
舉例而言，可以在圖23的結構上共形地形成介電間隔層，並且進行蝕刻製程(例如，各向異性蝕刻製程)以移 除介電間隔層的水平部分，介電間隔層的垂直部分留下而形成間隔物362、364、366、368和369。間隔物362、364、366、368和369可以由氮化矽、氧化矽和/或其他介電材料或其組合製成。
參考圖1B和圖25，方法100前進到步驟146，其中在半導體基板210的單元區212中形成汲極區DR，並且在周邊區214中形成源極/汲極區SD1和SD2。在部分實施方式中，透過對基板210進行離子注入製程來形成汲極區DR和源極/汲極區SD1和SD2。在離子注入製程期間，選擇閘極314'和虛設閘極316'受到間隔物362和364的保護。在部分實施方式中，在汲極區DR和源極/汲極區SD1和SD2上形成可選的矽化物層，其形成方式可使用例如使金屬與汲極區DR和源極/汲極區SD1和SD2反應。
參考圖1C和圖26，方法100前進到步驟148，其中選擇性地進行平坦化製程以移除硬式遮罩262、264、365、354和356。舉例而言，平坦化製程是回蝕製程。在回蝕製程之後，露出抹除閘極312的頂表面312a、控制閘極252和254的頂表面、選擇閘極314'的頂表面314a、虛設閘極316'的頂表面316a和閘極電極342、344和346的頂表面。
參照圖1C和圖27，方法100前進到步驟150，在閘極堆疊MS1、MS2、堆疊SS'、虛設閘極堆疊GS1、高壓閘極堆疊GS2以及邏輯閘極堆疊GS3上，共形地形成蝕刻停止層510。在蝕刻停止層510上方，形成層間介電質(interlayer dielectric；ILD)520。
舉例而言，蝕刻停止層510例如是含氮層或含碳層，例如SiN、SiC或SiCN。層間介電質520可以包含一或多個介電層，其可以通過化學氣相沉積(chemical vapor deposition；CVD)製程、旋塗製程或可以形成任何介電材料的其他合適製程形成。層間介電質520包括例如極低介電常數的介電質(即介電常數κ小於2的介電質)。
參考圖1C和圖28，方法100前進到步驟152，進行平坦化製程和取代閘極(replacement gate；RPG)製程。舉例而言，平坦化製程包括化學機械研磨(chemical mechanical polish；CMP)製程。於此，化學機械研磨製程使層間介電質520的頂表面實質上與閘極堆疊MS1和MS2、堆疊SS'、虛設閘極堆疊GS1、高電壓閘極堆疊GS2和邏輯閘極堆疊GS3的頂表面齊平。在化學機械研磨製程之後，露出選擇閘極314'的頂表面314a、虛設閘極316'的頂表面316a和抹除閘極312的頂表面312a，並且可以露出閘極堆疊MS1和MS2、虛設閘極堆疊GS1、高電壓閘極堆疊GS2和邏輯閘極堆疊GS3的頂表面。
在部分實施方式中，對高電壓閘極堆疊GS2和邏輯閘極堆疊GS3進行取代閘極製程。舉例而言，移除多晶矽閘極電極344和346(參見圖27)，以在間隔物368之間形成閘極溝槽，並且在間隔物369之間形成閘極溝槽。然後，將金屬層填滿閘極溝槽，並進行化學機械研磨製程以移除閘極溝槽外的多餘部分金屬層。經由此步驟，形成閘極金屬372和374。
參考圖1C和圖29，方法100前進到步驟154，對 選擇閘極314'的露出的頂表面314a、抹除閘極312的露出的頂表面312a、虛設閘極316'的露出的頂表面316a進行矽化製程，而在鄰近抹除閘極312、選擇閘極314'和虛設閘極316'的頂表面312a、314a和316a處，形成矽化物部分SP。於此，遮罩層ML2可以形成在閘極堆疊MS1和MS2、堆疊SS'、虛設閘極堆疊GS1、高壓閘極堆疊GS2和邏輯閘極堆疊GS3的頂表面上，以便保護堆疊MS1、MS2、SS'、GS1、GS2和GS3免於矽化。
參考圖1C、圖30A和圖30B，方法100前進到步驟156，形成汲極接觸400和源極/汲極接觸C1和C2。在圖29的結構上，形成層間介電層380和390，然後進行蝕刻製程以形成孔洞，孔洞露出汲極區DR和源極/汲極區SD1和SD2。金屬層可以填充孔洞，並且透過適當的蝕刻或平坦化製程，去除孔洞之外的金屬層的多餘部分，進而形成連接汲極區DR的汲極接觸400以及連接源極/汲極區SD1和SD2的源極/汲極接觸C1和C2。
圖30B是圖30A中的部分B的局部放大圖。形成記憶體單元MC。記憶體單元MC包括通道區CR、源極區CS和兩個汲極區DR、兩個閘極堆疊MS1和MS2、一個抹除閘極312和兩個選擇閘極314'。通道區CR、源極區CS和兩個汲極區DR位於基板210中，通道區CR位於源極區CS和汲極區DR之間。閘極堆疊MS1/MS2和選擇閘極314'設置在通道區CR上方。每個閘極堆疊MS1和MS2可以包括控制閘極252和控制閘極252與半導體基板210之間的電荷捕陷結構CT。電荷捕陷結構CT 包括穿隧層222、浮動閘極232和阻擋層242。記憶體單元MC還包括在選擇閘極314'和半導體基板210之間的介電結構DS，用於提供電性隔離。在部分實施方式中，選擇閘極314'和半導體基板210之間的介電結構DS包括氧化部分OP1和選擇閘極介電層300。
於此，由於氧化部分OP1和選擇閘極314'由相同的特徵(例如圖15的選擇閘極314)形成，所以選擇閘極314'與氧化部分OP1接觸。在部分實施方式中，氧化部分OP1和選擇閘極314'接觸選擇閘極介電層300的相同表面和間隔物362的相同表面。類似地，回到圖30A，由於氧化部分OP2和虛設閘極316'由相同的特徵(例如圖15的虛設閘極316)形成，虛設閘極316'與氧化部分OP2接觸。在部分實施方式中，氧化部分OP2和虛設閘極316'接觸選擇閘極介電層300的相同表面和間隔物364的相同表面。
在部分實施方式中，記憶體單元MC適用於嵌入式快閃記憶體。對於嵌入式快閃記憶體，汲極區DR1和選擇閘極314之間的VBL_SG在約1伏特至約2伏特的範圍內，而會在汲極區DR和選擇閘極314'之間建立強電場。強電場可能引起閘極引發汲極漏電流(gate-induced drain leakage；GIDL)。在本揭露的部分實施方式中，通過氧化部分OP1的配置，選擇閘極314'和汲極區DR之間的介電結構DS變得更厚，使得閘極引發汲極漏電流減小。具體而言，介電結構DS在選擇閘極314'下方具有第一部分DS1和第二部分DS2，其中第一部分DS1位於閘極堆疊MS1/MS2之間，第二部分DS2位於間隔物362與第 一部分DS1之間。第二部分DS2比第一部分DS1厚。更甚者，介電結構DS的第一部分DS1包括選擇閘極介電層300的第一部分。介電結構DS的第二部分DS2包括選擇閘極介電層300的第二部分和位於其上方的氧化部分OP1。在部分實施方式中，氧化部分OP1/OP2有別於俱生氧化物(native oxides)。舉例而言，氧化部分OP1/OP2的頂表面向上彎曲，並且氧化部分OP1/OP2可以具有大於5埃的寬度W1，這被認為可以與俱生氧化物區分開來。舉例而言，寬度W1可在大約5埃至大約100埃的範圍內。
圖31A是根據部分實施例的半導體裝置的剖面圖。圖31B是圖31A中部分B的局部放大圖。圖31A和31B的實施方式類似於圖30A和圖30A的實施方式。圖31A和31B的實施方式與圖30A和圖30A的實施方式之間的差別至少是：氧化部分OP1/OP2的上部分UP1/UP2未被圖17中的清潔製程和/或圖23中的蝕刻製程移除。舉例而言，在合適的條件下(例如較短的持續時間和/或較少的次數)進行清潔/蝕刻製程，以使得上部分UP1/UP2不被移除。如此一來，上部分UP1保留在間隔物362和選擇閘極314'之間，並且上部分UP2保留在間隔物364和虛設閘極316'之間。由於氧化部分OP1/OP2的上部分UP1/UP2的存在，間隔物362/364不會直接接觸選擇閘極314'/虛設閘極316'。本實施方式的其他細節與上述實施方式類似，在此不再贅述。
圖32A是根據部分實施方是的半導體裝置的剖面圖。圖32B是圖32A中部分B的局部放大圖。圖32A和32B的實 施方式類似於圖30A和圖30A的實施方式。圖32A和32B的實施方式與圖30A和圖30A的實施方式之間的差別至少是：以抹除閘極610取代至少一個抹除閘極312(參考圖28)，且以選擇閘極620取代至少一個選擇閘極314’(參考圖28)，其中抹除閘極610具有功函數金屬層612和金屬閘極614，選擇閘極620具有功函數金屬層622和金屬閘極624。在部分實施方式中，以虛設閘極630取代虛設閘極316'(參考圖28)，其中虛設閘極630具有功函數金屬層632和金屬閘極634。於此，氧化部分OP1/OP2和選擇閘極620/虛設閘極630接觸選擇閘極介電層300的相同表面。且，氧化部分OP1/OP2和選擇閘極620/虛設閘極630可以接觸間隔物362/364的相同表面。
於此，圖28中的抹除閘極312、選擇閘極314'和虛設閘極316'被移除，而留下溝槽。此移除步驟可以使用氯作為反應氣體來蝕刻多晶矽(例如圖28中的抹除閘極312、選擇閘極314'和虛設閘極316')。然後，在溝槽上共形地形成功函數金屬層。隨後，在功函數金屬層上形成金屬材料並填充溝槽。可以使用化學機械研磨製程以移除溝槽外部的功函數金屬層和金屬材料的多餘部分，使得功函數金屬層的剩餘部分形成功函數金屬層612、622和632，並且金屬材料的剩餘部分形成金屬閘極614、624和634。
功函數金屬層(例如功函數金屬層612、622和632)可以由p型金屬或n型金屬製成。在部分實施方式中，p型金屬包括氮化鈦(TiN)或氮化鉭(TaN)、氮化鎢(WN)、鈦鋁(TiAl)或其組合。在部分實施方式中，n型金屬包括Ta、 TiAl、TiAlN、氮化鎢(WN)、氮化鈦(TiN)、氮化鉭(TaN)或其組合。功函數金屬層可以通過合適的製程形成，例如化學氣相沉積法。在部分實施方式中，金屬材料可以是任何合適的金屬，金屬合金或其組合。舉例而言，根據各種實施方式，金屬材料(例如金屬閘極614、624和634)包括鋁(Al)、鈦(Ti)、鉭(Ta)、鎢(W)、鈮(Nb)、鉬(Mo)，銅(Cu)。形成金屬材料的方法可包括化學氣相沉積法或物理氣相沉積法。在部分實施方式中，抹除閘極610、選擇閘極620和虛設閘極630不包括功函數金屬層，但是抹除閘極610、選擇閘極620和虛設閘極630由金屬材料形成。本實施方式的其他細節與上述實施方式類似，在此不再贅述。
圖33A是根據部分實施方式的半導體裝置的截面圖。圖33B是圖33A中部分B的局部放大圖。圖33A和33B的實施方式類似於圖32A和32B的實施方式。圖33A和33B的實施方式與圖32A和32B的實施方式之間的差別至少是：氧化部分OP1在間隔物362和選擇閘極620之間具有上部分UP1，並且氧化物分OP2在間隔物364和虛設閘極630之間具有上部分UP2。經由此配置，氧化部分OP1將選擇閘極620與間隔物362分隔開來，並且氧化部分OP2將虛設閘極630與間隔物364分隔開來。間隔物362/364不直接接觸選擇閘極620/虛設閘極630。應注意，在前述的實施方式中，在形成間隔物362、364、366、368和369之前，可以通過適當的蝕刻製程移除氧化部分OP1和OP2的上部分，而未在圖中示出。本實施方式的其他細節與上述實施方式類似，在此不再贅述。
圖34A是根據部分實施方式的半導體裝置的截面圖。圖34B是圖34A中部分B的局部放大圖。圖34A和34B的實施方式類似於圖32A和32B的實施方式。圖34A和34B的實施方式與圖32A和32B的實施方式之間的差別至少是：以閘極堆疊710取代選擇閘極314'(參考圖28)，其中閘極堆疊710具有閘極介電層712和選擇閘極714。在部分實施方式中，以虛設閘極堆疊720取代虛設閘極316'(參考圖28)，其中虛設閘極堆疊720包括閘極介電層722和虛設閘極724。於此，氧化部分OP1/OP2和閘極介電層712/722接觸選擇閘極介電層300的同一表面。此外，氧化部分OP1/OP2和閘極介電層712/722可以接觸間隔物362/364的相同表面。閘極介電層712/722可以由合適的高介電材料、其他非導電材料或其組合製成。高介電材料的實例包括但不限於氧化鉿(HfO2)、氧化鉿矽(HfSiO)、氧化鉿鉿(HfTaO)、氧化鉿鈦(HfTiO)、氧化鋯鉿(HfZrO)、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金或其他適用的介電材料。在部分實施方式中，選擇閘極714和虛設閘極724可以包括如上所述的功函數金屬層和金屬閘極。本實施方式的其他細節與前述實施方式類似，在此不再贅述。
圖35A是根據部分實施方式的半導體裝置的剖面圖。圖35B是圖35A中部分B的局部放大圖。圖35A和35B的實施方式類似於圖34A和34B的實施方式。圖35A和35B的實施方式與圖34A和34B的實施方式之間的差異至少是：氧化部分OP1在間隔物362和閘極介電層712之間具有上部分UP1，並 且氧化部分OP2在間隔物364和閘極介電層722之間具有上部分UP2。經由此配置，氧化部分OP1將閘極介電層712與間隔物362分開，並且氧化部分OP2將閘極介電層722與間隔物364分開。間隔物362/364不直接接觸閘極介電層712/722。本實施方式的其他細節與上述實施方式類似，此處不再贅述。
本揭露適用於嵌入式快閃記憶體的製程，以提供低功耗的微電子製造。基於以上討論，可以看出本揭露提供了一些優點。然而，應該理解，其他實施方式可以提供額外的優點，且在此並非所有優點都被揭露，也並非所有實施方式都需要特定的優點。本案的優點之一是經由熱氧化法在多晶矽選擇閘極的邊緣處提供的氧化矽，構成較厚的閘極介電結構，其導致閘極引發汲極漏電流(GIDL)衰減，從而降低功耗。本案的另一個優點是此較厚的閘極介電結構(包含選擇閘極邊緣處的氧化矽)也減小了閘極一汲極重疊電容，這改善了鰭式場效電晶體裝置的高頻性能。
以上概述多個實施方式之特徵，該技術領域具有通常知識者可較佳地了解本揭露之多個態樣。該技術領域具有通常知識者應了解，可將本揭露作為設計或修飾其他製程或結構的基礎，以實行實施方式中提到的相同的目的以及/或達到相同的好處。該技術領域具有通常知識者也應了解，這些相等的結構並未超出本揭露之精神與範圍，且可以進行各種改變、替換、轉化，在此，本揭露精神與範圍涵蓋這些改變、替換、轉化。

Claims (20)

  1. 一種半導體裝置，包含：一半導體基板，具有一汲極區、一源極區以及位於該汲極區與該源極區之間的一通道區；一控制閘極，位於該半導體基板的該通道區上；一選擇閘極，位於該半導體基板的該通道區上且與該控制閘極分隔開來；一電荷捕陷結構，位於該控制閘極以及該半導體基板之間；以及一介電結構，位於該選擇閘極以及該半導體基板之間，其中該介電結構具有一第一部分以及一第二部分，該第一部分位於該電荷捕陷結構與該第二部分之間，且該第二部分厚於該第一部分。
  2. 如請求項第1項所述之半導體裝置，其中該介電結構的該第二部分包含氧化物。
  3. 如請求項第1項所述之半導體裝置，其中該介電結構的該第二部分包含氧化矽，且該選擇閘極包含多晶矽。
  4. 如請求項第1項所述之半導體裝置，其中該介電結構的該第二部分接觸該選擇閘極。
  5. 如請求項第1項所述之半導體裝置，更包含： 一間隔物，其中該選擇閘極與該介電結構的該第二部分位於該間隔物與該控制閘極之間。
  6. 如請求項第5項所述之半導體裝置，其中該介電結構的該第二部分與該選擇閘極接觸該間隔物的相同表面。
  7. 如請求項第1項所述之半導體裝置，其中該介電結構的該第二部分包含一第一介電層以及位於該第一介電層上的一第二介電層，其中該第二介電層包含氧化矽。
  8. 如請求項第1項所述之半導體裝置，其中該選擇閘極與該介電結構形成一弧形介面。
  9. 如請求項第1項所述之半導體裝置，其中該介電結構的該第一部分與該第二部分包含氧化矽。
  10. 如請求項第1項所述之半導體裝置，更包含：一間隔物，其中該選擇閘極位於該間隔物與該控制閘極之間，且該介電結構的該第二部分將該選擇閘極與該間隔物分隔開來。
  11. 如請求項第1項所述之半導體裝置，更包含： 一閘極間介電層，位於該控制閘極與該選擇閘極之間，其中該介電結構的該第一部分位於該閘極間介電層與該介電結構的該第二部分之間。
  12. 一種半導體裝置，包含：一半導體基板，具有一汲極區、一源極區以及位於該汲極區與該源極區之間的一通道區；一控制閘極，位於該半導體基板的該通道區上；一選擇閘極，位於該半導體基板的該通道區上且與該控制閘極分隔開來；一電荷捕陷結構，位於該控制閘極以及該半導體基板之間；以及一介電結構，位於該選擇閘極以及該半導體基板之間，其中該介電結構與該選擇閘極形成一介面，該介面相對於該半導體基板的一頂表面傾斜。
  13. 如請求項第12項所述之半導體裝置，其中該選擇閘極包含多晶矽，且該介電結構包含氧化矽。
  14. 如請求項第12項所述之半導體裝置，其中該介電結構包含一第一介電層以及位於該第一介電層上的一第二介電層，其中該第二介電層包含氧化物。
  15. 如請求項第12項所述之半導體裝置，其中該介電結構的厚度隨著離該電荷捕陷結構的距離增加而增加。
  16. 如請求項第12項所述之半導體裝置，更包含：一間隔物，其中該選擇閘極位於該間隔物與該控制閘極之間，且該介電結構與該選擇閘極之間的該介面的一頂端接觸該間隔物。
  17. 一種用於製造一半導體裝置的方法，該方法包含：在一半導體基板上形成一閘極堆疊，其中該閘極堆疊包含一電荷捕陷結構以及位於該電荷捕陷結構上的一控制閘極；沿著該閘極堆疊的邊緣，形成一閘極間介電層；沿著該閘極間介電層的邊緣，形成一選擇閘極；以及將該選擇閘極遠離該控制閘極的一部分轉化為一介電部分。
  18. 如請求項第17項所述之方法，其中將該選擇閘極的該部分轉化為該介電部分包含：氧化該選擇閘極的該部分。
  19. 如請求項第17項所述之方法，更包含： 在將該選擇閘極的該部分轉化為該介電部分之前，在該選擇閘極的一頂表面上形成一遮罩。
  20. 如請求項第17項所述之方法，更包含：在將該選擇閘極的該部分轉化為該介電部分之後，沿著該選擇閘極的邊緣，形成一間隔物。
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