CN111211127B - 记忆体元件及其制造方法 - Google Patents
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Abstract
一种记忆体元件及其制造方法。记忆体元件包含基板、晶体管及记忆体单元。基板包含单元区域及逻辑区域。晶体管在逻辑区域之上且包含第一金属栅极堆叠。记忆体单元在单元区域之上且包含抹除栅极。抹除栅极为金属栅极堆叠。
Description
技术领域
本揭露是关于一种记忆体元件及其制造方法。
背景技术
半导体集成电路(IC)行业在过去几十年中已经历了指数式增长。在IC演进过程中，功能密度(亦即，单位元晶片面积的互连元件的数目)实质增大，而几何形状尺寸(亦即，可使用制造制程形成的最小元件(或接线))已减小。在一些IC设计中，随着技术节点缩小而实施的一个进步在于以金属栅电极替代多晶硅栅电极，以便减小特征尺寸的同时提高元件效能。
超级快闪技术使得设计人员能够经由使用分离栅极快闪记忆体单元来产生具有成本效益及高效能的可程序化晶片上系统(system on chip，SOC)解决方案。第三代嵌入式超级快闪记忆体(the third generation embedded super-flash memory，ESF3)的积极扩展使得能够设计具有高记忆体阵列密度的快闪记忆体。
发明内容
根据一些实施例，一种记忆体元件包含基板、晶体管及记忆体单元。基板包含单元区域及逻辑区域。晶体管在逻辑区域之上且包含第一金属栅极堆叠。记忆体单元在单元区域之上且包含抹除栅极。抹除栅极为金属栅极堆叠。
根据一些实施例，一种用于形成记忆体元件的方法包含在基板的单元区域之上形成记忆体单元。记忆体单元包含虚设抹除栅极。在基板的逻辑区域之上形成晶体管。晶体管包含虚设栅极堆叠。移除虚设抹除栅极以在基板之上形成第一开口。移除虚设栅极堆叠以在基板之上形成第二开口。同时在第一开口中形成第一金属栅极堆叠及在第二开口中形成第二金属栅极堆叠。
根据一些实施例，一种用于形成记忆体元件的方法包含在基板之上形成记忆体单元。记忆体单元包含虚设抹除栅极及虚设控制栅极。移除虚设抹除栅极以在基板之上形成第一开口。移除虚设控制栅极以在基板之上形成第二开口。同时在第一开口中形成第一金属栅极堆叠及在第二开口中形成第二金属栅极堆叠。
附图说明
当结合随附诸图阅读时，自以下详细描述最佳地理解本揭露的态样。应注意，根据行业上的标准实务，各种特征未按比例绘制。事实上，为了论述清楚，可任意地增大或减小各种特征的尺寸。
图1至图27A及图28图示根据一些实施例的处于不同阶段的用于制造记忆体元件的方法；
图27B为图27A中的抹除栅极周围的区域的放大图；
图29A及图29B图示根据一些实施例的形成记忆体元件的方法；
图30至图33图示根据一些实施例的处于不同阶段的用于制造记忆体元件的方法；
图34A及图34B图示根据一些实施例的形成记忆体元件的方法；
图35图示根据一些实施例的记忆体元件；
图36A及图36B图示根据一些实施例的形成记忆体元件的方法；
图37图示根据一些实施例的记忆体元件；
图38A及图38B图示根据一些实施例的形成记忆体元件的方法；
图39图示根据一些实施例的记忆体元件；
图40A及图40B图示根据一些实施例的形成记忆体元件的方法；
图41图示根据一些实施例的记忆体元件；
图42A及图42B图示根据一些实施例的形成记忆体元件的方法；
图43图示根据一些实施例的记忆体元件；
图44A及图44B图示根据一些实施例的形成记忆体元件的方法；
图45图示根据一些实施例的记忆体元件；
图46A及图46B图示根据一些实施例的形成记忆体元件的方法。
【符号说明】
10c...栅极堆叠
10ln...栅极堆叠
10lp...栅极堆叠
20c...栅极堆叠
30c...栅极堆叠
30ln...栅极堆叠
30lp...栅极堆叠
108...沟槽
110...基板
112...单元区域
114...逻辑区域
120...栅极介电层
130...浮动栅极层
130c...浮动栅极
130n...第一虚设栅极
130p...第一虚设栅极
140...衬垫层
150...遮罩层
160...隔离特征
170...栅极介电层
180...控制栅极层
180c...控制栅极
180n...第二虚设栅极
180p...第二虚设栅极
190...硬遮罩层
190c...硬遮罩
190n...硬遮罩
190p...硬遮罩
205...源极/漏极区域
210...第一间隔物结构/控制栅极侧壁间隔物
220...第二间隔物结构/浮动栅极侧壁间隔物
230...源极区域
230'...漏极区域
235...共同源极介电层
235b...底部部分
235s...侧壁部分
240...栅极介电层
250...导电层
252...抹除栅极
254...选择栅极
256...虚设结构
260...硬遮罩层
260'...硬遮罩
270...第三间隔物结构/主侧壁间隔物
280...蚀刻终止层
290...层间介电质
302...第一开口
304...第二开口
306...第三开口
308...第四开口
309...第五开口
310...高k介电层
312...部分
320...阻障层
322...部分
330...P型功函数金属层
332...P型功函数金属层
334...P型功函数金属层
336...P型功函数金属层
339...P型功函数金属层
339b...底表面
340...N型功函数金属层
342...N型功函数金属层
342b...底表面
344...N型功函数金属层
344b...底表面
346...N型功函数金属层
346b...底表面
348...N型功函数金属层
348b...底表面
350...层间介电质
360...蚀刻终止层
370层间介电质
380蚀刻终止层
390...接触件
CG...控制栅极堆叠/控制栅极
EG...抹除栅极堆叠/抹除栅极
M1...方法
M2...方法
M3...方法
M4...方法
M5...方法
M6...方法
M7...方法
M8...方法
NG...N型栅极堆叠/N型栅极
PG...P型栅极堆叠/P型栅极
R1...抗蚀剂
R2...遮罩层
R3...遮罩层
R4...遮罩层
R5...遮罩层
R6...遮罩层
R7...遮罩层
R7'...遮罩层
S12...方块
S14...方块
S16...方块
S18...方块
S20...方块
S22...方块
S24...方块
S26...方块
S28...方块
S30...方块
S32...方块
S34...方块
S36...方块
S42...方块
S44...方块
S46...方块
S52...方块
S54...方块
S56...方块
S62...方块
S64...方块
S66...方块
S72...方块
S74...方块
S76...方块
S82...方块
S84...方块
S86...方块
S92...方块
S94...方块
S96...方块
S102...方块
S104...方块
S106...方块
SG...选择栅极堆叠
具体实施方式
以下揭示内容提供用于实施所提供标的的不同特征的许多不同实施例或实例。以下描述部件及布置的特定实例以简化本揭露。当然，这些仅为实例，且并不意欲为限制性的。举例而言，在如下描述中第一特征在第二特征之上或在第二特征上形成可包含其中第一特征与第二特征形成为直接接触的实施例，且亦可包含其中额外特征可在第一特征与第二特征之间形成而使得第一特征与第二特征可不直接接触的实施例。另外，本揭露可在各种实例中重复元件符号及/或字母。此重复是出于简化及清楚的目的，且其自身并不表示所论述的各种实施例及/或配置之间的关系。
另外，为了描述简单起见，可在本文中使用诸如“在……之下”、“下方”、“下部”、“上方”、“上部”及其类似术语的空间相对术语，以描述诸图中所图示的一个元素或特征与另一(其他)元素或特征的关系。除了诸图中所描绘的定向以外，这些空间相对术语意欲涵盖元件在使用中或操作中的不同定向。装置可以其他方式定向(旋转90度或以其他定向)，且可同样相应地解释本文中所使用的空间相对描述词。
如本文中所使用，“大约”、“约”、“大致”或“实质上”应实质上意谓在给定值或范围的百分之二十内，或百分之十内，或百分之五内。本文中所给出的数值为近似的，意谓若无明确陈述，则可推断出术语“大约”、“约”、“大致”或“实质上”。
快闪记忆体可形成在块体硅基板上，且使用各种偏压条件来读取及写入数据值。举例而言，ESF3单元(或所谓的“第三代超级快闪”单元)包含一对对称的分离栅极记忆体单元，其中每一者包含一对源极/漏极区域，连同布置于其间的通道区域。在ESF3架构中，分离栅极记忆体单元中的每一者的源极/漏极区域中的一者为与其相邻单元共用的共同源极/漏极区域，而另一源极/漏极区域为此单元唯一的个别源极/漏极。在每一分离栅极单元内，在单元的通道区域之上布置浮动栅极，且在浮动栅极之上布置控制栅极。在浮动栅极及控制栅极的一个侧上(例如，在ESF3单元的个别源极/漏极区域与浮动栅极及/或控制栅极的侧壁之间)布置选择栅极。至少一个单元用以在其浮动栅极上储存可变电荷位准，其中此电荷位准对应于储存于此单元中的数据状态，并以非挥发性方式储存，以使得储存的电荷/数据在断电时仍存在。
通过改变储存在浮动栅极上的电荷的量，可对应地改变记忆体单元元件的阈值电压Vth。举例而言，为了对单元执行程序操作(例如，写入逻辑“0”，程序为0，Vt为高)，以相对于跨通道区域施加的电压及/或相对于施加至选择栅极的电压高的(例如，至少高出一个数量级)电压将控制栅极偏压。高的偏压电压促成载流子自通道区域朝向控制栅极的Fowler-Nordheim穿隧。因为载流子朝向控制栅极穿隧，所以载流子被困在浮动栅极中，并变更单元的Vth。相反，为了对单元执行抹除操作(例如，写入逻辑“1”，抹除为1，Vt为低)，以相对于跨通道区域施加的电压及/或相对于施加至控制栅极的电压高的(例如，至少高出一个数量级)电压将抹除栅极偏压。高偏压电压促成载流子自浮动栅极朝向抹除栅极的Fowler-Nordheim穿隧，借此自浮动栅极移除载流子，且以可预测方式再次改变单元的Vth。随后，在读取操作期间，将电压施加至选择栅极，以诱导通道区域的部分导通。将电压施加至选择栅极将载流子吸引至通道区域的与选择栅极相邻的部分。在施加选择栅极电压的同时，将大于Vth但小于Vth+ΔVth的电压施加至控制栅极(其中ΔVth为由于困在浮动栅极上的电荷引起的Vth的变化)。若记忆体单元元件接通(亦即，允许电荷流动)，则将其视为含有第一数据状态(例如，读取逻辑“1”)。若记忆体单元元件不接通，则将其视为含有第二数据状态(例如，读取逻辑“0”)。
本揭露的一些实施例是关于包含金属抹除栅极的嵌入式快闪记忆体元件。尽管以下关于分离栅极快闪记忆体图示了一些实施，但将了解，此概念并不限于分离栅极快闪记忆体单元，而是亦可应用于其他类型的快闪记忆体单元。
图1至图27A及图28图示根据一些实施例的处于不同阶段的用于制造记忆体元件的方法。参考图1。提供基板110。在一些实施例中，基板110可为半导体基板，诸如，块体半导体基板、锗基板、化合物半导体基板或其他适当基板。基板110可包含上覆块体半导体的磊晶层、上覆块体硅的硅锗层、上覆块体硅锗的硅层、绝缘层上半导体(semiconductor-on-insulator，SOI)结构，或其类似者。基板110包含单元区域112及逻辑区域114。逻辑区域114位于单元区域112的至少一个边缘处。举例而言，逻辑区域114环绕单元区域112。
接着在基板110之上形成栅极介电层120。在一些实施例中，栅极介电层120可包含(例如)介电材料，诸如，二氧化硅(SiO2)、氮化硅(Si3N4)、氧氮化硅(SiON)、高k材料、其他非导电材料、其组合，或其类似者。可使用热氧化、化学气相沉积、物理气相沉积、原子层沉积、臭氧氧化、其他适当制程、其组合或其类似者来形成栅极介电层120。
在栅极介电层120之上形成浮动栅极层130。浮动栅极层130可包含多晶硅，此多晶硅是经由(例如)低压化学气相沉积方法、化学气相沉积方法及采用适当硅源材料的物理气相沉积溅射方法形成。视需要，可将浮动栅极层130离子布植成所需导电类型。应了解其他栅电极材料，诸如，金属、金属合金、单晶硅或其组合。
在浮动栅极层130之上形成衬垫层140，且在衬垫层140之上形成遮罩层150。衬垫层140可由介电材料形成，诸如，氧化物层。遮罩层150可由介电材料形成，诸如，氮化硅(SiN)或其他适当材料。在一些实施例中，遮罩层150的厚度为数百埃，诸如，约10埃至约100埃，且衬垫层140的厚度为约30埃至约300埃，且本揭露此方面并不受限。
参考图2。图案化图1的结构以形成多个沟槽108。通过以下步骤来形成沟槽108：在图1的遮罩层150之上形成遮罩，此遮罩覆盖遮罩层150的一些部分而同时留下遮罩层150的其他部分被暴露；以及执行干式蚀刻以移除遮罩层150的已暴露部分及下面的对应层(亦即，衬垫层140、浮动栅极层130、栅极介电层120及基板110)。
参考图3。分别在沟槽108中形成多个隔离特征。更详细而言，介电材料覆盖图2的结构。在一些实施例中，介电材料包含氧化物及/或其他介电材料。视情况，可预先形成内衬氧化物(未示出)。在一些实施例中，内衬氧化物可为热氧化物。在一些其他实施例中，可使用原位蒸汽产生(in-situ steam generation，ISSG)来形成内衬氧化物。在又一些其他实施例中，可使用选择性区域化学气相沉积(selective area chemical vapor deposition，SACVD)或其他常用化学气相沉积方法形成内衬氧化物。内衬氧化物的形成减小了电场，且因而提高了所得半导体元件的效能。接着执行化学机械研磨(chemical mechanicalpolish，CMP)，以使介电材料的顶表面与浮动栅极层130的顶表面齐平，以在沟槽108中形成多个隔离特征160。
参考图4。在图3的结构之上形成另一栅极介电层170。在一些实施例中，栅极介电层170及栅极介电层120可具有相同或不同的材料。亦即，栅极介电层170可包含(例如)介电材料，诸如，二氧化硅(SiO2)、氮化硅(Si3N4)、氧氮化硅(SiON)、高k材料、其他非导电材料、其组合，或其类似者。可使用化学气相沉积(化学气相沉积)、物理气相沉积(物理气相沉积)、原子层沉积(ALD)、臭氧氧化、其他适当制程或其组合来形成栅极介电层170。
参考图5。图案化栅极介电层170。具体而言，移除栅极介电层170的在逻辑区域114之上的一部分。在一些实施例中，在栅极介电层170上形成抗蚀剂(诸如，光阻剂)R1。接着图案化抗蚀剂R1，以暴露栅极介电层170的在逻辑区域114之上的部分。接着使用抗蚀剂R1作为遮罩来图案化栅极介电层170，以使得移除栅极介电层170的在逻辑区域114之上的部分，且暴露浮动栅极层130的在逻辑区域114之上的一部分。
参考图6。移除图5中的抗蚀剂R1，且可通过(例如)溶剂剥离或电浆灰化来执行移除方法。接着，在栅极介电层170之上以及浮动栅极层130的在逻辑区域114之上的部分之上保形地形成控制栅极层180。控制栅极层180可包含多晶硅，此多晶硅是经由(例如)低压化学气相沉积方法、化学气相沉积方法及采用适当硅源材料的物理气相沉积溅射方法形成。视需要，可将控制栅极层180离子布植成所需导电类型。
在控制栅极层180之上保形地形成硬遮罩层190。硬遮罩层190可包含单层或多层。在一些实施例中，硬遮罩层190包含SiN/SiO2/SiN堆叠层或其他适当材料。在一些实施例中，可使用化学气相沉积、物理气相沉积、原子层沉积、臭氧氧化、其他适当制程或其组合来形成硬遮罩层190。
参考图7。图案化硬遮罩层190、控制栅极层180以及浮动栅极层130的在图6的逻辑区域114之上的部分，以形成在基板110的单元区域112之上的多个栅极堆叠10c以及在基板110的逻辑区域114之上的栅极堆叠10ln、10lp。在两个相邻隔离特征160之间形成两个相邻栅极堆叠10c。具体而言，栅极堆叠10c中的至少一者包含控制栅极180c及硬遮罩190c。在栅极介电层170之上形成控制栅极180c。举例而言，可图案化图6的控制栅极层180以形成控制栅极180c。在控制栅极180c之上形成硬遮罩190c。举例而言，可图案化图6的硬遮罩层190以形成硬遮罩190c。栅极堆叠10ln包含第一虚设栅极130n、第二虚设栅极180n及硬遮罩190n。在栅极介电层120之上形成第一虚设栅极130n。举例而言，可图案化图6的逻辑区域114之上的浮动栅极层130以形成第一虚设栅极130n。在第一虚设栅极130n之上形成第二虚设栅极180n。举例而言，可图案化图6的控制栅极层180以形成第二虚设栅极180n。在第二虚设栅极180n之上形成硬遮罩190n。举例而言，可图案化图6的硬遮罩层190以形成硬遮罩190n。栅极堆叠10lp包含第一虚设栅极130p、第二虚设栅极180p及硬遮罩190p。在栅极介电层120之上形成第一虚设栅极130p。举例而言，可图案化图6的逻辑区域114之上的浮动栅极层130以形成第一虚设栅极130p。在第一虚设栅极130p之上形成第二虚设栅极180p。举例而言，可图案化图6的控制栅极层180以形成第二虚设栅极180p。在第二虚设栅极180p之上形成硬遮罩190p。举例而言，可图案化图6的硬遮罩层190以形成硬遮罩190p。应注意，因为预先移除了栅极介电层170的在基板110的逻辑区域114之上的部分，所以在此制程中，图案化浮动栅极层130的在逻辑区域114之上的部分，而不图案化浮动栅极层130的在单元区域112之上的另一部分。
参考图8。在栅极堆叠10c、栅极堆叠10ln及10lp的侧壁上形成第一间隔物结构210。在一些实施例中，第一间隔物结构210包含内部氧化硅层、中间氮化硅层，及外部氧化硅层。在一些实施例中，可在图7的结构之上保形地形成介电膜，且执行(若干)蚀刻制程以移除介电膜的水准部分从而形成第一间隔物结构210。在一些实施例中，可将在单元区域112之上的第一间隔物结构210称作控制栅极(control gate，CG)侧壁间隔物210。
参考图9。使用栅极堆叠10c作为遮罩图案化图8中的在单元区域112之上的栅极介电层170及浮动栅极层130。具体而言，形成遮罩层(诸如，底部抗反射涂层(bottom anti-reflective coating，BARC))R2以覆盖图8的结构。接着图案化遮罩层R2以暴露单元区域112之上的结构。接着使用栅极堆叠10c(参见图8)作为遮罩来图案化栅极介电层170及浮动栅极层130，以使得将栅极介电层170图案化为栅极介电层170c，将浮动栅极层130图案化为浮动栅极130c，并暴露栅极介电层120的在单元区域112之上的部分。在图案化制程之后，控制栅极180c、硬遮罩190c、第一间隔物结构210、栅极介电层170c及浮动栅极130c形成栅极堆叠20c。
参考图10。移除图9中的遮罩层R2，且可通过(例如)干式蚀刻执行移除方法。接着，在栅极堆叠20c、栅极堆叠10ln及10lp的侧壁上形成第二间隔物结构220。在一些实施例中，第二间隔物结构220为高温氧化物层或其他适当介电层。在一些实施例中，可在图9的结构之上(在移除遮罩层R2之后)保形地形成介电膜，且执行蚀刻制程以移除介电膜的水准部分从而形成第二间隔物结构220。在一些实施例中，在单元区域112之上的第二间隔物结构220可称作浮动栅极(floating gate，FG)侧壁间隔物220。
参考图11。移除相邻两个栅极堆叠20c之间的第二间隔物结构220。举例而言，形成遮罩层(诸如，底部抗反射涂层)R3以覆盖图10的结构。接着图案化遮罩层R3以暴露栅极堆叠20c之间的空间。接着移除已暴露的第二间隔物结构220。接着，移除栅极介电层120的被遮罩层R3暴露的一部分，以暴露基板110。
参考图12。接着移除图11中的遮罩层R3，且可通过(例如)干式蚀刻执行移除方法。在两个相邻栅极堆叠20c之间形成源极区域230。举例而言，在移除第二间隔物结构220之后，将离子布植至这些区域中以形成源极区域230。在源极区域230之上形成共同源极(common source，CS)介电层235。共同源极介电层235可为介电隔离结构，且可通过将基板110氧化、其他适当制程、其组合或其类似者而形成。
参考图13。移除栅极介电层120的在单元区域112之上的多个部分。举例而言，形成遮罩层(诸如，底部抗反射涂层)R4以覆盖图12的结构。接着图案化遮罩层R4以暴露区域A。接着移除栅极介电层120的已暴露部分。在此制程中，亦移除隔离特征160的顶部部分，以使得隔离特征160的顶部表面处于接近栅极介电层120的顶表面的水准。
参考图14。在基板110的已暴露部分上形成栅极介电层240。栅极介电层240可为热氧化或其他适当的材料。接着移除图13中的遮罩层R4，且可通过(例如)干式蚀刻执行移除方法。接着，在栅极堆叠20c、10ln及10lp的相对侧上形成导电层250。举例而言，在基板110之上沉积毯覆导电层，并图案化或回蚀此毯覆导电层以形成导电层250。在一些实施例中，导电层250可包含多晶硅，此多晶硅是经由(例如)低压化学气相沉积方法、化学气相沉积方法及采用适当硅源材料的物理气相沉积溅射方法形成。视需要，可将导电层250离子布植成所需导电类型。
参考图15。接着，在导电层250之上形成硬遮罩层260。亦即，在图14的结构之上保形地沉积硬遮罩层260。在一些实施例中，硬遮罩层260由介电层(例如，SiN或其他适当材料)制成。
参考图16。回蚀硬遮罩层260，直至硬遮罩层260的顶表面与栅极堆叠20c、10ln及10lp的顶表面实质上齐平为止。接着，在硬遮罩层260及导电层250上执行图案化制程，以形成多个抹除栅极252、选择栅极(或字线)254，及虚设结构256。抹除栅极252形成在两个栅极堆叠20c之间，栅极堆叠20c安置在抹除栅极252与选择栅极254之间，且虚设结构256形成在栅极堆叠10ln及10lp的侧面上。经图案化的硬遮罩260'分别形成在抹除栅极252、选择栅极254及虚设结构256上。
参考图17。移除图16的虚设结构256以及形成于其上的硬遮罩260'。举例而言，形成另一遮罩层(诸如，底部抗反射涂层)R5以覆盖图16的结构。接着图案化遮罩层R5以暴露虚设结构256及对应硬遮罩260'。接着移除已暴露的虚设结构256及硬遮罩260'。
参考图18。移除栅极堆叠10ln及10lp的侧壁上的第一间隔物结构210及第二间隔物结构220(参见图17)。另外，移除栅极介电层120的被栅极堆叠10ln及10lp暴露的部分以及栅极介电层240的被选择栅极254暴露的部分。又，在此制程中部分地移除隔离特征160。
参考图19。在选择栅极254及栅极堆叠10ln及10lp的侧壁上形成第三间隔物结构270。在一些实施例中，第三间隔物结构270可包含介电材料，诸如，二氧化硅(SiO2)、氮化硅(Si3N4)、氧氮化硅(SiON)、其组合，或其类似者。在一些实施例中，可在图18的结构之上保形地形成介电膜，且执行蚀刻制程以移除介电膜的水准部分从而形成第三间隔物结构270。在一些实施例中，可将第三间隔物结构270称作主侧壁间隔物270。随后，漏极区域230'形成在基板110的单元区域112中并与栅极堆叠20c相邻，且源极/漏极区域205形成在基板的逻辑区域114中并与栅极堆叠10ln及10lp相邻。举例而言，在形成第三间隔物结构270之后，将离子布植至基板110中以形成漏极区域230'及源极/漏极区域205。
参考图20。移除硬遮罩190c、190n、190p及260'，又，亦移除第一间隔物结构210、第二间隔物结构220及第三间隔物结构270的顶部部分以及共同源极介电层235的顶部部分。举例而言，在图19的结构上执行回蚀制程，以移除硬遮罩190c、190n、190p及260'以及第一间隔物结构210、第二间隔物结构220及第三间隔物结构270的顶部部分，及共同源极介电层235的顶部部分。在移除制程之后，在基板110之上形成栅极堆叠30c、30ln及30lp。具体而言，栅极堆叠30c包含栅极介电层120及170、浮动栅极130c、控制栅极180c，以及第一间隔物结构210及第二间隔物结构220；栅极堆叠301n包含栅极介电层120、第一虚设栅极130n、第二虚设栅极180n及第三间隔物结构270；栅极堆叠301p包含栅极介电层120、第一虚设栅极130p、第二虚设栅极180p及第三间隔物结构270。
参考图21。在图20的结构之上保形地形成蚀刻终止层(contact etching stoplayer，CESL)280，且在蚀刻终止层280之上形成层间介电质(interlayer dielectric，ILD)290。接着，执行化学机械研磨制程，以使层间介电质290的顶表面与栅极堆叠30c、30ln及30lp的顶表面齐平。在一些实施例中，蚀刻终止层280为(若干)应力层。在一些实施例中，蚀刻终止层280具有拉应力，且由Si3N4形成。在一些其他实施例中，蚀刻终止层280包含诸如氧氮化物的材料。在又一些其他实施例中，蚀刻终止层280可具有包含多个层的复合结构，诸如，上覆氧化硅层的氮化硅层。可使用电浆增强化学气相沉积形成蚀刻终止层280，然而，亦可使用其他适当的方法，诸如，低压化学气相沉积、原子层沉积及其类似者。可通过化学气相沉积、高密度电浆化学气相沉积、旋涂、溅射或其他适当方法形成层间介电质290。在一些实施例中，层间介电质290包含氧化硅。在一些其他实施例中，层间介电质290可包含氧氮化硅、氮化硅、低k材料，或其类似者。
参考图22。采用替代栅极(replacement gate，RPG)制程方案。在替代栅极制程方案中，形成虚设多晶硅栅极(在此情形下为控制栅极180c、抹除栅极252、选择栅极254及栅极堆叠30ln、30lp)，且稍后在执行高热预算制程之后以金属栅极堆叠替代此虚设多晶硅栅极。在一些实施例中，移除控制栅极180c(虚设控制栅极，参见图21)以形成第一开口302，移除抹除栅极252(虚设抹除栅极，参见图21)以形成第二开口304，移除选择栅极254(虚设选择栅极，参见图21)以形成第三开口306，移除栅极堆叠30ln(虚设栅极，参见图21)以形成第四开口308，且移除栅极堆叠30lp(虚设栅极，参见图21)以形成第五开口309。可通过干式蚀刻、湿式蚀刻或干式与湿式蚀刻的组合来移除控制栅极180c、抹除栅极252、选择栅极254及栅极堆叠30ln、30lp。举例而言，湿式蚀刻制程可包含暴露于含氢氧化物的溶液(例如，氢氧化铵)、去离子水及/或其他适当的蚀刻剂溶液。
参考图23。分别移除在第四开口308及第五开口309中的栅极介电层120。举例而言，形成另一遮罩层(诸如，底部抗反射涂层)R6以覆盖图21的结构。接着图案化遮罩层R6以暴露第四开口308及第五开口309。接着分别移除在第四开口308及第五开口309中的栅极介电层120。
参考图24。移除图23中的遮罩层R6，且可通过(例如)干式蚀刻执行移除方法。接着，分别在第四开口308及第五开口309中形成层间介电质350。在一些实施例中，层间介电质350为热氧化层，使得其形成在基板110上而不形成在第三间隔物结构270上。接着，在第一至第五开口302、304、306、308及309中且在层间介电质290之上保形地形成高介电常数(高k)的介电层310。在一些实施例中，高k介电层310可具有比SiO2的介电常数(k)高的介电常数，亦即，k>3.9。高k介电层310可包含掺杂的HfO2、锆钛酸铅(PZT)、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO),、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3或其他适当材料。通过适当技术来沉积高k介电层310，诸如，热ALD、PEALD、化学气相沉积、物理气相沉积、热氧化、其组合，或其他适当的技术。在一些实施例中，使用HfCl4、TDMA-Hf或TEMA-HF作为前驱物并使用O3、H2O或O2作为氧化剂来形成高k介电层310。
在高k介电层310之上保形地形成阻障层320。阻障层320可包含金属及其氮化物(例如，TiN、TaN、W2N、TiSiN、TaSiN)或其他材料(诸如，Pt、Au、W)，或其组合。可通过物理气相沉积、化学气相沉积、金属有机化学气相沉积(MOCVD)及ALD沉积阻障层320。
在阻障层320上形成P型功函数金属层330且其填充第一至第五开口302、304、306、308及309。在一些实施例中，P型功函数金属层330可包含单层或多层。在各种实施例中，P型功函数金属层330可包含大于约4.8eV的功函数。P型功函数金属层330可包含Ti、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Co、Al或任何适当材料。可通过原子层沉积、物理气相沉积、化学气相沉积或其他适当制程形成P型功函数金属层330。
参考图25。移除P型功函数金属层330的在第一至第四开口302、304、306及308中的多个部分。举例而言，可在P型功函数金属层330上执行平坦化制程(诸如，CMP制程)，直至P型功函数金属层330的顶表面与阻障层320的顶表面齐平为止。接着，形成另一遮罩层(诸如，底部抗反射涂层)R7以覆盖经平坦化的结构。接着图案化遮罩层R7以暴露第一至第四开口302、304、306及308。接着移除P型功函数金属层330的在第一至第四开口302、304、306及308中的多个部分，且将P型功函数金属层330的在第五开口309中的部分称作P型功函数金属层339。
参考图26。移除图25中的遮罩层R7，且可通过(例如)干式蚀刻执行移除方法。接着，在阻障层320及P型功函数金属层339上形成N型功函数金属层340，且其填充第一至第四开口302、304、306及308。N型功函数金属层340可包含具有小于约4.33eV的功函数的各种金属。在一些实施例中，N型功函数金属层340可包含Ta。或者，N型金属的一些其他实例可包含(但不限于)Zn、Ti、Nb、Al、Ag、Mn、Zr、Hf及La。可通过各种沉积技术形成N型功函数金属层340，诸如，物理气相沉积、化学气相沉积、原子层沉积、镀敷或其他适当的技术。
参考图27A及图27B，其中图27B为图27A中抹除栅极堆叠EG周围的区域的放大图。可在N型功函数金属层340上执行另一平坦化制程(诸如，化学机械研磨制程)，直至N型功函数金属层340的顶表面与层间介电质290的顶表面齐平为止。在此制程中，亦移除高k介电层310、阻障层320及P型功函数金属层339的多个部分，以使得高k介电层310的顶表面、阻障层320的顶表面及P型功函数金属层339的顶表面与N型功函数金属层340的顶表面及层间介电质290的顶表面齐平。将N型功函数金属层340的在第一开口302中的剩余部分称作N型功函数金属层342，将N型功函数金属层340的在第二开口304中的剩余部分称作N型功函数金属层344，将N型功函数金属层340的在第三开口306中的剩余部分称作N型功函数金属层346，且将N型功函数金属层340的在第四开口308中的剩余部分称作N型功函数金属层348。
在图27A中，在第一开口302中的高k介电层310、阻障层320及N型功函数金属层342形成控制栅极堆叠CG，在第二开口304中的高k介电层310、阻障层320及N型功函数金属层344形成抹除栅极堆叠EG，在第三开口306中的高k介电层310、阻障层320及N型功函数金属层346形成选择栅极堆叠SG，在第四开口308中的高k介电层310、阻障层320及N型功函数金属层348形成选择N型栅极堆叠NG，且在第五开口309中的高k介电层310、阻障层320及P型功函数金属层339形成选择P型栅极堆叠PG。亦即，控制栅极堆叠CG、抹除栅极堆叠EG、选择栅极堆叠SG、N型栅极堆叠NG及P型栅极堆叠PG全部为金属栅极堆叠。
在图27B中，抹除栅极堆叠EG与共同源极介电层235接触。共同源极介电层235包含侧壁部分235s及底部部分235b。侧壁部分235s分别与第一间隔物结构210接触，且底部部分235b与源极区域230接触。抹除栅极堆叠EG的高k介电层310与共同源极介电层235的侧壁部分235s及底部部分235b接触。高k介电层310的与共同源极介电层235的底部部分接触的部分312弯曲(向上弯曲)，且阻障层320的与高k介电层310的部分312接触的一部分322亦弯曲(向上弯曲)。N型功函数金属层344具有弯曲的底表面344b。相反，在图27A中，N型功函数金属层342具有平直的底表面342b，N型功函数金属层346具有平直的底表面346b，N型功函数金属层348具有平直的底表面348b，且P型功函数金属层339具有平直的底表面339b。
两个控制栅极CG、一个抹除栅极SG、两个选择栅极SG、一个源极区域230及两个漏极区域230'形成记忆体单元M，此记忆体单元M形成在基板110的单元区域112之上。另外，N型栅极堆叠NG及与N型栅极堆叠NG相邻的两个源极/漏极区域205形成N型元件ND(例如，N型晶体管)，且P型栅极堆叠PG及与P型栅极堆叠PG相邻的两个源极/漏极区域205形成P型元件PD(例如，P型晶体管)。N型元件ND及P型元件PD形成在基板110的逻辑区域114之上。
应注意，尽管在此实施例中，在N型栅极(例如，在此情形下为控制栅极CG、抹除栅极EG、选择栅极SG及N型栅极堆叠NG)之前形成P型栅极(例如，在此情形下为P型栅极堆叠PG)，但在其他实施例中可在(若干)P型栅极之前形成(若干)N型栅极。
根据一些实施例，因为记忆体单元的抹除栅极为金属栅极堆叠，所以自抹除栅极至浮动栅极的电容耦合增大。如此，可通过使用抹除栅极及控制栅极处的电位来增大记忆体单元的程序化速度。亦即，记忆体单元的读取及写入操作更快。举例而言，程序化速度可减小约一个数量级(例如，自约100ms至约20ms)。此外，因为记忆体单元的控制栅极可为金属栅极堆叠，所以自控制栅极至浮动栅极的电容耦合亦增大，使得控制栅极耦合速率得以提高。另外，可通过替代逻辑区域中的晶体管的栅极来执行抹除栅极(以及控制栅极及/或选择栅极)的替代，因而制造时间不会增加。CMP制程亦使控制栅极、抹除栅极、选择栅极、N型栅极堆叠及P型栅极堆叠的高度对齐，以使得减小以下制程当中的制造复杂性。又，因为高k介电层是在替代制程(其称作高k最后制程)中形成，所以改善热预算问题，且可提高记忆体元件的电效能。
参考图27A及图28。在图27A的结构上形成蚀刻终止层360。在一些实施例中，当形成介层孔及/或接触件时，蚀刻终止层提供了用以终止蚀刻制程的机构。蚀刻终止层360由具有与相邻层(例如，下伏的层间介电质290)不同的蚀刻选择性的介电材料形成。在一些实施例中，蚀刻终止层360可由通过化学气相沉积或PE化学气相沉积技术沉积的SiNx、SiCN、SiO2、CN、AlOxNy、其组合或其类似者形成。在蚀刻终止层360上形成另一层间介电质370。因为层间介电质370的形成类似于上述层间介电质290的形成，所以省略其描述。在层间介电质370上形成另一蚀刻终止层380。因为蚀刻终止层380的形成类似于上述蚀刻终止层360的形成，所以省略其描述。
接着，在层间介电质370及蚀刻终止层360及380中形成多个接触件390。举例而言，预先在层间介电质370及蚀刻终止层360及380中形成多个接开口。接着，导电材料填充这些开口，且执行平坦化制程以移除过量的导电材料。如此，分别在开口中形成接触件390。接触件390分别连接至漏极区域230'、选择栅极SG、控制栅极CG、抹除栅极EG、N型栅极NG、P型栅极PG，及源极/漏极区域205。应注意，图28中的接触件390的配置/位置作为示例，且不应限制本揭露。
图29A及图29B图示根据一些实施例的形成记忆体元件的方法M1。尽管将方法M1图示及/或描述为一连串的动作或事件，但应了解，此方法并不限于所图示的排序或动作。因此，在一些实施例中，可以不同于所图示次序的次序执行及/或可同时地执行动作。另外，在一些实施例中，可将所图示动作或事件细分成多个动作或事件，可以分开的时间或与其他动作或次动作同时地执行此多个动作或事件。在一些实施例中，可省去一些图示动作或事件，且可包含其他未图示的动作或事件。
在方块S12处，在基板之上形成栅极介电层及浮动栅极层。图1图示对应于方块S12中的动作的一些实施例的横截面图。在方块S14处，在基板、栅极介电层及浮动栅极层中形成多个隔离特征。图2及图3图示对应于方块S14中的动作的一些实施例的横截面图。在方块S16中，在基板的单元区域之上形成多个栅极堆叠，且在基板的逻辑区域之上形成多个虚设栅极。图4至图7图示对应于方块S16中的动作的一些实施例的横截面图。在方块S18处，在栅极堆叠及虚设栅极的侧壁上形成多个栅极间隔物。图8至图10图示对应于方块S18中的动作的一些实施例的横截面图。在方块S20处，在两个相邻栅极堆叠之间形成源极区域。图11至图12图示对应于方块S20中的动作的一些实施例的横截面图。在方块S22处，在基板的单元区域之上形成抹除栅极及选择栅极。图13至图20图示对应于方块S22中的动作的一些实施例的横截面图。在方块S24处，在基板之上形成蚀刻终止层及层间介电质。图21图示对应于方块S24中的动作的一些实施例的横截面图。在方块S26处，移除控制栅极、抹除栅极、选择栅极及栅极堆叠，以分别在层间介电质中形成第一开口、第二开口、第三开口、第四开口及第五开口。图22图示对应于方块S26中的动作的一些实施例的横截面图。在方块S28处，在第一至第五开口中形成高k介电层、阻障层及P型功函数金属层。图24图示对应于方块S28中的动作的一些实施例的横截面图。在方块S30处，移除第一至第四开口中的P型功函数金属层。图25图示对应于方块S30中的动作的一些实施例的横截面图。在方块S32处，形成第一至第四开口中的N型功函数金属层。图26图示对应于方块S32中的动作的一些实施例的横截面图。在方块S34处，移除N型功函数金属层的在第一至第四开口外部的部分。图27A图示对应于方块S34中的动作的一些实施例的横截面图。在方块S36处，在金属栅极堆叠之上形成接触件。图28图示对应于方块S36中的动作的一些实施例的横截面图。
图30至图33图示根据一些实施例的处于不同阶段的用于制造记忆体元件的方法。预先执行图1至图24的制造制程。因为相关制造细节类似于图1至图24，且因此后文中将不再重复此方面的描述。参考图30。移除P型功函数金属层330的在第四开口308中的部分。举例而言，可在P型功函数金属层330上执行平坦化制程(诸如，化学机械研磨制程)，直至P型功函数金属层330的顶表面与阻障层320的顶表面齐平为止。接着，形成另一遮罩层(诸如，底部抗反射涂层)R7'以覆盖经平坦化的结构。接着图案化遮罩层R7'以暴露第四开口308。接着移除P型功函数金属层330的在第四开口308中的部分。将P型功函数金属层330的在第一开口302中的部分称作P型功函数金属层332，将P型功函数金属层330的在第二开口304中的部分称作P型功函数金属层334，将P型功函数金属层330的在第三开口306中的部分称作P型功函数金属层336，且将P型功函数金属层330的在第五开口309中的部分称作P型功函数金属层339。
参考图31。移除图30中的遮罩层R7'，且可通过(例如)干式蚀刻执行移除方法。接着，在阻障层320及P型功函数金属层332、334、336及339上形成N型功函数金属层340，且其填充开口308。
参考图32。可在N型功函数金属层340上执行另一平坦化制程(诸如，CMP制程)，直至N型功函数金属层340的顶表面与层间介电质290的顶表面齐平为止。在此制程中，亦移除高k介电层310、阻障层320及P型功函数金属层339的多个部分，以使得高k介电层310的顶表面、阻障层320的顶表面及P型功函数金属层339的顶表面与N型功函数金属层340的顶表面及层间介电质290的顶表面齐平。将N型功函数金属层340的在第四开口308中的剩余部分称作N型功函数金属层348。
在图32中，在第一开口302中的高k介电层310、阻障层320及P型功函数金属层332形成控制栅极堆叠CG，在第二开口304中的高k介电层310、阻障层320及P型功函数金属层334形成抹除栅极堆叠EG，在第三开口306中的高k介电层310、阻障层320及P型功函数金属层336形成选择栅极堆叠SG，在第四开口308中的高k介电层310、阻障层320及N型功函数金属层348形成N型栅极堆叠NG，且在第五开口309中的高k介电层310、阻障层320及N型功函数金属层339形成选择P型栅极堆叠PG。
两个控制栅极CG、一个抹除栅极SG、两个选择栅极SG、一个源极区域230及两个漏极区域230'形成记忆体单元M，此记忆体单元M形成在基板110的单元区域112之上。另外，N型栅极堆叠NG及与N型栅极堆叠NG相邻的两个源极/漏极区域205形成N型元件ND(例如，N型晶体管)，且P型栅极堆叠PG及与P型栅极堆叠PG相邻的两个源极/漏极区域205形成P型元件PD(例如，P型晶体管)。N型元件ND及P型元件PD形成在基板110的逻辑区域114之上。
应注意，尽管在此实施例中，在N型栅极(例如，在此情形下为控制栅极CG、抹除栅极EG、选择栅极SG及N型栅极堆叠NG)之前形成P型栅极(例如，在此情形下为P型栅极堆叠PG)，但在其他实施例中可在(若干)P型栅极之前形成(若干)N型栅极。
参考图32及图33。在图32的结构上形成蚀刻终止层360、层间介电质370及另一蚀刻终止层380。接着，在层间介电质370及蚀刻终止层360及380中形成多个接触件390。应注意，图33中的接触件390的配置/位置作为实例，且不应限制本揭露。
图34A及图34B图示根据一些实施例的形成记忆体元件的方法M2。尽管将方法M2图示及/或描述为一连串的动作或事件，但应了解，此方法并不限于所图示的排序或动作。因此，在一些实施例中，可以不同于所图示次序的次序执行及/或可同时地执行动作。另外，在一些实施例中，可将所图示动作或事件细分成多个动作或事件，可以分开的时间或与其他动作或次动作同时地执行此多个动作或事件。在一些实施例中，可省去一些图示动作或事件，且可包含其他未图示的动作或事件。
因为方块S12至S28中的制程与图29A及图29B的方法M1中的制程相同，所以本文中不重复其详细描述。在方块S42处，移除第四开口中的P型功函数金属层。图30图示对应于方块S42中的动作的一些实施例的横截面图。在方块S44处，在第四开口中形成N型功函数金属层。图31图示对应于方块S44中的动作的一些实施例的横截面图。在方块S46处，移除N型功函数金属层的在第四开口外部的一部分。图32图示对应于方块S46中的动作的一些实施例的横截面图。在方块S36处，在栅极堆叠之上形成接触件。图33图示对应于方块S36中的动作的一些实施例的横截面图。
图35图示根据一些实施例的记忆体元件。在图35中，在第一开口302中的高k介电层310、阻障层320及N型功函数金属层342形成控制栅极堆叠CG；在第二开口304中的高k介电层310、阻障层320及P型功函数金属层334形成抹除栅极堆叠EG；在第三开口306中的高k介电层310、阻障层320及N型功函数金属层346形成选择栅极堆叠SG。图35中的IC的其他相关结构及制程细节类似于图28中的IC或与图28中的IC相同，且因此，后文中将不再重复此方面的描述。
图36A及图36B图示根据一些实施例的形成记忆体元件的方法M3。尽管将方法M3图示及/或描述为一连串的动作或事件，但应了解，此方法并不限于所图示的排序或动作。因此，在一些实施例中，可以不同于所图示次序的次序执行及/或可同时地执行动作。另外，在一些实施例中，可将所图示动作或事件细分成多个动作或事件，可以分开的时间或与其他动作或次动作同时地执行此多个动作或事件。在一些实施例中，可省去一些图示动作或事件，且可包含其他未图示的动作或事件。
因为方块S12至S28中的制程与图29A及图29B的方法M1中的制程相同，所以本文中不重复其详细描述。在方块S52处，移除第一、第三及第四开口中的P型功函数金属层。在方块S54处，在第一、第三及第四开口中形成N型功函数金属层。在方块S56处，移除N型功函数金属层的在第一、第三及第四开口外部的一部分。在方块S36处，在栅极堆叠之上形成接触件。图35图示对应于方块S36中的动作的一些实施例的横截面图。
在图37中，在第一开口302中的高k介电层310、阻障层320及P型功函数金属层332形成控制栅极堆叠CG；在第二开口304中的高k介电层310、阻障层320及N型功函数金属层344形成抹除栅极堆叠EG；在第三开口306中的高k介电层310、阻障层320及N型功函数金属层346形成选择栅极堆叠SG。图37中的IC的其他相关结构及制程细节类似于图28中的IC或与图28中的IC相同，且因此，后文中将不再重复此方面的描述。
图38A及图38B图示根据一些实施例的形成记忆体元件的方法M4。尽管将方法M4图示及/或描述为一连串的动作或事件，但应了解，此方法并不限于所图示的排序或动作。因此，在一些实施例中，可以不同于所图示次序的次序执行及/或可同时地执行动作。另外，在一些实施例中，可将所图示动作或事件细分成多个动作或事件，可以分开的时间或与其他动作或次动作同时地执行此多个动作或事件。在一些实施例中，可省去一些图示动作或事件，且可包含其他未图示的动作或事件。
因为方块S12至S28中的制程与图29A及图29B的方法M1中的制程相同，所以本文中不重复其详细描述。在方块S62处，移除第二、第三及第四开口中的P型功函数金属层。在方块S64处，在第二、第三及第四开口中形成N型功函数金属层。在方块S66处，移除N型功函数金属层的在第二、第三及第四开口外部的部分。在方块S36处，在栅极堆叠之上形成接触件。图37图示对应于方块S36中的动作的一些实施例的横截面图。
在图39中，在第一开口302中的高k介电层310、阻障层320及N型功函数金属层342形成控制栅极堆叠CG；在第二开口304中的高k介电层310、阻障层320及N型功函数金属层344形成抹除栅极堆叠EG；在第三开口306中的高k介电层310、阻障层320及P型功函数金属层336形成选择栅极堆叠SG。图39中的IC的其他相关结构及制程细节类似于图28中的IC或与图28中的IC相同，且因此，后文中将不再重复此方面的描述。
图40A及图40B图示根据一些实施例的形成记忆体元件的方法M5。尽管将方法M5图示及/或描述为一连串的动作或事件，但应了解，此方法并不限于所图示的排序或动作。因此，在一些实施例中，可以不同于所图示次序的次序执行及/或可同时地执行动作。另外，在一些实施例中，可将所图示动作或事件细分成多个动作或事件，可以分开的时间或与其他动作或次动作同时地执行此多个动作或事件。在一些实施例中，可省去一些图示动作或事件，且可包含其他未图示的动作或事件。
因为方块S12至S28中的制程与图29A及图29B的方法M1中的制程相同，所以本文中不重复其详细描述。在方块S72处，移除第一、第二及第四开口中的P型功函数金属层。在方块S74处，在第一、第二及第四开口中形成N型功函数金属层。在方块S76处，移除N型功函数金属层的在第一、第二及第四开口外部的一部分。在方块S36处，在栅极堆叠之上形成接触件。图39图示对应于方块S36中的动作的一些实施例的横截面图。
在图41中，在第一开口302中的高k介电层310、阻障层320及P型功函数金属层332形成控制栅极堆叠CG；在第二开口304中的高k介电层310、阻障层320及N型功函数金属层344形成抹除栅极堆叠EG；在第三开口306中的高k介电层310、阻障层320及P型功函数金属层336形成选择栅极堆叠SG。图41中的IC的其他相关结构及制程细节类似于图28中的IC或与图28中的IC相同，且因此，后文中将不再重复此方面的描述。
图42A及图42B图示根据一些实施例的形成记忆体元件的方法M6。尽管将方法M6图示及/或描述为一连串的动作或事件，但应了解，此方法并不限于所图示的排序或动作。因此，在一些实施例中，可以不同于所图示次序的次序执行及/或可同时地执行动作。另外，在一些实施例中，可将所图示动作或事件细分成多个动作或事件，可以分开的时间或与其他动作或次动作同时地执行此多个动作或事件。在一些实施例中，可省去一些图示动作或事件，且可包含其他未图示的动作或事件。
因为方块S12至S28中的制程与图29A及图29B的方法M1中的制程相同，所以本文中不重复其详细描述。在方块S82处，移除第二及第四开口中的P型功函数金属层。在方块S84处，在第二及第四开口中形成N型功函数金属层。在方块S86处，移除N型功函数金属层的在第二及第四开口外部的部分。在方块S36处，在栅极堆叠之上形成接触件。图41图示对应于方块S36中的动作的一些实施例的横截面图。
在图43中，在第一开口302中的高k介电层310、阻障层320及N型功函数金属层342形成控制栅极堆叠CG；在开口第二304中的高k介电层310、阻障层320及P型功函数金属层334形成抹除栅极堆叠EG；在第三开口306中的高k介电层310、阻障层320及P型功函数金属层336形成选择栅极堆叠SG。图43中的IC的其他相关结构及制程细节类似于图28中的IC或与图28中的IC相同，且因此，后文中将不再重复此方面的描述。
图44A及图44B图示根据一些实施例的形成记忆体元件的方法M7。尽管将方法M7图示及/或描述为一连串的动作或事件，但应了解，此方法并不限于所图示的排序或动作。因此，在一些实施例中，可以不同于所图示次序的次序执行及/或可同时地执行动作。另外，在一些实施例中，可将所图示动作或事件细分成多个动作或事件，可以分开的时间或与其他动作或次动作同时地执行此多个动作或事件。在一些实施例中，可省略一些图示动作或事件，且可包含其他未图示的动作或事件。
因为方块S12至S28中的制程与图29A及图29B的方法M1中的制程相同，所以本文中不重复其详细描述。在方块S92处，移除第一及第四开口中的P型功函数金属层。在方块S94处，在第一及第四开口中形成N型功函数金属层。在方块S96处，移除N型功函数金属层的在第一及第四开口外部的部分。在方块S36处，在栅极堆叠之上形成接触件。图43图示对应于方块S36中的动作的一些实施例的横截面图。
在图45中，在第一开口302中的高k介电层310、阻障层320及P型功函数金属层332形成控制栅极堆叠CG；在第二开口304中的高k介电层310、阻障层320及P型功函数金属层334形成抹除栅极堆叠EG；在第三开口306中的高k介电层310、阻障层320及P型功函数金属层346形成选择栅极堆叠SG。图45中的IC的其他相关结构及制程细节类似于图28中的IC或与图28中的IC相同，且因此，后文中将不再重复此方面的描述。
图46A及图46B图示根据一些实施例的形成记忆体元件的方法M8。尽管将方法M8图示及/或描述为一连串的动作或事件，但应了解，此方法并不限于所图示的排序或动作。因此，在一些实施例中，可以不同于所图示次序的次序执行及/或可同时地执行动作。另外，在一些实施例中，可将所图示动作或事件细分成多个动作或事件，可以分开的时间或与其他动作或次动作同时地执行此多个动作或事件。在一些实施例中，可省去一些图示动作或事件，且可包含其他未图示的动作或事件。
因为方块S12至S28中的制程与图29A及图29B的方法M1中的制程相同，所以本文中不重复其详细描述。在方块S102处，移除第三及第四开口中的P型功函数金属层。在方块S104处，在第三及第四开口中形成N型功函数金属层。在方块S106处，移除N型功函数金属层的在第三及第四开口外部的一部分。在方块S36处，在栅极堆叠之上形成接触件。图45图示对应于方块S36中的动作的一些实施例的横截面图。
根据一些实施例，因为记忆体单元的抹除栅极为金属栅极堆叠，所以自抹除栅极至浮动栅极的电容耦合增大。如此，可通过使用抹除栅极及控制栅极处的电位来增大记忆体单元的程序化速度。亦即，记忆体单元的读取及写入操作更快。举例而言，程序化速度可减小约一个数量级(例如，自约100ms至约20ms)。此外，因为记忆体单元的控制栅极可为金属栅极堆叠，所以自控制栅极至浮动栅极的电容耦合亦增大，使得提高控制栅极耦合速率。另外，可通过替代逻辑区域中的晶体管的栅极来执行抹除栅极(以及控制栅极及/或选择栅极)的替代，因而不增加制造时间。CMP制程亦使控制栅极、抹除栅极、选择栅极、N型栅极堆叠及P型栅极堆叠的高度对准，以使得减小以下制程当中的制造复杂性。又，因为高k介电层是在替代制程(其称作高k最后制程)中形成，所以改善热预算问题，且可提高记忆体元件的电效能。
根据一些实施例，一种记忆体元件包含基板、晶体管及记忆体单元。基板包含单元区域及逻辑区域。晶体管在逻辑区域之上且包含第一金属栅极堆叠。记忆体单元在单元区域之上且包含抹除栅极。抹除栅极为金属栅极堆叠。于一些实施例中，抹除栅极的金属栅极堆叠包含高k介电层、设置在高k介电层上的阻障层，以及设置在阻障层之上功函数层。于一些实施例中，记忆体单元还包含在抹除栅极下方的共同源极介电层，共同源极介电层包含侧壁部分及底部部分，且抹除栅极的高k介电层与共同源极介电层的侧壁部分及底部部分接触。于一些实施例中，高k介电层的与共同源极介电层的底部部分接触的一部分弯曲。于一些实施例中，阻障层的与高k介电层的部分接触的一部分弯曲。于一些实施例中，抹除栅极的功函数层具有弯曲的底表面。于一些实施例中，晶体管的第一金属栅极堆叠具有功函数层，且第一金属栅极堆叠的功函数层具有一平直的底表面。于一些实施例中，记忆体单元还包含控制栅极及选择栅极，控制栅极在选择栅极与抹除栅极之间，且控制栅极为金属栅极堆叠。于一些实施例中，记忆体单元还包含控制栅极及选择栅极，控制栅极在选择栅极与抹除栅极之间，且选择栅极为金属栅极堆叠。于一些实施例中，抹除栅极的金属栅极堆叠为N型。于一些实施例中，抹除栅极的金属栅极堆叠为P型。于一些实施例中，晶体管的第一金属栅极堆叠的功函数层与金属栅极堆叠的功函数层相同。
根据一些实施例，一种用于形成记忆体元件的方法包含在基板的单元区域之上形成记忆体单元。记忆体单元包含虚设抹除栅极。在基板的逻辑区域之上形成晶体管。晶体管包含虚设栅极堆叠。移除虚设抹除栅极以在基板之上形成第一开口。移除虚设栅极堆叠以在基板之上形成第二开口。同时在第一开口中形成第一金属栅极堆叠及在第二开口中形成第二金属栅极堆叠。于一些实施例中，同时形成在第一开口中的第一金属栅极堆叠及在第二开口中的第二金属栅极堆叠包含：在第一开口及第二开口中沉积高k介电层；在高k介电层之上沉积阻障层；在阻障层之上沉积功函数层；以及移除高k介电层、阻障层及功函数层的在第一开口及第二开口外部的过量部分以形成第一金属栅极堆叠及第二金属栅极堆叠。于一些实施例中，记忆体单元还包含虚设控制栅极，且方法还包含移除虚设控制栅极以在基板之上形成第三开口，以及在第三开口中形成第三金属栅极堆叠。于一些实施例中，记忆体单元还包含虚设选择栅极，且该方法还包含移除虚设选择栅极以在基板之上形成第三开口，以及在第三开口中形成第三金属栅极堆叠。
根据一些实施例，一种用于形成记忆体元件的方法包含在基板之上形成记忆体单元。记忆体单元包含虚设抹除栅极及虚设控制栅极。移除虚设抹除栅极以在基板之上形成第一开口。移除虚设控制栅极以在基板之上形成第二开口。同时在第一开口中形成第一金属栅极堆叠及在第二开口中形成第二金属栅极堆叠。于一些实施例中，同时形成在第一开口中的第一金属栅极堆叠及在第二开口中的第二金属栅极堆叠包含在第一开口及第二开口中沉积高k介电层；在高k介电层之上沉积阻障层；在阻障层之上沉积功函数层；以及移除高k介电层、阻障层及功函数层的在第一开口及第二开口外部的过量部分以形成第一金属栅极堆叠及第二金属栅极堆叠。于一些实施例中，方法还包含在基板的逻辑区域之上形成晶体管，其中晶体管包含虚设栅极堆叠；移除虚设栅极堆叠以在基板之上形成第三开口；以及在第三开口中形成第三金属栅极堆叠。于一些实施例中，第三金属栅极堆叠及第一金属栅极堆叠具有不同的功函数。
前文概述了若干实施例的特征，使得熟悉此项技术者可较佳理解本揭露的态样。熟悉此项技术者应了解，他们可容易地使用本揭露作为设计或修改用于实现相同目的及/或达成本文中所介绍的实施例的相同优势的其它制程及结构的基础。熟悉此项技术者亦应认识到，这些等效构造不脱离本揭露的精神及范畴，且他们可在不脱离本揭露的精神及范畴的情况下在本文进行各种改变、代替及替换。
Claims (20)
1.一种记忆体元件，其特征在于，包含：
一基板，该基板包含一单元区域及一逻辑区域；
一晶体管，该晶体管在该逻辑区域之上且包含一第一金属栅极堆叠；以及
一记忆体单元，该记忆体单元在该单元区域之上且包含：
一抹除栅极，该抹除栅极为一金属栅极堆叠；
一选择栅极；
一控制栅极，在该选择栅极与该抹除栅极之间；
一控制栅极侧壁间隔物；
一共同源极介电层，在该抹除栅极下方；以及
一源极区域，其中该共同源极介电层形成在该源极区域之上，且该共同源极介电层包含一侧壁部分及一底部部分，其中该侧壁部分与该控制栅极侧壁间隔物接触，且该底部部分与该源极区域接触。
2.根据权利要求1所述的记忆体元件，其特征在于，该抹除栅极的该金属栅极堆叠包含：
一高k介电层；
一阻障层，该阻障层在该高k介电层之上；以及
一功函数层，该功函数层在该阻障层之上。
3.根据权利要求2所述的记忆体元件，其特征在于，该抹除栅极的该高k介电层与该共同源极介电层的该侧壁部分及该底部部分接触。
4.根据权利要求3所述的记忆体元件，其特征在于，该高k介电层的与该共同源极介电层的该底部部分接触的一部分弯曲。
5.根据权利要求4所述的记忆体元件，其特征在于，该阻障层的与该高k介电层的该部分接触的一部分弯曲。
6.根据权利要求2所述的记忆体元件，其特征在于，该抹除栅极的该功函数层具有一弯曲的底表面。
7.根据权利要求6所述的记忆体元件，其特征在于，该晶体管的该第一金属栅极堆叠具有一功函数层，且该第一金属栅极堆叠的该功函数层具有一平直的底表面。
8.根据权利要求1所述的记忆体元件，其特征在于，该控制栅极为一金属栅极堆叠。
9.根据权利要求1所述的记忆体元件，其特征在于，该选择栅极为一金属栅极堆叠。
10.根据权利要求1所述的记忆体元件，其特征在于，该抹除栅极的该金属栅极堆叠为N型。
11.根据权利要求1所述的记忆体元件，其特征在于，该抹除栅极的该金属栅极堆叠为P型。
12.根据权利要求1所述的记忆体元件，其特征在于，该晶体管的该第一金属栅极堆叠的一功函数层与该金属栅极堆叠的一功函数层相同。
13.一种用于形成记忆体元件的方法，其特征在于，包含：
在一基板的一单元区域之上形成一记忆体单元，其中该记忆体单元包含一虚设抹除栅极；
在该基板的一逻辑区域之上形成一晶体管，其中该晶体管包含一虚设栅极堆叠；
移除该虚设抹除栅极以在该基板之上形成一第一开口；
移除该虚设栅极堆叠以在该基板之上形成一第二开口；在该第一开口及该第二开口中沉积一第一功函数金属层；
移除在该第一开口中的该第一功函数金属层；以及
在移除在该第一开口中的该第一功函数金属层之后，在该第一开口中沉积一第二功函数金属层。
14.根据权利要求13所述的方法，其特征在于，还包含：
在该第一开口及该第二开口中沉积一高k介电层；以及
在该第一开口及该第二开口中沉积该第一功函数金属层之前，在该高k介电层之上沉积一阻障层。
15.根据权利要求13所述的方法，其特征在于，该记忆体单元还包含一虚设控制栅极，且方法还包含移除该虚设控制栅极以在该基板之上形成一第三开口，以及在该第三开口中形成一金属栅极堆叠。
16.根据权利要求13所述的方法，其特征在于，该记忆体单元还包含一虚设选择栅极，且该方法还包含移除该虚设选择栅极以在该基板之上形成一第三开口，以及在该第三开口中形成一金属栅极堆叠。
17.一种用于形成记忆体元件的方法，其特征在于，包含：
在一基板之上形成一记忆体单元，其中该记忆体单元包含一虚设抹除栅极及一虚设控制栅极；
移除该虚设抹除栅极以在该基板之上形成一第一开口；
移除该虚设控制栅极以在该基板之上形成一第二开口；
在该第一开口及该第二开口中沉积一阻障层；
在该第一开口中沉积一第一功函数金属层且该第一功函数金属层在该阻障层上；以及
在该第二开口中沉积一第二功函数金属层且该第二功函数金属层在该阻障层上。
18.根据权利要求17所述的方法，其特征在于，还包含：
在该第一开口及该第二开口中沉积该阻障层之前，在该第一开口及该第二开口中沉积一高k介电层。
19.根据权利要求17所述的方法，其特征在于，还包含：
在该基板的一逻辑区域之上形成一晶体管，其中该晶体管包含一虚设栅极堆叠；
移除该虚设栅极堆叠以在该基板之上形成一第三开口；以及
在该第三开口中形成一第一金属栅极堆叠。
20.根据权利要求19所述的方法，其特征在于，该第一金属栅极堆叠包含一第三功函数金属层，其中该第三功函数金属层为N型功函数金属层及该第一功函数金属层为P型功函数金属层。
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