TWI765194B - 記憶體元件及其製造方法 - Google Patents

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TWI765194B
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吳偉成
張健宏
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台灣積體電路製造股份有限公司
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Abstract

一種記憶體元件包含基板、電晶體及記憶體單元。基板包含單元區域及邏輯區域。電晶體在邏輯區域之上且包含第一金屬閘極堆疊。記憶體單元在單元區域之上且包含抹除閘極。抹除閘極為金屬閘極堆疊。

Description

記憶體元件及其製造方法
本揭露是關於一種記憶體元件及其製造方法。
半導體積體電路(IC)行業在過去幾十年中已經歷了指數式增長。在IC演進過程中，功能密度(亦即，單位元晶片面積之互連元件的數目)實質增大，而幾何形狀尺寸(亦即，可使用製造製程形成之最小元件(或接線))已減小。在一些IC設計中，隨著技術節點縮小而實施之一個進步在於以金屬閘電極替代多晶矽閘電極，以便減小特徵尺寸的同時提高元件效能。
超級快閃技術使得設計人員能夠經由使用分離閘極快閃記憶體單元來產生具有成本效益及高效能之可程式化晶片上系統(system on chip，SOC)解決方案。第三代嵌入式超級快閃記憶體(the third generation embedded super-flash memory，ESF3)的積極擴展使得能夠設計具有高記憶體陣列密度之快閃記憶體。
根據一些實施例，一種記憶體元件包含基板、電晶體及記憶體單元。基板包含單元區域及邏輯區域。電晶體在邏輯區域之上且包含第一金屬閘極堆疊。記憶體單元在單元區域之上且包含抹除閘極。抹除閘極為金屬閘極堆疊。
根據一些實施例，一種用於形成記憶體元件之方法包含在基板之單元區域之上形成記憶體單元。記憶體單元包含虛設抹除閘極。在基板之邏輯區域之上形成電晶體。電晶體包含虛設閘極堆疊。移除虛設抹除閘極以在基板之上形成第一開口。移除虛設閘極堆疊以在基板之上形成第二開口。同時在第一開口中形成第一金屬閘極堆疊及在第二開口中形成第二金屬閘極堆疊。
根據一些實施例，一種用於形成記憶體元件之方法包含在基板之上形成記憶體單元。記憶體單元包含虛設抹除閘極及虛設控制閘極。移除虛設抹除閘極以在基板之上形成第一開口。移除虛設控制閘極以在基板之上形成第二開口。同時在第一開口中形成第一金屬閘極堆疊及在第二開口中形成第二金屬閘極堆疊。
10c:閘極堆疊
101n:閘極堆疊
101p:閘極堆疊
20c:閘極堆疊
30c:閘極堆疊
301n:閘極堆疊
301p:閘極堆疊
108:溝槽
110:基板
112:單元區域
114:邏輯區域
120:閘極介電層
130:浮動閘極層
130c:浮動閘極
130n:第一虛設閘極
130p:第一虛設閘極
140:襯墊層
150:遮罩層
160:隔離特徵
170:閘極介電層
180:控制閘極層
180c:控制閘極
180n:第二虛設閘極
180p:第二虛設閘極
190:硬遮罩層
190c:硬遮罩
190n:硬遮罩
190p:硬遮罩
205:源極/汲極區域
210:第一間隔物結構/控制閘極側壁間隔物
220:第二間隔物結構/浮動閘極側壁間隔物
230:源極區域
230':汲極區域
235:共同源極介電層
235b:底部部分
235s:側壁部分
240:閘極介電層
250:導電層
252:抹除閘極
254:選擇閘極
256:虛設結構
260:硬遮罩層
260':硬遮罩
270:第三間隔物結構/主側壁間隔物
280:蝕刻終止層
290:層間介電質
302:第一開口
304:第二開口
306:第三開口
308:第四開口
309:第五開口
310:高k介電層
312:部分
320:阻障層
322:部分
330:P型功函數金屬層
332:P型功函數金屬層
334:P型功函數金屬層
336:P型功函數金屬層
339:P型功函數金屬層
339b:底表面
340:N型功函數金屬層
342:N型功函數金屬層
342b:底表面
344:N型功函數金屬層
344b:底表面
346:N型功函數金屬層
346b:底表面
348:N型功函數金屬層
348b:底表面
350:層間介電質
360:蝕刻終止層
370:層間介電質
380:蝕刻終止層
390:接觸件
CG:控制閘極堆疊/控制閘極
EG:抹除閘極堆疊/抹除閘極
M1:方法
M2:方法
M3:方法
M4:方法
M5:方法
M6:方法
M7:方法
M8:方法
NG:N型閘極堆疊/N型閘極
PG:P型閘極堆疊/P型閘極
R1:抗蝕劑
R2:遮罩層
R3:遮罩層
R4:遮罩層
R5:遮罩層
R6:遮罩層
R7:遮罩層
R7':遮罩層
S12:方塊
S14:方塊
S16:方塊
S18:方塊
S20:方塊
S22:方塊
S24:方塊
S26:方塊
S28:方塊
S30:方塊
S32:方塊
S34:方塊
S36:方塊
S42:方塊
S44:方塊
S46:方塊
S52:方塊
S54:方塊
S56:方塊
S62:方塊
S64:方塊
S66:方塊
S72:方塊
S74:方塊
S76:方塊
S82:方塊
S84:方塊
S86:方塊
S92:方塊
S94:方塊
S96:方塊
S102:方塊
S104:方塊
S106:方塊
SG:選擇閘極堆疊
當結合隨附諸圖閱讀時，自以下詳細描述最佳地理解本揭露之態樣。應注意，根據行業上之標準實務，各種特徵未按比例繪製。事實上，為了論述清楚，可任意地增大或減小各種特徵之尺寸。
第1圖至第27A圖及第28圖圖示根據一些實施例之處於不同階段的用於製造記憶體元件之方法。
第27B圖為第27A圖中之抹除閘極周圍之區域的放大圖。
第29A圖及第29B圖圖示根據一些實施例之形成記憶體元件的方法。
第30圖至第33圖圖示根據一些實施例之處於不同階段的用於製造記憶體元件之方法。
第34A圖及第34B圖圖示根據一些實施例之形成記憶體元件的方法。
第35圖圖示根據一些實施例之記憶體元件。
第36A圖及第36B圖圖示根據一些實施例之形成記憶體元件的方法。
第37圖圖示根據一些實施例之記憶體元件。
第38A圖及第38B圖圖示根據一些實施例之形成記憶體元件的方法。
第39圖圖示根據一些實施例之記憶體元件。
第40A圖及第40B圖圖示根據一些實施例之形成記憶體元件的方法。
第41圖圖示根據一些實施例之記憶體元件。
第42A圖及第42B圖圖示根據一些實施例之形成記憶體元件的方法。
第43圖圖示根據一些實施例之記憶體元件。
第44A圖及第44B圖圖示根據一些實施例之形成記憶體元件的方法。
第45圖圖示根據一些實施例之記憶體元件。
第46A圖及第46B圖圖示根據一些實施例之形成記憶體元件的方法。
以下揭示內容提供用於實施所提供標的之不同特徵的許多不同實施例或實例。以下描述部件及佈置之特定實例以簡化本揭露。當然，此些僅為實例，且並不意欲為限制性的。舉例而言，在如下描述中第一特徵在第二特徵之上或在第二特徵上形成可包含其中第一特徵與第二特徵形成為直接接觸之實施例，且亦可包含其中額外特徵可在第一特徵與第二特徵之間形成而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複是出於簡化及清楚之目的，且其自身並不表示所論述之各種實施例及/或配置之間的關係。
另外，為了描述簡單起見，可在本文中使用諸如「在……之下」、「下方」、「下部」、「上方」、「上部」及其類似術語之空間相對術語，以描述諸圖中所圖示之一個元素或特徵與另一(其他)元素或特徵的關係。除了諸圖中所描繪之定向以外，此些空間相對術語意欲涵蓋元件在使用中或操作中之不同定向。裝置可以其他方式定向(旋轉90度或以其他定向)，且可同樣相應地解釋本文中所使用之空間相對描述詞。
如本文中所使用，「大約」、「約」、「大致」或「實質上」應實質上意謂在給定值或範圍的百分之二十內，或百分之十內，或百分之五內。本文中所給出之數值為近似的，意謂若無明確陳述，則可推斷出術語「大約」、「約」、「大致」或「實質上」。
快閃記憶體可形成在塊體矽基板上，且使用各種偏壓條件來讀取及寫入資料值。舉例而言，ESF3單元(或所謂的「第三代超級快閃」單元)包含一對對稱之分離閘極記憶體單元，其中每一者包含一對源極/汲極區域，連同佈置於其間的通道區域。在ESF3架構中，分離閘極記憶體單元中之每一者的源極/汲極區域中之一者為與其相鄰單元共用的共同源極/汲極區域，而另一源極/汲極區域為此單元唯一的個別源極/汲極。在每一分離閘極單元內，在單元之通道區域之上佈置浮動閘極，且在浮動閘極之上佈置控制閘極。在浮動閘極及控制閘極之一個側上(例如，在ESF3單元之個別源極/汲極區域與浮動閘極及/或控制閘極的側壁之間)佈置選擇閘極。至少一個單元用以在其浮動閘極上儲存可變電荷位準，其中此電荷位準對應於儲存於此單元中之資料狀態，並以非揮發性方式儲存，以使得儲存之電荷/資料在斷電時仍存在。
藉由改變儲存在浮動閘極上之電荷的量，可對應地改變記憶體單元元件之閾值電壓Vth。舉例而言，為了對單元執行程式操作(例如，寫入邏輯「0」，程式為0，Vt為高)，以相對於跨通道區域施加之電壓及/或相對於施加至選擇閘極之電壓高的(例如，至少高出一個數量級)電壓將控制閘極偏 壓。高的偏壓電壓促成載流子自通道區域朝向控制閘極的Fowler-Nordheim穿隧。因為載流子朝向控制閘極穿隧，所以載流子被困在浮動閘極中，並變更單元的Vth。相反，為了對單元執行抹除操作(例如，寫入邏輯「1」，抹除為1，Vt為低)，以相對於跨通道區域施加之電壓及/或相對於施加至控制閘極之電壓高的(例如，至少高出一個數量級)電壓將抹除閘極偏壓。高偏壓電壓促成載流子自浮動閘極朝向抹除閘極之Fowler-Nordheim穿隧，藉此自浮動閘極移除載流子，且以可預測方式再次改變單元的Vth。隨後，在讀取操作期間，將電壓施加至選擇閘極，以誘導通道區域之部分導通。將電壓施加至選擇閘極將載流子吸引至通道區域之與選擇閘極相鄰的部分。在施加選擇閘極電壓的同時，將大於Vth但小於Vth+△Vth之電壓施加至控制閘極(其中△Vth為由於困在浮動閘極上之電荷引起之Vth的變化)。若記憶體單元元件接通(亦即，允許電荷流動)，則將其視為含有第一資料狀態(例如，讀取邏輯「1」)。若記憶體單元元件不接通，則將其視為含有第二資料狀態(例如，讀取邏輯「0」)。
本揭露之一些實施例係關於包含金屬抹除閘極之嵌入式快閃記憶體元件。儘管以下關於分離閘極快閃記憶體圖示了一些實施，但將瞭解，此概念並不限於分離閘極快閃記憶體單元，而是亦可應用於其他類型之快閃記憶體單元。
第1圖至第27A圖及第28圖圖示根據一些實施例之處於不同階段的用於製造記憶體元件之方法。參考第1圖。提供基板110。在一些實施例中，基板110可為半導體基板， 諸如，塊體半導體基板、鍺基板、化合物半導體基板或其他適當基板。基板110可包含上覆塊體半導體之磊晶層、上覆塊體矽之矽鍺層、上覆塊體矽鍺之矽層、絕緣層上半導體(semiconductor-on-insulator，SOI)結構，或其類似者。基板110包含單元區域112及邏輯區域114。邏輯區域114位於單元區域112之至少一個邊緣處。舉例而言，邏輯區域114環繞單元區域112。
接著在基板110之上形成閘極介電層120。在一些實施例中，閘極介電層120可包含(例如)介電材料，諸如，二氧化矽(SiO2)、氮化矽(Si3N4)、氧氮化矽(SiON)、高k材料、其他非導電材料、其組合，或其類似者。可使用熱氧化、化學氣相沉積、物理氣相沉積、原子層沉積、臭氧氧化、其他適當製程、其組合或其類似者來形成閘極介電層120。
在閘極介電層120之上形成浮動閘極層130。浮動閘極層130可包含多晶矽，此多晶矽是經由(例如)低壓化學氣相沉積方法、化學氣相沉積方法及採用適當矽源材料之物理氣相沉積濺射方法形成。視需要，可將浮動閘極層130離子佈植成所需導電類型。應瞭解其他閘電極材料，諸如，金屬、金屬合金、單晶矽或其組合。
在浮動閘極層130之上形成襯墊層140，且在襯墊層140之上形成遮罩層150。襯墊層140可由介電材料形成，諸如，氧化物層。遮罩層150可由介電材料形成，諸如，氮化矽(SiN)或其他適當材料。在一些實施例中，遮罩層150之厚度 為數百埃，諸如，約10埃至約100埃，且襯墊層140之厚度為約30埃至約300埃，且本揭露此方面並不受限。
參考第2圖。圖案化第1圖之結構以形成複數個溝槽108。藉由以下步驟來形成溝槽108：在第1圖之遮罩層150之上形成遮罩，此遮罩覆蓋遮罩層150之一些部分而同時留下遮罩層150之其他部分被暴露；以及執行乾式蝕刻以移除遮罩層150之已暴露部分及下面的對應層(亦即，襯墊層140、浮動閘極層130、閘極介電層120及基板110)。
參考第3圖。分別在溝槽108中形成複數個隔離特徵。更詳細而言，介電材料覆蓋第2圖的結構。在一些實施例中，介電材料包含氧化物及/或其他介電材料。視情況，可預先形成內襯氧化物(未示出)。在一些實施例中，內襯氧化物可為熱氧化物。在一些其他實施例中，可使用原位蒸汽產生(in-situ steam generation，ISSG)來形成內襯氧化物。在又一些其他實施例中，可使用選擇性區域化學氣相沉積(selective area chemical vapor deposition，SACVD)或其他常用化學氣相沉積方法形成內襯氧化物。內襯氧化物之形成減小了電場，且因而提高了所得半導體元件之效能。接著執行化學機械研磨(chemical mechanical polish，CMP)，以使介電材料之頂表面與浮動閘極層130之頂表面齊平，以在溝槽108中形成複數個隔離特徵160。
參考第4圖。在第3圖之結構之上形成另一閘極介電層170。在一些實施例中，閘極介電層170及閘極介電層120可具有相同或不同的材料。亦即，閘極介電層170可包含(例 如)介電材料，諸如，二氧化矽(SiO2)、氮化矽(Si3N4)、氧氮化矽(SiON)、高k材料、其他非導電材料、其組合，或其類似者。可使用化學氣相沉積(化學氣相沉積)、物理氣相沉積(物理氣相沉積)、原子層沉積(ALD)、臭氧氧化、其他適當製程或其組合來形成閘極介電層170。
參考第5圖。圖案化閘極介電層170。具體而言，移除閘極介電層170之在邏輯區域114之上的一部分。在一些實施例中，在閘極介電層170上形成抗蝕劑(諸如，光阻劑)R1。接著圖案化抗蝕劑R1，以暴露閘極介電層170之在邏輯區域114之上的部分。接著使用抗蝕劑R1作為遮罩來圖案化閘極介電層170，以使得移除閘極介電層170之在邏輯區域114之上的部分，且暴露浮動閘極層130之在邏輯區域114之上的一部分。
參考第6圖。移除第5圖中之抗蝕劑R1，且可藉由(例如)溶劑剝離或電漿灰化來執行移除方法。接著，在閘極介電層170之上以及浮動閘極層130之在邏輯區域114之上的部分之上保形地形成控制閘極層180。控制閘極層180可包含多晶矽，此多晶矽是經由(例如)低壓化學氣相沉積方法、化學氣相沉積方法及採用適當矽源材料之物理氣相沉積濺射方法形成。視需要，可將控制閘極層180離子佈植成所需導電類型。
在控制閘極層180之上保形地形成硬遮罩層190。硬遮罩層190可包含單層或多層。在一些實施例中，硬遮罩層190包含SiN/SiO2/SiN堆疊層或其他適當材料。在一些 實施例中，可使用化學氣相沉積、物理氣相沉積、原子層沉積、臭氧氧化、其他適當製程或其組合來形成硬遮罩層190。
參考第7圖。圖案化硬遮罩層190、控制閘極層180以及浮動閘極層130之在第6圖之邏輯區域114之上的部分，以形成在基板110之單元區域112之上的複數個閘極堆疊10c以及在基板110之邏輯區域114之上的閘極堆疊101n、101p。在兩個相鄰隔離特徵160之間形成兩個相鄰閘極堆疊10c。具體而言，閘極堆疊10c中之至少一者包含控制閘極180c及硬遮罩190c。在閘極介電層170之上形成控制閘極180c。舉例而言，可圖案化第6圖之控制閘極層180以形成控制閘極180c。在控制閘極180c之上形成硬遮罩190c。舉例而言，可圖案化第6圖之硬遮罩層190以形成硬遮罩190c。閘極堆疊101n包含第一虛設閘極130n、第二虛設閘極180n及硬遮罩190n。在閘極介電層120之上形成第一虛設閘極130n。舉例而言，可圖案化第6圖之邏輯區域114之上的浮動閘極層130以形成第一虛設閘極130n。在第一虛設閘極130n之上形成第二虛設閘極180n。舉例而言，可圖案化第6圖之控制閘極層180以形成第二虛設閘極180n。在第二虛設閘極180n之上形成硬遮罩190n。舉例而言，可圖案化第6圖之硬遮罩層190以形成硬遮罩190n。閘極堆疊101p包含第一虛設閘極130p、第二虛設閘極180p及硬遮罩190p。在閘極介電層120之上形成第一虛設閘極130p。舉例而言，可圖案化第6圖之邏輯區域114之上的浮動閘極層130以形成第一虛設閘極130p。在第一虛設閘極130p之上形成第二虛設閘極180p。舉例而言，可圖案化第6圖之控制閘極層180 以形成第二虛設閘極180p。在第二虛設閘極180p之上形成硬遮罩190p。舉例而言，可圖案化第6圖之硬遮罩層190以形成硬遮罩190p。應注意，因為預先移除了閘極介電層170之在基板110之邏輯區域114之上的部分，所以在此製程中，圖案化浮動閘極層130之在邏輯區域114之上的部分，而不圖案化浮動閘極層130之在單元區域112之上的另一部分。
參考第8圖。在閘極堆疊10c、閘極堆疊101n及101p之側壁上形成第一間隔物結構210。在一些實施例中，第一間隔物結構210包含內部氧化矽層、中間氮化矽層，及外部氧化矽層。在一些實施例中，可在第7圖之結構之上保形地形成介電膜，且執行(若干)蝕刻製程以移除介電膜之水準部分從而形成第一間隔物結構210。在一些實施例中，可將在單元區域112之上的第一間隔物結構210稱作控制閘極(control gate，CG)側壁間隔物210。
參考第9圖。使用閘極堆疊10c作為遮罩圖案化第8圖中之在單元區域112之上的閘極介電層170及浮動閘極層130。具體而言，形成遮罩層(諸如，底部抗反射塗層(bottom anti-reflective coating，BARC))R2以覆蓋第8圖之結構。接著圖案化遮罩層R2以暴露單元區域112之上的結構。接著使用閘極堆疊10c(參見第8圖)作為遮罩來圖案化閘極介電層170及浮動閘極層130，以使得將閘極介電層170圖案化為閘極介電層170c，將浮動閘極層130圖案化為浮動閘極130c，並暴露閘極介電層120之在單元區域112之上的部分。在圖案化製 程之後，控制閘極180c、硬遮罩190c、第一間隔物結構210、閘極介電層170c及浮動閘極130c形成閘極堆疊20c。
參考第10圖。移除第9圖中之遮罩層R2，且可藉由(例如)乾式蝕刻執行移除方法。接著，在閘極堆疊20c、閘極堆疊101n及101p之側壁上形成第二間隔物結構220。在一些實施例中，第二間隔物結構220為高溫氧化物層或其他適當介電層。在一些實施例中，可在第9圖之結構之上(在移除遮罩層R2之後)保形地形成介電膜，且執行蝕刻製程以移除介電膜之水準部分從而形成第二間隔物結構220。在一些實施例中，在單元區域112之上的第二間隔物結構220可稱作浮動閘極(floating gate，FG)側壁間隔物220。
參考第11圖。移除相鄰兩個閘極堆疊20c之間的第二間隔物結構220。舉例而言，形成遮罩層(諸如，底部抗反射塗層)R3以覆蓋第10圖之結構。接著圖案化遮罩層R3以暴露閘極堆疊20c之間的空間。接著移除已暴露的第二間隔物結構220。接著，移除閘極介電層120之被遮罩層R3暴露的一部分，以暴露基板110。
參考第12圖。接著移除第11圖中之遮罩層R3，且可藉由(例如)乾式蝕刻執行移除方法。在兩個相鄰閘極堆疊20c之間形成源極區域230。舉例而言，在移除第二間隔物結構220之後，將離子佈植至此些區域中以形成源極區域230。在源極區域230之上形成共同源極(common source，CS)介電層235。共同源極介電層235可為介電隔離結構，且可藉由將基板110氧化、其他適當製程、其組合或其類似者而形成。
參考第13圖。移除閘極介電層120之在單元區域112之上的多個部分。舉例而言，形成遮罩層(諸如，底部抗反射塗層)R4以覆蓋第12圖之結構。接著圖案化遮罩層R4以暴露區域A。接著移除閘極介電層120之已暴露部分。在此製程中，亦移除隔離特徵160之頂部部分，以使得隔離特徵160之頂部表面處於接近閘極介電層120之頂表面的水準。
參考第14圖。在基板110之已暴露部分上形成閘極介電層240。閘極介電層240可為熱氧化或其他適當的材料。接著移除第13圖中之遮罩層R4，且可藉由(例如)乾式蝕刻執行移除方法。接著，在閘極堆疊20c、101n及101p之相對側上形成導電層250。舉例而言，在基板110之上沉積毯覆導電層，並圖案化或回蝕此毯覆導電層以形成導電層250。在一些實施例中，導電層250可包含多晶矽，此多晶矽是經由(例如)低壓化學氣相沉積方法、化學氣相沉積方法及採用適當矽源材料之物理氣相沉積濺射方法形成。視需要，可將導電層250離子佈值成所需導電類型。
參考第15圖。接著，在導電層250之上形成硬遮罩層260。亦即，在第14圖之結構之上保形地沉積硬遮罩層260。在一些實施例中，硬遮罩層260由介電層(例如，SiN或其他適當材料)製成。
參考第16圖。回蝕硬遮罩層260，直至硬遮罩層260之頂表面與閘極堆疊20c、101n及101p之頂表面實質上齊平為止。接著，在硬遮罩層260及導電層250上執行圖案化製程，以形成複數個抹除閘極252、選擇閘極(或字線)254， 及虛設結構256。抹除閘極252形成在兩個閘極堆疊20c之間，閘極堆疊20c安置在抹除閘極252與選擇閘極254之間，且虛設結構256形成在閘極堆疊101n及101p之側面上。經圖案化的硬遮罩260'分別形成在抹除閘極252、選擇閘極254及虛設結構256上。
參考第17圖。移除第16圖之虛設結構256以及形成於其上之硬遮罩260'。舉例而言，形成另一遮罩層(諸如，底部抗反射塗層)R5以覆蓋第16圖之結構。接著圖案化遮罩層R5以暴露虛設結構256及對應硬遮罩260'。接著移除已暴露之虛設結構256及硬遮罩260'。
參考第18圖。移除閘極堆疊101n及101p之側壁上的第一間隔物結構210及第二間隔物結構220(參見第17圖)。另外，移除閘極介電層120之被閘極堆疊101n及101p暴露的部分以及閘極介電層240之被選擇閘極254暴露的部分。又，在此製程中部分地移除隔離特徵160。
參考第19圖。在選擇閘極254及閘極堆疊101n及101p之側壁上形成第三間隔物結構270。在一些實施例中，第三間隔物結構270可包含介電材料，諸如，二氧化矽(SiO2)、氮化矽(Si3N4)、氧氮化矽(SiON)、其組合，或其類似者。在一些實施例中，可在第18圖之結構之上保形地形成介電膜，且執行蝕刻製程以移除介電膜之水準部分從而形成第三間隔物結構270。在一些實施例中，可將第三間隔物結構270稱作主側壁間隔物270。隨後，汲極區域230'形成在基板110之單元區域112中並與閘極堆疊20c相鄰，且源極/汲極區域205形成 在基板之邏輯區域114中並與閘極堆疊101n及101p相鄰。舉例而言，在形成第三間隔物結構270之後，將離子佈植至基板110中以形成汲極區域230'及源極/汲極區域205。
參考第20圖。移除硬遮罩190c、190n、190p及260'，又，亦移除第一間隔物結構210、第二間隔物結構220及第三間隔物結構270之頂部部分以及共同源極介電層235之頂部部分。舉例而言，在第19圖之結構上執行同蝕製程，以移除硬遮罩190c、190n、190p及260'以及第一間隔物結構210、第二間隔物結構220及第三間隔物結構270之頂部部分，及共同源極介電層235之頂部部分。在移除製程之後，在基板110之上形成閘極堆疊30c、301n及301p。具體而言，閘極堆疊30c包含閘極介電層120及170、浮動閘極130c、控制閘極180c，以及第一間隔物結構210及第二間隔物結構220；閘極堆疊301n包含閘極介電層120、第一虛設閘極130n、第二虛設閘極180n及第三間隔物結構270；閘極堆疊301p包含閘極介電層120、第一虛設閘極130p、第二虛設閘極180p及第三間隔物結構270。
參考第21圖。在第20圖之結構之上保形地形成蝕刻終止層(contact etching stop layer，CESL)280，且在蝕刻終止層280之上形成層間介電質(interlayer dielectric，ILD)290。接著，執行化學機械研磨製程，以使層間介電質290之頂表面與閘極堆疊30c、301n及301p之頂表面齊平。在一些實施例中，蝕刻終止層280為(若干)應力層。在一些實施例中，蝕刻終止層280具有拉應力，且由Si3N4形成。在一些其他 實施例中，蝕刻終止層280包含諸如氧氮化物的材料。在又一些其他實施例中，蝕刻終止層280可具有包含複數個層的複合結構，諸如，上覆氧化矽層之氮化矽層。可使用電漿增強化學氣相沉積形成蝕刻終止層280，然而，亦可使用其他適當的方法，諸如，低壓化學氣相沉積、原子層沉積及其類似者。可藉由化學氣相沉積、高密度電漿化學氣相沉積、旋塗、濺射或其他適當方法形成層間介電質290。在一些實施例中，層間介電質290包含氧化矽。在一些其他實施例中，層間介電質290可包含氧氮化矽、氮化矽、低k材料，或其類似者。
參考第22圖。採用替代閘極(replacement gate，RPG)製程方案。在替代閘極製程方案中，形成虛設多晶矽閘極(在此情形下為控制閘極180c、抹除閘極252、選擇閘極254及閘極堆疊301n、301p)，且稍後在執行高熱預算製程之後以金屬閘極堆疊替代此虛設多晶矽閘極。在一些實施例中，移除控制閘極180c(虛設控制閘極，參見第21圖)以形成第一開口302，移除抹除閘極252(虛設抹除閘極，參見第21圖)以形成第二開口304，移除選擇閘極254(虛設選擇閘極，參見第21圖)以形成第三開口306，移除閘極堆疊301n(虛設閘極，參見第21圖)以形成第四開口308，且移除閘極堆疊301p(虛設閘極，參見第21圖)以形成第五開口309。可藉由乾式蝕刻、濕式蝕刻或乾式與濕式蝕刻之組合來移除控制閘極180c、抹除閘極252、選擇閘極254及閘極堆疊301n、301p。舉例而言，濕式蝕刻製程可包含暴露於含氫氧化物之溶液(例如，氫氧化銨)、去離子水及/或其他適當的蝕刻劑溶液。
參考第23圖。分別移除在第四開口308及第五開口309中之閘極介電層120。舉例而言，形成另一遮罩層(諸如，底部抗反射塗層)R6以覆蓋第21圖之結構。接著圖案化遮罩層R6以暴露第四開口308及第五開口309。接著分別移除在第四開口308及第五開口309中之閘極介電層120。
參考第24圖。移除第23圖中之遮罩層R6，且可藉由(例如)乾式蝕刻執行移除方法。接著，分別在第四開口308及第五開口309中形成層間介電質350。在一些實施例中，層間介電質350為熱氧化層，使得其形成在基板110上而不形成在第三間隔物結構270上。接著，在第一至第五開口302、304、306、308及309中且在層間介電質290之上保形地形成高介電常數(高k)的介電層310。在一些實施例中，高k介電層310可具有比SiO2之介電常數(k)高的介電常數，亦即，k>3.9。高k介電層310可包含摻雜的HfO2、鋯鈦酸鉛(PZT)、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO),、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3或其他適當材料。藉由適當技術來沉積高k介電層310，諸如，熱ALD、PEALD、化學氣相沉積、物理氣相沉積、熱氧化、其組合，或其他適當的技術。在一些實施例中，使用HfCl4、TDMA-Hf或TEMA-HF作為前驅物並使用O3、H2O或O2作為氧化劑來形成高k介電層310。
在高k介電層310之上保形地形成阻障層320。阻障層320可包含金屬及其氮化物(例如，TiN、TaN、W2N、 TiSiN、TaSiN)或其他材料(諸如，Pt、Au、W)，或其組合。可藉由物理氣相沉積、化學氣相沉積、金屬有機化學氣相沉積(MOCVD)及ALD沉積阻障層320。
在阻障層320上形成P型功函數金屬層330且其填充第一至第五開口302、304、306、308及309。在一些實施例中，P型功函數金屬層330可包含單層或多層。在各種實施例中，P型功函數金屬層330可包含大於約4.8eV之功函數。P型功函數金屬層330可包含Ti、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Co、Al或任何適當材料。可藉由原子層沉積、物理氣相沉積、化學氣相沉積或其他適當製程形成P型功函數金屬層330。
參考第25圖。移除P型功函數金屬層330之在第一至第四開口302、304、306及308中的多個部分。舉例而言，可在P型功函數金屬層330上執行平坦化製程(諸如，CMP製程)，直至P型功函數金屬層330之頂表面與阻障層320之頂表面齊平為止。接著，形成另一遮罩層(諸如，底部抗反射塗層)R7以覆蓋經平坦化的結構。接著圖案化遮罩層R7以暴露第一至第四開口302、304、306及308。接著移除P型功函數金屬層330之在第一至第四開口302、304、306及308中的多個部分，且將P型功函數金屬層330之在第五開口309中的部分稱作P型功函數金屬層339。
參考第26圖。移除第25圖中之遮罩層R7，且可藉由(例如)乾式蝕刻執行移除方法。接著，在阻障層320及P型功函數金屬層339上形成N型功函數金屬層340，且其填充第 一至第四開口302、304、306及308。N型功函數金屬層340可包含具有小於約4.33eV之功函數的各種金屬。在一些實施例中，N型功函數金屬層340可包含Ta。或者，N型金屬之一些其他實例可包含(但不限於)Zn、Ti、Nb、Al、Ag、Mn、Zr、Hf及La。可藉由各種沉積技術形成N型功函數金屬層340，諸如，物理氣相沉積、化學氣相沉積、原子層沉積、鍍敷或其他適當的技術。
參考第27A圖及第27B圖，其中第27B圖為第27A圖中抹除閘極堆疊EG周圍之區域的放大圖。可在N型功函數金屬層340上執行另一平坦化製程(諸如，化學機械研磨製程)，直至N型功函數金屬層340之頂表面與層間介電質290之頂表面齊平為止。在此製程中，亦移除高k介電層310、阻障層320及P型功函數金屬層339之多個部分，以使得高k介電層310之頂表面、阻障層320之頂表面及P型功函數金屬層339之頂表面與N型功函數金屬層340之頂表面及層間介電質290之頂表面齊平。將N型功函數金屬層340之在第一開口302中的剩餘部分稱作N型功函數金屬層342，將N型功函數金屬層340之在第二開口304中的剩餘部分稱作N型功函數金屬層344，將N型功函數金屬層340之在第三開口306中的剩餘部分稱作N型功函數金屬層346，且將N型功函數金屬層340之在第四開口308中的剩餘部分稱作N型功函數金屬層348。
在第27A圖中，在第一開口302中之高k介電層310、阻障層320及N型功函數金屬層342形成控制閘極堆疊CG，在第二開口304中之高k介電層310、阻障層320及N型功 函數金屬層344形成抹除閘極堆疊EG，在第三開口306中之高k介電層310、阻障層320及N型功函數金屬層346形成選擇閘極堆疊SG，在第四開口308中之高k介電層310、阻障層320及N型功函數金屬層348形成選擇N型閘極堆疊NG，且在第五開口309中之高k介電層310、阻障層320及P型功函數金屬層339形成選擇P型閘極堆疊PG。亦即，控制閘極堆疊CG、抹除閘極堆疊EG、選擇閘極堆疊SG、N型閘極堆疊NG及P型閘極堆疊PG全部為金屬閘極堆疊。
在第27B圖中，抹除閘極堆疊EG與共同源極介電層235接觸。共同源極介電層235包含側壁部分235s及底部部分235b。側壁部分235s分別與第一間隔物結構210接觸，且底部部分235b與源極區域230接觸。抹除閘極堆疊EG之高k介電層310與共同源極介電層235之側壁部分235s及底部部分235b接觸。高k介電層310之與共同源極介電層235之底部部分接觸的部分312彎曲(向上彎曲)，且阻障層320之與高k介電層310之部分312接觸的一部分322亦彎曲(向上彎曲)。N型功函數金屬層344具有彎曲的底表面344b。相反，在第27A圖中，N型功函數金屬層342具有平直的底表面342b，N型功函數金屬層346具有平直的底表面346b，N型功函數金屬層348具有平直的底表面348b，且P型功函數金屬層339具有平直的底表面339b。
兩個控制閘極CG、一個抹除閘極SG、兩個選擇閘極SG、一個源極區域230及兩個汲極區域230'形成記憶體單元M，此記憶體單元M形成在基板110之單元區域112之上。另 外，N型閘極堆疊NG及與N型閘極堆疊NG相鄰之兩個源極/汲極區域205形成N型元件ND(例如，N型電晶體)，且P型閘極堆疊PG及與P型閘極堆疊PG相鄰之兩個源極/汲極區域205形成P型元件PD(例如，P型電晶體)。N型元件ND及P型元件PD形成在基板110之邏輯區域114之上。
應注意，儘管在此實施例中，在N型閘極(例如，在此情形下為控制閘極CG、抹除閘極EG、選擇閘極SG及N型閘極堆疊NG)之前形成P型閘極(例如，在此情形下為P型閘極堆疊PG)，但在其他實施例中可在(若干)P型閘極之前形成(若干)N型閘極。
根據一些實施例，因為記憶體單元之抹除閘極為金屬閘極堆疊，所以自抹除閘極至浮動閘極之電容耦合增大。如此，可藉由使用抹除閘極及控制閘極處的電位來增大記憶體單元之程式化速度。亦即，記憶體單元之讀取及寫入操作更快。舉例而言，程式化速度可減小約一個數量級(例如，自約100ms至約20ms)。此外，因為記憶體單元之控制閘極可為金屬閘極堆疊，所以自控制閘極至浮動閘極之電容耦合亦增大，使得控制閘極耦合速率得以提高。另外，可藉由替代邏輯區域中之電晶體的閘極來執行抹除閘極(以及控制閘極及/或選擇閘極)之替代，因而製造時間不會增加。CMP製程亦使控制閘極、抹除閘極、選擇閘極、N型閘極堆疊及P型閘極堆疊之高度對齊，以使得減小以下製程當中的製造複雜性。又，因為高k介電層是在替代製程(其稱作高k最後製程)中形成，所以改善熱預算問題，且可提高記憶體元件之電效能。
參考第27A圖及第28圖。在第27A圖之結構上形成蝕刻終止層360。在一些實施例中，當形成介層孔及/或接觸件時，蝕刻終止層提供了用以終止蝕刻製程之機構。蝕刻終止層360由具有與相鄰層(例如，下伏的層間介電質290)不同的蝕刻選擇性之介電材料形成。在一些實施例中，蝕刻終止層360可由藉由化學氣相沉積或PE化學氣相沉積技術沉積之SiNx、SiCN、SiO2、CN、AlOxNy、其組合或其類似者形成。在蝕刻終止層360上形成另一層間介電質370。因為層間介電質370之形成類似於上述層間介電質290之形成，所以省略其描述。在層間介電質370上形成另一蝕刻終止層380。因為蝕刻終止層380之形成類似於上述蝕刻終止層360之形成，所以省略其描述。
接著，在層間介電質370及蝕刻終止層360及380中形成複數個接觸件390。舉例而言，預先在層間介電質370及蝕刻終止層360及380中形成複數個接開口。接著，導電材料填充此些開口，且執行平坦化製程以移除過量的導電材料。如此，分別在開口中形成接觸件390。接觸件390分別連接至汲極區域230'、選擇閘極SG、控制閘極CG、抹除閘極EG、N型閘極NG、P型閘極PG，及源極/汲極區域205。應注意，第28圖中之接觸件390的配置/位置作為示例，且不應限制本揭露。
第29A圖及第29B圖圖示根據一些實施例之形成記憶體元件的方法M1。儘管將方法M1圖示及/或描述為一連串的動作或事件，但應瞭解，此方法並不限於所圖示之排序或動作。因此，在一些實施例中，可以不同於所圖示次序的次序 執行及/或可同時地執行動作。另外，在一些實施例中，可將所圖示動作或事件細分成多個動作或事件，可以分開的時間或與其他動作或次動作同時地執行此多個動作或事件。在一些實施例中，可省去一些圖示動作或事件，且可包含其他未圖示的動作或事件。
在方塊S12處，在基板之上形成閘極介電層及浮動閘極層。第1圖圖示對應於方塊S12中之動作的一些實施例之橫截面圖。在方塊S14處，在基板、閘極介電層及浮動閘極層中形成複數個隔離特徵。第2圖及第3圖圖示對應於方塊S14中之動作的一些實施例之橫截面圖。在方塊S16中，在基板之單元區域之上形成複數個閘極堆疊，且在基板之邏輯區域之上形成複數個虛設閘極。第4圖至第7圖圖示對應於方塊S16中之動作的一些實施例之橫截面圖。在方塊S18處，在閘極堆疊及虛設閘極之側壁上形成複數個閘極間隔物。第8圖至第10圖圖示對應於方塊S18中之動作的一些實施例之橫截面圖。在方塊S20處，在兩個相鄰閘極堆疊之間形成源極區域。第11圖至第12圖圖示對應於方塊S20中之動作的一些實施例之橫截面圖。在方塊S22處，在基板之單元區域之上形成抹除閘極及選擇閘極。第13圖至第20圖圖示對應於方塊S22中之動作的一些實施例之橫截面圖。在方塊S24處，在基板之上形成蝕刻終止層及層間介電質。第21圖圖示對應於方塊S24中之動作的一些實施例之橫截面圖。在方塊S26處，移除控制閘極、抹除閘極、選擇閘極及閘極堆疊，以分別在層間介電質中形成第一開口、第二開口、第三開口、第四開口及第五開口。第22圖圖示對應 於方塊S26中之動作的一些實施例之橫截面圖。在方塊S28處，在第一至第五開口中形成高k介電層、阻障層及P型功函數金屬層。第24圖圖示對應於方塊S28中之動作的一些實施例之橫截面圖。在方塊S30處，移除第一至第四開口中之P型功函數金屬層。第25圖圖示對應於方塊S30中之動作的一些實施例之橫截面圖。在方塊S32處，形成第一至第四開口中之N型功函數金屬層。第26圖圖示對應於方塊S32中之動作的一些實施例之橫截面圖。在方塊S34處，移除N型功函數金屬層之在第一至第四開口外部的部分。第27A圖圖示對應於方塊S34中之動作的一些實施例之橫截面圖。在方塊S36處，在金屬閘極堆疊之上形成接觸件。第28圖圖示對應於方塊S36中之動作的一些實施例之橫截面圖。
第30圖至第33圖圖示根據一些實施例之處於不同階段的用於製造記憶體元件之方法。預先執行第1圖至第24圖之製造製程。因為相關製造細節類似於第1圖至第24圖，且因此後文中將不再重複此方面的描述。參考第30圖。移除P型功函數金屬層330之在第四開口308中的部分。舉例而言，可在P型功函數金屬層330上執行平坦化製程(諸如，化學機械研磨製程)，直至P型功函數金屬層330之頂表面與阻障層320之頂表面齊平為止。接著，形成另一遮罩層(諸如，底部抗反射塗層)R7'以覆蓋經平坦化的結構。接著圖案化遮罩層R7'以暴露第四開口308。接著移除P型功函數金屬層330之在第四開口308中的部分。將P型功函數金屬層330之在第一開口302中的部分稱作P型功函數金屬層332，將P型功函數金屬層330 之在第二開口304中的部分稱作P型功函數金屬層334，將P型功函數金屬層330之在第三開口306中的部分稱作P型功函數金屬層336，且將P型功函數金屬層330之在第五開口309中的部分稱作P型功函數金屬層339。
參考第31圖。移除第30圖中之遮罩層R7'，且可藉由(例如)乾式蝕刻執行移除方法。接著，在阻障層320及P型功函數金屬層332、334、336及339上形成N型功函數金屬層340，且其填充開口308。
參考第32圖。可在N型功函數金屬層340上執行另一平坦化製程(諸如，CMP製程)，直至N型功函數金屬層340之頂表面與層間介電質290之頂表面齊平為止。在此製程中，亦移除高k介電層310、阻障層320及P型功函數金屬層339之多個部分，以使得高k介電層310之頂表面、阻障層320之頂表面及P型功函數金屬層339之頂表面與N型功函數金屬層340之頂表面及層間介電質290之頂表面齊平。將N型功函數金屬層340之在第四開口308中的剩餘部分稱作N型功函數金屬層348。
在第32圖中，在第一開口302中之高k介電層310、阻障層320及P型功函數金屬層332形成控制閘極堆疊CG，在第二開口304中之高k介電層310、阻障層320及P型功函數金屬層334形成抹除閘極堆疊EG，在第三開口306中之高k介電層310、阻障層320及P型功函數金屬層336形成選擇閘極堆疊SG，在第四開口308中之高k介電層310、阻障層320及N型功函數金屬層348形成N型閘極堆疊NG，且在第五開口309 中之高k介電層310、阻障層320及N型功函數金屬層339形成選擇P型閘極堆疊PG。
兩個控制閘極CG、一個抹除閘極SG、兩個選擇閘極SG、一個源極區域230及兩個汲極區域230'形成記憶體單元M，此記憶體單元M形成在基板110之單元區域112之上。另外，N型閘極堆疊NG及與N型閘極堆疊NG相鄰之兩個源極/汲極區域205形成N型元件ND(例如，N型電晶體)，且P型閘極堆疊PG及與P型閘極堆疊PG相鄰之兩個源極/汲極區域205形成P型元件PD(例如，P型電晶體)。N型元件ND及P型元件PD形成在基板110之邏輯區域114之上。
應注意，儘管在此實施例中，在N型閘極(例如，在此情形下為控制閘極CG、抹除閘極EG、選擇閘極SG及N型閘極堆疊NG)之前形成P型閘極(例如，在此情形下為P型閘極堆疊PG)，但在其他實施例中可在(若干)P型閘極之前形成(若干)N型閘極。
參考第32圖及第33圖。在第32圖之結構上形成蝕刻終止層360、層間介電質370及另一蝕刻終止層380。接著，在層間介電質370及蝕刻終止層360及380中形成複數個接觸件390。應注意，第33圖中之接觸件390的配置/位置作為實例，且不應限制本揭露。
第34A圖及第34B圖圖示根據一些實施例之形成記憶體元件的方法M2。儘管將方法M2圖示及/或描述為一連串的動作或事件，但應瞭解，此方法並不限於所圖示之排序或動作。因此，在一些實施例中，可以不同於所圖示次序的次序 執行及/或可同時地執行動作。另外，在一些實施例中，可將所圖示動作或事件細分成多個動作或事件，可以分開的時間或與其他動作或次動作同時地執行此多個動作或事件。在一些實施例中，可省去一些圖示動作或事件，且可包含其他未圖示的動作或事件。
因為方塊S12至S28中之製程與第29A圖及第29B圖之方法M1中的製程相同，所以本文中不重複其詳細描述。在方塊S42處，移除第四開口中之P型功函數金屬層。第30圖圖示對應於方塊S42中之動作的一些實施例之橫截面圖。在方塊S44處，在第四開口中形成N型功函數金屬層。第31圖圖示對應於方塊S44中之動作的一些實施例之橫截面圖。在方塊S46處，移除N型功函數金屬層之在第四開口外部的一部分。第32圖圖示對應於方塊S46中之動作的一些實施例之橫截面圖。在方塊S36處，在閘極堆疊之上形成接觸件。第33圖圖示對應於方塊S36中之動作的一些實施例之橫截面圖。
第35圖圖示根據一些實施例之記憶體元件。在第35圖中，在第一開口302中之高k介電層310、阻障層320及N型功函數金屬層342形成控制閘極堆疊CG；在第二開口304中之高k介電層310、阻障層320及P型功函數金屬層334形成抹除閘極堆疊EG；在第三開口306中之高k介電層310、阻障層320及N型功函數金屬層346形成選擇閘極堆疊SG。第35圖中之IC的其他相關結構及製程細節類似於第28圖中之IC或與第28圖中之IC相同，且因此，後文中將不再重複此方面之描述。
第36A圖及第36B圖圖示根據一些實施例之形成記憶體元件的方法M3。儘管將方法M3圖示及/或描述為一連串的動作或事件，但應瞭解，此方法並不限於所圖示之排序或動作。因此，在一些實施例中，可以不同於所圖示次序的次序執行及/或可同時地執行動作。另外，在一些實施例中，可將所圖示動作或事件細分成多個動作或事件，可以分開的時間或與其他動作或次動作同時地執行此多個動作或事件。在一些實施例中，可省去一些圖示動作或事件，且可包含其他未圖示的動作或事件。
因為方塊S12至S28中之製程與第29A圖及第29B圖之方法M1中的製程相同，所以本文中不重複其詳細描述。在方塊S52處，移除第一、第三及第四開口中之P型功函數金屬層。在方塊S54處，在第一、第三及第四開口中形成N型功函數金屬層。在方塊S56處，移除N型功函數金屬層之在第一、第三及第四開口外部的一部分。在方塊S36處，在閘極堆疊之上形成接觸件。第35圖圖示對應於方塊S36中之動作的一些實施例之橫截面圖。
在第37圖中，在第一開口302中之高k介電層310、阻障層320及P型功函數金屬層332形成控制閘極堆疊CG；在第二開口304中之高k介電層310、阻障層320及N型功函數金屬層344形成抹除閘極堆疊EG；在第三開口306中之高k介電層310、阻障層320及N型功函數金屬層346形成選擇閘極堆疊SG。第37圖中之IC的其他相關結構及製程細節類似於 第28圖中之IC或與第28圖中之IC相同，且因此，後文中將不再重複此方面之描述。
第38A圖及第38B圖圖示根據一些實施例之形成記憶體元件的方法M4。儘管將方法M4圖示及/或描述為一連串的動作或事件，但應瞭解，此方法並不限於所圖示之排序或動作。因此，在一些實施例中，可以不同於所圖示次序的次序執行及/或可同時地執行動作。另外，在一些實施例中，可將所圖示動作或事件細分成多個動作或事件，可以分開的時間或與其他動作或次動作同時地執行此多個動作或事件。在一些實施例中，可省去一些圖示動作或事件，且可包含其他未圖示的動作或事件。
因為方塊S12至S28中之製程與第29A圖及第29B圖之方法M1中的製程相同，所以本文中不重複其詳細描述。在方塊S62處，移除第二、第三及第四開口中之P型功函數金屬層。在方塊S64處，在第二、第三及第四開口中形成N型功函數金屬層。在方塊S66處，移除N型功函數金屬層之在第二、第三及第四開口外部的部分。在方塊S36處，在閘極堆疊之上形成接觸件。第37圖圖示對應於方塊S36中之動作的一些實施例之橫截面圖。
在第39圖中，在第一開口302中之高k介電層310、阻障層320及N型功函數金屬層342形成控制閘極堆疊CG；在第二開口304中之高k介電層310、阻障層320及N型功函數金屬層344形成抹除閘極堆疊EG；在第三開口306中之高k介電層310、阻障層320及P型功函數金屬層336形成選擇閘極 堆疊SG。第39圖中之IC的其他相關結構及製程細節類似於第28圖中之IC或與第28圖中之IC相同，且因此，後文中將不再重複此方面之描述。
第40A圖及第40B圖圖示根據一些實施例之形成記憶體元件的方法M5。儘管將方法M5圖示及/或描述為一連串的動作或事件，但應瞭解，此方法並不限於所圖示之排序或動作。因此，在一些實施例中，可以不同於所圖示次序的次序執行及/或可同時地執行動作。另外，在一些實施例中，可將所圖示動作或事件細分成多個動作或事件，可以分開的時間或與其他動作或次動作同時地執行此多個動作或事件。在一些實施例中，可省去一些圖示動作或事件，且可包含其他未圖示的動作或事件。
因為方塊S12至S28中之製程與第29A圖及第29B圖之方法M1中的製程相同，所以本文中不重複其詳細描述。在方塊S72處，移除第一、第二及第四開口中之P型功函數金屬層。在方塊S74處，在第一、第二及第四開口中形成N型功函數金屬層。在方塊S76處，移除N型功函數金屬層之在第一、第二及第四開口外部的一部分。在方塊S36處，在閘極堆疊之上形成接觸件。第39圖圖示對應於方塊S36中之動作的一些實施例之橫截面圖。
在第41圖中，在第一開口302中之高k介電層310、阻障層320及P型功函數金屬層332形成控制閘極堆疊CG；在第二開口304中之高k介電層310、阻障層320及N型功函數金屬層344形成抹除閘極堆疊EG；在第三開口306中之高 k介電層310、阻障層320及P型功函數金屬層336形成選擇閘極堆疊SG。第41圖中之IC的其他相關結構及製程細節類似於第28圖中之IC或與第28圖中之IC相同，且因此，後文中將不再重複此方面之描述。
第42A圖及第42B圖圖示根據一些實施例之形成記憶體元件的方法M6。儘管將方法M6圖示及/或描述為一連串的動作或事件，但應瞭解，此方法並不限於所圖示之排序或動作。因此，在一些實施例中，可以不同於所圖示次序的次序執行及/或可同時地執行動作。另外，在一些實施例中，可將所圖示動作或事件細分成多個動作或事件，可以分開的時間或與其他動作或次動作同時地執行此多個動作或事件。在一些實施例中，可省去一些圖示動作或事件，且可包含其他未圖示的動作或事件。
因為方塊S12至S28中之製程與第29A圖及第29B圖之方法M1中的製程相同，所以本文中不重複其詳細描述。在方塊S82處，移除第二及第四開口中之P型功函數金屬層。在方塊S84處，在第二及第四開口中形成N型功函數金屬層。在方塊S86處，移除N型功函數金屬層之在第二及第四開口外部的部分。在方塊S36處，在閘極堆疊之上形成接觸件。第41圖圖示對應於方塊S36中之動作的一些實施例之橫截面圖。
在第43圖中，在第一開口302中之高k介電層310、阻障層320及N型功函數金屬層342形成控制閘極堆疊CG；在開口第二304中之高k介電層310、阻障層320及P型功 函數金屬層334形成抹除閘極堆疊EG；在第三開口306中之高k介電層310、阻障層320及P型功函數金屬層336形成選擇閘極堆疊SG。第43圖中之IC的其他相關結構及製程細節類似於第28圖中之IC或與第28圖中之IC相同，且因此，後文中將不再重複此方面之描述。
第44A圖及第44B圖圖示根據一些實施例之形成記憶體元件的方法M7。儘管將方法M7圖示及/或描述為一連串的動作或事件，但應瞭解，此方法並不限於所圖示之排序或動作。因此，在一些實施例中，可以不同於所圖示次序的次序執行及/或可同時地執行動作。另外，在一些實施例中，可將所圖示動作或事件細分成多個動作或事件，可以分開的時間或與其他動作或次動作同時地執行此多個動作或事件。在一些實施例中，可省略一些圖示動作或事件，且可包含其他未圖示的動作或事件。
因為方塊S12至S28中之製程與第29A圖及第29B圖之方法M1中的製程相同，所以本文中不重複其詳細描述。在方塊S92處，移除第一及第四開口中之P型功函數金屬層。在方塊S94處，在第一及第四開口中形成N型功函數金屬層。在方塊S96處，移除N型功函數金屬層之在第一及第四開口外部的部分。在方塊S36處，在閘極堆疊之上形成接觸件。第43圖圖示對應於方塊S36中之動作的一些實施例之橫截面圖。
在第45圖中，在第一開口302中之高k介電層310、阻障層320及P型功函數金屬層332形成控制閘極堆疊 CG；在第二開口304中之高k介電層310、阻障層320及P型功函數金屬層334形成抹除閘極堆疊EG；在第三開口306中之高k介電層310、阻障層320及P型功函數金屬層346形成選擇閘極堆疊SG。第45圖中之IC的其他相關結構及製程細節類似於第28圖中之IC或與第28圖中之IC相同，且因此，後文中將不再重複此方面之描述。
第46A圖及第46B圖圖示根據一些實施例之形成記憶體元件的方法M8。儘管將方法M8圖示及/或描述為一連串的動作或事件，但應瞭解，此方法並不限於所圖示之排序或動作。因此，在一些實施例中，可以不同於所圖示次序的次序執行及/或可同時地執行動作。另外，在一些實施例中，可將所圖示動作或事件細分成多個動作或事件，可以分開的時間或與其他動作或次動作同時地執行此多個動作或事件。在一些實施例中，可省去一些圖示動作或事件，且可包含其他未圖示的動作或事件。
因為方塊S12至S28中之製程與第29A圖及第29B圖之方法M1中的製程相同，所以本文中不重複其詳細描述。在方塊S102處，移除第三及第四開口中之P型功函數金屬層。在方塊S104處，在第三及第四開口中形成N型功函數金屬層。在方塊S106處，移除N型功函數金屬層之在第三及第四開口外部的一部分。在方塊S36處，在閘極堆疊之上形成接觸件。第45圖圖示對應於方塊S36中之動作的一些實施例之橫截面圖。
根據一些實施例，因為記憶體單元之抹除閘極為金屬閘極堆疊，所以自抹除閘極至浮動閘極之電容耦合增大。如此，可藉由使用抹除閘極及控制閘極處的電位來增大記憶體單元之程式化速度。亦即，記憶體單元之讀取及寫入操作更快。舉例而言，程式化速度可減小約一個數量級(例如，自約100ms至約20ms)。此外，因為記憶體單元之控制閘極可為金屬閘極堆疊，所以自控制閘極至浮動閘極之電容耦合亦增大，使得提高控制閘極耦合速率。另外，可藉由替代邏輯區域中之電晶體的閘極來執行抹除閘極(以及控制閘極及/或選擇閘極)之替代，因而不增加製造時間。CMP製程亦使控制閘極、抹除閘極、選擇閘極、N型閘極堆疊及P型閘極堆疊之高度對準，以使得減小以下製程當中的製造複雜性。又，因為高k介電層是在替代製程(其稱作高k最後製程)中形成，所以改善熱預算問題，且可提高記憶體元件之電效能。
根據一些實施例，一種記憶體元件包含基板、電晶體及記憶體單元。基板包含單元區域及邏輯區域。電晶體在邏輯區域之上且包含第一金屬閘極堆疊。記憶體單元在單元區域之上且包含抹除閘極。抹除閘極為金屬閘極堆疊。於一些實施例中，抹除閘極之金屬閘極堆疊包含高k介電層、設置在高k介電層上之阻障層，以及設置在阻障層之上功函數層。於一些實施例中，記憶體單元更包含在抹除閘極下方之共同源極介電層，共同源極介電層包含側壁部分及底部部分，且抹除閘極之高k介電層與共同源極介電層之側壁部分及底部部分接觸。於一些實施例中，高k介電層之與共同源極介電層之底部部分接 觸的一部分彎曲。於一些實施例中，阻障層之與高k介電層之部分接觸的一部分彎曲。於一些實施例中，抹除閘極之功函數層具有彎曲的底表面。於一些實施例中，電晶體之第一金屬閘極堆疊具有功函數層，且第一金屬閘極堆疊之功函數層具有一平直的底表面。於一些實施例中，記憶體單元更包含控制閘極及選擇閘極，控制閘極在選擇閘極與抹除閘極之間，且控制閘極為金屬閘極堆疊。於一些實施例中，記憶體單元更包含控制閘極及選擇閘極，控制閘極在選擇閘極與抹除閘極之間，且選擇閘極為金屬閘極堆疊。於一些實施例中，抹除閘極之金屬閘極堆疊為N型。於一些實施例中，抹除閘極之金屬閘極堆疊為P型。於一些實施例中，電晶體之第一金屬閘極堆疊的功函數層與金屬閘極堆疊之功函數層相同。
根據一些實施例，一種用於形成記憶體元件之方法包含在基板之單元區域之上形成記憶體單元。記憶體單元包含虛設抹除閘極。在基板之邏輯區域之上形成電晶體。電晶體包含虛設閘極堆疊。移除虛設抹除閘極以在基板之上形成第一開口。移除虛設閘極堆疊以在基板之上形成第二開口。同時在第一開口中形成第一金屬閘極堆疊及在第二開口中形成第二金屬閘極堆疊。於一些實施例中，同時形成在第一開口中之第一金屬閘極堆疊及在第二開口中之第二金屬閘極堆疊包含：在第一開口及第二開口中沉積高k介電層；在高k介電層之上沉積阻障層；在阻障層之上沉積功函數層；以及移除高k介電層、阻障層及功函數層之在第一開口及第二開口外部的過量部分以形成第一金屬閘極堆疊及第二金屬閘極堆疊。於一些實施例中，記憶體單元更包含虛設控制閘極，且方法更包含移除虛設 控制閘極以在基板之上形成第三開口，以及在第三開口中形成第三金屬閘極堆疊。於一些實施例中，記憶體單元更包含虛設選擇閘極，且該方法更包含移除虛設選擇閘極以在基板之上形成第三開口，以及在第三開口中形成第三金屬閘極堆疊。
根據一些實施例，一種用於形成記憶體元件之方法包含在基板之上形成記憶體單元。記憶體單元包含虛設抹除閘極及虛設控制閘極。移除虛設抹除閘極以在基板之上形成第一開口。移除虛設控制閘極以在基板之上形成第二開口。同時在第一開口中形成第一金屬閘極堆疊及在第二開口中形成第二金屬閘極堆疊。於一些實施例中，同時形成在第一開口中之第一金屬閘極堆疊及在第二開口中之第二金屬閘極堆疊包含在第一開口及第二開口中沉積高k介電層；在高k介電層之上沉積阻障層；在阻障層之上沉積功函數層；以及移除高k介電層、阻障層及功函數層之在第一開口及第二開口外部的過量部分以形成第一金屬閘極堆疊及第二金屬閘極堆疊。於一些實施例中，方法更包含在基板之邏輯區域之上形成電晶體，其中電晶體包含虛設閘極堆疊；移除虛設閘極堆疊以在基板之上形成第三開口；以及在第三開口中形成第三金屬閘極堆疊。於一些實施例中，第三金屬閘極堆疊及第一金屬閘極堆疊具有不同的功函數。
前文概述了若干實施例之特徵，使得熟習此項技術者可較佳理解本揭露之態樣。熟習此項技術者應瞭解，他們可容易地使用本揭露作為設計或修改用於實現相同目的及/或達成本文中所介紹之實施例之相同優勢的其它製程及結構的基礎。熟習此項技術者亦應認識到，此些等效構造不脫離本揭 露之精神及範疇，且他們可在不脫離本揭露之精神及範疇的情況下在本文進行各種改變、代替及替換。
EG‧‧‧抹除閘極堆疊
210‧‧‧第一間隔物結構
230‧‧‧源極區域
235‧‧‧共同源極介電層
235b‧‧‧底部部分
235s‧‧‧側壁部分
310‧‧‧高k介電層
312‧‧‧部分
322‧‧‧部分
344‧‧‧N型功函數金屬層
344b‧‧‧底表面

Claims (10)

  1. 一種記憶體元件，包含：一基板，該基板包含一單元區域及一邏輯區域；一電晶體，該電晶體在該邏輯區域之上且包含一第一金屬閘極堆疊；以及一記憶體單元，該記憶體單元在該單元區域之上且包含一抹除閘極、一控制閘極、一浮動閘極和一共同源極介電層，其中該抹除閘極為一第二金屬閘極堆疊且該共同源極介電層在該抹除閘極下方，該共同源極介電層包含：一側壁部分，該側壁部分夾置在該抹除閘極與該控制閘極之間以及夾置在該抹除閘極與該浮動閘極之間，並且該側壁部分平行該抹除閘極的側壁；以及一底部部分，該底部部分的一底表面和該側壁部分的一外側表面是連續的。
  2. 如請求項1所述之記憶體元件，其中該抹除閘極之該第二金屬閘極堆疊包含：一高k介電層；一阻障層，該阻障層在該高k介電層之上；以及一功函數層，該功函數層在該阻障層之上。
  3. 如請求項2所述之記憶體元件，其中該抹除閘極之該高k介電層與該共同源極介電層之該側壁部分及該底部部分接觸。
  4. 如請求項3所述之記憶體元件，其中該高k介電層之與該共同源極介電層之該底部部分接觸的一部分彎曲。
  5. 如請求項4所述之記憶體元件，其中該阻障層之與該高k介電層之該部分接觸的一部分彎曲。
  6. 如請求項2所述之記憶體元件，其中該抹除閘極之該功函數層具有一彎曲的底表面。
  7. 一種用於形成記憶體元件之方法，包含：在一基板之一單元區域之上形成一記憶體單元，其中該記憶體單元包含一虛設抹除閘極和一共同源極介電層在該虛設抹除閘極下方，該共同源極介電層包含一側壁部分及一底部部分，該側壁部分接觸該虛設抹除閘極的側壁；在該基板之一邏輯區域之上形成一電晶體，其中該電晶體包含一虛設閘極堆疊；移除該虛設抹除閘極以在該基板之上形成一第一開口；移除該虛設閘極堆疊以在該基板之上形成一第二開口；以及同時形成在該第一開口中之一第一金屬閘極堆疊及在該第二開口中之一第二金屬閘極堆疊。
  8. 一種用於形成記憶體元件之方法，包含： 在一基板之上形成一記憶體單元，其中該記憶體單元包含一虛設抹除閘極、一虛設控制閘極和一共同源極介電層在該虛設抹除閘極下方，該共同源極介電層包含一側壁部分及一底部部分，該側壁部分從該底部部分延伸並平行於該虛設抹除閘極的側壁；移除該虛設抹除閘極以在該基板之上形成一第一開口；移除該虛設控制閘極以在該基板之上形成一第二開口；以及同時形成在該第一開口中之一第一金屬閘極堆疊及在該第二開口中之一第二金屬閘極堆疊。
  9. 如請求項8所述之方法，更包含：在該基板之一邏輯區域之上形成一電晶體，其中該電晶體包含一虛設閘極堆疊；移除該虛設閘極堆疊以在該基板之上形成一第三開口；以及在該第三開口中形成一第三金屬閘極堆疊。
  10. 如請求項9所述之方法，其中該第三金屬閘極堆疊及該第一金屬閘極堆疊具有不同的功函數。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11380769B2 (en) * 2019-10-01 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Select gate spacer formation to facilitate embedding of split gate flash memory
KR20220019175A (ko) * 2020-08-07 2022-02-16 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
CN114695367A (zh) 2020-12-31 2022-07-01 联华电子股份有限公司 半导体存储器元件及其制作方法
CN114843275A (zh) * 2021-02-01 2022-08-02 富泰华工业（深圳）有限公司 半导体装置及半导体装置制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150137207A1 (en) * 2013-11-15 2015-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Flash Memory Embedded with HKMG Technology

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8330227B2 (en) * 2010-02-17 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated semiconductor structure for SRAM and fabrication methods thereof
US8389365B2 (en) * 2011-03-31 2013-03-05 Freescale Semiconductor, Inc. Non-volatile memory and logic circuit process integration
US9076889B2 (en) * 2011-09-26 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Replacement gate semiconductor device
US9129985B2 (en) * 2013-03-05 2015-09-08 United Microelectronics Corp. Semiconductor device having metal gate and manufacturing method thereof
US10050050B2 (en) * 2013-11-08 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with metal gate memory device and metal gate logic device and method for manufacturing the same
US9349741B2 (en) * 2014-07-14 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Recessed salicide structure to integrate a flash memory device with a high κ, metal gate logic device
US9716097B2 (en) * 2015-01-14 2017-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques to avoid or limit implant punch through in split gate flash memory devices
KR101785803B1 (ko) * 2015-05-29 2017-10-16 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 구조체의 형성 방법
US9842848B2 (en) * 2015-12-14 2017-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded HKMG non-volatile memory
US9673210B1 (en) * 2016-02-25 2017-06-06 Globalfoundries Inc. Semiconductor structure including a nonvolatile memory cell having a charge trapping layer and method for the formation thereof
US9812460B1 (en) * 2016-05-24 2017-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. NVM memory HKMG integration technology
US9899397B1 (en) * 2016-08-19 2018-02-20 International Business Machines Corporation Integration of floating gate memory and logic device in replacement gate flow
US10325918B2 (en) * 2016-11-29 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN107017259A (zh) * 2017-04-14 2017-08-04 上海华虹宏力半导体制造有限公司 闪存结构、存储阵列及其制作方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150137207A1 (en) * 2013-11-15 2015-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Flash Memory Embedded with HKMG Technology

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