TWI673855B

TWI673855B - 分離式閘極快閃記憶體元件及其形成方法

Info

Publication number: TWI673855B
Application number: TW107101533A
Authority: TW
Inventors: 馬洛宜庫馬; 恩凱特庫馬; 李家豪
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2018-01-16
Filing date: 2018-01-16
Publication date: 2019-10-01
Also published as: TW201933584A

Abstract

本發明實施例關於一種分離式閘極快閃記憶體元件。上述分離式閘極快閃記憶體元件包括半導體基板、位於上述半導體基板上的浮置閘極介電層以及浮置閘極。上述浮置閘極包括位於上述浮置閘極介電層上的導電層、位於上述導電層之頂表面上之成對的導電間隔物。上述分離式閘極快閃記憶體元件亦包括覆蓋上述浮置閘極的閘極間介電層。上述閘極間介電層覆蓋上述導電層與此些導電間隔物的側壁。上述分離式閘極快閃記憶體元件亦包括位於上述閘極間介電層上的控制閘極。

Description

分離式閘極快閃記憶體元件及其形成方法

本揭露實施例關於一種快閃記憶體元件，且特別有關於一種分離式閘極快閃記憶體元件(split-gate flash memory cell)。

非揮發性(non-volatile)記憶體裝置被廣泛地應用於電子產業中。即使系統之電源消失，儲存於非揮發性記憶體中的資料仍可被保留。非揮發性記憶體可為單次可程式裝置(one-time programmable devices，例如：電子式可程式唯讀記憶體(electrically programmable read-only memory，EPROM))或者可為複寫裝置(re-programmable devices，例如：電子式抹除式可複寫唯讀記憶體(electrically-erasable programmable read-only memory，EEPROM))。

非揮發性記憶體的一個例子是快閃記憶體。快閃記憶體因為具有如尺寸小以及低功率消耗量之優點而越來越受歡迎。

然而，現有的快閃記憶體並未在各方面皆令人滿意。

本發明實施例提供一種分離式閘極快閃記憶體元件。上述分離式閘極快閃記憶體元件包括半導體基板、位於上述半導體基板上的浮置閘極介電層以及浮置閘極。上述浮置閘極包括位於上述浮置閘極介電層上的導電層、位於上述導電層之頂表面上之成對的導電間隔物。上述分離式閘極快閃記憶體元件亦包括覆蓋上述浮置閘極的閘極間介電層。上述閘極間介電層覆蓋上述導電層與此些導電間隔物的側壁。上述分離式閘極快閃記憶體元件亦包括位於上述閘極間介電層上的控制閘極。

本發明實施例亦提供一種分離式閘極快閃記憶體元件之形成方法。上述方法包括提供半導體基板、形成第一介電層於上述半導體基板上、形成第一導電層於上述第一介電層上、形成罩幕層於上述第一導電層上。上述罩幕層具有露出上述第一導電層之第一部分的開口。上述方法亦包括形成成對之導電間隔物於上述開口之相對側壁上並位於上述第一導電層之第一部分之頂表面上、形成介電材料以填充上述開口、移除上述罩幕層以及上述罩幕層下方之上述第一導電層之部分但保留上述成對之導電間隔物與上述第一導電層之第一部分以形成浮置閘極於上述第一介電層上、形成第二介電層於上述成對之導電間隔物與上述第一導電層之第一部分的側壁上。上述方法亦包括形成控制閘極於上述第一介電層、上述第二介電層與上述介電材料上。

10‧‧‧分離式閘極快閃記憶體元件

100‧‧‧半導體基板

100a‧‧‧通道區

102‧‧‧源極/汲極區

202‧‧‧第一介電層

202a‧‧‧浮置閘極介電層

302‧‧‧第一導電層

304‧‧‧導電層

304’‧‧‧側壁

302t‧‧‧頂表面

402‧‧‧罩幕層

404‧‧‧開口

404a、404b‧‧‧開口側壁

502‧‧‧第二導電層

602a、602b‧‧‧導電間隔物

602a”、602b”‧‧‧側壁

602a’‧‧‧第一傾斜側壁

602b’‧‧‧第二傾斜側壁

702‧‧‧介電材料

702a‧‧‧介電材料之部分

702b‧‧‧介電材料底表面

702t‧‧‧介電材料頂表面

802‧‧‧浮置閘極

902‧‧‧第二介電層

902t‧‧‧介電層之頂表面

1002‧‧‧控制閘極

1102‧‧‧閘極間介電層

T1、T2、T3、T4、T5‧‧‧厚度

h‧‧‧高度

W1、W2‧‧‧寬度

以下將配合所附圖式詳述本發明實施例。應注意的是，各種特徵並未按照比例繪製且僅用以說明例示。事實上，元件的尺寸可能經放大或縮小，以清楚地表現出本發明實施例的技術特徵。

第1至11圖為一系列的剖面圖，其根據本揭露之實施例繪示出形成分離式閘極快閃記憶體元件之方法。

以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本發明實施例敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下所揭露之不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。

後文將說明本揭露之各種實施例。類似的標號可被用來表示類似的元件。應可理解的是，額外的操作步驟可實施於所述方法之前、之間或之後，且在所述方法的其他實施例中，部分的操作步驟可被取代或省略。

本發明實施例之分離式閘極快閃記憶體元件包括浮置閘極(floating gate)，上述浮置閘極包含設置於導電層頂表面上之成對的導電間隔物。上述成對之導電間隔物可提升本發明實施例之分離式閘極快閃記憶體元件的效能(例如：縮短抹除時間(erasing time))。於後文將說明本發明實施例之形成分離式閘極快閃記憶體元件之方法。

第1圖根據本揭露之實施例繪示出形成分離式閘極快閃記憶體元件之方法的起始步驟。如第1圖所示，提供半導體基板100。舉例而言，半導體基板100可包括矽。在一些實施例中，半導體基板100可包括其他元素半導體(例如：鍺)、化合物半導體(例如：碳化矽(SiC)、砷化鎵(GaAs)、砷化銦(InAs)或磷化銦(InP))以及合金半導體(例如：SiGe、SiGeC、GaAsP或GaInP)。在其他的實施例中，半導體基板100可包括絕緣層上半導體基板(semiconductor-on-insulator(SOI)substrate)。上述絕緣層上半導體基板可包括底板、設置於上述底板上的埋藏氧化層以及設置於上述埋藏氧化層上的半導體層。

在一些實施例中，半導體基板100為p型矽基板。舉例而言，p型矽基板100的摻質可包括硼、鋁、鎵、銦、其他適當的摻質或上述之組合，且p型矽基板100之摻質濃度可為5x10¹⁴至5x10¹⁶cm^-3。在其他的實施例中，半導體基板100可為n型矽基板。舉例而言，n型矽基板100的摻質可包括砷、磷、銻、其他適當的摻質或上述之組合，且n型矽基板100之摻質濃度可為5x10¹⁴至5x10¹⁶cm^-3。為了簡明起見，後文之實施例將以使用p型矽基板100為例子進行說明，但本揭露並不以此為限。

如第2圖所示，形成第一介電層202於半導體基板100之上。第一介電層202之一部分可充當分離式閘極快閃記憶體元件之浮置閘極介電層，於後文將對此詳細說明。在本實施例中，第一介電層202包括氧化矽。可經由氧化製程、化學氣相沉積製程(chemical vapor deposition process)、其他適當的製程或上述之組合形成氧化矽。舉例而言，上述氧化製程可包括乾式氧化製程(例如：Si+O₂→SiO₂)、濕式氧化製程(例如：Si+2H₂O→SiO₂+2H₂)或上述之組合。

在一些其他的實施例中，第一介電層202包括高介電常數(high-k)介電材料(例如：介電常數大於3.9之材料)。舉例而言，上述高介電常數介電材料可包括HfO₂、LaO、AlO、ZrO、TiO、Ta₂O₅、Y₂O₃、SrTiO₃、BaTiO₃、BaZrO、HfZrO、HfLaO、HfTaO、HfSiO、HfSiON、HfTiO、LaSiO、AlSiO、(Ba,Sr)TiO₃、Al₂O₃、其他適當的高介電常數介電材料或上述之組合。舉例而言，可經由化學氣相沉積製程、原子層沉積(atomic layer deposition，ALD)製程、物理氣相沉積(physical vapor deposition，PVD)製程、其他適當的製程或上述之組合形成上述高介電常數介電層。舉例而言，上述化學氣相沉積製程可為電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)製程或有機金屬化學氣相沉積(metalorganic chemical vapor deposition，MOCVD)製程。舉例而言，上述原子層沉積製程可為電漿輔助原子層沉積(plasma enhanced atomic layer deposition，PEALD)製程。舉例而言，上述物理氣相沉積製程可為真空蒸鍍製程(vacuum evaporation process)或濺鍍製程(sputtering process)。

在一些實施例中，第一介電層202之厚度T1可為50Å至300Å，但本揭露不以此為限。

接著，如第3圖所示，形成第一導電層302於第一介電層202之上。在本實施例中，第一導電層302包括多晶矽。在其他的實施例中，第一導電層302可包括金屬(例如：鎢、鈦、鋁、銅、鉬、鎳、鉑、類似之材料或上述之組合)、金屬合金、金屬氮化物(例如：氮化鎢、氮化鉬、氮化鈦、氮化鉭、類似之材料或上述之組合)、金屬矽化物(例如：矽化鎢、矽化鈦、矽化鈷、矽化鎳、矽化鉑、矽化鉺、類似之材料或上述之組合)、金屬氧化物(例如：氧化釕、氧化銦、類似之材料或上述之組合)、其他適當的材料或上述之組合。

舉例而言，可經由化學氣相沉積製程(例如：低壓化學氣相沉積製程(LPCVD)或電漿輔助化學氣相沉積製程)、物理氣相沉積製程(例如：真空蒸鍍製程或濺鍍製程)、其他適當的製程或上述之組合形成第一導電層302。

在一些實施例中，第一導電層302之厚度T2可為0.05至0.5μm，但本揭露不以此為限。

接著，如第4圖所示，形成罩幕層402於第一導電層302之上，且於罩幕層402中形成開口404。開口404可具有相對之側壁404a與404b。如第4圖所示，開口404露出第一導電層302之一部分。在一些實施例中，開口404所露出之第一導電層302之部分將成為分離式閘極快閃記憶體元件之浮置閘極，於後文將對此詳細說明。

在一些實施例中，罩幕層402可包括氮化矽、氮氧化矽(silicon oxynitride)、其他適當的材料或上述之組合。舉例而言，可以低壓化學氣相沉積製程、電漿輔助化學氣相沉積製程、其他適當的製程或上述之組合形成罩幕層402。舉例而言，罩幕層402的厚度T3可為0.1至0.5μm，但本揭露不以此為限。

在一些實施例中，可以圖案化製程於罩幕層402中形成開口404。舉例而言，上述圖案化製程可包括微影製程(例如：光阻塗佈(photoresist coating)、軟烘烤(soft baking)、光罩對準(mask aligning)、曝光(exposure)、曝光後烘烤(post-exposure baking)、光阻顯影(developing photoresist)、其他適當的製程或上述之組合)、蝕刻製程(例如：濕式蝕刻製程、乾式蝕刻製程、其他適當的製程或上述之組合)、其他適當的製程或上述之組合。在一些實施例中，可以微影製程形成具有對應開口404之開口的圖案化光阻層(未繪示於圖中)於罩幕層402上，接著進行蝕刻製程移除上述圖案化光阻層之開口所露出之罩幕層402之部分以於罩幕層402中形成開口404。

接著，如第5圖所示，形成第二導電層502於罩幕層402以及開口404所露出之第一導電層302之部分上。開口404中的第二導電層502將被異向性地回蝕刻(anisotropically etched back)以於開口404之相對側壁404a與404b上形成導電間隔物。在本實施例中，第二導電層502包括多晶矽。在其他的實施例中，第二導電層502可包括金屬(例如：鎢、鈦、鋁、銅、鉬、鎳、鉑、類似之材料或上述之組合)、金屬合金、金屬氮化物(例如：氮化鎢、氮化鉬、氮化鈦、氮化鉭、類似之材料或上述之組合)、金屬矽化物(例如：矽化鎢、矽化鈦、矽化鈷、矽化鎳、矽化鉑、矽化鉺、類似之材料或上述之組合)、金屬氧化物(例如：氧化釕、氧化銦、類似之材料或上述之組合)、其他適當的材料或上述之組合。

舉例而言，可以化學氣相沉積製程(例如：低壓化學氣相沉積製程或電漿輔助化學氣相沉積製程)、物理氣相沉積製程(例如：真空蒸鍍製程或濺鍍製程)、其他適當的製程或上述之組合形成第二導電層502。

在一些實施例中，第一導電層302與第二導電層502可包括相同的材料(例如：於本實施例中，第一導電層302與第二導電層502都包括多晶矽)。然而，在其他的實施例中，第一導電層302與第二導電層502可包括不同的材料。

舉例而言，第二導電層502的厚度T4可為0.1至0.4μm，但本揭露不以此為限。

接著，如第6圖所示，異向性地回蝕刻第二導電層502以形成分離式閘極快閃記憶體元件之浮置閘極之導電間隔物602a與602b於開口404之相對側壁404a與404b以及開口404所露出之第一導電層302之部分之頂表面302t上。導電間隔物602a與602b以及開口404下方之導電層302之部分將共同充當分離式閘極快閃記憶體元件的浮置閘極。

在一些實施例中，可以乾式蝕刻製程(例如：電漿蝕刻製程或反應式離子蝕刻製程)異向性地回蝕刻第二導電層502。

在一些實施例中，在上述回蝕刻製程之後，導電間隔物602a可具有第一傾斜側壁602a’，而導電間隔物602b可具有面對第一傾斜側壁602a’的第二傾斜側壁602b’(如第6圖所示)。

在一些實施例中，在回蝕刻製程之後，成對之導電間隔物602a與602b低於罩幕層402之頂表面，這可有利於後續之形成分離式閘極快閃記憶體元件之浮置閘極的製程，於後文將對此詳細說明。舉例而言，導電間隔物602a與602b之任一者的高度h可為0.08至0.33μm，而高度h與罩幕層402之厚度T3的比值可為0.6至0.95。

接著，如第7圖所示，形成介電材料702以填充開口404。介電材料702不同於罩幕層402與第一導電層302之材料，且將於後續之形成分離式閘極快閃記憶體元件之浮置閘極的製程中被用來充當蝕刻罩幕。

在本實施例中，介電材料702包括氧化矽。在其他的實施例中，介電材料702可包括HfO₂、LaO、AlO、ZrO、TiO、Ta₂O₅、Y₂O₃、SrTiO₃、BaTiO₃、BaZrO、HfZrO、HfLaO、HfTaO、HfSiO、HfSiON、HfTiO、LaSiO、AlSiO、(Ba,Sr)TiO₃、Al₂O₃、其他適當的高介電常數介電材料或上述之組合。

在一些實施例中，可過填充(overfill)開口404，然後進行平坦化製程以形成介電材料702。舉例而言，可進行化學氣相沉積製程(例如：電漿輔助化學氣相沉積製程或有機金屬化學氣相沉積製程)、旋轉塗佈製程(spin-on coating process)、原子層沉積製程(例如：電漿輔助原子層沉積製程)、物理氣相沉積製程(例如：真空蒸鍍製程或濺鍍製程)、其他適當的製程或上述之組合以於罩幕層402上形成一介電層(未繪示於圖中)以過填充開口404，接著可進行回蝕刻製程或化學機械研磨製程 (chemical-mechanical-polishing(CMP)process)以移除開口404外之上述介電層之部分，而開口404中之上述介電層的殘留部分則作為介電材料702。

在一些實施例中，如第7圖所示，在進行上述化學機械研磨製程或回蝕刻製程之後，介電材料702可具有大抵上平坦的頂表面702t，其可與罩幕層402之頂表面齊平。

在一些實施例中，如第7圖所示，介電材料702具有大抵上平坦的底表面702b，其可直接接觸開口404下方之第一導電層302之部分的頂表面302t。

接著，如第8圖所示，可以蝕刻製程(例如：濕式蝕刻製程或乾式蝕刻製程)或其他適當的製程移除罩幕層402以及罩幕層402下方之第一導電層302之部分，但成對之導電間隔物602a與602b以及開口404下方之第一導電層302之部分則留在第一介電層202上以作為浮置閘極802(亦即，浮置閘極802包括開口404下方之第一導電層302之部分以及成對之導電間隔物602a與602b)。應注意的是，於本揭露之後續段落中，留在第一介電層202上之第一導電層302之部分亦可稱作浮置閘極802之導電層304。

回來參照第7圖，介電材料702可於形成浮置閘極802之蝕刻製程中被用來充當蝕刻罩幕。在一些實施例中，導電間隔物602a與602b低於罩幕層402之頂表面，因此介電材料702可具有實質上位於導電間隔物602a與602b之頂部上的部分702a而可保護導電間隔物602a與602b免於蝕刻之損害。

在一些實施例中，如第8圖所示，成對之導電間隔物602a與602b係位於浮置閘極802之導電層304之相對頂端上。

如第8圖所示，導電間隔物602a與602b之任一者可具有底部寬度W1，而浮置閘極802之導電層304可具有頂部寬度W2。W1與W2的比值(亦即，W1/W2)可取決於h與T3之比值(亦即，h/T3)。在一些h與T3之比值接近1(例如：為0.8至1)的實施例中，W1與W2之比值可較小(例如：為0.3至0.425)，但其生產成本較高。在一些h與T3之比值較小(例如：為0.3至0.7)的實施例中，W1與W2之比值可能較大(例如：大於0.485)，但其間隔物尖端可能會不夠尖而降低抹除效率。因此，在本實施例中，導電間隔物602a與602b之底部寬度W1與浮置閘極802之導電層304之頂部寬度W2的比值為0.425至0.485而可避免上述缺點。

接下來，如第9圖所示，形成第二介電層902於第一介電層202、浮置閘極802之導電層304之側壁304’、導電間隔物602a與602b之側壁602a”與602b”以及介電材料702上。第二介電層902與介電材料702的一部分可充當分離式閘極快閃記憶體元件的閘極間介電層，於後文將對此詳細說明。在一些實施例中，由於第二介電層902係共形地形成於介電材料702之大抵上平坦的頂表面702t上，第二介電層902之頂表面902t可大抵上為平坦的。

在本實施例中，第二介電層902包括氧化矽。可以氧化製程(例如：乾式氧化製程或濕式氧化製程)、化學氣相沉積製程、其他適當的製程或上述之組合形成上述氧化矽。

在其他的實施例中，第二介電層902包括高介電常數(high-k)介電材料(例如：介電常數大於3.9之材料)。舉例而言，上述高介電常數介電材料可包括HfO₂、LaO、AlO、ZrO、TiO、Ta₂O₅、Y₂O₃、SrTiO₃、BaTiO₃、BaZrO、HfZrO、HfLaO、HfTaO、HfSiO、HfSiON、HfTiO、LaSiO、AlSiO、(Ba,Sr)TiO₃、Al₂O₃、其他適當的高介電常數介電材料或上述之組合。舉例而言，可經由化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、其他適當的製程或上述之組合形成上述高介電常數介電層。舉例而言，上述化學氣相沉積製程可為電漿輔助化學氣相沉積製程或有機金屬化學氣相沉積製程。舉例而言，上述原子層沉積製程可為電漿輔助原子層沉積製程。舉例而言，上述物理氣相沉積製程可為真空蒸鍍製程或濺鍍製程。

舉例而言，第二介電層902之厚度T5可為50Å至250Å，但本揭露不以此為限。

接著，如第10圖所示，形成控制閘極1002於第一介電層202、第二介電層902以及介電材料702上。在本實施例中，控制閘極1002包括多晶矽。在其他的實施例中，控制閘極1002可包括金屬(例如：鎢、鈦、鋁、銅、鉬、鎳、鉑、類似之材料或上述之組合)、金屬合金、金屬氮化物(例如：氮化鎢、氮化鉬、氮化鈦、氮化鉭、類似之材料或上述之組合)、金屬矽化物(例如：矽化鎢、矽化鈦、矽化鈷、矽化鎳、矽化鉑、矽化鉺、類似之材料或上述之組合)、金屬氧化物(例如：氧化釕、氧化銦、類似之材料或上述之組合)、其他適當的材料或上述之組合。

舉例而言，可經由沉積製程以及隨後之圖案化製程形成控制閘極1002。上述沉積製程可包括化學氣相沉積製程(例如：低壓化學氣相沉積製程或電漿輔助化學氣相沉積製程)、物理氣相沉積製程(例如：真空蒸鍍製程或濺鍍製程)、其他適當的製程或上述之組合。圖案化製程可包括蝕刻製程。

接著，如第11圖所示，可形成源極/汲極區102於半導體基板100中。控制閘極1002下方之半導體基板100中的通道區100a可分隔源極/汲極區102。在本實施例中，源極/汲極區102係摻雜有n型摻質。舉例而言，控制閘極1002可於佈植製程中被用來充當罩幕以將磷離子或砷離子佈植至控制閘極1002相對兩側之半導體基板100中，而形成摻質濃度為5x10¹⁷cm^-3至5x10²⁰cm^-3的源極/汲極區102。在其他的實施例中，半導體基板100為n型矽基板，因此源極/汲極區102係摻雜有p型摻質(例如：硼、鋁、鎵、銦、其他適當的摻質或上述之組合)，且源極/汲極區102之摻質濃度可為5x10¹⁷cm^-3至5x10²⁰cm^-3。

如第11圖所示，形成了分離式閘極快閃記憶體元件10。分離式閘極快閃記憶體元件10包括浮置閘極802，浮置閘極802包含導電層304以及成對之導電間隔物602a與602b。浮置閘極802下方之第一介電層202之部分202a可稱為浮置閘極介電層，而覆蓋浮置閘極802之第二介電層902之部分與介電材料702可稱為閘極間介電層1102。在一些實施例中，如第11圖所示，浮置閘極802可被浮置閘極介電層202a與閘極間介電層1102完全地包覆。如第11圖所示，閘極間介電層1102可覆蓋導電層304之側壁304’以及導電間隔物602a與602b之側壁602a”與602b”。

綜合上述，本發明實施例之分離式閘極快閃記憶體元件包括浮置閘極。上述浮置閘極包含設置於導電層之頂表面上之成對的導電間隔物。上述成對之導電間隔物可增加浮置閘極與控制閘極之間的電流，因此可提升分離式閘極快閃記憶體元件的效能(例如：縮短抹除時間)。

前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。

此外，本揭露之每一請求項可為個別的實施例，且本揭露之範圍包括本揭露之每一請求項及每一實施例彼此之結合。

此外，雖然前文揭露了一些本揭露的實施例，此些實施例並非用來限定本揭露的範圍。另外，並未說明本揭露實施例之所有優點。再者，在不背離本揭露實施例的發明精神與範圍之前提下，所屬領域具通常知識者可對本揭露實施例進行各種改變、置換或修改。因此，所保護之發明範圍應取決於申請專利範圍。

Claims

一種分離式閘極快閃記憶體元件，包括：一半導體基板；一浮置閘極介電層，位於該半導體基板上；一浮置閘極，包括：一導電層，位於該浮置閘極介電層上；一對導電間隔物，位於該導電層的一頂表面上；一閘極間介電層，覆蓋該浮置閘極，其中該閘極間介電層覆蓋該導電層與該些導電間隔物的側壁；以及一控制閘極，位於該閘極間介電層上。
如申請專利範圍第1項所述之分離式閘極快閃記憶體元件，其中該閘極間介電層具有一平坦的頂表面。
如申請專利範圍第1項所述之分離式閘極快閃記憶體元件，其中該閘極間介電層與該浮置閘極介電層完全地包覆該浮置閘極。
如申請專利範圍第1項所述之分離式閘極快閃記憶體元件，其中該閘極間介電層包括一部分，該部分具有一平坦的底表面接觸該浮置閘極之導電層之頂表面。
如申請專利範圍第1項所述之分離式閘極快閃記憶體元件，其中該對導電間隔物設置於該導電層之相對頂端上。
如申請專利範圍第1項所述之分離式閘極快閃記憶體元件，其中該些導電間隔物之一者具有一第一傾斜側壁，而該些導電間隔物之另一者具有一第二傾斜側壁，且該第一傾斜側壁與該第二傾斜側壁彼此相對。
如申請專利範圍第1項所述之分離式閘極快閃記憶體元件，其中該些導電間隔物之一者的一高度為0.08至0.33微米。
如申請專利範圍第1項所述之分離式閘極快閃記憶體元件，其中該些導電間隔物之一者的一底部寬度與該導電層的一頂部寬度之比值為0.425至0.485。
一種分離式閘極快閃記憶體元件之形成方法，包括：提供一半導體基板；形成一第一介電層於該半導體基板上；形成一第一導電層於該第一介電層上；形成一罩幕層於該第一導電層上，其中該罩幕層具有一開口露出該第一導電層的一第一部分；形成一對導電間隔物於該開口之相對側壁上並位於該第一導電層之第一部分的一頂表面上；形成一介電材料以填充該開口；移除該罩幕層以及該罩幕層下方之該第一導電層之部分，但保留該對導電間隔物與該第一導電層之第一部分以形成一浮置閘極於該第一介電層上；形成一第二介電層於該對導電間隔物與該第一導電層之第一部分的側壁上；以及形成一控制閘極於該第一介電層、該第二介電層與該介電材料上。
如申請專利範圍第9項所述之分離式閘極快閃記憶體元件之形成方法，其中形成該對導電間隔物於該開口之相對側壁上的步驟包括：形成一第二導電層於該罩幕層與該第一導電層之第一部分上；以及異向性地回蝕刻該第二導電層以形成該對導電間隔物於該開口之相對側壁上。
如申請專利範圍第9項所述之分離式閘極快閃記憶體元件之形成方法，其中該介電材料具有一平坦的底表面接觸該第一導電層之第一部分之頂表面。
如申請專利範圍第9項所述之分離式閘極快閃記憶體元件之形成方法，其中該介電材料具有一平坦的頂表面。
如申請專利範圍第9項所述之分離式閘極快閃記憶體元件之形成方法，其中該對導電間隔物低於該罩幕層的一頂表面。
如申請專利範圍第9項所述之分離式閘極快閃記憶體元件之形成方法，其中移除該罩幕層以及該罩幕層下方之該第一導電層之部分的步驟包括：使用該介電材料充當罩幕進行一蝕刻製程以移除該罩幕層以及該罩幕層下方之該第一導電層之部分。
如申請專利範圍第9項所述之分離式閘極快閃記憶體元件之形成方法，其中該第一導電層包括多晶矽。
如申請專利範圍第9項所述之分離式閘極快閃記憶體元件之形成方法，其中形成該介電材料的步驟包括：進行一回蝕刻製程、一化學機械研磨製程或上述之組合。
如申請專利範圍第9項所述之分離式閘極快閃記憶體元件之形成方法，其中該對導電間隔物係形成於該第一導電層之第一部分之相對頂端上。
如申請專利範圍第9項所述之分離式閘極快閃記憶體元件之形成方法，其中該些導電間隔物之一者具有一第一傾斜側壁，而該些導電間隔物之另一者具有一第二傾斜側壁，且該第一傾斜側壁與該第二傾斜側壁彼此相對。
如申請專利範圍第9項所述之分離式閘極快閃記憶體元件之形成方法，其中該些導電間隔物之一者的一高度為0.08至0.33微米。
如申請專利範圍第9項所述之分離式閘極快閃記憶體元件之形成方法，其中該些導電間隔物之一者的一底部寬度與該第一導電層之第一部分的一頂部寬度之比值為0.425至0.485。