CN110690116A - 半导体结构及其制造方法 - Google Patents

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CN110690116A CN201810728564.5A CN201810728564A CN110690116A CN 110690116 A CN110690116 A CN 110690116A CN 201810728564 A CN201810728564 A CN 201810728564A CN 110690116 A CN110690116 A CN 110690116A
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Abstract

本发明实施例提供一种半导体结构及其制造方法，其中，该制造方法包括：提供基板，注入基板以形成高压阱，具有第一导电类型，形成一对漏极飘移区于高压阱中，其中漏极飘移区位于基板的前侧，且漏极飘移区具有与第一导电类型相反的第二导电类型；及形成栅极电极嵌入高压阱中，其中栅极电极位于漏极飘移区之间，且与漏极飘移区横向相隔。本发明实施例提供一种高压器件，其栅极电极嵌入基板中。嵌入栅极使高压器件缩小，以降低导通电阻，而不影响击穿电压及阈值电压。嵌入栅极与现有的制造工艺相容，适用于各种高压器件例如双扩散金属氧化物半导体、横向扩散金属氧化物半导体、及延伸扩散金属氧化物半导体。

Description

半导体结构及其制造方法
技术领域
本发明实施例有关于一种半导体结构，特别是有关于栅极电极嵌入基板中的半导体结构及其制造方法。
背景技术
高压半导体器件广泛使用于高压及高功率集成电路。传统的高压半导体器件包括双扩散金属氧化物半导体(double diffused metal oxide semiconductors，DDMOS)、横向扩散金属氧化物半导体(lateral diffused metal oxide semiconductors，LDMOS)、及延伸扩散金属氧化物半导体(extended-diffused metal oxide semiconductors，EDMOS)。高压半导体器件与传统的互补式金属氧化物半导体(CMOS)制造工艺相容，而因此符合成本效益。因此，高压半导体器件广泛应用于电源供应器、电力管理、显示器驱动集成电路、通讯、车用电子、及工业控制等领域中。
随着科技的进步，半导体产业持续缩减半导体器件的尺寸，而对于简单而有效器件的需求不断增加。对于高压器件而言，除了成本效益之外，漏极至源极的导通电阻(Rdson)亦可能随器件变小而降低。然而，击穿电压可能因此而降低。
因此，虽然现有的高压器件大致符合需求，但并非各方面皆令人满意，特别是较小的高压器件仍需进一步改善。
发明内容
本发明实施例提供一种半导体结构的制造方法，包括：提供基板，注入基板以形成高压阱，具有第一导电类型，形成一对漏极飘移区于高压阱中，其中漏极飘移区位于基板的前侧，且漏极飘移区具有与第一导电类型相反的第二导电类型；及形成栅极电极嵌入高压阱中，其中栅极电极位于漏极飘移区之间，且与漏极飘移区横向相隔。
本发明实施例另一实施例提供一种半导体结构，包括：基板；高压阱，具有第一导电类型；一对漏极飘移区，位于高压阱中，其中漏极飘移区位于基板的前侧，且漏极飘移区具有与第一导电类型相反的第二导电类型；栅极沟槽，位于漏极飘移区之间；及栅极电极，嵌入高压阱中，其中栅极电极位于漏极飘移区之间，且与漏极飘移区横向相隔。
本发明实施例提供一种高压器件，其栅极电极嵌入基板中。嵌入栅极使高压器件缩小，以降低导通电阻，而不影响击穿电压及阈值电压。嵌入栅极与现有的制造工艺相容，适用于各种高压器件例如双扩散金属氧化物半导体、横向扩散金属氧化物半导体、及延伸扩散金属氧化物半导体。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举数个实施例，并配合所附图式，作详细说明如下。
附图说明
以下将配合所附图式详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小器件的尺寸，以清楚地表现出本发明实施例的特征。
图1至图7是根据一些实施例绘示出形成半导体结构不同阶段的剖面示意图。
图8是根据一些实施例绘示出半导体结构的剖面示意图。
图9是根据一些实施例绘示出半导体结构的剖面示意图。
图10是根据一些实施例绘示出半导体结构的剖面示意图。
100、100a、200、300～半导体结构；
102～基板；
104～高压阱；
106～漏极飘移区；
108～栅极沟槽；
108B～底表面；
108S～侧壁表面；
110～绝缘层；
110a～绝缘层；
112、112a～栅极电极；
114～源极/漏极区；
116～接点；
206～飘移区；
210～绝缘层；
212～栅极电极；
218～本体区；
220～隔离区；
306～飘移区；
310～绝缘层；
312～栅极电极；
D～深度；
θ～角度。
具体实施方式
以下公开许多不同的实施方法或是例子来实行本发明实施例的不同特征，以下描述具体的器件及其排列的实施例以阐述本发明实施例。当然这些实施例仅用以例示，且不该以此限定本发明实施例的范围。例如，在说明书中提到第一特征形成于第二特征之上，其包括第一特征与第二特征是直接接触的实施例，另外也包括于第一特征与第二特征之间另外有其他特征的实施例，亦即，第一特征与第二特征并非直接接触。此外，在不同实施例中可能使用重复的标号或标示，这些重复仅为了简单清楚地叙述本发明实施例，不代表所讨论的不同实施例及/或结构之间有特定的关系。
此外，其中可能用到与空间相对用词，例如「在…下方」、「下方」、「较低的」、「上方」、「较高的」及类似的用词，这些空间相对用词系为了便于描述图示中一个(些)器件或特征与另一个(些)器件或特征之间的关系，这些空间相对用词包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相对形容词也将依转向后的方位来解释。
在此，「约」、「大约」、「大抵」的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。应注意的是，说明书中所提供的数量为大约的数量，亦即在没有特定说明「约」、「大约」、「大抵」的情况下，仍可隐含「约」、「大约」、「大抵」的含义。
本发明实施例提供一种高压器件，其栅极电极嵌入基板中。嵌入栅极使高压器件缩小，以降低导通电阻，而不影响击穿电压及阈值电压。嵌入栅极与现有的制造工艺相容，适用于各种高压器件例如双扩散金属氧化物半导体、横向扩散金属氧化物半导体、及延伸扩散金属氧化物半导体。
图1至图7是根据一些本发明实施例绘示出形成半导体结构100不同阶段的剖面示意图。如图1所示，提供基板102。基板102可为半导体基板例如Si基板。此外，半导体基板亦可包括其他元素半导体例如Ge；化合物半导体例如GaN、SiC、GaAs、GaP、InP、InAs、及/或InSb；合金半导体例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP、或上述的组合。基板102可为单层基板或多层基板。此外，基板102亦可为半导体上覆绝缘体(semiconductor on insulator，SOI)。半导体上覆绝缘体基板可使用晶片焊接制造工艺、硅膜转换制造工艺、氧离子注入硅晶隔离(separation by implantation of oxygen，SIMOX)制造工艺、其他适用的方法、或上述的组合制造。在一些实施例中，基板102具有第一导电类型。在一些其他实施例中，基板102具有第二导电类型。第二导电类型与第一导电类型相反。在一些实施例中，第一导电类型为P型。例如，基板102可为硼掺杂基板。在一些其他实施例中，第一导电类型为N型。例如，基板102可为磷掺杂或砷掺杂基板。
在一些实施例中，形成隔离特征(未绘示)于半导体基板102中。隔离特征用以定义主动区，并电性隔离主动区中半导体基板102之中及/或之上不同的器件零件。在一些实施例中，隔离特征包括浅沟槽隔离(shallow trench isolation，STI)特征、硅局部氧化(local oxidation of silicon，LOCOS)特征、其他合适的隔离特征、或上述之组合。在一些实施例中，隔离特征以介电材料例如氧化硅或氮化硅填入。隔离特征可以下列制造工艺依序形成：形成绝缘层于基板102上；选择性地刻蚀绝缘层及基板102以在基板102中形成沟槽、成长富含氮(例如氮氧化硅)的衬层于沟槽的底部及侧壁上；以沉积制造工艺例如化学汽相沉积制造工艺(chemical vapor deposition，CVD)填充间隙填充材料(例如二氧化硅或硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)于沟槽中；对间隙填充材料施以热制造工艺；及(以平坦化制造工艺例如化学机械研磨(chemical mechanical polishing，CMP)平坦化基板102以移除多余的间隙填充材料，因而沟槽中的间隙填充材料与基板102的顶表面等高。值得注意的是，上述制造工艺仅为范例，因此本发明实施例并不以此为限。
接着，注入第一导电类型掺质于基板102中以形成高压阱(high-voltage well，HVW)104。第一导电类型可为P型掺质例如B、Ga、Al、In、BF3 +离子、或上述的组合。此外，第一导电类型可为N型掺质例如P、As、N、Sb离子、或上述的组合。高压阱104的掺质浓度介于约1e14/cm3至1e17/cm3的范围。在一些实施例中，高压阱104可通过图案化光掩膜(未绘示)如图案化光刻胶注入基板102形成。在一些其他实施例中，图案化光掩膜为硬光掩膜。
接着，根据一些实施例，如图2所绘示，形成一对漏极飘移区106于基板102的前侧(或主动侧)。在一些实施例中，这对漏极飘移区106具有第二导电类型。这对漏极飘移区106的掺质浓度介于约5e14/cm3至1e17/cm3的范围。这对漏极飘移区106可通过具有开口的图案化光掩膜(未绘示)露出将注入的区域注入而形成。这对漏极飘移区106可帮助维持高压器件的高击穿电压。
接着，根据一些实施例，如图3所绘示，形成栅极沟槽108于这对漏极飘移区106之间的基板中。在一些实施例中，以光刻及刻蚀制造工艺形成栅极沟槽108。光刻制造工艺可包括光刻胶涂布(例如旋转涂布)、软烘烤、对准光掩膜、曝光图案、曝光后烘烤、显影光刻胶、及清洗及干燥(例如硬烘烤)等。刻蚀制造工艺可包括干刻蚀制造工艺(例如反应离子刻蚀(reactive ion etching，RIE)、各向异性等离子体刻蚀法)、湿刻蚀制造工艺、或上述得组合。如图3所绘示的栅极沟槽108的深度D介于0.25μm至0.75μm之间。如果深度D太浅，与通道大约位于栅极下同一几何平面的一般平面器件相较之下，击穿电压及阈值电压难以维持相同。另一方面，如果深度D太深，后续制造工艺的阶梯覆盖(step coverage)可能不佳。
如图3所绘示，栅极沟槽108朝该栅极沟槽108的底表面108B逐渐变细。在一些实施例中，栅极沟槽108侧壁表面108S及底表面108B之间的夹角θ介于55度至85度之间。如果角度θ太陡，后续制造工艺的阶梯覆盖可能不佳。如果角度θ太缓和，难以维持与平面器件相同的击穿电压及阈值电压。
如图3所示，栅极沟槽108的顶边缘邻接一对漏极飘移区106的侧壁。亦即，栅极沟槽108的顶边缘大致与这对漏极飘移区106的侧壁对齐。如果栅极沟槽108的顶边缘与这对漏极飘移区106的侧壁相分隔，可能增加器件尺寸，且导通电阻可能增加。如果栅极沟槽108的顶边缘与这对漏极飘移区106的侧壁重叠，可能无法维持高击穿电压。
值得注意的是，栅极沟槽108的形状并无特定限制。视设计需求可为任意形状例如倒梯形、U型、矩形等。
接着，如图4所示，顺应性地形成绝缘层110于栅极沟槽108的底部及侧面上。绝缘层110可为栅极介电层。绝缘层110可包括氧化硅。可通过氧化制造工艺(例如干氧化制造工艺或湿氧化制造工艺)、沉积制造工艺(例如化学汽相沉积制造工艺)、其他适用的制造工艺、或上述的组合形成氧化硅。在一些实施例中，可于含氧环境或含氮环境(例如NO或N2O)的热制造工艺或紫外臭氧氧化制造工艺形成绝缘层110。此外，绝缘层110可包括高介电常数介电层(例如介电常数大于3.9)例如氧化铪(HfO2)。此外，高介电常数介电层可包括其他高介电常数介电质例如LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3、BaTiO3、BaZrO、HfZrO、HfLaO、HfTaO、HfSiO、HfSiON、HfTiO、LaSiO、AlSiO、BaTiO3、SrTiO3、Al2O3、其他适用的高介电常数介电质、或上述的组合。高介电常数介电层可以化学汽相沉积制造工艺(chemical vapordeposition process，CVD)(例如等离子体辅助化学汽相沉积制造工艺(plasma enhancedchemical vapor deposition，PECVD)、有机金属化学沉积制造工艺(metalorganicchemical vapor deposition，MOCVD)、或高密度等离子体化学汽相沉积(high-densityplasma chemical vapor deposition，HDPCVD))、原子层沉积(atomic layer deposition，ALD)(例如等离子体辅助原子层沉积(plasma enhanced atomic layer deposition，PEALD))、物理汽相沉积(physical vapor deposition，PVD)(例如真空蒸发制造工艺或溅射制造工艺)、其他适用的制造工艺、或上述的组合形成。绝缘层110的厚度介于
Figure BDA0001720312160000061
至之间。
接着，如图5所绘示，形成栅极电极112于栅极沟槽108中。于是，栅极电极112嵌入介于一对漏极飘移区106的高压阱104之中。栅极电极112可包括多晶硅、多晶硅锗、金属(例如钨、钛、铝、铜、钼、镍、铂等、或上述的组合、金属合金、金属氮化物(例如氮化钨、氮化钼、氮化钛、及氮化钽等、或上述的组合)、金属硅化物(例如硅化钨、硅化钛、硅化钴、硅化镍、硅化钛、硅化铒等、或上述的组合)、金属氧化物(例如氧化钌、氧化铟锡等、或上述的组合)、其他适用的材料、或上述的组合。在一些实施例中，栅极电极112为单层栅极电极材料。在一些其他实施例中，栅极电极112可为包括两层以上栅极电极材料的多层堆叠。栅极电极112可以化学汽相沉积(chemical vapor deposition，CVD)制造工艺(例如低压化学汽相沉积(low-pressure chemical vapor deposition，LPCVD)或等离子体辅助化学汽相沉积(plasma enhanced chemical vapor deposition，PECVD))、物理汽相沉积(physicalvapor deposition，PVD)(例如真空蒸发制造工艺或溅射制造工艺)、其他适用的制造工艺、或上述的组合形成。在沉积之后，可选择性地进行化学机械研磨(chemical mechanicalpolishing，CMP)制造工艺或回蚀制造工艺以移除多余的栅极电极材料。在一些实施例中，栅极电极112与一对漏极飘移区106横向相隔。如果栅极电极112太接近这对漏极飘移区106，可能无法维持高击穿电压。
如图5所绘示，在一些实施例中，栅极电极112的顶表面与基板102的顶表面共面。在一些其他例子中，栅极电极112可过度填充栅极沟槽108并突出于基板102的顶表面之外。
值得注意的是，可颠倒形成漏极飘移区106及栅极电极112的顺序。在一些实施例中，一对漏极飘移区106在栅极电极112之前形成。在其他实施例中，栅极电极112在这对漏极飘移区106之前形成。
接着，如图6所绘示，形成源极/漏极区114在这对漏极飘移区106中。在一些实施例中，源极/漏极区114具有第二导电类型。与一对漏极飘移区106相较之下，源极/漏极区114较浅并较远离栅极结构。源极/漏极区114的掺质浓度介于约5e17/cm3至5e20/cm3之间。在一些实施例中，以图案化光掩膜(未绘示)注入源极/漏极区114。
接着，如图7所示，形成接点116于源极/漏极区114上。在一些实施例中，接点116可包括Ti、Al、Au、Pd、Cu、W、其他合适的材料、金属合金、多晶硅、其他合适的导电材料、或上述的组合。在一些实施例中，先以化学汽相沉积(chemical vapor deposition，CVD)、物理汽相沉积(physical vapor deposition，PVD)(例如电阻加热蒸发或溅射)、电镀、原子层沉积(atomic layer deposition，ALD)、其他适用的制造工艺、或上述的组合形成接点材料于源极/漏极区114上。接着以光刻及刻蚀制造工艺图案化接点材料以形成接点116。接着选择性地进行化学机械研磨制造工艺或回蚀制造工艺以移除多余的接点材料。
相较于平面器件，本发明实施例中的栅极电极112嵌入于高压阱104中。因此，当器件尺寸缩小时，有效通道长度可维持不变。因此，具有嵌入栅极电极112可使击穿电压及阈值电压维持不变。由于器件尺寸缩小，源极及漏极区114之间的距离亦缩小。因此，漏极至源极导通电阻(Rdson)亦可缩小。在一些实施例中，与平面高压器件相比，具嵌入栅极电极112的高压器件的导通电阻可减少超过25％。此外，当器件尺寸变小时，整体芯片尺寸亦可跟着缩减。
本发明实施例中的制造工艺与现有的高压制造工艺相容。在一些实施例中，仅需一额外的图案化掩膜以形成栅极沟槽108，因此不需要重大改造半导体资本设备。
本发明实施例可进行许多变化及/或调整。图8是根据另一些实施例绘示出形成半导体结构100a的剖面示意图。除非另有说明，用以形成这些实施例中零件的材料和方法与图1至图7中所绘示用以形成零件者相同。相同的标号通常用以指示调整或不同实施例中相应或相似的特征。如图8所绘示，栅极电极112a及绝缘层110a延伸出栅极沟槽108并覆盖部分的一对漏极飘移区106。用以形成半导体结构100a的制造工艺与材料可与用以形成半导体结构100者相似或相同，于此不重述。
如图8所示，根据一些实施例，栅极电极112a及绝缘层110a延伸出栅极沟槽并覆盖一对漏极飘移区106的一部分。由于栅极面积增加，当栅极电极112a及绝缘层110a延伸出栅极沟槽108时，可减少栅极电阻。
本发明实施例的嵌入栅极亦适用于其他高压器件例如横向扩散金属氧化物半导体(lateral diffused metal oxide，LDMOS)。图9是根据一些关于横向扩散金属氧化物半导体的实施例绘示出形成半导体结构200的剖面示意图。
如图9所绘示，根据一些实施例，半导体结构200包括具有第一或第二导电类型的基板102、具有第二导电类型的飘移区206、具有第一导电类型的本体区218、包括绝缘层210及栅极电极212的嵌入栅极结构。嵌入栅极结构嵌入本体区218及飘移区206中。半导体结构200更包括具有第二导电类型的源极/漏极区114，位于栅极结构的两侧。接点116形成于源极/漏极区114上。隔离区220位于介于漏极区114与栅极结构之间的飘移区206上，此外，内嵌栅极电极212延伸出栅极沟槽并覆盖隔离区220的一部分。用以形成半导体结构200的制造工艺与材料可与前述用以形成半导体结构100者相似或相同，于此不重述。
由于栅极电极212内嵌于本体区218及飘移区206中，因此，当器件尺寸缩小时，有效通道长度可维持不变。因此，具有嵌入栅极电极212可使击穿电压及阈值电压维持不变。由于器件尺寸缩小，源极及漏极区114之间的距离亦缩小。因此，亦可降低漏极至源极导通电阻(Rdson)。在一些实施例中，与平面高压器件相比，具嵌入栅极电极112的高压器件的导通电阻可减少超过25％。此外，当器件尺寸变小时，整体芯片尺寸亦可跟着缩减。
图10是根据一些关于延伸扩散金属氧化物半导体(extended-diffused metaloxide semiconductors，EDMOS)的实施例绘示出形成半导体结构300的剖面示意图。半导体结构300为类似于半导体结构100的延伸扩散金属氧化物半导体，除了仅在沟槽栅极的一侧设有飘移区之外。
根据一些实施例，如图10所绘示，半导体结构300包括具有第一或第二导电类型的基板102、具有第一导电类型的高压阱104、具有第二导电类型的飘移区306、包括绝缘层310及栅极电极312的嵌入栅极结构。半导体结构300更包括具有第二导电类型的源极/漏极区114，位于栅极结构的两侧。在其中一侧(图10中实施例的左侧)，栅极沟槽的顶边缘邻接源极/漏极区114之一的侧壁。在另一侧(图10中实施例的右侧)，栅极沟槽的顶边缘邻接飘移区306的侧壁。接点116形成于源极/漏极区114上。制造工艺与器件仅作简述，于此不重复。
由于栅极电极312内嵌于高压阱104中，因此，当器件尺寸缩小时，有效通道长度可维持不变。因此，具有嵌入栅极电极312可使击穿电压及阈值电压维持不变。由于器件尺寸缩小，源极及漏极区114之间的距离亦缩小。因此，亦可降低漏极至源极导通电阻(Rdson)。在一些实施例中，与平面高压器件相比，具嵌入栅极电极312的高压器件的导通电阻可减少超过25％。此外，当器件尺寸变小时，整体芯片尺寸亦可跟着缩减。
因此，发明实施例于此所述的内嵌栅极结构广泛应用于不同的高压器件中，例如延伸扩散金属氧化物半导体(extended-diffused metal oxide semiconductors，EDMOS)、双扩散金属氧化物半导体(double diffused metal oxide semiconductors，DDMOS)、及横向扩散金属氧化物半导体(lateral diffused metal oxide，LDMOS)。延伸扩散金属氧化物半导体在漏极侧具有漏极飘移区有助于减少热载子效应，且有助于改善可靠度。双扩散金属氧化物半导体在源极侧及漏极侧均有漏极飘移区，其可靠度更高。横向扩散金属氧化物半导体可承受更高的电压，因此操作电压可更高。
如上所述，本发明实施例中，栅极电极内嵌于高压器件的基板中。当器件尺寸缩小时，有效通道长度增加，击穿电压及阈值电压可维持不变。由于器件尺寸缩小，导通电阻可减少超过25％。同时，当器件尺寸变小时，整体芯片尺寸亦可跟着缩减。内嵌栅极制造工艺与传统的高压制造工艺相容，仅需一额外的光掩膜形成栅极沟槽。内嵌栅极可适用于不同的高压器件例如双扩散金属氧化物半导体(double diffused metal oxidesemiconductors，DDMOS)、横向扩散金属氧化物半导体(lateral diffused metal oxide，LDMOS)、及延伸扩散金属氧化物半导体(extended-diffused metal oxidesemiconductors，EDMOS)。
上述内容概述许多实施例的特征，因此任何所属技术领域技术人员，可更加理解本发明实施例的各面向。任何所属技术领域技术人员，可能无困难地以本发明实施例为基础，设计或修改其他制造工艺及结构，以达到与本发明实施例相同的目的及/或得到相同的优点。任何所属技术领域技术人员也应了解，在不脱离本发明实施例的精神和范围内做不同改变、代替及修改，如此等效的创造并没有超出本发明实施例的精神及范围。

Claims (20)

1.一种半导体结构的制造方法，其特征在于，包括：
提供一基板；
注入该基板以形成一高压阱，具有一第一导电类型；
形成一对漏极飘移区于该高压阱中，其中该对漏极飘移区位于该基板的一前侧，且该对漏极飘移区具有与该第一导电类型相反的一第二导电类型；及
形成一栅极电极嵌入该高压阱中，其中该栅极电极位于该对漏极飘移区之间，且与该对漏极飘移区横向相隔。
2.如权利要求1所述的半导体结构的制造方法，其特征在于，该栅极电极的一顶表面与该基板的一顶表面共面。
3.如权利要求1所述的半导体结构的制造方法，其特征在于，该栅极电极在形成该对漏极飘移区之前形成。
4.如权利要求1所述的半导体结构的制造方法，其特征在于，该对漏极飘移区在形成该栅极电极之前形成。
5.如权利要求1所述的半导体结构的制造方法，其特征在于，更包括：
刻蚀该对漏极飘移区之间的该基板，以形成一栅极沟槽。
6.如权利要求5所述的半导体结构的制造方法，其特征在于，该栅极沟槽的顶边缘邻接该对漏极飘移区的侧壁。
7.如权利要求5所述的半导体结构的制造方法，其特征在于，该栅极电极延伸出该栅极沟槽之外，并覆盖该对漏极飘移区的一部分。
8.如权利要求5所述的半导体结构的制造方法，其特征在于，该栅极沟槽朝该栅极沟槽的一底表面逐渐变细。
9.如权利要求5所述的半导体结构的制造方法，其特征在于，该栅极沟槽的一侧壁表面及一底表面之间的一夹角介于55度至85度。
10.如权利要求5所述的半导体结构的制造方法，其特征在于，该栅极沟槽的一深度介于0.25μm至0.75μm。
11.如权利要求5所述的半导体结构的制造方法，其特征在于，更包括：
顺应性地形成一绝缘层于该栅极沟槽的一底部及侧壁上。
12.如权利要求11所述的半导体结构的制造方法，其特征在于，以氧化形成该绝缘层。
13.如权利要求11所述的半导体结构的制造方法，其特征在于，该绝缘层具有一厚度介于
Figure FDA0001720312150000021
及
Figure FDA0001720312150000022
14.如权利要求1所述的半导体结构的制造方法，其特征在于，更包括：
注入该基板以形成源极/漏极区于该对漏极飘移区中，其中该源极/漏极区位于该基板的该前侧，且该源极/漏极区具有该第二导电类型；及
形成一接点于该源极/漏极区上。
15.一种半导体结构，其特征在于，包括：
一基板；
一高压阱，具有一第一导电类型；
一对漏极飘移区，位于该高压阱中，其中该对漏极飘移区位于该基板的一前侧，且该对漏极飘移区具有与该第一导电类型相反的一第二导电类型；
一栅极沟槽，位于该对漏极飘移区之间；及
一栅极电极，嵌入该高压阱中，其中该栅极电极位于该对漏极飘移区之间，且与该对漏极飘移区横向相隔。
16.如权利要求15所述的半导体结构，其特征在于，该栅极电极的一顶表面与该基板的一顶表面共面。
17.如权利要求15所述的半导体结构，其特征在于，该栅极沟槽的顶边缘邻接该对漏极飘移区的侧壁。
18.如权利要求15所述的半导体结构，其特征在于，该栅极沟槽朝该栅极沟槽的一底表面逐渐变细。
19.如权利要求15所述的半导体结构，其特征在于，更包括：
一绝缘层，顺应性的位于该栅极沟槽的一底部及侧壁上。
20.如权利要求15所述的半导体结构，其特征在于，更包括：
源极/漏极区，位于该对漏极飘移区中，其中该源极/漏极区具有该第二导电类型；及
一接点，位于该源极/漏极区上。
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