TW201739050A - 半導體元件及其製造方法 - Google Patents

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Abstract

半導體元件包含基板、至少一主動區、至少一閘極結構，及絕緣結構。主動區位於至少部分基板內。閘極結構位於主動區上。閘極結構具有至少一端側壁及頂表面，端側壁與頂表面交會以形成頂部內角。頂部內角為銳角。絕緣結構位於基板上並相鄰於閘極結構之端側壁。

Description

半導體元件及其製造方法
本揭露是關於一種半導體元件及其製造之方法。
半導體產業至今發展至奈米技術製程，以追求更高元件密度、更佳的效能以及更低的開銷，在這樣的挑戰之下，元件的製造及設計擴展至三維的發展，如鰭式場效電晶體(fin field effect transistor；FinFET)。鰭式場效電晶體包含加長的半導體鰭，往與基板面垂直的方向上延伸。場效電晶體之通道形成在此鰭內。在鰭的上方提供閘極(如：包覆閘極)。鰭式場效電晶體可以降低短通道效應(short channel effect)。
本揭露之一實施例之半導體元件包含基板、至少一主動區、至少一閘極結構、及至少一絕緣結構。至少部分主動區位於基板內。閘極結構位於主動區上。閘極結構具有至少一端側壁及頂表面互相交會並形成頂部內角。頂部內角為銳角。絕緣結構與閘極結構的端側壁相鄰且位於基板上。
本揭露之另一實施例之半導體元件包含基板、至少二主動區、至少二閘極結構、及一絕緣結構。至少部分主動區位於基板內。閘極結構分別位於主動區上。絕緣結構位於至少二閘極結構之間。絕緣結構具有頂表面。絕緣結構往其頂表面的方向逐漸變窄。
本揭露之又一實施例之一種用於製早半導體元件的方法包含形成至少一主動區，至少部分主動區位於基板內。在基板及主動區上形成閘極層。閘極層經圖案化以形成至少一閘極結構及相鄰於閘極結構的溝槽。閘極結構具有頂表面及相鄰於溝槽的端側壁。端側壁及頂表面交會以形成頂部內角，且頂部內角為銳角。
105‧‧‧隔離結構
110‧‧‧基板
112‧‧‧半導體鰭
112’‧‧‧定義氧化區
120‧‧‧層間介電質
130‧‧‧虛設閘極層
132‧‧‧虛設閘極條
134‧‧‧虛設閘極結構
134t、155t、180t‧‧‧頂表面
134b、155b、180b‧‧‧底表面
135、182‧‧‧端側壁
138‧‧‧開口
140‧‧‧閘極間隔層
150‧‧‧介電材料
155‧‧‧絕緣結構
156‧‧‧邊緣
157‧‧‧側壁
160‧‧‧介電層
170‧‧‧閘電極
180‧‧‧金屬閘極結構
210、220‧‧‧遮罩層
R‧‧‧溝槽
θt1、θb1、θt2、θb2、φ1、φ2‧‧‧內角
閱讀以下詳細敘述並搭配對應之圖式，可了解本揭露之多個態樣。應注意，根據業界中的標準做法，多個特徵並非按比例繪製。事實上，多個特徵之尺寸可任意增加或減少以利於討論的清晰性。
第1A圖至第9A圖為依據本揭露之部分實施例之製造半導體元件的方法在各個步驟下的上視圖。
第1B圖至第9B圖分別為第1A圖至第9A圖之B-B線段的剖面圖。
第10A圖為依據本揭露之部分實施例之半導體的上視圖。
第10B圖為第10A圖之B-B線段的剖面圖。
以下揭露提供眾多不同的實施例或範例，用於實施本案提供的主要內容之不同特徵。下文描述一特定範例之組件及配置以簡化本揭露。當然，此範例僅為示意性，且並不擬定限制。舉例而言，以下描述「第一特徵形成在第二特徵之上方或之上」，於實施例中可包括第一特徵與第二特徵直接接觸，且亦可包括在第一特徵與第二特徵之間形成額外特徵使得第一特徵及第二特徵無直接接觸。此外，本揭露可在各範例中重複使用元件符號及/或字母。此重複之目的在於簡化及釐清，且其自身並不規定所討論的各實施例及/或配置之間的關係。
此外，空間相對術語，諸如「下方(beneath)」、「以下(below)」、「下部(lower)」、「上方(above)」、「上部(upper)」等等在本文中用於簡化描述，以描述如附圖中所圖示的一個元件或特徵結構與另一元件或特徵結構的關係。除了描繪圖示之方位外，空間相對術語也包含元件在使用中或操作下之不同方位。此設備可以其他方式定向(旋轉90度或處於其他方位上)，而本案中使用之空間相對描述詞可相應地進行解釋。
本揭露之實施例提供形成半導體元件的改良方法以及結構。這些實施例將在下文中進行論述，其內容是關於在塊狀矽基板上形成具有一個或多個鰭的鰭式場效電晶體。本技術領域之通常知識者應了解本揭露之實施例可用於其他配置結構。
第1A圖至第9A圖為依據本揭露之部分實施例之製造半導體元件的方法在各個步驟下的上視圖，而第1B圖至第9B圖為分別擷取第1A圖至第9A圖之B-B線段之剖面圖。請參照第1A圖及第1B圖。提供基板110。在部分實施例中，基板110包含矽。或者，基板110可包含鍺、矽鍺、砷化鎵或其他適合之半導體材料。再者，基板110包含磊晶層。例如，基板110可具有位於塊狀半導體上方的磊晶層。此外，基板110可受應力以增強元件效能。例如，磊晶層可包含與塊狀半導體不同之半導體材料，諸如位於塊狀矽上方的矽鍺層，或位於塊狀矽鍺上方的矽層。此受應力之基板可由選擇性磊晶生長(selective epitaxial growth；SEG)形成。此外，基板110可包含絕緣體上半導體(semiconductor-on-insulator；SOI)結構。再者，基板110可包含埋入介電層，如埋入氧化(buried oxide；BOX)層，如藉由氧離子植入隔離(separation by implantation of oxygen；SIMOX)技術、晶圓接合、選擇性磊晶生長或其他適合之方法所形成。
至少一半導體鰭112形成於基板110上。例如，在第1A圖及第1B圖中，有兩個半導體鰭112。於部分實施例中，半導體鰭112包含矽。半導體鰭112，例如，可由光微影技術圖案化及蝕刻基板110形成。於部分實施例中，光阻材料層(未圖示)繼續沉積在基板110上。光阻材料層根據所欲之圖案(在此案例中為半導體鰭112)進行照射(曝光)並顯影以移除部分光阻材料。剩餘之光阻材料保護下方之材料免受後續之製程破壞，如蝕刻。應注意，其他遮罩如氧化物或氮化矽遮罩亦可用 於蝕刻製程。於部分其他實施例中，半導體鰭112可為磊晶生長。例如，下方材料之受曝光的部分，如受曝光之部分基板110，可用於磊晶製程以形成半導體鰭112。遮罩可用於控制磊晶生長製程中半導體鰭112的形狀，此外，應注意，第1A圖及第1B圖僅為描述，並不用於限制本揭露所欲保護之範圍。本技術領域具有通常知識者可依據實際情況選擇適當之半導體鰭112之數量。
複數個隔離結構105形成於基板110上。隔離結構105作為淺溝槽隔離(shallow trench isolation；STI)並圍繞半導體鰭112，隔離結構105可由化學氣相沉積(chemical vapor deposition；CVD)技術形成，並以四乙氧基矽烷(tetra-ethyl-ortho-silicate；TEOS)及氧作為前驅物。於部分實施例中，隔離結構105可由植入離子至基板110內形成，如氧、氮、碳或類似者。在又部分其他實施例中，隔離結構105為絕緣體上半導體晶圓之絕緣層。
形成層間介電質120以覆蓋半導體鰭112。層間介電質120可由熱氧化、化學氣相沉積、濺鍍或其他本領域用於形成閘極介電質之習知技術來形成。根據介電層形成之技術，位於半導體鰭112上之層間介電質120的厚度可能不同於位於半導體鰭112側壁之層間介電質120的厚度。層間介電質120可包含，例如，高介電常數(high-k)材料如金屬氧化物、金屬氮化物、金屬矽化物、透明金屬氧化物、透明金屬氮化物、透明金屬矽化物、金屬氮氧化物、金屬鋁酸鹽、矽化鋯、鋁鋯或上述之組合。部分實施例可包含二氧化鉿(HfO2)、氧化矽鉿 (HfSiO)、氮氧化矽鉿(HfSiON)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)、氧化鑭(LaO)、氧化鋯(ZrO)、氧化鈦(TiO)、五氧化二鉭(Ta2O5)、氧化釔(Y2O3)、鈦酸鍶(SrTiO3，STO)、鈦酸鋇(BaTiO3，BTO)、鋯酸鋇(BaZrO)、氧化鉿鑭(HfLaO)、氧化矽鑭(LaSiO)、氧化矽鋁(AlSiO)、氧化鋁(Al2O3)、氮化矽(Si3N4)、氮氧化矽(SiON)或上述之組合。層間介電質120可具有多層結構，如一層為氧化矽(如內介面層)而另一層為高介電常數材料。層間介電質120可由化學氣相沉積、物理氣相沉積(physical vapor deposition；PVD)、原子層沉積(atomic layer deposition；ALD)、熱氧化、臭氧化、其他適合之製程或上述之組合來形成。
在層間介電質120及基板110上形成虛設閘極層130。虛設閘極層130可由化學氣相沉積、濺鍍或本領域之沉積導電材料之習知技術來沉積。虛設閘極層130可包含多晶矽(poly-Si)或多晶矽鍺(poly-SiGe)。
請參照第2A圖及第2B圖。藉由適合的製程在虛設閘極層130上形成適當厚度之遮罩層210。遮罩層210覆蓋部分虛設閘極層130，同時另一部分之虛設閘極層130為未覆蓋之狀態。於部分實施例中，遮罩層210為硬質遮罩層，包含氧化矽。於部分其他實施例中，遮罩層210可包含氮化矽(SiN)、氮氧化矽(SiON)、碳化矽(SiC)、碳氧化矽(SiOC)、旋塗式玻璃(spin-on glass；SOG)、低介電常數層、四乙氧基矽烷(TEOS)、電漿輔助化學氣相沉積形成之氧化物(plasma enhanced CVD oxide；PE-oxide)、高深寬比製程 (high-aspect-ratio-process；HARP)形成之氧化物、非晶碳材料、其他適合之材料，及/或上述之組合。氧化矽層可由化學氣相沉積、物理氣相沉積，或原子層沉積形成。氧化矽層之厚度範圍為約100埃至約500埃。於部分其他實施例中，遮罩層210可為光阻層，光阻層可藉由，如旋塗，沉積在虛設閘極層130上，並用於形成所欲之圖案。形成方法可透過曝光、顯影、蝕刻，及其他適合之製程。於部分實施例中，遮罩層210包含沉積虛設閘極層130上之氮化矽層及沉積在氮化矽層上的氧化層。
請參照第3A圖及第3B圖。執行移除製程(或蝕刻製程)以移除所欲圖案在虛設閘極層130上之其他部分(如第2A圖及第2B圖所示)(例如未被遮罩層210覆蓋之部分)，並將遮罩層210作為遮罩來形成虛設閘極條132。於部分實施例中，此蝕刻製程可多次執行。然而，圖案化製程並不限制於使用光阻之光微影製程，可執行浸潤式微影、電子束微影，或其他適合之製程。如此一來，可獲得第3A圖所示之虛設閘極條132之圖案。於部分實施例中，遮罩層210(如第2A圖及第2B圖所示)可藉由灰化(ashing)、剝離，或其他適合之技術來移除。
複數個閘極間隔層140形成在虛設閘極條132的相對兩側上。於部分實施例中，至少一閘極間隔層140包含單層或多層。閘極間隔層140可藉由在先前形成之結構上毯覆沉積一個或多個介電層(未圖示)。介電層可包含氮化矽、氮氧化物、碳化矽、氮氧化矽、氧化物及相似者，並可用形成此類層 的方法來形成，如化學氣相沉積、電漿輔助化學氣相沉積、濺鍍，及本領域之其他習知技術。閘極間隔層140可包含不同材料，此等材料與虛設閘極條132具有不同蝕刻特性，使閘極間隔層140可作為遮罩，來移除部分虛設閘極條132(參照下方第4A圖及第4B圖之描述)。閘極間隔層140可接著圖案化，如藉由一個或多個蝕刻來移除結構水平表面之部分閘極間隔層140。
參照第4A圖及第4B圖。在第3A圖及第3B圖之結構上形成另一遮罩層220並圖案化以界定至少一虛設閘極結構134。例如，第3A圖及第3B圖之虛設閘極條132被圖案化以形成二虛設閘極結構134，並在兩個虛設閘極結構134間形成溝槽R。虛設閘極結構134位於閘極間隔層140之間。此外，虛設閘極結構134及閘極間隔層140一同界定溝槽R之範圍。溝槽R曝露虛設閘極結構134之端側壁135及隔離結構105。於部分實施例中，遮罩層220為光阻遮罩，其形成方法為對一光阻材料層進行沉積、曝光及顯影。遮罩層220被圖案化以在虛設閘極結構134之間形成絕緣區域(例如：溝槽R)。
在第4B圖中，至少一虛設閘極結構134具有頂表面134t、底表面134b，及至少一端側壁135。頂表面134t及底表面134b彼此相對，且底表面134b面對(或相鄰)基板110(以及層間介電質120及/或隔離結構105)。頂表面134t及端側壁135交會以形成頂部內角θt1。詞彙「內角」為位於虛設閘極結構134內的一角。頂部內角θt1為銳角。意即，頂部內角θt1小於90度。此外，底表面134b及端側壁135交會以形成底部內角 θb1。內角θb1為鈍角。意即，底部內角θb1大於90度。因此，溝槽R往隔離結構105及基板110的方向逐漸變大。
參照第5A圖及第5B圖。在第5A圖及第5B圖之結構上以及溝槽R內沉積介電材料150。介電材料150可為多種用於層間介電質(interlevel dielectrics；ILDs)或層間金屬介電質(inter-metal dielectric；IMD)之適合的介電材料。於部分實施例中，介電材料150可包含氧化物材料，如氧化矽。沉積介電材料150之方法包含化學氣相沉積或物理氣相沉積製程。沉積介電材料150亦可包含旋塗，如塗布製程。
參照第6A圖及第6B圖。對第5A圖及第5B圖上之介電材料150執行化學機械研磨製程(chemical mechanical polishing；CMP)以回蝕並磨平介電材料150直到虛設閘極結構134曝露。溝槽R內殘餘之介電材料150作為絕緣結構155。於部分實施例中，部分虛設閘極結構134在化學機械研磨製程的期間移除。絕緣結構155具有頂表面155t。在化學機械研磨製程之後，絕緣結構155之頂表面155t及虛設閘極結構134之頂表面134t實質上共平面。此處使用之詞彙「實質上」可用於修飾任何定量表示(quantitative representation)，其允許之變化範圍對相關基本功能並不造成改變。例如，本揭露之絕緣結構155之頂表面155t及虛設閘極結構134之頂表面134t實質上共平面，而在絕緣結構155之頂表面155t及虛設閘極結構134之頂表面134t的結構不變的情況下，此共平面在本揭露之範圍內是允許改變的。
在第6B圖中，絕緣結構155可為一栓塞，被兩相 鄰之閘極間隔層140及兩虛設閘極結構134包圍。絕緣結構155具有頂表面155t及底表面155b，兩者互相相對。底表面155b面對基板110及隔離結構105。意即，底表面155b與隔離結構105相鄰。於部分實施例中，若層間介電質120位於隔離結構105上，絕緣結構155可與層間介電質120相鄰。在第6A圖中，絕緣結構155之頂表面155t具有兩相對之邊緣156，分別面對虛設閘極結構134。兩邊緣156皆向外彎曲。此外，在第6B圖中，底表面155b之面積大於頂表面155t。絕緣結構155具有兩相對之側壁157，分別面向虛設閘極結構134。意即，絕緣結構155之其中一側壁157與其中一虛設閘極結構134之端側壁135(如第4B圖所示)相鄰。頂表面155t及絕緣結構155之側壁157交會以形成頂部內角φ1。此處之詞彙「內角」為絕緣結構155內之一角。頂部內角φ1實質上大於90度。例如，頂部內角φ1為鈍角。此外，底表面155b及絕緣結構155之側壁157交會以形成底部內角φ2。底部內角φ2實質上小於90度，例如，底部內角φ2為銳角。因此，絕緣結構155往其頂表面155t之方向逐漸變窄。意即，絕緣結構155絕緣結構155往其頂表面155t之方向逐漸變小。於部分實施例中，絕緣結構155之寬度範圍約5nm至約500nm，且並不限定於本案所欲保護之範疇之本態樣。
參照第7A圖及第7B圖。在本揭露中，執行取代閘極(replacement gate；RPG)製程方法。於部分實施例中，在取代閘極製程方法中，首先形成虛設多晶矽閘極，並在執行高熱預算製程(high thermal budget process)後，由金屬閘極 取代虛設多晶矽閘極。移除虛設閘極結構134(如第6A圖及第6B圖所示)以形成兩開口138，並以閘極間隔層140作為開口138之側壁。於部分實施例中，自開口138中曝露之部分層間介電質120亦被移除。或者，於部分實施例中，移除虛設閘極結構134而保留層間介電質120，如第7B圖所示。為清晰描述，層間介電質120繪製於第7B圖中，但在第7A圖中省略。虛設閘極結構134(及層間介電質120)可透過乾蝕刻、濕蝕刻或乾濕蝕刻之組合來移除。例如，濕蝕刻製程可包含曝露於含氫氧根之溶液(如氫氧化銨)、去離子水，及/或其他適合之蝕刻劑溶液。
第7A圖及第7B圖中，絕緣結構155往其頂表面155t之方向逐漸變小。因此，接近絕緣結構155之頂表面155t的開口138之孔徑大於接近絕緣結構155之底表面155b的開口138之孔徑。在這樣的配置結構下，金屬閘極結構180(如第9A圖及第9B圖所示)可輕易地充填至開口138並不會在金屬閘極結構180及絕緣結構155之間留下空間。因此，可提升金屬閘極結構180的電性效能。
請參照第8A圖及第8B圖。在開口138內共形地形成高介電常數介電層160。因此，高介電常數介電層160覆蓋了半導體鰭112及絕緣結構155之側壁157。於部分實施例中，若第7B圖中的層間介電質120在先前的步驟中被移除的話，則先沉積另一內介面層。高介電常數介電層160具有比二氧化矽還高之介電常數κ，如κ>3.9。高介電常數介電層160可包含氧化鑭、氧化鋁、氧化鋯、氧化鈦、五氧化二鉭、氧化釔、鈦酸鍶、鈦酸鋇、鋯酸鋇、氧化鉿鋯、氧化鉿鑭、氧化矽鉿、氧化 矽鑭、氧化矽鋁、氧化鋁、氮化矽、氮氧化矽或上述之組合。高介電常數介電層160可藉由適合之技術沉積，如原子層沉積、化學氣相沉積、物理氣相沉積、熱氧化，上述之組合，或其他適合之技術。
請參照第9A圖及第9B圖。在開口138內及高介電常數介電層160上形成至少一層。接著，執行金屬化學機械研磨製程以回蝕並磨平該層以分別在開口138內形成兩金屬閘極結構180。其中一金屬閘極結構180包含高介電常數介電層160而金屬閘電極170位於高介電常數介電層160上。形成的金屬閘電極170可包含封端層、填補層，及/或其他適合閘極堆疊所需要的層。包含在金屬閘電極170內之功函數金屬層可為n型或p型功函數金屬層。範例性p型功函數金屬包含氮化鈦、氮化鉭、釕、鉬、鋁、氮化鎢、二矽化鋯、二矽化鉬、二矽化鉭、二矽化鎳、其他適合之p型功函數金屬材料，或上述之組合。範例性n型功函數金屬包含鈦、銀、鉭鋁、碳化鉭鋁(TaAlC)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、氮化鉭碳(TaCN)、氮化鉭矽(TaSiN)、錳、鋯，其他適合之n型功函數金屬材料，或上述之組合。功函數層可包含複數個層。功函數金屬層可藉由化學氣相沉積、物理氣相沉積、電鍍，及/或其他適合製程來沉積。於部分實施例中，形成的金屬閘電極170為包含p型功函數層之p型金屬閘極。於部分實施例中，金屬閘電極170內之封端層可包含耐火金屬(refractory metal)及其氮化物(如氮化鈦、氮化鉭、氮化鎢、氮化鈦矽、氮化鉭矽)。封端層之沉積可由物理氣相沉積、化學氣相沉積、有機金屬化學氣相沉積 (Metal-organic chemical vapor deposition；MOCVD)及原子層沉積。於部分實施例中，金屬閘電極170內之填補層可包含鎢。金屬層之沉積可藉由原子層沉積、物理氣相沉積、化學氣相沉積，或其他適合之製程。
第9A圖中，其中一金屬閘極結構180被閘極間隔層140及絕緣結構155包圍。金屬閘極結構180位於閘極間隔層140之間，而絕緣結構155位於閘極間隔層140及金屬閘極結構180之間。意即，絕緣結構155被金屬閘極結構180及閘極間隔層140包圍。第9B圖中，至少一金屬閘極結構180具有頂表面180t、底表面180b，及至少一端側壁182。頂表面180t及底表面180b互相面對，且底表面180b面向(或相鄰於)基板110及層間介電質120及/或隔離結構105。金屬閘極結構180之端側壁182相鄰於絕緣結構155。金屬閘極結構180之頂表面180t及端側壁182交會以形成頂部內角θt2。詞彙「內角」係指金屬閘極結構180內之角。頂部內角θt2為銳角。意即，頂部內角θt2小於90度。此外，金屬閘極結構180之底表面180b及端側壁182交會以形成底部內角θb2。底部內角θb2為鈍角。意即，底部內角θb2大於90度。
隨後，可執行額外的製程以製造半導體元件。例如，可對金屬閘極結構180進行摻雜，部分金屬閘極結構180可進行矽化，亦可形成層間介電質及層間金屬介電質，亦可形成金屬化層，及類似者。
根據上述實施例，絕緣結構往其頂表面的方向逐漸縮小。依此，靠近絕緣結構之頂表面的開口孔徑大於靠近絕 緣結構之底表面的開口孔徑。在這樣的結構下，將易於填補金屬閘極結構至開口內且不會再金屬閘極結構和絕緣結構之間留下空間。因此，將可提升金屬閘極結構的電性效能。
第10A圖為依據本揭露之部分實施例之半導體的上視圖，而第10B圖為擷取第10A圖之B-B線段之剖面圖。第10A圖與第10B圖及第9A圖與第9B圖之不同之處係在於半導體元件之主動區的配置。在第9A圖與第9B圖中，主動區為半導體鰭112，而在第10A圖與第10B圖中，主動區為定義氧化(oxide defined；OD)區112’。定義氧化區112’被隔離結構105包圍或至少相鄰於隔離結構105。定義氧化區112’可形成在基板110內。定義氧化區112’可為摻雜區，且不限制於本揭露之態樣。第10A圖中，其中一金屬閘極結構180被閘極間隔層140及絕緣結構155包圍。金屬閘極結構180位於閘極間隔層140之間，而絕緣結構155位於閘極間隔層140及金屬閘極結構180之間。意即，絕緣結構155被閘極間隔層140及金屬閘極結構180包圍。第10B圖中，至少一金屬閘極結構180具有頂表面180t、底表面180b，以及至少一端側壁182。頂表面180t及底表面180b互相面對，且底表面180b面向(或相鄰於)基板110及層間介電質120及/或隔離結構105。金屬閘極結構180之端側壁182相鄰於絕緣結構155。金屬閘極結構180之頂表面180t及端側壁182交會以形成頂部內角θt2。詞彙「內角」係指金屬閘極結構180內之角。頂部內角θt2為銳角。意即，頂部內角θt2小於90度。此外，金屬閘極結構180之底表面180b及端側壁182交會以形成底部內角θb2。底部內角θb2為鈍角。意即，底部 內角θb2大於90度。第10A圖與第10B圖之製造方法及其他結構細節與第9A圖及第9B圖類似，因此，關於此部分之描述將省略並不再贅述。
於部分實施例中，半導體元件包含基板、至少一主動區、至少一閘極結構、及至少一絕緣結構。至少部分主動區位於基板內。閘極結構位於主動區上。閘極結構具有至少一端側壁及頂表面互相交會並形成頂部內角。頂部內角為銳角。絕緣結構與閘極結構的端側壁相鄰且位於基板上。
於部分實施例中，半導體元件包含基板、至少二主動區、至少二閘極結構、及一絕緣結構。至少部分主動區位於基板內。閘極結構分別位於主動區上。絕緣結構位於至少二閘極結構之間。絕緣結構具有頂表面。絕緣結構往其頂表面的方向逐漸變窄。
於部分實施例中，一種用於製造半導體元件的方法包含形成至少一主動區，至少部分主動區位於基板內。在基板及主動區上形成閘極層。閘極層經圖案化以形成至少一閘極結構及相鄰於閘極結構的溝槽。閘極結構具有頂表面及相鄰於溝槽的端側壁。端側壁及頂表面交會以形成頂部內角，且頂部內角為銳角。
上文概述了若干實施例的特徵，以便本領域熟習此項技藝者可更好地理解本揭示案的態樣。本領域熟習此項技藝者應當瞭解到他們可容易地使用本揭示案作為基礎來設計或者修改其他製程及結構，以實行相同目的及/或實現相同優勢的。本領域熟習此項技藝者亦應當瞭解到，此類等效構造不 脫離本揭示案的精神及範疇，以及在不脫離本揭示案的精神及範疇的情況下，其可對本文進行各種改變、取代及變更。
105‧‧‧隔離結構
110‧‧‧基板
112‧‧‧半導體鰭
120‧‧‧層間介電質
180t‧‧‧頂表面
180b‧‧‧底表面
182‧‧‧端側壁
155‧‧‧絕緣結構
160‧‧‧介電層
170‧‧‧閘電極
180‧‧‧金屬閘極結構
θt2、θb2‧‧‧內角

Claims (10)

  1. 一種半導體元件，包含：一基板；至少一主動區，位於至少部分該基板內；至少一閘極結構，位於該主動區上，其中該閘極結構具有至少一端側壁及一頂表面，該端側壁及該頂表面交會以形成一頂部內角，該頂部內角為一銳角；以及一絕緣結構，相鄰於該閘極結構之該端側壁且位於該基板上。
  2. 如請求項1所述之半導體元件，其中該閘極結構更包含一底表面，該底表面及該閘極結構之該端側壁交會以形成一底部內角，該底部內角為一鈍角。
  3. 一種半導體元件，包含：一基板；至少二主動區，位於至少部分該基板內；至少二閘極結構，分別位於該至少二主動區上；以及一絕緣結構，位於該些閘極結構之間，其中該絕緣結構具有一頂表面，該絕緣結構往該絕緣結構之該頂表面之方向逐漸變窄。
  4. 如請求項3所述之半導體元件，其中該絕緣結構更具有與其中一該些閘極結構相鄰的一側壁，該側壁及該絕緣結構之該頂表面交會以形成一頂部內角，該頂部內角 為一鈍角。
  5. 如請求項3所述之半導體元件，其中該絕緣結構更具有一底表面及與其中一該些閘極結構相鄰的一側壁，該側壁及該閘極結構之該底表面交會以形成一底部內角，且該底部內角為一銳角。
  6. 一種用於製造半導體元件的方法，包含：形成至少一主動區於至少部分一基板上；形成一閘極條於該基板及該主動區上；以及圖案化該閘極條以形成至少一閘極結構及與該閘極結構相鄰之一溝槽，其中該閘極結構具有一頂表面及與該溝槽相鄰之一端側壁，該端側壁及該頂表面交會以形成一頂部內角，且該頂部內角為一銳角。
  7. 如請求項6所述之方法，更包含在該溝槽內形成一絕緣結構。
  8. 如請求項7所述之方法，其中形成該絕緣結構包含：沉積一介電材料至少於該溝槽內；以及磨平該介電材料及該閘極結構。
  9. 如請求項7所述之方法，更包含：移除該閘極結構以形成與該閘極結構相鄰之一開口；以 及在該開口內形成一金屬閘極結構。
  10. 如請求項6所述之半導體元件，更包含：在該基板及該主動區上形成一閘極層；以及圖案化該閘極層以形成該閘極條。
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