TWI618128B

TWI618128B - 半導體裝置及其製造方法

Info

Publication number: TWI618128B
Application number: TW106109888A
Authority: TW
Inventors: 庫馬馬洛宜; 李家豪; 李芳名; 李文山; 陳強偉
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2017-03-24
Filing date: 2017-03-24
Publication date: 2018-03-11
Also published as: TW201835983A

Abstract

半導體裝置的製造方法包含提供具有第一導電型的半導體基底，形成具有第一導電型的磊晶層於半導體基底上，形成閘極電極於磊晶層上，形成第一遮罩圖案於閘極電極上，實施第一摻雜製程，使用第一遮罩圖案為遮罩，在閘極電極之相反兩側的磊晶層中形成虛設源極區和汲極區，其中虛設源極區和汲極區具有第二導電型，且第二導電型與第一導電型相反，以及實施第二摻雜製程，將虛設源極區轉換成源極區，其中源極區具有第一導電型。

Description

半導體裝置及其製造方法

本發明是關於半導體裝置及其製造方法，特別是關於將虛設源極區藉由摻雜製程轉換為源極區之半導體裝置的製造方法。

半導體積體電路(integrated circuit，IC)工業在過去數十年間經歷了快速的成長。半導體材料與設計技術的進步使得電路越來越小也越來越複雜，另一方面，半導體製程的成本也相對增加。為了在縮小元件尺寸的同時節省製程成本，半導體積體電路工業在材料與製程設計方面皆不斷地在進步，但目前的半導體積體裝置並非各方面皆令人滿意。

因此，半導體積體電路業界中的製程技術目前仍有需努力的方向。

根據一些實施例，提供半導體裝置的製造方法。半導體裝置的製造方法包含提供半導體基底，半導體基底具有第一導電型，形成磊晶層於半導體基底上，且磊晶層具有第一導電型，形成閘極電極於磊晶層上，以及形成第一遮罩圖案於閘極電極上。半導體裝置也包含實施第一摻雜製程，使用第一遮罩圖案為遮罩，在閘極電極之相反兩側的磊晶層中形成虛設源極區和汲極區，其中虛設源極區和汲極區具有第二導電型，且第二導電型與第一導電型相反，以及實施第二摻雜製程，將虛設源極區轉換成源極區，其中源極區具有第一導電型。

根據一些實施例，提供半導體裝置。半導體裝置包含具有第一導電型的半導體基底，設置於半導體基底上且具有第一導電型的磊晶層，設置於磊晶層上的閘極介電層，以及設置於閘極介電層上的閘極電極。半導體裝置也包含設置於閘極電極之相反兩側且位於磊晶層中的源極區和汲極區，源極區具有第一導電型，汲極區具有第二導電型，且第二導電型與第一導電型相反，其中閘極介電層覆蓋源極區和汲極區，源極區與磊晶層之垂直界面對齊閘極電極之一側壁，且汲極區與磊晶層之垂直界面對齊閘極電極之另一側壁。

為讓本發明之特徵和優點能更明顯易懂，下文特舉出一些實施例，並配合所附圖式，作詳細說明如下。

100‧‧‧半導體裝置

101‧‧‧半導體基底

103‧‧‧磊晶層

105‧‧‧閘極介電層

107‧‧‧閘極電極

109‧‧‧第一遮罩圖案

110‧‧‧第一摻雜製程

111‧‧‧虛設源極區

111i、121i、113i‧‧‧界面

113‧‧‧汲極區

115‧‧‧第二遮罩圖案

115S、107S_s、107S_d、130S‧‧‧側壁

120‧‧‧第二摻雜製程

121‧‧‧源極區

123‧‧‧第一重摻雜區

125‧‧‧第二重摻雜區

130‧‧‧溝槽

130B‧‧‧底面

131‧‧‧第三重摻雜區

133‧‧‧第一矽化物區

135‧‧‧第二矽化物區

140‧‧‧開口

143‧‧‧源極接觸

145‧‧‧汲極接觸

147‧‧‧介電層

θ‧‧‧角度

W₁、W₂‧‧‧寬度

藉由以下的詳述配合所附圖式，我們能更加理解本發明的觀點。值得注意的是，根據工業上的標準慣例，一些部件(feature)可能沒有按照比例繪製。事實上，為了能清楚地討論，這些部件的尺寸可能被增加或減少。

第1-7圖是根據本發明的一些實施例，顯示形成半導體裝置之不同階段的剖面示意圖。

以下內容提供了很多不同的實施例或範例，用於實施所提供的半導體裝置之不同部件。各部件和其配置的具體範例描述如下，以簡化本發明的實施例。當然，這些僅僅是範例，並非用以限定本發明。舉例而言，敘述中若提及第一部件形成在第二部件之上，可能包含第一和第二部件直接接觸的實施例，也可能包含額外的部件形成在第一和第二部件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在不同的範例中重複使用參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例及/或形態之間的關係。

以下描述實施例的一些變化。在不同圖式和說明的實施例中，相似的參考數字被用來標明相似的部件。可以理解的是，在所述方法的前、中、後可以提供額外的操作，且一些敘述的操作可為了該方法的其他實施例被取代或刪除。

本發明的一些實施例係利用位於閘極電極上且側壁與其對齊的第一遮罩圖案為遮罩，實施第一摻雜製程，以在閘極電極之相反兩側的磊晶層中形成虛設源極區和汲極區，再利用位於閘極電極和汲極區上的第二遮罩圖案為遮罩，實施摻質劑量高於第一摻雜製程的第二摻雜製程，以將虛設源極區轉換成具有相反導電型的源極區。

本發明的一些實施例提供形成半導體裝置的方法。第1-7圖是根據本發明的一些實施例，顯示形成第7圖所示之半導體裝置100之不同階段的剖面示意圖。

根據一些實施例，如第1圖所示，提供具有第一導電型的半導體基底101。一些實施例中，半導體基底101可由矽或其他半導體材料製成，或者，半導體基底101可包含其他元素半導體材料，例如鍺(Ge)。一些實施例中，半導體基底101可由化合物半導體製成，例如碳化矽、氮化鎵、砷化鎵、砷化銦或磷化銦。一些實施例中，半導體基底101由合金半導體製成，例如矽鍺、碳化矽鍺、磷化砷鎵或磷化銦鎵。一些實施例中，半導體基底101包含絕緣層上覆矽(silicon-on-insulator，SOI)基底。

在本實施例中，半導體基底101可為P型重摻雜(P+)基底，所謂「重摻雜」意指超過約1x10¹⁸/cm³的摻雜濃度，例如在約1x10¹⁸原子/cm³至約1x10²⁰原子/cm³的範圍內的摻雜濃度。然而，在本技術領域中具有通常知識者可理解的是，重摻雜的定義亦可依照特定裝置型態、技術世代、最小元件尺寸等所決定，並不受限於在此所舉之實施例。

隨後，進行磊晶成長(epitaxial growth)製程，在半導體基底101上形成磊晶層103，半導體基底101和磊晶層103可具有相同的導電型，例如第一導電型。在本實施例中，磊晶層103可為P型。一些實施例中，磊晶成長製程可例如為金屬有機物化學氣相沉積法(metal organic chemical vapor deposition，MOCVD)、電漿增強化學氣相沉積法(plasma-enhanced CVD，PECVD)、分子束磊晶法(molecular beam epitaxy，MBE)、氫化物氣相磊晶法(hydride vapour phase epitaxy，HVPE)、液相磊晶法(liquid phase epitaxy，LPE)、氯化物氣相磊晶法(Cl-VPE)、其他相似的製程方法或前述之組合。

接著，如第1圖所示，全面性地在磊晶層103上形成閘極介電層105。在一些實施例中，可利用例如熱氧化法(thermal oxidation)、化學氣相沉積法(CVD)或原子層化學氣相沉積法(atomic layer deposition,ALD)等方式形成閘極介電層105。在一些實施例中，閘極介電層105之材料可為氧化矽、氮化矽、氮氧化矽、高介電常數(high-k)介電材料、其它任何適合之介電材料、或上述之組合。高介電常數之介電材料可例如為金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬的氮氧化物、金屬鋁酸鹽、鋯矽酸鹽、鋯鋁酸鹽。例如LaO、AlO、ZrO、TiO、Ta₂O₅、Y₂O₃、SrTiO₃(STO)、BaTiO₃(BTO)、BaZrO、HfO₂、HfO₃、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、HfTaTiO、HfAlON、(Ba,Sr)TiO₃(BST)、Al₂O₃、其它合適之材料或上述組合。

接續前述，請再參見第1圖，在閘極介電層105上依序形成閘極電極107和第一遮罩圖案109。值得注意的是，第一遮罩圖案109的側壁與閘極電極107的側壁垂直對齊。閘極電極107可利用例如化學氣相沉積法(CVD)、物理氣相沉積法(physical vapor deposition，PVD)、原子層沉積法(ALD)、濺鍍法(sputtering)、電鍍法(electroplating)等沉積方式，以及圖案化製程，例如蝕刻製程，將沉積的閘極電極材料層(未繪示)圖案化而形成。在一些實施例中，閘極電極107之材料可為一或多層結構，且由非晶矽、多晶矽、一或多種金屬、金屬氮化物、金屬矽化物、導電金屬氧化物或上述之組合所形成。明確而言，上述金屬可包括但不限於鉬(Mo)、鎢(W)、鈦(Ti)、鉭(Ta)、鉑(Pt)或鉿(Hf)。上述金屬氮化物可包括但不限於氮化鉬(MoN)、氮化鎢(WN)、氮化鈦(TiN)以及氮化鉭(TaN)。上述金屬矽化物可包括但不限於矽化鎢(WSix)。上述導電金屬氧化物可包括但不限於釕金屬氧化物(RuO₂)以及銦錫金屬氧化物(indium tin oxide，ITO)。

第一遮罩圖案109可藉由熱氧化、化學氣相沉積法(CVD)、高密度電漿化學氣相沉積(high-density plasma CVD，HDPCVD)、原子層沉積(ALD)、旋轉塗佈(spin coating)、濺鍍、有機金屬化學氣相沉積(MOCVD)或前述之組合形成第一遮罩材料層(未繪示)，並藉由圖案化製程，例如蝕刻製程，將第一遮罩材料層圖案化而形成第一遮罩圖案109。一些實施例中，第一硬遮罩圖案109可為一或多層結構，且可例如由氮化矽(SiN)、二氧化矽(SiO₂)、氮氧化矽(SiON)、四乙氧基矽烷(tetraethoxysilane，TEOS)或前述之組合所形成。

此外，根據一些實施例，以下說明閘極電極107和第一遮罩圖案109的形成方式。首先，進行例如化學氣相沉積法(CVD)在閘極介電層103上全面性且依序地形成閘極電極材料層及第一遮罩材料層。明確而言，閘極電極材料層由下往上可依序包含多晶矽層和矽化鎢(WSix)層，而第一遮罩材料層由下往上可依序包含四乙氧基矽烷(TEOS)層、氮化物層、底部抗反射(bottom anti-reflective coating，BARC)層和光阻層。接著，進行包含微影和蝕刻製程的第一圖案化製程，將第一遮罩材料層圖案化以形成第一遮罩圖案109，然後再進行第二圖案化製程，使用第一遮罩圖案109為遮罩，對閘極電極材料層進行蝕刻製程，將其圖案化以形成閘極電極107，使得第一遮罩圖案109的側壁與閘極電極107的側壁垂直對齊。

根據一些實施例，如第2圖所示，實施第一摻雜製程110(例如離子佈植製程)，使用第一遮罩圖案109為遮罩，在閘極電極107之相反兩側的磊晶層103中形成虛設(dummy)源極區111和汲極區113。第一摻雜製程110係在磊晶層103中植入具有第二導電型的摻質，第二導電型與第一導電型相反，在本實施例中，例如包括磷(P)或鉮(As)的N型摻質，使得虛設源極區111和汲極區113具有N型之第二導電型。

一些實施例中，第一摻雜製程110的摻質劑量約為2x10¹²離子/cm²，此外，虛設源極區111和汲極區113內之第二導電型的摻質具有第一摻雜濃度，第一摻雜濃度在約1x10¹⁵原子/cm³至約1x10¹⁸原子/cm³的範圍內。

根據一些實施例，如第3圖所示，在閘極電極107和汲極區113上形成第二遮罩圖案115。一些實施例中，可選擇性地移除第一遮罩圖案109後再形成第二遮罩圖案115，或在第一遮罩圖案109鄰接汲極區113的一側，藉由沉積的方式形成遮罩材料在閘極電極107的側壁上和汲極區113上方，使遮罩圖案延伸以形成第二遮罩圖案115。第二遮罩圖案115的材料和製程方式相似或相同於第一遮罩圖案109，在此便不贅述。值得注意的是，第二遮罩圖案115靠近虛設源極區111的側壁115S與閘極電極107之同一側的側壁垂直對齊，也與虛設源極區111和磊晶層103之垂直界面111i對齊。換言之，第二遮罩圖案109未覆蓋位於虛設源極區111上的閘極介電層105。

接續前述，如第4圖所示，實施第二摻雜製程120(例如離子佈植製程)，使用第二遮罩圖案115為遮罩，將具有第二導電型的虛設源極區111轉換為具有第一導電型的源極區121。第二摻雜製程120係在磊晶層103的虛設源極區111中植入具有第一導電型的摻質，在本實施例中，例如包括硼(B)的P型摻質，使得虛設源極區111轉換為具有相反導電型，亦即P型導電型的源極區121。

值得注意的是，由於第二摻雜製程120的摻質劑量高於第一摻雜製程110的摻質劑量，使得原本具有第二導電型的虛設源極區111在實施第二摻雜製程120之後，轉換為具有第一導電型的源極區121。一些實施例中，第二摻雜製程120的摻質劑量可為1x10¹⁴離子/cm²，此外，源極區121內之第一導電型的摻質具有第二摻雜濃度，第二摻雜濃度大於虛設源極區111內之第二導電型的摻質的第一摻雜濃度，此外，第二摻雜濃度也大於汲極區113內之第二導電型的摻質的第一摻雜濃度。一些實施例中，源極區121之第二摻雜濃度在約1x10¹⁸原子/cm³至約1x10²⁰原子/cm³的範圍內。

根據一些實施例，如第5圖所示，移除第二遮罩圖案115，在源極區121內，於源極區121的頂面區域形成第一重摻雜區123，並在汲極區113內，於汲極區113的頂面區域形成第二重摻雜區125。

值得注意的是，源極區121與磊晶層103之垂直界面121i對齊於閘極電極107之靠近源極區121的側壁107S_s，而汲極區113與磊晶層103之垂直界面113i對齊於閘極電極107之靠近汲極區113的側壁107S_d。

傳統的半導體裝置之製程係先形成源極區和汲極區之後，才在半導體基底上方形成閘極電極，因此源極區和汲極區可能各自具有一部份延伸至閘極電極的下方，亦即，源極區和汲極區與閘極電極在垂直於半導體基底表面之方向上的投影有部分重疊，如此將造成閘極電容(gate capacitance)的增加。

為了降低閘極電容，本發明之實施例係在閘極電極107形成之後，使用閘極電極107和位於閘極電極107上方且圖案與閘極電極107相同的第一遮罩圖案109作為遮罩，實施第一摻雜製程110，以在磊晶層103內形成汲極區113，再使用閘極電極107和位於閘極電極107以及汲極區113上方的第二遮罩圖案115作為遮罩，實施第二摻雜製程120，以在閘極電極107之另一側的磊晶層103內形成源極區121，如此可使得源極區121與磊晶層103之垂直界面121i以及汲極區113與磊晶層103之垂直界面113i分別對齊於閘極電極107的兩側側壁107S_s和107S_d，進而降低閘極電容，提高半導體裝置的整體運作效能。

此外，請再參見第5圖，第一重摻雜區123僅延伸入源極區121之部分深度，亦即，第一重摻雜區123之深度小於源極區121之深度。同理，第二重摻雜區125僅延伸入汲極區113之部分深度，亦即，第二重摻雜區125之深度小於汲極區113之深度，且汲極區113完全環繞第二重摻雜區125除了頂面以外之側邊。

第一重摻雜區123和第二重摻雜區125具有第二導電型。在本實施例中，第一重摻雜區123和第二重摻雜區125為藉由離子佈植製程所形成的N型重摻雜區(N+)。此外，第一重摻雜區123和第二重摻雜區125的摻雜濃度大於汲極區113的第一摻雜濃度，第一重摻雜區123和第二重摻雜區125的摻雜濃度可在約1x10¹⁸原子/cm³至約1x10²⁰原子/cm³的範圍內。

接續前述，如第6圖所示，在磊晶層103中形成溝槽130。溝槽130自磊晶層103的上表面延伸穿過源極區121且延伸進入磊晶層103內。明確而言，溝槽130延伸穿過源極區121上方的閘極介電層105、第一重摻雜區123、源極區121，並停止於源極區121下方的磊晶層103內。一些實施例中，溝槽130具有傾斜的側壁130S和底面130B，如第6圖所示，溝槽130之傾斜的側壁130S與溝槽130之底面130B相交，傾斜的側壁130S與底面130B的延伸線在磊晶層103一側夾設角度θ，角度θ可為銳角，在約80°至小於約90°的範圍內。另一方面，溝槽130在閘極介電層105中具有寬度W₂，溝槽130之底面130B具有寬度W₁，寬度W₂大於寬度W₁，易言之，溝槽130為錐形(tapered shape)結構。

在另一些實施例中，溝槽130之側壁130S可垂直於溝槽130之底面130B，亦即第6圖所示之角度θ可為90°，且寬度W₂等於寬度W₁。

溝槽130的形成方式可包含形成光阻圖案(未繪示) 於磊晶層103上，並暴露出欲移除的磊晶層103區域。一些實施例中，光阻圖案可藉由微影(photolithography)、浸潤式微影(immersion lithography)、離子束微影(ion-beam writing)或其他製程來形成。舉例而言，微影可包括旋轉塗佈、軟烤、曝光、後曝烤、顯影、清洗、乾燥及其他合適的製程。接著，藉由乾蝕刻、濕蝕刻或上述之組合移除磊晶層103被光阻圖案所暴露出的部分，以形成溝槽130。濕蝕刻可包括浸洗蝕刻(immersion etching)、噴洗蝕刻(spray etching)、上述之組合、或其他合適之製程。乾蝕刻可包括電容耦合電漿蝕刻、感應耦合型電漿蝕刻、螺旋電漿蝕刻、電子迴旋共振電漿蝕刻、上述之組合、或其他合適之製程。上述蝕刻步驟可在進行一段時間之後停止蝕刻而未穿透磊晶層103。因此，僅有一部分之磊晶層103被移除以形成溝槽130在磊晶層103中。然後，藉由濕式剝除法、電漿灰化法或其結合移除光阻圖案。

請再參見第6圖，在溝槽130下的磊晶層103與半導體基底101內，形成具有第一導電型的第三重摻雜區131。在本實施例中，第三重摻雜區131可為藉由摻雜製程(例如離子佈植製程)以形成的P型重摻雜區(P+)。第三重摻雜區131的摻雜濃度大於汲極區113的摻雜濃度。第三重摻雜區131的摻雜濃度可在約1x10¹⁷原子/cm³至約5x10¹⁹原子/cm³的範圍內。

根據一些實施例，如第7圖所示，移除一部分位於第二重摻雜區125上方的閘極介電層105以形成開口140，之後實施金屬矽化製程，以於溝槽130和前述之開口140內分別形成第一矽化物區133和第二矽化物區135。第一矽化物區133和第二矽化物區135之材料可包括但不限於矽化鎳(nickel silicide)、矽化鈷(cobalt silicide)、矽化鎢(tungsten silicide)、矽化鈦(titanium silicide)、矽化鉭(tantalum silicide)、矽化鉑(platinum silicide)、矽化鉺(erbium silicide)或其他合適之金屬矽化物。此外，第一矽化物區133與第二矽化物區135可進一步降低半導體裝置100之源/汲極區的導通電阻。

接著，請再參見第7圖，在第一矽化物區133和第二矽化物區135上分別形成源極接觸143和汲極接觸145。源極接觸143可填入溝槽130內，且源極接觸143設於溝槽130內之部分係順應性地覆蓋溝槽130之側壁130S以及底面130B。此外，源極接觸143係電性連接至第一重摻雜區123及源極區121，汲極接觸145係電性連接至第二重摻雜區125及汲極區113，而第三重摻雜區131可透過源極接觸143電性連接同樣具有第一導電型，例如P型的源極區121和半導體基底101。

一些實施例中，源極接觸143和汲極接觸145之材料可各自包含但不限於銅(Cu)、鋁(Al)、鉬(Mo)、鎢(W)、鈦(Ti)、鉭(Ta)、鉑(Pt)或鉿(Hf)。源極接觸143和汲極接觸145可藉由前述之化學氣相沉積法(CVD)、濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其他合適的製程形成。

再者，可於溝槽130內的源極接觸143上形成介電層147，且源極接觸143之設於溝槽130內的部分係設於介電層147與第一矽化物區133之間。一些實施例中，介電層147 之材料可包含但不限於氧化矽、氮化矽、氮氧化矽、其他合適之材料或前述之組合，且可藉由化學氣相沉積法(CVD)、低壓化學氣相沉積法(low pressure CVD，LPCVD)、電漿增強化學氣相沉積法(PECVD)、原子層沉積法(ALD)或其他合適之方法形成。在形成介電層147之後，完成半導體裝置100的製程。

本發明之實施例係利用位於閘極電極上且側壁與閘極電極的側壁對齊的第一遮罩圖案為遮罩，實施第一摻雜製程，以在閘極電極之相反兩側的磊晶層中形成虛設源極區和汲極區，再利用位於閘極電極和汲極區上的第二遮罩圖案為遮罩，實施摻質劑量高於第一摻雜製程的第二摻雜製程，以將虛設源極區轉換成具有相反導電型的源極區。

另外，相較於傳統半導體裝置的製程中，先形成源極區和汲極區後，才在半導體基底上形成閘極電極的方法，本發明之實施例係在閘極電極形成之後，使用閘極電極與位於其上方且圖案與之相同的遮罩圖案作為遮罩，實施摻雜製程，以在閘極電極兩側之磊晶層內分別形成源極區和汲極區，如此可使得源極區與磊晶層之垂直界面，以及汲極區與磊晶層之垂直界面分別對齊於閘極電極的兩側側壁，減少源極區、汲極區和閘極電極在垂直於半導體基底表面之方向上的投影重疊部分，以降低閘極電容，進而提高半導體裝置的整體運作效能。

以上概述數個實施例為範例，以便在本發明所屬技術領域中具有通常知識者可以更理解本發明的觀點。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。

Claims

一種半導體裝置的製造方法，包括：提供一半導體基底，該半導體基底具有一第一導電型；形成一磊晶層於該半導體基底上，且該磊晶層具有該第一導電型；形成一閘極電極於該磊晶層上；形成一第一遮罩圖案於該閘極電極上；實施一第一摻雜製程，使用該第一遮罩圖案為遮罩，在該閘極電極之相反兩側的該磊晶層中形成一虛設源極區和一汲極區，其中該虛設源極區和該汲極區具有一第二導電型，且該第二導電型與該第一導電型相反；以及實施一第二摻雜製程，將該虛設源極區轉換成一源極區，其中該源極區具有該第一導電型。
如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第二摻雜製程的摻質劑量高於該第一摻雜製程的摻質劑量，且該第二摻雜製程係使用一第二遮罩圖案為遮罩，其中該第二遮罩圖案係位於該閘極電極和該汲極區上。
如申請專利範圍第1項所述之半導體裝置的製造方法，其中該虛設源極區內之該第二導電型的一摻質具有一第一摻雜濃度，該源極區內之該第一導電型的一摻質具有一第二摻雜濃度，且該第二摻雜濃度大於該第一摻雜濃度。
如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第一遮罩圖案的側壁與該閘極電極的側壁垂直對齊。
如申請專利範圍第1項所述之半導體裝置的製造方法，更包括：形成一第一重摻雜區於該源極區中；以及形成一第二重摻雜區於該汲極區中，其中該第一重摻雜區和該第二重摻雜區具有該第二導電型。
如申請專利範圍第5項所述之半導體裝置的製造方法，更包括：形成一溝槽，該溝槽自該磊晶層之頂面延伸穿過該源極區至該磊晶層內；以及形成一第三重摻雜區於該溝槽之底面下的該磊晶層內，且該第三重摻雜區具有該第一導電型。
如申請專利範圍第6項所述之半導體裝置的製造方法，更包括：形成一源極接觸，該源極接觸自該磊晶層之頂面延伸進入該溝槽中，且該源極接觸藉由該第三重摻雜區與該半導體基底電性連接；以及形成一汲極接觸於該第二重摻雜區上。
一種半導體裝置，包括：一半導體基底，具有一第一導電型；一磊晶層，設置於該半導體基底上且具有該第一導電型；一閘極介電層，設置於該磊晶層上；一閘極電極，設置於該閘極介電層上；以及一源極區和一汲極區，設置於該閘極電極之相反兩側且位於該磊晶層中，該源極區具有該第一導電型，該汲極區具有一第二導電型，且該第二導電型與該第一導電型相反，其中該閘極介電層覆蓋該源極區和該汲極區，且其中該源極區與該磊晶層之垂直界面對齊該閘極電極之一側壁，且該汲極區與該磊晶層之垂直界面對齊該閘極電極之另一側壁，以及其中該源極區內包括具有該第二導電型的一摻質，該摻質具有一第一摻雜濃度，以及具有該第一導電型的另一摻質，該另一摻質具有一第二摻雜濃度，且該第二摻雜濃度高於該第一摻雜濃度。
如申請專利範圍第8項所述之半導體裝置，其中該汲極區內之具有該第二導電型的一摻質具有該第一摻雜濃度。
如申請專利範圍第8項所述之半導體裝置，更包括：一第一重摻雜區，設置於該源極區中；一第二重摻雜區，設置於該汲極區中，其中該第一重摻雜區和該第二重摻雜區具有該第二導電型；一溝槽，設置於該磊晶層內，且自該磊晶層之頂面延伸穿過該源極區；一第三重摻雜區，設置於該溝槽之底面下的該磊晶層內，且該第三重摻雜區具有該第一導電型；一源極接觸，自該磊晶層之頂面延伸進入該溝槽中，且該源極接觸藉由該第三重摻雜區與該半導體基底電性連接；以及一汲極接觸，設置於該第二重摻雜區上。