CN114695367A - 半导体存储器元件及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体存储器元件及其制作方法，其中该半导体存储器元件包含一基底，包含第一主动区和邻近第一主动区的第二主动区；一沟槽隔离区，设置在第一主动区和第二主动区之间；一源极线区，设置在第一主动区中并相邻沟槽隔离区；一抹除栅极，设置在源极线区上；一浮动栅极，设置在抹除栅极的第一侧边上；一第一控制栅极，设置在浮动栅极上；一第一字符线，相邻浮动栅极和第一控制栅极并与其绝缘；一第二控制栅极，设置在抹除栅极的第二侧边上并直接在沟槽隔离区上；以及一第二字符线，相邻第二控制栅极并与其绝缘。

Description

半导体存储器元件及其制作方法
技术领域
本发明涉及半导体技术领域，特别是涉及一种闪存存储器元件及其制作方法。
背景技术
闪存存储器(flash memory)是一种可以区块进行抹除(erase)和重新编程(reprogram)的存储装置。闪存存储器包括具有大量存储单元的存储阵列。每个存储单元包括能够留住电荷的浮动栅极场效晶体管。存储单元通常被分数个区块(block)，通过给浮动栅极充电，可以随机的对区块内的各存储单元进行电编程。存储单元中的数据取决于浮动栅极中电荷的存在与否，而通过区块抹除操作可以将电荷从浮动栅极中去除。
常规闪存存储器的一个问题是源极线偏压误差(source line bias error)，这对于具有大量存储单元且其源极通过源极线(source line)接地连接在一起的存储器架构尤为严重。这些存储单元的平行感测(parallel sensing)可能会导致大量电流流过源极线。由于源极线具有电阻，故会出现电压降(voltage drop)，从而影响感测操作的精确度。
发明内容
本发明的主要目的在于提供一种改良的半导体存储器元件及其制作方法，以解决上述现有技术的不足和缺点。
本发明一方面提供一种半导体存储器元件，包含：一基底，包含一第一主动区和邻近所述第一主动区的一第二主动区；一沟槽隔离区，设置在所述第一主动区和所述第二主动区之间；一源极线区，设置在所述第一主动区中并相邻所述沟槽隔离区；一抹除栅极，设置在所述源极线区上；一浮动栅极，设置在所述抹除栅极的一第一侧边上；一第一控制栅极，设置在所述浮动栅极上；一第一字符线，相邻所述浮动栅极和所述第一控制栅极并与其绝缘；一第二控制栅极，设置在所述抹除栅极的一第二侧边上并且位于所述沟槽隔离区上；以及一第二字符线，相邻所述第二控制栅极并与其绝缘。
根据本发明实施例，所述半导体存储器元件另包含：一第一漏极掺杂区，设置在所述第一主动区中且相邻所述第一字符线。
根据本发明实施例，所述半导体存储器元件另包含：一第二漏极掺杂区，设置在所述第二主动区中且相邻所述第二字符线。
根据本发明实施例，所述半导体存储器元件另包含：一重掺杂区，设置在所述第一主动区中且位于所述第一字符线正下方。
根据本发明实施例，所述重掺杂区与所述第一漏极掺杂区相连并且与所述源极线区间隔开。
根据本发明实施例，所述重掺杂区、所述第一漏极掺杂区和所述源极线区是N+掺杂区。
根据本发明实施例，所述半导体存储器元件另包含：一抹除栅极接触，直接设置在所述抹除栅极正上方。
根据本发明实施例，所述第一主动区域和所述第二主动沿一第一方向延伸，所述源极线区、所述抹除栅极、所述第一字符线和所述第二字符线沿一第二方向延伸。
根据本发明实施例，所述第一方向与所述第二方向正交。
根据本发明实施例，所述抹除栅极是一T形抹除栅极，所述浮动栅极的一顶角指向所述T形抹除栅极的一内角。
本发明另一方面提供一种制作半导体存储器元件的方法，包含：提供一基底，所述基底包含一第一主动区和靠近所述第一主动区域的一第二主动区；在所述第一主动区和所述第二主动区之间形成一沟槽隔离区；在所述第一主动区上形成一浮动栅极；在所述浮动栅极上形成一第一控制栅极，在所述沟槽隔离区上形成一第二控制栅极；进行一第一离子注入制作工艺，以在所述第一主动区中形成一与所述沟槽隔离区相邻的源极线区，并且在所述第一主动区中形成一与所述源极线区隔开的重掺杂区；在所述源极线区上形成一抹除栅极；形成与所述浮动栅极和所述第一控制栅极相邻的一第一字符线；以及形成与所述第二控制栅极相邻的一第二字符线。
根据本发明实施例，在形成与所述第二控制栅极相邻的所述第二字符线之后，所述方法另包含：进行一第二离子注入制作工艺，以在所述第一主动区中形成与所述第一字符线相邻的一第一漏极掺杂区，在所述第二主动区中形成与所述第二字符线相邻的一第二漏极掺杂区。
根据本发明实施例，所述重掺杂区与所述第一漏极掺杂区相连。
根据本发明实施例，所述重掺杂区、所述第一漏极掺杂区和所述源极线区是N+掺杂区。
根据本发明实施例，所述方法另包含：在所述抹除栅极正上方形成一抹除栅极接触。
根据本发明实施例，所述第一主动区域和所述第二主动沿一第一方向延伸，而所述源极线区、所述抹除栅极、所述第一字符线和所述第二字符线沿一第二方向延伸。
根据本发明实施例，所述第一方向与所述第二方向正交。
根据本发明实施例，所述抹除栅极是一T形抹除栅极，所述浮动栅极的一顶角指向所述T形抹除栅极的一内角。
根据本发明实施例，所述方法另包含：在所述浮动栅极和所述第一控制栅极之间形成一氧化物-氮化物-氧化物(ONO)介电层。
根据本发明实施例，在所述浮动栅极上形成所述第一控制栅极并且在所述沟槽隔离区上形成所述第二控制栅极之后，所述方法另包含：在所述第一控制栅极的一侧壁上形成第一间隙壁，在所述第二控制栅极的一侧壁上形成一第二间隙壁。
附图说明
图1是本发明实施例所绘示的半导体存储器元件的部分布局图；
图2是沿着图1中切线I-I’所示的剖面示意图；
图3至图8为本发明实施例所绘示的一种制作半导体存储器元件的方法示意图。
主要元件符号说明
1 半导体存储器元件
100 基底
100a 主表面
120 接触蚀刻停止层
140 层间介电层
200 存储单元
300 源极线拉回元件
400 第一离子注入制作工艺
500 第二离子注入制作工艺
AA、AAPD 主动(有源)区
AA-1 第一主动区
AA-2 第二主动区
CD 介电层
CG 控制栅极
CG-1 第一控制栅极
CG-2 第二控制栅极
CH 通道区
CT 金属接触
CT-1 第一漏极接触
CT-2 第二漏极接触
CT-EG 抹除栅极接触
D 漏极区
D-1 第一漏极掺杂区
D-2 第二漏极掺杂区
ED 抹除栅极介电层
EG 抹除栅极
EGS 抹除栅极连接带层
FD 浮动栅极介电层
FG 浮动栅极
FGP 浮动栅极多晶硅层
HDR 重掺杂区
IC 内角
IPD 介电层
S 源极区
SL 源极线区
SP 间隙壁
SP-1 第一间隙壁
SP-2 第二间隙壁
STI、STI-1 沟槽隔离区
TC 顶角
TS1、TS2 顶面
WD 栅极介电层
WL 字符线
WL-1 第一字符线
WL-2 第二字符线
具体实施方式
在下文中，将参照附图说明细节，该些附图中的内容也构成说明书细节描述的一部分，并且以可实行该实施例的特例描述方式来绘示。下文实施例已描述足够的细节使该领域的一般技术人士得以具以实施。
当然，也可采行其他的实施例，或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性、及电性上的改变。因此，下文的细节描述不应被视为是限制，反之，其中所包含的实施例将由随附的权利要求来加以界定。
请参阅图1和图2，其中，图1是依据本发明实施例所绘示的半导体存储器元件1的部分布局图，图2是沿着图1中切线I-I’所示的剖面示意图。如图1所示，在基底100上，例如，P型掺杂硅基底，设置有多个沿着第一方向，例如参考X轴方向，延伸的主动区AA和位于所述多个主动区AA之间的主动区AAPD，其中主动区AAPD同样沿着参考X轴方向延伸。沿着第二方向或参考Y轴方向延伸的是源极线区SL，其与主动区AA和主动区AAPD交叉相会。根据本发明实施例，第一方向与第二方向正交。在主动区AA和主动区AAPD之间，设置有沟槽隔离区STI。根据本发明实施例，主动区AAPD在参考X轴方向上是不连续的。
根据本发明实施例，在多个主动区AA上分别设置有多个存储单元200，例如，所谓的嵌入式超级闪存存储器第三代(embedded super flash 3rd generation，ESF3)结构。根据本发明实施例，例如，存储单元200可以包含设置在一源极区S，例如，N+源极掺杂区，正上方的抹除栅极EG、紧邻抹除栅极EG一侧的控制栅极CG、设置在控制栅极CG正下方的一浮动栅极FG、紧邻控制栅极CG和浮动栅极FG的字符线WL，和设置在字符线WL旁的漏极区D，例如，N+漏极掺杂区，其中抹除栅极EG、控制栅极CG和字符线WL都是沿着参考Y轴方向延伸。根据本发明实施例，存储单元200的源极区S电连接至源极线区SL。通常，存储单元200相对于源极线区SL具有镜像对称的结构。由于ESF3结构为公知技术，因此其细节不另赘述。
如前所述，常规闪存存储器的一个问题是源极线偏压误差(source line biaserror)，这对于具有大量存储单元且其源极通过源极线(source line)接地连接在一起的存储器架构尤为严重。这些存储单元的平行感测(parallel sensing)可能会导致大量电流流过源极线。由于源极线具有电阻，故会出现电压降(voltage drop)，从而影响感测操作的精确度。本发明揭露的半导体存储器元件1能够具体解决上述现有技术的问题。
如图1和图2所示，半导体存储器元件1包含在主动区AAPD上，设置的源极线拉回(Source Line Pull Back，SLPD)元件300。根据本发明实施例，沿着第一方向或参考X轴方向延伸的主动区AAPD包含第一主动区AA1和邻近第一主动区AA-1的第二主动区AA-2、沟槽隔离区STI-1，将第一主动区AA-1和第二主动区AA-2隔离、源极线区SL，设置在第一主动区AA-1中并相邻沟槽隔离区STI-1、抹除栅极EG，设置在源极线区SL上、浮动栅极FG，设置在抹除栅极EG的第一侧边上、第一控制栅极CG-1，设置在浮动栅极FG上、第一字符线WL-1，相邻浮动栅极FG和第一控制栅极CG-1并与其绝缘、第二控制栅极CG-2，设置在抹除栅极EG的第二侧边上并且位于沟槽隔离区STI-1上，以及第二字符线WL-2，相邻第二控制栅极CG-2并与其绝缘。第一主动区域AA-1和第二主动区AA-2沿第一方向延伸，而源极线区SL、抹除栅极EG、第一字符线WL-1和第二字符线WL-2沿第二方向延伸。根据本发明实施例，第一方向与第二方向正交。
根据本发明实施例，半导体存储器元件1另包含第一漏极掺杂区D-1，设置在第一主动区AA-1中且相邻第一字符线WL-1，以及第二漏极掺杂区D-2，设置在第二主动区AA-2中且相邻第二字符线WL-2。根据本发明实施例，半导体存储器元件1另包含重掺杂区HDR，设置在第一主动区AA-1中且位于第一字符线WL-1的正下方。根据本发明实施例，重掺杂区HDR与第一漏极掺杂区D-1重叠、相连并且与源极线区SL间隔开。根据本发明实施例，例如，重掺杂区HDR、第一漏极掺杂区D-1和源极线区SL可以是N+掺杂区。根据本发明实施例，重掺杂区HDR和源极线区SL之间是一通道区CH，其中，通道区CH位于浮动栅极FG正下方。设置在第一字符线WL-1的正下方的重掺杂区HDR可以提高源极线压降拉回效率。
如图2所示，根据本发明实施例，抹除栅极EG可以是T形抹除栅极，具体特征是，浮动栅极FG的一顶角TC指向T形抹除栅极的一内角IC，以提高抹除效率。根据本发明实施例，例如，在第一控制栅极CG-1和浮动栅极FG之间以及第二控制栅极CG-2和沟槽隔离区STI-1之间，可以设置介电层CD，例如，氧化物-氮化物-氧化物(ONO)介电层。根据本发明实施例，例如，在浮动栅极FG和基底100之间可以设置浮动栅极介电层FD。根据本发明实施例，例如，在抹除栅极EG和基底100之间可以设置抹除栅极介电层ED。根据本发明实施例，例如，抹除栅极介电层ED的厚度可以大于浮动栅极介电层FD，但不限于此。根据本发明实施例，例如，在抹除栅极EG和浮动栅极FG之间可以设置介电层IPD。在第一控制栅极CG-1的侧壁上可以设置有间隙壁SP，使其可以与邻近的抹除栅极EG或第一字符线WL-1电性隔离。
根据本发明实施例，接触蚀刻停止层120可以顺形的沉积在基底100上，并且在接触蚀刻停止层120上可以设置层间介电层140。根据本发明实施例，在层间介电层140和接触蚀刻停止层120中可以设置多个金属接触CT，例如，包括电连接至第一漏极掺杂区D-1的第一漏极接触CT-1、电连接至第二漏极掺杂区D-2的第二漏极接触CT-2，和电连接至抹除栅极EG的抹除栅极接触CT-EG。根据本发明实施例，抹除栅极接触CT-EG可以电连接至抹除栅极连接带层EGS，再透过上层金属内连线(图未示)电连接至一抹除栅极电压。
本发明通过将源极线拉回元件300设置在抹除栅极连接带层EGS正下方，如此可以进一步缩小存储阵列尺寸。当然，该领域技术人员应理解本发明源极线拉回元件300并不一定要设置在抹除栅极连接带层EGS正下方。
请参阅图3至图8，其为依据本发明实施例所绘示的一种制作半导体存储器元件的方法示意图，其中，相同的区域、层、材料和元件仍沿用相同的符号来表示。如图3所示，首先提供基底100，例如，P型掺杂硅基底。基底100包含第一主动区AA-1和靠近第一主动区域AA-1的第二主动区AA-2。在第一主动区AA-1和第二主动区AA-2之间形成有沟槽隔离区STI-1。沟槽隔离区STI-1的上部稍微突出于基底100的主表面100a。根据本发明实施例，第一主动区域AA-1和第二主动AA-2沿第一方向(例如图1中的参考X轴)延伸。
接着，在第一主动区AA-1上形成浮动栅极多晶硅层FGP，其中，浮动栅极多晶硅层FGP的顶面TS1约略和沟槽隔离区STI-1的顶面TS2齐平。根据本发明实施例，在形成浮动栅极多晶硅层FGP之前，可以先形成浮动栅极介电层FD。根据本发明实施例，浮动栅极介电层FD可以包含二氧化硅，不限于此。
如图4所示，接着在浮动栅极多晶硅层FGP上形成第一控制栅极CG-1，在沟槽隔离区STI-1上形成第二控制栅极CG-2，再利用蚀刻制作工艺，蚀刻浮动栅极多晶硅层FGP，定义出浮动栅极FG。根据本发明实施例，在形成第一控制栅极CG-1和第二控制栅极CG-2之前，可以在浮动栅极FG和沟槽隔离区STI-1上先形成介电层CD，例如，氧化物-氮化物-氧化物(ONO)介电层。后续，可以在第一控制栅极CG-1的侧壁上形成第一间隙壁SP-1，在第二控制栅极CG-2的侧壁上形成第二间隙壁SP-2。
如图5所示，接着进行第一离子注入制作工艺400，以在第一主动区AA-1中形成与沟槽隔离区STI-1相邻的源极线区SL，并且在第一主动区AA-1中形成与源极线区SL隔开的重掺杂区HDR。根据本发明实施例，例如，重掺杂区HDR和源极线区SL可以是N+掺杂区。
如图6所示，接着在源极线区SL上形成抹除栅极EG，并形成与浮动栅极FG和第一控制栅极CG-1相邻的第一字符线WL-1、与第二控制栅极CG-2相邻的第二字符线WL-2。形成抹除栅极EG、第一字符线WL-1和第二字符线WL-2的方法可以包括，但不限于，多晶硅沉积和回蚀刻。在第一字符线WL-1和重掺杂区HDR之间为一栅极介电层WD。第二控制栅极CG-2形成在部分的沟槽隔离区STI-1上。根据本发明实施例，重掺杂区HDR和源极线区SL之间是一通道区CH，其中，通道区CH位于浮动栅极FG正下方。
根据本发明实施例，抹除栅极EG是T形抹除栅极，其具体特征是，浮动栅极EG的一顶角TC指向T形抹除栅极的一内角IC。根据本发明实施例，源极线区SL、抹除栅极EG、第一字符线CG-1和第二字符线CG-2沿第二方向(例如图1中的参考Y轴)延伸。根据本发明实施例，例如，在形成抹除栅极EG前，可以先形成抹除栅极介电层ED。根据本发明实施例，例如，抹除栅极介电层ED的厚度可以大于浮动栅极介电层FD，但不限于此。
如图7所示，接着进行第二离子注入制作工艺500，在第一主动区AA-1中形成与第一字符线WL-1相邻的第一漏极掺杂区D-1，在第二主动区AA-2中形成与第二字符线WL-2相邻的第二漏极掺杂区D-2。根据本发明实施例，重掺杂区HDR与第一漏极掺杂区D-1重叠。根据本发明实施例，第一漏极掺杂区D-1和第二漏极掺杂区D-2是N+掺杂区。
如图8所示，接着利用化学气相沉积制作工艺，顺形的在基底100上沉积接触蚀刻停止层120，然后在接触蚀刻停止层120上沉积层间介电层140。接着，在层间介电层140和接触蚀刻停止层120中形成多个金属接触CT，例如，包括电连接至第一漏极掺杂区D-1的第一漏极接触CT-1、电连接至第二漏极掺杂区D-2的第二漏极接触CT-2，和电连接至抹除栅极EG的抹除栅极接触CT-EG。例如，金属接触CT可以是钨金属插塞，但不限于此。根据本发明实施例，抹除栅极接触CT-EG可以电连接至抹除栅极连接带层EGS，再透过上层金属内连线(图未示)电连接至一抹除栅极电压。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种半导体存储器元件，其特征在于，包含：
基底，包含第一主动区和邻近所述第一主动区的第二主动区；
沟槽隔离区，设置在所述第一主动区和所述第二主动区之间；
源极线区，设置在所述第一主动区中并相邻所述沟槽隔离区；
抹除栅极，设置在所述源极线区上；
浮动栅极，设置在所述抹除栅极的第一侧边上；
第一控制栅极，设置在所述浮动栅极上；
第一字符线，相邻所述浮动栅极和所述第一控制栅极并与其绝缘；
第二控制栅极，设置在所述抹除栅极的第二侧边上并且位于所述沟槽隔离区上；以及
第二字符线，相邻所述第二控制栅极并与其绝缘。
2.根据权利要求1所述的半导体存储器元件，其中，另包含：
第一漏极掺杂区，设置在所述第一主动区中且相邻所述第一字符线。
3.根据权利要求2所述的半导体存储器元件，其中，另包含：
第二漏极掺杂区，设置在所述第二主动区中且相邻所述第二字符线。
4.根据权利要求3所述的半导体存储器元件，其中，另包含：
重掺杂区，设置在所述第一主动区中且位于所述第一字符线正下方。
5.根据权利要求4所述的半导体存储器元件，其中，所述重掺杂区与所述第一漏极掺杂区相连并且与所述源极线区间隔开。
6.根据权利要求4所述的半导体存储器元件，其中，所述重掺杂区、所述第一漏极掺杂区和所述源极线区是N+掺杂区。
7.根据权利要求1所述的半导体存储器元件，其中，另包含：
抹除栅极接触，直接设置在所述抹除栅极正上方。
8.根据权利要求1所述的半导体存储器元件，其中，所述第一主动区域和所述第二主动沿第一方向延伸，所述源极线区、所述抹除栅极、所述第一字符线和所述第二字符线沿第二方向延伸。
9.根据权利要求8所述的半导体存储器元件，其中，所述第一方向与所述第二方向正交。
10.根据权利要求1所述的半导体存储器元件，其中，所述抹除栅极是T形抹除栅极，又其中，所述浮动栅极的顶角指向所述T形抹除栅极的内角。
11.一种制作半导体存储器元件的方法，包含：
提供基底，所述基底包含第一主动区和靠近所述第一主动区域的第二主动区；
在所述第一主动区和所述第二主动区之间形成沟槽隔离区；
在所述第一主动区上形成浮动栅极；
在所述浮动栅极上形成第一控制栅极，在所述沟槽隔离区上形成第二控制栅极；
进行第一离子注入制作工艺，以在所述第一主动区中形成与所述沟槽隔离区相邻的源极线区，并且在所述第一主动区中形成与所述源极线区隔开的重掺杂区；
在所述源极线区上形成抹除栅极；
形成与所述浮动栅极和所述第一控制栅极相邻的第一字符线；以及
形成与所述第二控制栅极相邻的第二字符线。
12.根据权利要求11所述的方法，其中，在形成与所述第二控制栅极相邻的所述第二字符线之后，所述方法另包含：
进行第二离子注入制作工艺，以在所述第一主动区中形成与所述第一字符线相邻的第一漏极掺杂区，在所述第二主动区中形成与所述第二字符线相邻的第二漏极掺杂区。
13.根据权利要求12所述的方法，其中，所述重掺杂区与所述第一漏极掺杂区相连。
14.根据权利要求12所述的方法，其中，所述重掺杂区、所述第一漏极掺杂区和所述源极线区是N+掺杂区。
15.根据权利要求11所述的方法，其中，另包含：
在所述抹除栅极正上方形成抹除栅极接触。
16.根据权利要求11所述的方法，其中，所述第一主动区域和所述第二主动沿第一方向延伸，而所述源极线区、所述抹除栅极、所述第一字符线和所述第二字符线沿第二方向延伸。
17.根据权利要求16所述的方法，其中，所述第一方向与所述第二方向正交。
18.根据权利要求11所述的方法，其中，所述抹除栅极是T形抹除栅极，又其中，所述浮动栅极的顶角指向所述T形抹除栅极的内角。
19.根据权利要求11所述的方法，其中，另包含：
在所述浮动栅极和所述第一控制栅极之间形成氧化物-氮化物-氧化物(ONO)介电层。
20.根据权利要求11所述的方法，其中，在所述浮动栅极上形成所述第一控制栅极，并且在所述沟槽隔离区上形成所述第二控制栅极之后，所述方法另包含：
在所述第一控制栅极的侧壁上形成第一间隙壁，在所述第二控制栅极的侧壁上形成第二间隙壁。
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